特許 7241927 差動増幅回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2023-03-09

(45)【発行日】2023-03-17

(54)【発明の名称】差動増幅回路

(51)【国際特許分類】

   H03F 3/45 20060101AFI20230310BHJP

   G05F 1/56 20060101ALI20230310BHJP

【ＦＩ】

H03F3/45 210

G05F1/56 310L

G05F1/56 310F

【請求項の数】 5

(21)【出願番号】P 2021572663

(86)(22)【出願日】2021-07-26

(86)【国際出願番号】 JP2021027588

【審査請求日】2021-12-07

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】100101454

【弁理士】

【氏名又は名称】山田 卓二

(74)【代理人】

【識別番号】100132241

【弁理士】

【氏名又は名称】岡部 博史

(72)【発明者】

【氏名】松田 智章

【審査官】工藤 一光

(56)【参考文献】

【文献】特開昭５６－３７７１６（ＪＰ，Ａ）

【文献】特公平７－４４３９３（ＪＰ，Ｂ２）

【文献】特開２００２－１０８４６５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｆ１／００－３／７２

Ｇ０５Ｆ１／５６－１／５９５

(57)【特許請求の範囲】

【請求項1】

第１及び第２のトランジスタを含む差動入力回路を含み、
前記第１のトランジスタの制御端子に印加される第１の入力電圧と、前記第２のトランジスタの制御端子に印加される第２の入力電圧との差電圧を増幅して出力する差動増幅回路であって、
前記差動入力回路は、
前記第１のトランジスタの制御端子に接続されたゲートと、前記第２のトランジスタの制御端子に接続されたソースとを有し、前記差動増幅回路のバイアス電流源として動作するＰチャネルデプレッション型トランジスタを含む、差動増幅回路。

【請求項2】

前記第１及び第２のトランジスタはそれぞれＭＯＳ電界効果トランジスタであり、
前記Ｐチャネルデプレッション型トランジスタはＰチャネルデプレッション型ＭＯＳ電界効果トランジスタである、請求項１に記載の差動増幅回路。

【請求項3】

請求項１又は２に記載の差動増幅回路を含む、電力変換装置。

【請求項4】

前記電力変換装置は、レギュレータである、
請求項３に記載の電力変換装置。

【請求項5】

前記電力変換装置は、ＤＣＤＣコンバータである、
請求項３に記載の電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、例えばＤＣＤＣコンバータの構成要素であるエラーアンプ又はコンパレータに用いる差動増幅回路に関する。

【背景技術】

【0002】

近年、ＤＣＤＣコンバータの低消費化が求められている。ＤＣＤＣコンバータの構成要素であるエラーアンプ又はコンパレータの低消費化技術として、ＤＣＤＣコンバータの負荷が小さい場合にエラーアンプ又はコンパレータに供給されるバイアス電流を制限することで低消費電流とし、負荷が大きい場合にエラーアンプ又はコンパレータに供給されるバイアス電流を増やすことで高速動作を可能にする技術が既に知られている。

【0003】

例えば特許文献１では、入力差動信号の電位差に応じて電流供給能力を最適化する差動増幅装置を提供するために、差動増幅装置は、入力電圧の電位差に応じた電流駆動能力を有する差動アンプと、入力電圧の電位差に応じた電圧振幅を有する調整信号を出力する調整部と、差動アンプの電流駆動能力を調整信号に応じて調整する電流源とを有する。ここで、調整部において、差動信号間の電位差が設定値以上となった場合に調整信号の電圧値の調整が開始されることを特徴としている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１１－０３５８４５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかし、今までの電流切り替え技術は、バイアス電流を変更するための電流源とスイッチの役割を果たすトランジスタを追加で配置する必要があり、低消費電流と高速動作を両立させるためには回路面積が大きくなるという問題があった。

【0006】

また、ＬＤＯ（Low Drop-Out）レギュレータ向けの技術のようにシームレスに負荷に応じたバイアス電流を増加させようとすると、ＤＣＤＣコンバータの場合はインダクタ電流を監視する必要があり、専用の回路が必要となるなど、やはり回路面積が大きくなるという問題があった。

【0007】

本発明の目的は以上の問題点を解決し、例えばＤＣＤＣコンバータの構成要素であるエラーアンプ又はコンパレータに用いる差動増幅回路において、低消費電流と高速動作の両立を、回路面積を大きくすることなく実現することにある。

【課題を解決するための手段】

【0008】

本発明の一態様に係る差動増幅回路は、
第１及び第２のトランジスタを含む差動入力回路を含み、
前記第１のトランジスタの制御端子に印加される第１の入力電圧と、前記第２のトランジスタの制御端子に印加される第２の入力電圧との差電圧を増幅して出力する差動増幅回路であって、
前記差動入力回路は、
前記第１のトランジスタの制御端子に接続されたゲートと、前記第２のトランジスタの制御端子に接続されたソースとを有し、前記差動増幅回路のバイアス電流源として動作するＰチャネルデプレッション型トランジスタを含む。

【発明の効果】

【0009】

従って、本発明に係る差動増幅回路によれば、前記差動入力回路が、前記第１のトランジスタの制御端子に接続されたゲートと、前記第２のトランジスタの制御端子に接続されたソースとを有し、前記差動増幅回路のバイアス電流源として動作するＰチャネルデプレッション型トランジスタを含む。それ故、例えばＤＣＤＣコンバータの構成要素であるエラーアンプ又はコンパレータに用いる差動増幅回路において、低消費電流と高速動作の両立を、回路面積を大きくすることなく実現することができる。

【図面の簡単な説明】

【0010】

【図1】実施形態１に係る差動増幅回路１の構成例を示す回路図である。

【図2】図１のＰチャネルデプレッション型ＭＯＳトランジスタＱ１０のソース－ゲート間電圧Ｖｇｓに対するドレイン－ソース電流Ｉｄｓ特性の一例を示すグラフである。

【図3】実施形態２に係る、差動増幅回路１を用いたリニアレギュレータ１０の構成例を示す回路図である。

【発明を実施するための形態】

【0011】

以下、本発明に係る実施形態及び変形例について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。

【0012】

（発明者の知見）
本発明に係る実施形態は、低消費電流と高速動作が求められるＤＣＤＣコンバータに用いられるエラーアンプ（誤差増幅器）又はコンパレータ（比較器）に際して、以下の特徴を有する。本実施形態では、バイアス電流源として、しきい値が０Ｖ近辺のＰチャネルデプレッション型トランジスタを採用し、差動入力段の２つの入力端子をそのＰチャネルデプレッション型トランジスタのゲートとソースに接続することで、２つの入力端子の電位差に応じた電流がＰチャネルデプレッション型トランジスタにより自動的にかつシームレスに回路に供給される構成にしたことが特徴になっている。

【0013】

以下、本実施形態の実施形態及び変形例について、図面を参照して詳細に説明する。

【0014】

（実施形態１）
図１は実施形態１に係る差動増幅回路１の構成例を示す回路図である。図１において、差動増幅回路１は、差動入力回路ＤＩと、ソース接地増幅回路ＳＡとを備えて構成される。ここで、差動入力回路ＤＩは、ＰチャネルＭＯＳ（Metal-Oxide Semiconductor）電界効果トランジスタ（以下、ＰＭＯＳトランジスタ又はＭＯＳトランジスタという。）Ｑ１，Ｑ２を含むカレントミラー負荷回路と、非反転入力端子Ｔ１と、反転入力端子Ｔ２と、一対の差動対を構成するＮチャネルＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタ又はＭＯＳトランジスタという。）Ｑ４，Ｑ５と、Ｐチャネルデプレッション型ＭＯＳ電界効果トランジスタ（以下、デプレッション型ＰＭＯＳトランジスタ又はＭＯＳトランジスタという。）Ｑ１０と、ＮＭＯＳトランジスタＱ６，Ｑ８を含むバイアス電流源回路とを備えて構成される。また、ソース接地増幅回路ＳＡは、ＰＭＯＳトランジスタＱ３と、ＮＭＯＳトランジスタＱ７と、出力端子Ｔ３とを備えて構成される。ここで、３個のＮＭＯＳトランジスタＱ６，Ｑ７，Ｑ８によりカレントミラー回路ＣＭを構成し、差動増幅回路１及びソース接地増幅回路ＳＡのバイアス電流源として動作する。

【0015】

図１において、電源電圧ＶＤＤは、ＭＯＳトランジスタＱ１のソース及びドレインと、ＭＯＳトランジスタＱ４のドレイン及びソースと、ＭＯＳトランジスタＱ６のドレイン及びソースとを介して接地されるとともに、ＭＯＳトランジスタＱ２のソース及びドレインと、ＭＯＳトランジスタＱ５のドレイン及びソースと、ＭＯＳトランジスタＱ６のドレイン及びソースとを介して接地される。また、電源電圧ＶＤＤは、ＭＯＳトランジスタＱ３のソース及びドレインと、ＭＯＳトランジスタＱ７のドレイン及びソースとを介して接地される。ＭＯＳトランジスタＱ１のゲートとＭＯＳトランジスタＱ２のゲートは互いに接続されるとともに、ＭＯＳトランジスタＱ１のドレインに接続される。ＭＯＳトランジスタＱ２のドレインはＭＯＳトランジスタＱ３のゲートに接続される。

【0016】

差動入力回路ＤＩにおいて、入力電圧ＶＩＮＰが印加される非反転入力端子Ｔ１はＭＯＳトランジスタＱ５のゲート（制御端子）及びＭＯＳトランジスタＱ１０のゲート（制御端子）に接続される。また、入力電圧ＶＩＮＮが印加される反転入力端子Ｔ２はＭＯＳトランジスタＱ４のゲート及びＭＯＳトランジスタＱ１０のソースに接続される。

【0017】

カレントミラー回路ＣＭにおいて、ＭＯＳトランジスタＱ１０のドレインは、ＭＯＳトランジスタＱ８のドレインに接続されるとともに、ＭＯＳトランジスタＱ６，Ｑ７，Ｑ８の各ゲートに接続される。ＭＯＳトランジスタＱ６，Ｑ７，Ｑ８のソースは接地される。ここで、ＭＯＳトランジスタＱ６，Ｑ７，Ｑ８はカレントミラー回路を構成し、ＭＯＳトランジスタＱ６，Ｑ７の各ドレイン－ソース電流は、ＭＯＳトランジスタＱ８の流れるドレイン－ソース電流であるバイアス電流に比例して対応するように流れる。

【0018】

以上のように構成された差動増幅回路１は、非反転入力端子Ｔ１に入力される入力電圧ＶＩＮＰから、反転入力端子Ｔ２に入力される入力電圧ＶＩＮＮを減算し、減算結果の差電圧を増幅した電圧を出力電圧ＶＯＵＴとして出力端子Ｔ３から出力する。

【0019】

本実施形態に係る差動増幅回路１は、一般的なエラーアンプの構成要素である差動入力回路ＤＩとソース接地増幅回路ＳＡの２段構成において、差動増幅回路１のバイアス電流源として、デプレッション型ＰＭＯＳトランジスタＱ１０を採用したことを特徴とする。なお、低消費電流と高速動作を両立するにあたり、デプレッション型ＰＭＯＳトランジスタＱ１０のしきい値電圧は０Ｖに近い方が望ましい。

【0020】

例えばＤＣＤＣコンバータのＶＦＭ制御コンパレータの場合、入力端子Ｔ１，Ｔ２にはそれぞれ出力電圧と基準電圧が接続されることが多い。出力電圧が基準電圧を上回っている場合、すなわちデプレッション型ＰＭＯＳトランジスタＱ１０のゲート電圧がソース電圧よりも高い場合、デプレッション型ＰＭＯＳトランジスタＱ１０はオフ状態となり、差動増幅回路１に供給されるバイアス電流は制限される。出力電圧が基準電圧を下回っている場合、すなわちデプレッション型ＰＭＯＳトランジスタＱ１０のゲート電圧がソース電圧よりも低い場合、デプレッション型ＰＭＯＳトランジスタＱ１０はオン状態となり、差動増幅回路１に供給されるバイアス電流は増加する。出力電圧が基準電圧を下回っていて、しかもその差が大きい場合、デプレッション型ＰＭＯＳトランジスタＱ１０のゲート－ソース間電圧Ｖｇｓが広がることになり、差動増幅回路１に供給されるバイアス電流はより増大する。

【0021】

図２は、図１のデプレッション型ＰＭＯＳトランジスタＱ１０のソース－ゲート間電圧Ｖｇｓに対するドレイン－ソース電流Ｉｄｓ特性（以下、電流電圧特性という。）の一例を示すグラフである。

【0022】

図２から明らかなように、ソース－ゲート間電圧Ｖｇｓが－０．２Ｖのとき、図２の電流電圧特性から発生するドレイン－ソース電流Ｉｄｓは１ｎＡである。また、ソース－ゲート間電圧Ｖｇｓが０．２Ｖのとき、発生するドレイン－ソース電流Ｉｄｓは１μＡである。すなわちデプレッション型ＰＭＯＳトランジスタＱ１０のゲート電圧とソース電圧の大小関係により発生する電流は桁違いに異なることになる。

【0023】

以上説明したように、本実施形態によれば、低消費電流と高速動作が求められるＤＣＤＣコンバータに用いられる差動増幅回路１のバイアス電流源として、しきい値が０Ｖ近辺のデプレッション型ＰＭＯＳトランジスタＱ１０を採用し、差動入力回路ＤＩの２つの入力端子Ｔ１，Ｔ２をそのデプレッション型ＰＭＯＳトランジスタＱ１０のゲートとソースに接続することで、２つの入力端子Ｔ１，Ｔ２の電位差に応じた電流がデプレッション型ＰＭＯＳトランジスタＱ１０により、自動的にかつシームレスに差動増幅回路１に供給される。これにより、差動増幅回路１において、低消費電流と高速動作の両立を、回路面積を大きくすることなく実現できる。

【0024】

（特許文献１との相違点）
特許文献１には、低消費電流と高速動作を両立させることが目的で、差動入力段のバイアス電流源をその入力される差動信号の電圧差が小さい時は小さく、差動信号の電圧差が大きい時は大きくすることが開示されている。本実施形態とは確かに低消費電流と高速動作を両立させる点では似ている点がある。しかし、上述のように、回路面積が大きくなるという問題は解消できていない。

【0025】

これに対して、本実施形態では、差動増幅回路１のバイアス電流源として、しきい値が０Ｖ近辺のデプレッション型ＰＭＯＳトランジスタＱ１０を採用し、差動入力回路ＤＩの２つの入力端子Ｔ１，Ｔ２をそのデプレッション型ＰＭＯＳトランジスタＱ１０のゲートとソースに接続することで、２つの入力端子Ｔ１，Ｔ２の電位差に応じた電流がデプレッション型ＰＭＯＳトランジスタＱ１０により、自動的にかつシームレスに差動増幅回路１に供給される。従って、ＤＣＤＣコンバータの構成要素である差動増幅回路１において、低消費電流と高速動作の両立を、回路面積を大きくすることなく実現することができる。

【0026】

（実施形態２）
図３は実施形態２に係る、差動増幅回路１を用いた三端子リニアレギュレータ１０の構成例を示す回路図である。リニアレギュレータ１０は、レギュレータ又はＤＣＤＣコンバータの一例である。また、レギュレータ又はＤＣＤＣコンバータは、電力変換装置の一例である。

【0027】

図３において、リニアレギュレータ１０は、入力端子Ｔ１１と、出力端子Ｔ１２と、接地端子Ｔ１３と、基準電圧源１１と、差動増幅回路１と、出力ドライバトランジスタＱ２０と、分圧抵抗Ｒ１，Ｒ２とを備えて構成される。リニアレギュレータ１０の出力端子Ｔ１２の出力電圧Ｖｏｕｔは分圧抵抗Ｒ１，Ｒ２により分圧され、分圧された電圧が帰還電圧Ｖｆｂとして差動増幅回路１の非反転入力端子に印加される。差動増幅回路１の反転入力端子には基準電圧源１１からの基準電圧Ｖｒｅｆが印加される。差動増幅回路１は非反転入力端子と反転入力端子の差電圧（Ｖｆｂ－Ｖｒｅｆ）を増幅してゲート制御電圧として出力ドライバトランジスタＱ２０のゲートに印加され、これにより、出力ドライバトランジスタＱ２０に流れる電流を制御することで、出力電圧Ｖｏｕｔを制御する。

【0028】

以上のように構成されたリニアレギュレータ１０において、入力電圧源２１からの入力電圧Ｖｉｎは入力コンデンサＣ１を介してリニアレギュレータ１０の入力端子Ｔ１１に印加される。リニアレギュレータ１０は、出力電圧Ｖｏｕｔが所定の出力電圧Ｖｏｕｔになるように制御し、制御された出力電圧Ｖｏｕｔは出力コンデンサＣ２を介して負荷２２に出力される。

【0029】

図３のリニアレギュレータ１０では、誤差増幅器として図１の差動増幅回路１を用いているので、上述のように、ＤＣＤＣコンバータの構成要素である差動増幅回路１において、低消費電流と高速動作の両立を、回路面積を大きくすることなく実現することができる。

【0030】

(変形例）
以上の実施形態において、Ｐチャネルデプレッション型ＭＯＳトランジスタＱ１０を用いているが、本発明はこれに限らず、種々のＰチャネルデプレッション型トランジスタを用いてもよい。

【0031】

以上の実施形態において、ＭＯＳトランジスタＱ１～Ｑ８を用いて差動増幅回路１を構成しているが、本発明はこれに限らず、バイポーラトランジスタなどのトランジスタを用いて差動増幅回路を構成してもよい。

【産業上の利用可能性】

【0032】

以上詳述したように、本発明に係る差動増幅回路によれば、前記差動入力回路が、前記第１のトランジスタの制御端子に接続されたゲートと、前記第２のトランジスタの制御端子に接続されたドレインとを有し、前記差動増幅回路のバイアス電流源として動作するＰチャネルデプレッション型トランジスタを含む。それ故、例えばＤＣＤＣコンバータの構成要素であるエラーアンプ（誤差増幅器）又はコンパレータ（比較器）に用いる差動増幅回路において、低消費電流と高速動作の両立を、回路面積を大きくすることなく実現することができる。

【符号の説明】

【0033】

１ 差動増幅回路
１０ リニアレギュレータ
１１ 基準電圧源
２１ 入力電圧源
２２ 負荷
Ｃ１ 入力コンデンサ
Ｃ２ 出力コンデンサ
ＣＭ カレントミラー回路
ＤＩ 差動入力回路
Ｑ１～Ｑ８ ＭＯＳトランジスタ
Ｑ１０ Ｐチャネルデプレッション型ＭＯＳトランジスタ（デプレッション型ＰＭＯＳトランジスタ）
Ｑ２０ 出力ドライバトランジスタ
Ｒ１，Ｒ２ 分圧抵抗
ＳＡ ソース接地増幅回路
Ｔ１ 非反転入力端子
Ｔ２ 反転入力端子
Ｔ３ 出力端子
Ｔ１１ 入力端子
Ｔ１２ 出力端子
Ｔ１３ 接地端子

【要約】

本発明の差動増幅回路（１）は、第１及び第２のトランジスタ（Ｑ４，Ｑ５）を含む差動入力回路（ＤＩ）を含み、前記第１のトランジスタ（Ｑ５）の制御端子に印加される第１の入力電圧（ＶＩＮＰ）と、前記第２のトランジスタ（Ｑ４）の制御端子に印加される第２の入力電圧（ＶＩＮＮ）との差電圧を増幅して出力する。前記差動入力回路（ＤＩ）は、前記第１のトランジスタ（Ｑ５）の制御端子に接続されたゲートと、前記第２のトランジスタ（Ｑ４）の制御端子に接続されたソースとを有し、前記差動増幅回路（１）のバイアス電流源として動作するＰチャネルデプレッション型トランジスタ（Ｑ１０）を含む。

【図1】

【図2】

【図3】