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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-03-13
(45)【発行日】2023-03-22
(54)【発明の名称】撮像素子
(51)【国際特許分類】
H04N 25/70 20230101AFI20230314BHJP
H04N 25/79 20230101ALI20230314BHJP
H04N 23/55 20230101ALI20230314BHJP
H01L 27/146 20060101ALI20230314BHJP
H01L 31/0232 20140101ALI20230314BHJP
H01L 31/10 20060101ALI20230314BHJP
【ＦＩ】
H04N25/70
H04N25/79
H04N23/55 100
H01L27/146 E
H01L27/146 D
H01L27/146 A
H01L31/02 D
H01L31/10 A
【請求項の数】
6
(21)【出願番号】P 2019040858
(22)【出願日】2019-03-06
(65)【公開番号】P2020145593
(43)【公開日】2020-09-10
【審査請求日】2022-02-07
(73)【特許権者】
【識別番号】000004352
【氏名又は名称】日本放送協会
(74)【代理人】
【識別番号】100097984
【弁理士】
【氏名又は名称】川野 宏
(74)【代理人】
【識別番号】100098073
【弁理士】
【氏名又は名称】津久井 照保
(72)【発明者】
【氏名】本田 悠葵
(72)【発明者】
【氏名】難波 正和
(72)【発明者】
【氏名】佐藤 弘人
【審査官】鈴木 明
(56)【参考文献】
【文献】特開２０１７－１２３３８０（ＪＰ，Ａ）
【文献】特開２０１８－１３９２７２（ＪＰ，Ａ）
【文献】特開２０１６－１２９３２７（ＪＰ，Ａ）
【文献】特開２０１６－１６３２７９（ＪＰ，Ａ）
【文献】特開２０１８－１６０７７９（ＪＰ，Ａ）
【文献】特開２０１６－０５８５５９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ２５／００－２５／７９
Ｈ０４Ｎ ２３／００－２３／９５９
Ｈ０１Ｌ ２７／１４６
Ｈ０１Ｌ ３１／０２３２
Ｈ０１Ｌ ３１／１０
(57)【特許請求の範囲】
【請求項1】
入射光に応じた電荷を生成・蓄積する光電変換部および該光電変換部により得られた蓄積電荷を読み出して出力する信号処理部を備え、前記光電変換部は、光入射方向に複数の光電変換層を積層してなるとともに、要素画素に２次元的に分離配列されてなり、
該要素画素は、前記光電変換層毎に受光部を備えるとともに、光入射側からみて最下層の光電変換層を除き、前記光電変換層毎に複数の受光部が少なくとも周辺部に配列されてなり、
該要素画素において、入射光が入射した前記受光部からの蓄積電荷情報に基づいて、光が入射した該要素画素の位置、および光の入射方向を判定する演算部を備えたことを特徴とする撮像素子。
【請求項2】
前記要素画素は、光入射側からみて最下層の前記光電変換層を除いた他の前記光電変換層の中央部付近に空洞部が配され、該空洞部に入射光が入射するように構成されてなることを特徴とする請求項１に記載の撮像素子。
【請求項3】
前記要素画素は、光入射側からみて最下層の前記光電変換層を除いた他の前記光電変換層の中央部付近に光を透過する透光部が配され、該透光部に入射光が入射するように構成されてなることを特徴とする請求項１に記載の撮像素子。
【請求項4】
前記要素画素は、光入射側からみて最下層の前記光電変換層を除いた他の前記光電変換層が光を透過し得る厚みに形成されてなることを特徴とする請求項１に記載の撮像素子。
【請求項5】
前記光電変換部の光入射側に、前記要素画素の各々に対応する位置に各マイクロレンズを配してなるレンズアレイを備えたことを特徴とする請求項１～４のうちいずれか１項に記載の撮像素子。
【請求項6】
前記光電変換部および前記信号処理部が光入射方向に互いに積層されたものとすることを特徴とする請求項１～５のうちいずれか１項に記載の撮像素子。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えばインテグラルフォトグラフィー（ＩＰ）を用いた３次元情報の撮像に用いられる撮像素子に関し、例えばマトリックス状に配された要素画素を備えた撮像素子に関するものである。
【背景技術】
【0002】
近年、スーパーハイビジョン放送が実用化され、この撮像に対応した3300万画素を有する撮像素子が開発されている。さらに、放送分野においては２次元スクリーンを飛び越え３次元空間でリアルな視聴体験をもたらす空間表現メディアとして、例えばインテグラルフォトグラフィー（ＩＰ）を用いて特殊なメガネが不要で自然な３次元映像を楽しむことができるテレビの研究が進められており、高精細な３次元イメージングを実現するためにさらに飛躍的に解像度を高めた撮像素子の開発が要望されている。
【0003】
インテグラルフォトグラフィー（ＩＰ）を用いた光線の位置情報と方向情報の取得においては、これまで、単一位置（要素画素５１０、６１０）における光線の入射方向から、図８、９に示すように、要素レンズ（レンズアレイの１つのマイクロレンズ５１１、６１１）を介して入射した光線を、２次元平面上に受光部を正方配置した画素アレイ５１２、６１２で受光するものが知られている（例えば、下記特許文献１を参照）。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２００１－２２８５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上述した従来技術によっては、各要素レンズや各受光部の微細化が可能となっても、要素画素の大きさが、平面的に拡がる画素アレイの大きさに律束されて小型化することが難しく、十分な高解像度を実現することができなかった。
【0006】
本発明は、このような事情に鑑みなされたものであり、要素画素内に配される、画素アレイの平面的な大きさを縮小し、高解像度化を実現することが可能な撮像素子を提供することを目的とするものである。
【課題を解決するための手段】
【0007】
以上の目的を達成するため、本発明の撮像素子は、
入射光に応じた電荷を生成・蓄積する光電変換部および該光電変換部により得られた蓄積電荷を読み出して出力する信号処理部を備え、
前記光電変換部は、光入射方向に複数の光電変換層を積層してなるとともに、要素画素に２次元的に分離配列されてなり、
該要素画素は、前記光電変換層毎に受光部を備えるとともに、光入射側からみて最下層の（最深の)光電変換層を除き、前記光電変換層毎に複数の受光部が少なくとも周辺部に配列されてなり、
該要素画素において、入射光が入射した前記受光部からの蓄積電荷情報に基づいて、光が入射した該要素画素の位置、および光の入射方向を判定する演算部を備えたことを特徴とするものである。
なお、上記「光入射側からみて最下層（最深の）光電変換層を除き」との表現は、「最下層の（最深の）光電変換層」が複数の受光部を有するか否かについて規定するものではなく、受光部が複数設けられていてもよいし、1つだけ設けられていてもよいことを意味するものである。
入射光に応じた電荷を生成・蓄積する光電変換部および該光電変換部により得られた蓄積電荷を読み出して出力する信号処理部を備え、
前記光電変換部は、光入射方向に複数の光電変換層を積層してなるとともに、要素画素に２次元的に分離配列されてなり、
該要素画素は、前記光電変換層毎に受光部を備えるとともに、光入射側からみて最下層の（最深の)光電変換層を除き、前記光電変換層毎に複数の受光部が少なくとも周辺部に配列されてなり、
該要素画素において、入射光が入射した前記受光部からの蓄積電荷情報に基づいて、光が入射した該要素画素の位置、および光の入射方向を判定する演算部を備えたことを特徴とするものである。
なお、上記「光入射側からみて最下層（最深の）光電変換層を除き」との表現は、「最下層の（最深の）光電変換層」が複数の受光部を有するか否かについて規定するものではなく、受光部が複数設けられていてもよいし、1つだけ設けられていてもよいことを意味するものである。
【0008】
前記要素画素は、光入射側からみて最下層の前記光電変換層を除いた他の前記光電変換層の中央部付近に空洞部が配され、該空洞部に入射光が入射するように構成されてなるものとすることが可能である。
また、前記要素画素は、光入射側からみて最下層の前記光電変換層を除いた他の前記光電変換層の中央部付近に光を透過する透光部が配され、該透光部に入射光が入射するように構成されてなることを特徴とすることが可能である。
また、前記要素画素は、光入射側からみて最下層の前記光電変換層を除いた他の前記光電変換層が光を透過し得る厚みに形成されてなることが可能である。
また、前記要素画素は、光入射側からみて最下層の前記光電変換層を除いた他の前記光電変換層の中央部付近に光を透過する透光部が配され、該透光部に入射光が入射するように構成されてなることを特徴とすることが可能である。
また、前記要素画素は、光入射側からみて最下層の前記光電変換層を除いた他の前記光電変換層が光を透過し得る厚みに形成されてなることが可能である。
【0009】
また、前記光電変換部の光入射側に、前記要素画素の各々に対応する位置に各マイクロレンズを配してなるレンズアレイを備えたものとすることが好ましい。
また、前記光電変換部および前記信号処理部が光入射方向に互いに積層されたものとすることが好ましい。
また、前記光電変換部および前記信号処理部が光入射方向に互いに積層されたものとすることが好ましい。
【発明の効果】
【0010】
本発明の撮像素子によれば、各要素画素毎に、複数の光電変換層が積層されてなり、光電変換層毎に受光部を備えるとともに、光入射側からみて最下層の光電変換層を除き、光電変換層毎に複数の受光部が少なくとも周辺部に配列され、要素画素において、入射光が入射した受光部からの蓄積電荷情報に基づいて、光が入射した要素画素の位置、および光の入射方向を判定するようにしている。
すなわち、本発明の撮像素子において、受光部は従来の２次元平面上に配置される構成とは異なり、３次元空間に配置される構成となる。このような構成とすると、各位置（要素画素）に入射する光線のうち、撮像素子に対して垂直に入射する光線（以下、垂直入射光線と称する）は開口部の底部に配置された最下層の光電変換層の受光部により光電変換される。一方、撮像素子に対して斜めから入射する光（以下、斜め入射光線と称する）は入射する角度に応じて積層された光電変換層のいずれかの受光部により光電変換される。
すなわち、本発明の撮像素子において、受光部は従来の２次元平面上に配置される構成とは異なり、３次元空間に配置される構成となる。このような構成とすると、各位置（要素画素）に入射する光線のうち、撮像素子に対して垂直に入射する光線（以下、垂直入射光線と称する）は開口部の底部に配置された最下層の光電変換層の受光部により光電変換される。一方、撮像素子に対して斜めから入射する光（以下、斜め入射光線と称する）は入射する角度に応じて積層された光電変換層のいずれかの受光部により光電変換される。
【0011】
これにより光の入射位置情報と入射方向情報とを取得可能であるのと同時に、各要素画素に配置する画素アレイの高集積化が可能となり、高解像度化を促進することができる。
【図面の簡単な説明】
【0012】
【図1】本発明の実施例１に係る撮像素子の要素画素を示す概略斜視図である。
【図4】本発明の実施例２に係る撮像素子の要素画素の層構成を示す模式図である。
【図5】本発明の実施例３に係る撮像素子の要素画素を示す概略斜視図である。
【図7】光電変換膜の光線数（光線が入射し得る受光部の数）と一平面内の全画素面積との関係を本実施例と従来技術について示すグラフである。
【図8】従来技術１に係る撮像素子の要素画素を示す概略斜視図である。
【図9】従来技術２に係る撮像素子の要素画素を示す概略斜視図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施形態に係る撮像素子について、概念的に説明する。
すなわち、本発明の撮像素子の構成は以下のように構成されている。
まず、入射光に応じた電荷を生成・蓄積する光電変換部および該光電変換部により得られた蓄積電荷を読み出して出力する信号処理部を備えた構成が前提とされる。
また、光電変換部は、光入射方向に複数の光電変換層を積層してなるとともに、２次元的に要素画素に分離配列された構成とされている。
すなわち、本発明の撮像素子の構成は以下のように構成されている。
まず、入射光に応じた電荷を生成・蓄積する光電変換部および該光電変換部により得られた蓄積電荷を読み出して出力する信号処理部を備えた構成が前提とされる。
また、光電変換部は、光入射方向に複数の光電変換層を積層してなるとともに、２次元的に要素画素に分離配列された構成とされている。
【0014】
したがって、要素画素は、複数の光電変換層を積層してなり、光電変換層毎に、受光部を備えるとともに、光入射側からみて最深の（最下層の）光電変換層を除き、光電変換層毎に少なくともその層の周辺部に複数の受光部が配列されている。
なお、各要素画素において、光電変換部と信号処理部は積層されていることが要素画素の横方向の拡がりを抑制する上で好ましいが、光電変換部と信号処理部が横並びに形成されていてもよい。
本発明の実施形態の最大の特徴は、各要素画素において光入射方向に複数の光電変換層を積層してなり、要素画素の全受光部が２次元平面上に配置される図８、９に示す従来技術のような構成ではなく、光電変換層を積層することにより、受光部を３次元空間的に配列することができ、１要素画素における横方向（光入射方向に直交する方向）の拡がりを抑制することが可能となっている。
なお、各要素画素において、光電変換部と信号処理部は積層されていることが要素画素の横方向の拡がりを抑制する上で好ましいが、光電変換部と信号処理部が横並びに形成されていてもよい。
本発明の実施形態の最大の特徴は、各要素画素において光入射方向に複数の光電変換層を積層してなり、要素画素の全受光部が２次元平面上に配置される図８、９に示す従来技術のような構成ではなく、光電変換層を積層することにより、受光部を３次元空間的に配列することができ、１要素画素における横方向（光入射方向に直交する方向）の拡がりを抑制することが可能となっている。
【0015】
そして、上記要素画素において、入射光が入射した前記受光部からの蓄積電荷情報に基づいて、光が入射した要素画素の位置、および光の入射方向を判定し得るように演算部を設けている。
このような構成とされているので、各要素画素に配置する画素アレイの高集積化が可能となり、さらに、上記要素画素の受光部数を増加させることができるので、高解像度化を促進した撮像素子を構築することができる。
このような構成とされているので、各要素画素に配置する画素アレイの高集積化が可能となり、さらに、上記要素画素の受光部数を増加させることができるので、高解像度化を促進した撮像素子を構築することができる。
【0016】
次に、本発明の実施形態に係る撮像素子について、図面を参照しつつ実施例１～３を用いて具体的に説明する。
【0017】
＜実施例１＞
図１は、実施例１に係る撮像素子の要素画素を示す概略斜視図である。
すなわち、図1に示すように、撮像素子の１つの要素画素１０は、３つの光電変換層
１２ａ、ｂ、ｃを積み重ねてなる画素アレイ１２を備えており、上方の２つの光電変換層１２ａ、ｂの中央部には、円柱状の開口部（空洞部）１５が設けられている。なお、下層の光電変換層１２ｃには開口部１５は設けられていない。
図１は、実施例１に係る撮像素子の要素画素を示す概略斜視図である。
すなわち、図1に示すように、撮像素子の１つの要素画素１０は、３つの光電変換層
１２ａ、ｂ、ｃを積み重ねてなる画素アレイ１２を備えており、上方の２つの光電変換層１２ａ、ｂの中央部には、円柱状の開口部（空洞部）１５が設けられている。なお、下層の光電変換層１２ｃには開口部１５は設けられていない。
【0018】
上層と中層の光電変換層１２ａ、ｂには、角部（周囲）の各々に対応するように、例えば４つの受光部が設けられており、一方、下層の光電変換層１２ｃには、１つ（分割されていない）または４つ（光電変換層１２ａ、ｂと同様に分割されている）の受光部が設けられている。
画素アレイ１２の光入射側にはマイクロレンズアレイのマイクロレンズ（１画素分）１１が配設されており、外部からの入射光を、入射角に応じた受光部に集束させる。この要素画素１０は座標（ｘ、ｙ）の位置に設定されており、また、垂直入射光線は（ｕ１、ｖ１）方向に進み、斜め入射光線は、例えば（ｕ２、ｖ２）方向に進むように設定される。
画素アレイ１２の光入射側にはマイクロレンズアレイのマイクロレンズ（１画素分）１１が配設されており、外部からの入射光を、入射角に応じた受光部に集束させる。この要素画素１０は座標（ｘ、ｙ）の位置に設定されており、また、垂直入射光線は（ｕ１、ｖ１）方向に進み、斜め入射光線は、例えば（ｕ２、ｖ２）方向に進むように設定される。
【0019】
開口部（空洞部）１５に入力された光は入射方向に応じて光電変換層１２ａ、ｂ、ｃの各受光部にてそれぞれ光電変換され、入射光量に応じた電荷量が各受光部に蓄積される。蓄積された電荷は信号処理部(図２を参照)にて読み出され、入射光の入射した位置および方向が判定される。この演算部５１は、通常、その他の要素画素の演算部と共有される構成とされている（後述する実施例２、３において同じ）。
【0020】
次に、図２を参照して、実施例１に係る撮像素子の要素画素１０の層構成についてさらに説明する。
撮像素子の各要素画素１０は、各要素画素１０に対応して、入射光の入射方向に応じて光を集束するマイクロレンズ（１画素対応）１１と、入射光に応じた電荷を生成・蓄積する複数の光電変換層１２ａ、ｂ、ｃに各々配される受光部（一部のみ示されている）１２ａ１、ａ２、ｂ１、ｂ２、ｃ１と、これら各受光部１２ａ１、ａ２、ｂ１、ｂ２、ｃ１にて受光して得られる蓄積電荷を読み出して出力する信号処理部（一部のみ示されている）１３ａ１、ａ２、ｂ１、ｂ２、ｃ１からなり、支持基板（不図示）、信号処理部１３ａ１、ａ２、ｂ１、ｂ２、ｃ１、および光電変換層１２ａ、ｂ、ｃの順に積層し（下層の光電変換層１２ｃは、信号処理部１３ａ１、ａ２と同一高さに位置設定されている）、さらにその上部にマイクロレンズ１１が配置される。
なお、本実施例においては、信号処理部１３ａ１、ａ２およびマイクロレンズ１１も、当該要素画素１０に含めて取り扱うものとする（後述する実施例２、３において同じ）。
撮像素子の各要素画素１０は、各要素画素１０に対応して、入射光の入射方向に応じて光を集束するマイクロレンズ（１画素対応）１１と、入射光に応じた電荷を生成・蓄積する複数の光電変換層１２ａ、ｂ、ｃに各々配される受光部（一部のみ示されている）１２ａ１、ａ２、ｂ１、ｂ２、ｃ１と、これら各受光部１２ａ１、ａ２、ｂ１、ｂ２、ｃ１にて受光して得られる蓄積電荷を読み出して出力する信号処理部（一部のみ示されている）１３ａ１、ａ２、ｂ１、ｂ２、ｃ１からなり、支持基板（不図示）、信号処理部１３ａ１、ａ２、ｂ１、ｂ２、ｃ１、および光電変換層１２ａ、ｂ、ｃの順に積層し（下層の光電変換層１２ｃは、信号処理部１３ａ１、ａ２と同一高さに位置設定されている）、さらにその上部にマイクロレンズ１１が配置される。
なお、本実施例においては、信号処理部１３ａ１、ａ２およびマイクロレンズ１１も、当該要素画素１０に含めて取り扱うものとする（後述する実施例２、３において同じ）。
【0021】
図２では、１つの要素画素１０において、９つの光入射方向（光電変換層１２ａでは４方向、光電変換層１２ｂでは４方向、光電変換層１２ｃでは１方向の光線に対応している）に対し、それぞれ異なる、光電変換層１２ａ、ｂ、ｃの受光部１２ａ１、ａ２、ｂ１、ｂ２、ｃ１で受光する構成を示している。
【0022】
図１を用いて説明したように、光電変換層１２ａ、ｂ、ｃは３層の積層構造を有し、上層および中層の光電変換層１２ａ、ｂは各４個の受光部を有するとともに開口部１５が形成されている。この画素要素１０の位置に入射する光のうち、垂直入射光線は開口部１５を通して下層の光電変換層１２ｃにて受光される。斜め入射光線は開口部１５を通して、その入射角に応じて中層の光電変換層１２ｂまたは上層の光電変換層１２ａのいずれかの受光部にて受光される。従来技術では、図８、９に示すように、要素画素５１０、６１０毎の画素アレイ５１２、６１２が２次元平面上に配置されるのに対し、本実施例のものでは受光部１２ａ１、ａ２、ｂ１、ｂ２、ｃ１を有する光電変換層１２ａ、ｂ、ｃを積層して画素アレイ１２を構成しており、横方向の拡がりを抑制することができるので高集積化が可能である。
【0023】
なお、本実施例に係る、要素画素１０毎に開口部１５を有する撮像素子においては、入射光の入射方向に応じて光を集束するマイクロレンズ１１は必ずしも要しないが、マイクロレンズ１１を設けることにより、外部からの広範囲の光を取り込むことができる。
また、上述した開口部１５の形状は円柱状のほか、四角柱や六角柱等の角柱状、さらには椀状や球体状等の種々の形状を選択することが可能である。
また、上述した光電変換層１２ａ、１２ｂ、１２ｃの受光部の数は上記のものに限られるものではなく、さらに、光電変換層の総数としても３層以外の複数の数を選択することができる（後述する実施例２、３のものにおいて同様である）。
なお、光電変換層１２ａ、ｂ、ｃには、低消費電力化が可能なFDSOI基板などに代表されるシリコン基板を用いることが可能であり、また、有機物を用いた光電変換層１２ａ、ｂ、ｃや透明な信号処理部１３ａ１、ａ２、１３ｂ１、ｂ２、１３ｃ１を用いることができる。
また、上述した開口部１５の形状は円柱状のほか、四角柱や六角柱等の角柱状、さらには椀状や球体状等の種々の形状を選択することが可能である。
また、上述した光電変換層１２ａ、１２ｂ、１２ｃの受光部の数は上記のものに限られるものではなく、さらに、光電変換層の総数としても３層以外の複数の数を選択することができる（後述する実施例２、３のものにおいて同様である）。
なお、光電変換層１２ａ、ｂ、ｃには、低消費電力化が可能なFDSOI基板などに代表されるシリコン基板を用いることが可能であり、また、有機物を用いた光電変換層１２ａ、ｂ、ｃや透明な信号処理部１３ａ１、ａ２、１３ｂ１、ｂ２、１３ｃ１を用いることができる。
【0024】
図３は、本実施形態に係る撮像素子の製造工程の一部の一例を示すものである。
本実施例に係る撮像素子の製造工程においては、図３に示すように、面対称をなすように対向配置された２つのＳＯＩ基板（光電変換層）７１ａ、ｂを接合する工程を備えているので、以下では、この接合工程部分について説明する。
本実施例に係る撮像素子の製造工程においては、図３に示すように、面対称をなすように対向配置された２つのＳＯＩ基板（光電変換層）７１ａ、ｂを接合する工程を備えているので、以下では、この接合工程部分について説明する。
【0025】
この接合工程においては、まず、図３（ａ）に示す第１工程において、各ＳＯＩ基板７１ａ、ｂを、Ｓｉ基板７２ａ、ｂ上に埋め込み酸化膜層７３ａ、ｂ、受光部７４ａ、ｂおよび信号処理部７５ａ、ｂをこの順に積層して形成する。
次に、図３（ｂ）に示す第２工程においては、各ＳＯＩ基板７１ａ、ｂに埋め込み電極用のホール７６ａ１、ｂ１を形成した後、信号処理部７５ａ、ｂ（ホール７６ａ１、ｂ１を含む）上に、メッキ法を用いて金属膜７６ａ、ｂを形成する。メッキ用の金属としては金や銅等が用いられる。
次に、図３（ｂ）に示す第２工程においては、各ＳＯＩ基板７１ａ、ｂに埋め込み電極用のホール７６ａ１、ｂ１を形成した後、信号処理部７５ａ、ｂ（ホール７６ａ１、ｂ１を含む）上に、メッキ法を用いて金属膜７６ａ、ｂを形成する。メッキ用の金属としては金や銅等が用いられる。
【0026】
次に、図３（ｃ）に示す第３工程においては、第２工程においてメッキ法を用いて形成された金属膜７６ａ、ｂに平坦化加工処理を施して接合面を平坦化する。この後、この接合面の表面活性化処理を行う。
上記平坦化加工処理はＣＭＰ（Chemical Mechanical Polishing）等を用いて行う。また、上記表面活性化処理はプラズマを使用する手法や、Si薄膜を形成する手法等を用いることができる。
上記平坦化加工処理はＣＭＰ（Chemical Mechanical Polishing）等を用いて行う。また、上記表面活性化処理はプラズマを使用する手法や、Si薄膜を形成する手法等を用いることができる。
【0027】
次に、図３（ｄ）に示す第４工程においては、上述したような平坦化加工処理や表面活性化処理を施されたＳＯＩ基板７１ａ、ｂを上記接合面を向かい合わせて互いに接合する。
この後、図３（ｅ）に示す第５工程において、一方のＳｉ基板７２ａを除去して、２層の光電変換層を接合する製造工程が終了する。
この接合処理は、上述した平坦化加工処理および表面活性化処理を施した接合面を有する両ＳＯＩ基板７１ａ、ｂを互いに押圧し、接合面の金属膜同士およびシリコン酸化膜同士を密着させることで接合する直接接合技術などを用いることができる。
この後、図３（ｅ）に示す第５工程において、一方のＳｉ基板７２ａを除去して、２層の光電変換層を接合する製造工程が終了する。
この接合処理は、上述した平坦化加工処理および表面活性化処理を施した接合面を有する両ＳＯＩ基板７１ａ、ｂを互いに押圧し、接合面の金属膜同士およびシリコン酸化膜同士を密着させることで接合する直接接合技術などを用いることができる。
【0028】
上記第１～５の製造工程を繰り返すことによって、３層以上の光電変換層（ＳＯＩ基板）７１ａ、ｂを接合することができる。
上述したようにして、受光部７４ａ、ｂおよび信号処理部７５ａ、ｂを積層した各ＳＯＩ基板（光電変換層）７１ａ、ｂを複数層積層し、受光部７４ａ、ｂの配設位置において、Ｓｉ基板が形成されていない表面側から、ＳＯＩ基板７１ａ、ｂの積層方向に、フォトリソグラフィー、ドライエッチングあるいはウェットエッチング等の手法を用いて、図１、２に示すような開口部１５を形成する。
上述したようにして、受光部７４ａ、ｂおよび信号処理部７５ａ、ｂを積層した各ＳＯＩ基板（光電変換層）７１ａ、ｂを複数層積層し、受光部７４ａ、ｂの配設位置において、Ｓｉ基板が形成されていない表面側から、ＳＯＩ基板７１ａ、ｂの積層方向に、フォトリソグラフィー、ドライエッチングあるいはウェットエッチング等の手法を用いて、図１、２に示すような開口部１５を形成する。
【0029】
＜実施例２＞
図４は、実施例２に係る撮像素子の要素画素１１０の層構成を示す概略図である。
なお、実施例２に係る撮像素子は上記実施例１と類似した撮像素子とされているので、図１、２の部材に対応する部材については、図２の各部材に付した符号に１００を加えた符号を付すものとする。
本実施例と上記実施例１との主要な差異は、上記実施例１においては、上方の２つの光電変換層１２ａ、ｂの中央部に、円柱状の開口部（空洞部）１５が設けられているのに対し、本実施例においては、この開口部（空洞部）１５の部分が可視光を透過する、透光部１２６ａ、ｂとして構成されている。その他の基本的な構成、および効果は実施例１のものと同様となっている。
この透光部１２６ａ、ｂは、例えば、シリコン酸化膜等の材料により形成される。また、各光電変換層１１２ａ、ｂの中央部のシリコン活性層に局所酸化法によりLOCOS(Local Oxidation Silicon)膜を形成することにより、この中央部を透光体とするようにしてもよい。
なお、本実施例は、物理的な加工処理を施さずに透光部１２６ａ、ｂを形成することが可能であり、そのような製造工程を用いた場合には、上記実施例１のものと比べて、素子製造が容易となる。また、透光部１２６ａ、ｂの形状は、円柱状のほか、四角柱や六角柱等の角柱状、さらには椀状や球体状等の種々の形状を選択することが可能である。
図４は、実施例２に係る撮像素子の要素画素１１０の層構成を示す概略図である。
なお、実施例２に係る撮像素子は上記実施例１と類似した撮像素子とされているので、図１、２の部材に対応する部材については、図２の各部材に付した符号に１００を加えた符号を付すものとする。
本実施例と上記実施例１との主要な差異は、上記実施例１においては、上方の２つの光電変換層１２ａ、ｂの中央部に、円柱状の開口部（空洞部）１５が設けられているのに対し、本実施例においては、この開口部（空洞部）１５の部分が可視光を透過する、透光部１２６ａ、ｂとして構成されている。その他の基本的な構成、および効果は実施例１のものと同様となっている。
この透光部１２６ａ、ｂは、例えば、シリコン酸化膜等の材料により形成される。また、各光電変換層１１２ａ、ｂの中央部のシリコン活性層に局所酸化法によりLOCOS(Local Oxidation Silicon)膜を形成することにより、この中央部を透光体とするようにしてもよい。
なお、本実施例は、物理的な加工処理を施さずに透光部１２６ａ、ｂを形成することが可能であり、そのような製造工程を用いた場合には、上記実施例１のものと比べて、素子製造が容易となる。また、透光部１２６ａ、ｂの形状は、円柱状のほか、四角柱や六角柱等の角柱状、さらには椀状や球体状等の種々の形状を選択することが可能である。
【0030】
すなわち、撮像素子の各要素画素１１０は、入射光の入射方向に応じて光を集束するマイクロレンズ（１画素対応）１１１と、入射光に応じた電荷を生成・蓄積する複数の光電変換層１１２ａ、ｂ、ｃを積層してなる画素アレイ１１２と、これら光電変換層１１２ａ、ｂ、ｃに各々配される受光部（一部のみ示されている）１１２ａ１、ａ２、ｂ１、ｂ２、ｃ１～ｃ５にて受光して得られる蓄積電荷を読み出して出力する信号処理部１１３ａ、ｂ、ｃからなり、支持基板（不図示）上に、光電変換層１１２ａ、光電変換層１１２ｂおよび光電変換層１１２ｃの順に積層し、上部にマイクロレンズ１１１が配置される。また、各信号処理部１１３ａ、ｂ、ｃは、対応する光電変換層１１２ａ、ｂ、ｃ各々の側方に配されている。
なお、光電変換層１１２ａ、ｂ、ｃには、低消費電力化が可能なFDSOI基板などに代表されるシリコン基板を用いることが可能であり、また、有機物を用いた光電変換層１１２ａ、ｂ、ｃや透明な信号処理部１１３ａ、ｂ、ｃを用いることができる。
なお、光電変換層１１２ａ、ｂ、ｃには、低消費電力化が可能なFDSOI基板などに代表されるシリコン基板を用いることが可能であり、また、有機物を用いた光電変換層１１２ａ、ｂ、ｃや透明な信号処理部１１３ａ、ｂ、ｃを用いることができる。
【0031】
本実施例では、図４に示すように、１つの要素画素１１０において、９つの光線入射方向（光電変換層１１２ａでは４方向、光電変換層１１２ｂでは４方向、光電変換層１１２ｃでは１方向の光線に対応している）に対し、光線入射方向に応じた、光電変換層１１２ａ、ｂ、ｃの受光部１１２ａ１、ａ２、ｂ１、ｂ２、ｃ１～ｃ５により受光するように構成されている。すなわち、垂直方向または若干斜め方向からこの要素画素１１０に入射した光は、透光部１２６ａ、ｂを介して、下層の光電変換層１１２ｃの受光部１１２ｃ１～ｃ５（一部の受光部のみが示されている）等により受光される。この要素画素１１０に中程度の斜めから入射した光は、透光部１２６ａ、ｂを介して、中層の光電変換層１１２ｂの受光部１１２ｂ１、ｂ２（一部の受光部のみが示されている）等により受光される。また、この要素画素１１０に鋭角的に斜めから入射した光は、透光部１２６ａを介して、上層の光電変換層１１２ａの受光部１１２ａ１、ａ２（一部の受光部のみが示されている）等により受光される。
【0032】
このような構成とされた実施例２の撮像素子においては、各要素画素１１０に入射する光は、入射角度に応じて各光電変換層１１２ａ、ｂ、ｃの異なる受光部１１２ｃ３等にて光電変換され、電荷が蓄積される。入射角度に応じて振り分けられた各受光部１１２ｃ３等の蓄積電荷から、実施例１と同様にして、入射光の位置情報と方向情報とを取得することができるとともに本実施例の画素構造により画素アレイ１１２の高集積化が可能となり、高解像度化することができる。
【0033】
＜実施例３＞
図５および図６は、実施例３に係る撮像素子の要素画素２１０の概略斜視図および層構成図を示すものである。
なお、実施例３に係る撮像素子は上記実施例１と類似した撮像素子とされているので、図１および図２の部材に対応する部材については、図１および図２の各部材に付した符号に２００を加えた符号を付すものとする。
図５および図６は、実施例３に係る撮像素子の要素画素２１０の概略斜視図および層構成図を示すものである。
なお、実施例３に係る撮像素子は上記実施例１と類似した撮像素子とされているので、図１および図２の部材に対応する部材については、図１および図２の各部材に付した符号に２００を加えた符号を付すものとする。
【0034】
本実施例と上記実施例１との主要な差異は、実施例１においては、上方の２つの光電変換層１２ａ、ｂの中央部に、円柱状の開口部（空洞部）１５が設けられているのに対し、本実施例においては、この開口部１５が設けられておらず、この開口部１５に対応する部分にも、２つの光電変換層２１２ａ、ｂの受光部２１２ａ２、ｂ２が配されている。
外部からこの要素画素２１０に入射した光は、マイクロレンズ２１１により集束されて、複数の受光部２１２ａ等のうちいずれかの受光部に集束されることになる。光電変換により発生する電荷は、この集束位置において急増することになるので（他の位置においては発生する電荷が激減してノイズとして扱って差し支えない）、光電変換により大きな電荷が発生したこの集束位置に配された受光部２１２ｃ２等における蓄積電荷量を特定することにより、入射光の位置情報と方向情報とを取得することができる。
その他の基本的な構成、および効果は実施例１のものと同様となっている。
なお、本実施例は、実施例１のように開口部１５を設けたり、実施例２のように透光部１２６ａ、ｂを形成したりする必要がないので、素子製造が大幅に容易となる。
外部からこの要素画素２１０に入射した光は、マイクロレンズ２１１により集束されて、複数の受光部２１２ａ等のうちいずれかの受光部に集束されることになる。光電変換により発生する電荷は、この集束位置において急増することになるので（他の位置においては発生する電荷が激減してノイズとして扱って差し支えない）、光電変換により大きな電荷が発生したこの集束位置に配された受光部２１２ｃ２等における蓄積電荷量を特定することにより、入射光の位置情報と方向情報とを取得することができる。
その他の基本的な構成、および効果は実施例１のものと同様となっている。
なお、本実施例は、実施例１のように開口部１５を設けたり、実施例２のように透光部１２６ａ、ｂを形成したりする必要がないので、素子製造が大幅に容易となる。
【0035】
すなわち、撮像素子の各要素画素２１０は、入射光の入射方向に応じた光を集束するマイクロレンズ（１画素対応）２１１と、入射光に応じた電荷を生成・蓄積する複数の光電変換層２１２ａ、ｂ、ｃを積層してなる画素アレイ２１２と、これら各光電変換層２１２ａ、ｂ、ｃの受光部２１２ａ１等にて受光して得られる蓄積電荷を読み出して出力する信号処理部２１３ａ、ｂ、ｃからなり、支持基板（不図示）上に、信号処理部２１３ａ、ｂ、ｃ、光電変換層２１２ｃ、光電変換層２１２ｂおよび光電変換層２１２ａの順に積層し、上部にマイクロレンズ２１１を配置する。また、各信号処理部２１３ａ、ｂ、ｃは、対応する光電変換層２１３ａ、ｂ、ｃの下方に、各々対応する受光部２１２ａ等とビアで電気的に接続されるようにして配されている。
なお、光電変換層２１２ａ、ｂ、ｃには、低消費電力化が可能なFDSOI基板などに代表されるシリコン基板を用いることが可能であり、また、有機物を用いた光電変換層２１２ａ、ｂ、ｃや透明な信号処理部２１３ａ１～ａ３、ｂ１～ｂ３、ｃ１～ｃ３を用いることができる。
なお、光電変換層２１２ａ、ｂ、ｃには、低消費電力化が可能なFDSOI基板などに代表されるシリコン基板を用いることが可能であり、また、有機物を用いた光電変換層２１２ａ、ｂ、ｃや透明な信号処理部２１３ａ１～ａ３、ｂ１～ｂ３、ｃ１～ｃ３を用いることができる。
【0036】
本実施例では、図６に示すように、１つの要素画素２１０において、各光電変換層２１２ａ、ｂ、ｃが各々９個の受光部２１２ａ１等、２１２ｂ１等、２１２ｃ１等を備えており、合計で２５の光線入射方向（光電変換層２１２ａでは８方向、光電変換層２１２ｂでは８方向、光電変換層２１２ｃでは９方向の光線に対応している）に対し、各々異なる光電変換層２１２ａ、ｂ、ｃの受光部２１２ａ１等において受光するように構成されている。
すなわち、垂直方向または若干斜め方向からこの要素画素２１０に入射した光は、上層および中層の光電変換層２１２ａ、ｂを略垂直に通過して、光が集束した下層の光電変換層２１２ｃの所定の受光部２１２ｃ２等において吸収（光電変換）される。
すなわち、垂直方向または若干斜め方向からこの要素画素２１０に入射した光は、上層および中層の光電変換層２１２ａ、ｂを略垂直に通過して、光が集束した下層の光電変換層２１２ｃの所定の受光部２１２ｃ２等において吸収（光電変換）される。
【0037】
この要素画素２１０に中程度の斜めから入射した光は、上層および中層の光電変換層２１２ａ、ｂを斜めに通過して、光が集束した中層の光電変換層２１２ｂの所定の受光部２１２ｂ１等において吸収（光電変換）される。
また、この要素画素２１０に鋭角的に斜めから入射した光は、上層の光電変換層２１２ａを斜めに通過して、光が集束した上層の光電変換層２１２ａの受光部２１２ａ１等において受光される。
また、この要素画素２１０に鋭角的に斜めから入射した光は、上層の光電変換層２１２ａを斜めに通過して、光が集束した上層の光電変換層２１２ａの受光部２１２ａ１等において受光される。
【0038】
このような構成とされた実施例３の撮像素子においては、各要素画素２１０に入射する光は、入射角度に対して各々異なる、各光電変換層２１２ａ、ｂ、ｃの受光部２１２ｃ２等にて光電変換され、電荷が蓄積される。入射角度に応じて異なる位置に集束された各受光部２１２ｃ２等の蓄積電荷から、実施例１と同様にして入射光の位置情報と方向情報とを取得することができるとともに本実施例の画素構造により画素アレイ２１２の高集積化が可能となり、高解像度化することができる。
【0039】
図７は、光電変換膜の光線数（光線が入射し得る受光部の数）と全画素面積との関係を本実施例と従来技術について示すグラフである。ここで、全画素面積とは、要素画素１０等を各光電変換層１２ａ等の層面と平行に切断した場合における断面積であり、本実施例と従来技術のいずれにおいても、受光部１２ａ１等の上表面の１辺を３μmとし、１光電変換層１２ａ等あたり９つの受光部１２１ａ１等を備えている場合について算出したものである。
【0040】
すなわち、光電変換層１２ａ等が１層の場合には、本実施例のもの、従来技術のもの、いずれも３×３×９＝８１μm２となるが、２層構成の場合には、本実施例のものでは８１μm２で１層の場合と変わらないのに対して、従来技術のものでは１５３μm２で、１層の場合の１．８９倍となる。
また、３層構成の場合には、本実施例のものでは８１μm２で１層の場合と変わらないのに対して、従来技術のものでは２２５μm２で、１層の場合の２．７８倍となる。
さらに、ｎ層構成の場合には、本実施例のものでは８１μm２で１層の場合と変わらないのに対して、従来技術のものでは{９・（８ｎ+１）}μm２で、１層の場合の
{９・（８ｎ+１）/８１}倍となる。
このように本実施例のものでは、従来技術のものに比べて、全画素面積を大幅に低下させて、要素画素のコンパクト化を図ることができる。
また、３層構成の場合には、本実施例のものでは８１μm２で１層の場合と変わらないのに対して、従来技術のものでは２２５μm２で、１層の場合の２．７８倍となる。
さらに、ｎ層構成の場合には、本実施例のものでは８１μm２で１層の場合と変わらないのに対して、従来技術のものでは{９・（８ｎ+１）}μm２で、１層の場合の
{９・（８ｎ+１）/８１}倍となる。
このように本実施例のものでは、従来技術のものに比べて、全画素面積を大幅に低下させて、要素画素のコンパクト化を図ることができる。
【0041】
本発明の撮像素子としては、上記実施形態のものに限られるものではなく、その他の種々の態様の変更が可能である。
例えば、光電変換素子を構成する各層については、上記実施形態のものに限られるものではなく、他の層を上述した層間に挟むようにすることも可能である。また、受光部の配列態様なども適宜変更することが可能である。さらに、光電変換層毎に設けられた受光部は、互いに対応して配列されていることを要しない。
例えば、光電変換素子を構成する各層については、上記実施形態のものに限られるものではなく、他の層を上述した層間に挟むようにすることも可能である。また、受光部の配列態様なども適宜変更することが可能である。さらに、光電変換層毎に設けられた受光部は、互いに対応して配列されていることを要しない。
【符号の説明】
【0042】
１０、１１０、２１０、５１０、６１０ 要素画素
１１、１１１、２１１、５１１、６１１ マイクロレンズ
１２、１１２、２１２、５１２、６１２ 画素アレイ
１２ａ、１２ｂ、１２ｃ、１１２ａ、１１２ｂ、１１２ｃ、２１２ａ、２１２ｂ、２１２ｃ 光電変換層
１２ａ１、１２ａ２、１２ｂ１、１２ｂ２、１２ｃ１、１１２ａ１、１１２ａ２、１１２ｂ１、１１２ｂ２、１１２ｃ１～ｃ５、２１２ａ１～ａ３、２１２ｂ１～ｂ３、２１２ｃ１～ｃ３、７４ａ、ｂ 受光部
１３ａ１、１３ａ２、１３ｂ１、１３ｂ２、１３ｃ１、１１３ａ、１１３ｂ、１１３ｃ、２１３ａ１～ａ３、２１３ｂ１～ｂ３、２１３ｃ１～ｃ３、７５ａ、ｂ 信号処理部
１５ 開口部（空洞部）
５１ 演算部
７１ａ、ｂ ＳＯＩ基板
７２ａ、ｂ Ｓｉ基板
７３ａ、ｂ 埋め込み酸化膜（ＢＯＸ）層
７６ａ、ｂ 金属膜
７６ａ１、ｂ１ 埋め込み電極用のホール
１２６ａ、ｂ 透光部
１１、１１１、２１１、５１１、６１１ マイクロレンズ
１２、１１２、２１２、５１２、６１２ 画素アレイ
１２ａ、１２ｂ、１２ｃ、１１２ａ、１１２ｂ、１１２ｃ、２１２ａ、２１２ｂ、２１２ｃ 光電変換層
１２ａ１、１２ａ２、１２ｂ１、１２ｂ２、１２ｃ１、１１２ａ１、１１２ａ２、１１２ｂ１、１１２ｂ２、１１２ｃ１～ｃ５、２１２ａ１～ａ３、２１２ｂ１～ｂ３、２１２ｃ１～ｃ３、７４ａ、ｂ 受光部
１３ａ１、１３ａ２、１３ｂ１、１３ｂ２、１３ｃ１、１１３ａ、１１３ｂ、１１３ｃ、２１３ａ１～ａ３、２１３ｂ１～ｂ３、２１３ｃ１～ｃ３、７５ａ、ｂ 信号処理部
１５ 開口部（空洞部）
５１ 演算部
７１ａ、ｂ ＳＯＩ基板
７２ａ、ｂ Ｓｉ基板
７３ａ、ｂ 埋め込み酸化膜（ＢＯＸ）層
７６ａ、ｂ 金属膜
７６ａ１、ｂ１ 埋め込み電極用のホール
１２６ａ、ｂ 透光部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
