特許7247355屈曲裏側ワード線を有する３次元メモリデバイスを形成するための方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-03-17
(45)【発行日】2023-03-28
(54)【発明の名称】屈曲裏側ワード線を有する３次元メモリデバイスを形成するための方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20230320BHJP
H10B 41/27 20230101ALI20230320BHJP
H01L 21/336 20060101ALI20230320BHJP
H01L 29/788 20060101ALI20230320BHJP
H01L 29/792 20060101ALI20230320BHJP
【ＦＩ】
H10B43/27
H10B41/27
H01L29/78 371
【請求項の数】
20
(21)【出願番号】P 2021545898
(86)(22)【出願日】2019-04-30
(65)【公表番号】
(43)【公表日】2022-03-23
(86)【国際出願番号】 CN2019085211
(87)【国際公開番号】W WO2020220269
(87)【国際公開日】2020-11-05
【審査請求日】2021-08-05
(73)【特許権者】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】リ・ホン・シャオ
【審査官】加藤 俊哉
(56)【参考文献】
【文献】中国特許出願公開第１０９６９０７７４（ＣＮ，Ａ）
【文献】特開２０１１－０４９５６１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／００４３８３６（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／２７
Ｈ１０Ｂ ４１／２７
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
基板の少なくとも１つの端にノッチを形成するステップと、前記基板より上にあり、かつ前記基板の前記少なくとも１つの端を越えて側方に延びる半導体層を形成して前記ノッチを覆うステップと、
前記半導体層の表側および前記少なくとも１つの端に沿って、ならびに前記半導体層の裏面、前記ノッチの側面および下面に沿って複数の交互積層された導電層および誘電体層を形成するステップと、
前記基板の一部分を除去して、前記半導体層より下で前記交互積層された導電層および誘電体層を露出させるステップと
を含む、３次元（３Ｄ）メモリデバイスを形成するための方法。
【請求項2】
前記ノッチを形成するステップが、前記基板の両端にそれぞれ２つのノッチを形成することを含む、請求項１に記載の方法。
【請求項3】
前記ノッチの深さが、前記導電層および前記誘電体層の合成厚の２倍より大きい、請求項１に記載の方法。
【請求項4】
前記半導体層を形成するステップが、前記ノッチをノッチ犠牲層で充填することと、
前記基板および前記ノッチ犠牲層より上に前記半導体層を堆積することと、
前記ノッチにおける前記ノッチ犠牲層を除去することとを含む、請求項１に記載の方法。
【請求項5】
前記半導体層の厚さが１μｍ以下である、請求項１に記載の方法。
【請求項6】
前記半導体層がポリシリコンを含む、請求項１に記載の方法。
【請求項7】
前記複数の交互積層された導電層および誘電体層を形成するステップが、原子層堆積（ＡＬＤ）を使用して前記複数の導電層および誘電体層を交互に堆積することを含む、請求項１に記載の方法。
【請求項8】
前記導電層の各々がドープポリシリコンを含み、前記誘電体層の各々が酸化シリコンを含む、請求項７に記載の方法。
【請求項9】
前記複数の交互積層された導電層および誘電体層を形成するステップが、ＡＬＤを使用して複数の犠牲層および前記誘電体層を交互に堆積することと、
前記犠牲層を前記導電層と置き換えることとを含む、請求項１に記載の方法。
【請求項10】
前記犠牲層の各々が窒化シリコンを含み、前記誘電体層の各々が酸化シリコンを含み、前記導電層の各々が金属を含む、請求項９に記載の方法。
【請求項11】
前記基板の前記一部分を除去するステップが、前記交互積層された導電層および誘電体層の上方にエッチストップ層を堆積することと、
前記エッチストップ層によって停止されるまで前記基板を薄化することとを含む、請求項１に記載の方法。
【請求項12】
前記エッチストップ層がポリシリコンを含む、請求項１１に記載の方法。
【請求項13】
前記ノッチの前記下面および前記側面の一部分が除去されるように前記基板の前記一部分が除去される、請求項１に記載の方法。
【請求項14】
基板の少なくとも１つの端にノッチを形成するステップと、前記基板より上にあり、かつ前記基板の前記少なくとも１つの端を越えて側方に延びる半導体層を形成して前記ノッチを覆うステップと、
前記半導体層の表側および前記少なくとも１つの端に沿って、ならびに前記半導体層の裏面、前記ノッチの側面および下面に沿って複数の犠牲層および誘電体層を交互に堆積するステップと、
前記基板の一部分を除去して、前記半導体層より下で前記交互積層された犠牲層および誘電体層を露出させるステップと、
前記犠牲層を複数の導電層と置き換えるステップと
を含む、３次元（３Ｄ）メモリデバイスを形成するための方法。
【請求項15】
前記複数の犠牲層および誘電体層が、原子層堆積（ＡＬＤ）を使用して交互に堆積される、請求項１４に記載の方法。
【請求項16】
前記犠牲層の各々が窒化シリコンを含み、前記誘電体層の各々が酸化シリコンを含み、前記導電層の各々が金属を含む、請求項１４に記載の方法。
【請求項17】
前記基板の前記一部分を除去するステップが、前記交互積層された犠牲層および誘電体層の上方にエッチストップ層を堆積することと、
前記エッチストップ層によって停止されるまで前記基板を薄化することとを含む、請求項１４に記載の方法。
【請求項18】
基板の少なくとも１つの端にノッチを形成するステップと、前記基板より上にあり、かつ前記基板の前記少なくとも１つの端を越えて側方に延びる半導体層を形成して前記ノッチを覆うステップと、
前記半導体層の表側および前記少なくとも１つの端に沿って、ならびに前記半導体層の裏面、前記ノッチの側面および下面に沿って複数の導電層および誘電体層を交互に堆積するステップと、
前記基板の一部分を除去して、前記半導体層より下で前記交互積層された導電層および誘電体層を露出させるステップと
を含む、３次元（３Ｄ）メモリデバイスを形成するための方法。
【請求項19】
前記複数の導電層および誘電体層が、原子層堆積（ＡＬＤ）を使用して交互に堆積される、請求項１８に記載の方法。
【請求項20】
前記導電層の各々がドープポリシリコンを含み、前記誘電体層の各々が酸化シリコンを含む、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
【背景技術】
【0002】
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズムおよび製造プロセスを改善することによって、より小さなサイズにスケーリングされる。しかしながら、メモリセルのフィーチャサイズが下限に近づくにつれて、プレーナプロセスおよび製造技術が困難かつ高コストになる。結果として、平面メモリセルのための記録密度が上限に近づく。
【0003】
３Ｄメモリアーキテクチャが、平面メモリセルにおける密度限界に対処できる。３Ｄメモリアーキテクチャは、メモリアレイならびにメモリアレイへのおよびメモリアレイからの信号を制御するための周辺デバイスを含む。
【発明の概要】
【課題を解決するための手段】
【0004】
屈曲裏側ワード線を有する３Ｄメモリデバイスを形成するための方法の実施形態が本明細書に開示される。
【0005】
１つの例では、３Ｄメモリデバイスを形成するための方法が開示される。基板の少なくとも１つの端にノッチが形成される。基板より上にあり、かつ基板の少なくとも１つの端を越えて側方に延びる半導体層が形成されてノッチを覆う。半導体層の表側および少なくとも１つの端に沿って、ならびにノッチの上面、側面および下面に沿って複数の交互積層された導電層および誘電体層が形成される。基板の一部分が除去されて、半導体層より下で交互積層された導電層および誘電体層を露出させる。
【0006】
別の例では、３Ｄメモリデバイスを形成するための方法が開示される。基板の少なくとも１つの端にノッチが形成される。基板より上にあり、かつ基板の少なくとも１つの端を越えて側方に延びる半導体層が形成されてノッチを覆う。半導体層の表側および少なくとも１つの端に沿って、ならびにノッチの上面、側面および下面に沿って複数の犠牲層および誘電体層が交互に堆積される。基板の一部分が除去されて、半導体層より下で交互積層された犠牲層および誘電体層を露出させる。犠牲層が複数の導電層と置き換えられる。
【0007】
更に別の例では、３Ｄメモリデバイスを形成するための方法が開示される。基板の少なくとも１つの端にノッチが形成される。基板より上にあり、かつ基板の少なくとも１つの端を越えて側方に延びる半導体層が形成されてノッチを覆う。半導体層の表側および少なくとも１つの端に沿って、ならびにノッチの上面、側面および下面に沿って複数の導電層および誘電体層が交互に堆積される。基板の一部分が除去されて、半導体層より下で交互積層された導電層および誘電体層を露出させる。
【0008】
添付図面は、本明細書に援用され、かつ本明細書の一部を形成するものであり、本開示の実施形態を例示し、説明すると共に、更に本開示の原理を説明し、当業者が本開示を作製および使用することを可能にする役目をする。
【図面の簡単な説明】
【0009】
【図1A】一部の実施形態による、屈曲裏側ワード線を有する例証的な３Ｄメモリデバイスの横断面を例示する図である。
【図1B】一部の実施形態による、屈曲裏側ワード線を有する別の例証的な３Ｄメモリデバイスの横断面を例示する図である。
【図2A】一部の実施形態による、屈曲裏側ワード線を有する例証的な３Ｄメモリデバイスを形成するための製造プロセスを例示する図である。
【図2B】一部の実施形態による、屈曲裏側ワード線を有する例証的な３Ｄメモリデバイスを形成するための製造プロセスを例示する図である。
【図2C】一部の実施形態による、屈曲裏側ワード線を有する例証的な３Ｄメモリデバイスを形成するための製造プロセスを例示する図である。
【図2D】一部の実施形態による、屈曲裏側ワード線を有する例証的な３Ｄメモリデバイスを形成するための製造プロセスを例示する図である。
【図2E】一部の実施形態による、屈曲裏側ワード線を有する例証的な３Ｄメモリデバイスを形成するための製造プロセスを例示する図である。
【図2F】一部の実施形態による、屈曲裏側ワード線を有する例証的な３Ｄメモリデバイスを形成するための製造プロセスを例示する図である。
【図2G】一部の実施形態による、屈曲裏側ワード線を有する例証的な３Ｄメモリデバイスを形成するための製造プロセスを例示する図である。
【図3】一部の実施形態による、屈曲裏側ワード線を有する例証的な３Ｄメモリデバイスを形成するための方法のフローチャートを例示する図である。
【発明を実施するための形態】
【0010】
本開示の実施形態が添付図面を参照しつつ記載されることになる。
【0011】
具体的な構成および配置が述べられるが、これが単に例示目的でなされることが理解されるべきである。当業者は、本開示の趣旨および範囲から逸脱することなく他の構成および配置を使用できることを認識するであろう。本開示が各種の他の応用にも利用できることが当業者にとって明らかであろう。
【0012】
「１つの実施形態」、「一実施形態」、「一実施形態例」、「一部の実施形態」等への本明細書における言及は、記載される実施形態が特定の特徴、構造または特性を含み得るが、全ての実施形態が必ずしも特定の特徴、構造または特性を含み得るわけではないことを示すことが留意される。その上、そのような句が必ずしも同じ実施形態を指すわけではない。更に、特定の特徴、構造または特性が一実施形態に関連して記載されるとき、明示的に記載されるか否かを問わず、他の実施形態に関連してそのような特徴、構造または特性を遂行することは当業者の知識内であろう。
【0013】
一般に、術語は、少なくとも部分的に文脈での使用法から理解されてよい。例えば、本明細書で使用される用語「１つまたは複数」は、少なくとも部分的に文脈に応じて、単数の意味で任意の特徴、構造もしくは特性を記載するために使用され得る、または複数の意味で特徴、構造もしくは特性の組合せを記載するために使用され得る。同様に、「或る（ａ）」、「或る（ａｎ）」または「その（ｔｈｅ）」などの用語は、また、少なくとも部分的に文脈に応じて、単数の使用法を伝えるまたは複数の使用法を伝えると理解されてよい。加えて、用語「に基づいて（ｂａｓｅｄ ｏｎ）」は、必ずしも排他的な一組の要因を伝えると意図されるわけではないと理解されてよく、代わりに、また、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されるわけではない追加の要因の存在を許容し得る。
【0014】
本開示における「の上に（ｏｎ）」、「より上に（ａｂｏｖｅ）」および「の上方に（ｏｖｅｒ）」の意味が、「の上に」が何か「の直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく中間の特徴または層を介在させて何か「の上に」の意味も含むように、かつ「より上に」または「の上方に」が何か「より上に」または「の上方に」の意味を意味するだけでなく、中間の特徴または層を介在させず何か「より上に」または「の上方に」（すなわち、何かの直接上に）あるという意味も含むことができるように、最も広い形で解釈されるべきであることが容易に理解されるべきである。
【0015】
更に、図に例示される１つの要素または特徴の別の要素もしくは特徴との関係を記載するために、説明を容易にするよう、「の下方に（ｂｅｎｅａｔｈ）」、「より下に（ｂｅｌｏｗ）」、「下の（ｌｏｗｅｒ）」、「より上に（ａｂｏｖｅ）」、「上の（ｕｐｐｅｒ）」等といった空間的相対語が本明細書で使用され得る。空間的相対語は、図に描かれる向きに加えて使用または動作中のデバイスの種々の向きを包含すると意図される。装置は別の向きにされ（９０度または他の向きに回転され）てよく、本明細書で使用される空間的相対記述語はそれに応じて同じく解釈されてよい。
【0016】
本明細書で使用される場合、用語「基板」は、以降の材料層が加えられる材料を指す。基板自体をパターン化できる。基板の上部に加えられる材料はパターン化できる、またはパターン化されないままであることができる。更には、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウム等といった多様な半導体材料を含むことができる。代替的に、基板は、ガラス、プラスチックまたはサファイアウエハなどの非導電性材料から作製できる。
【0017】
本明細書で使用される場合、用語「層」は、厚さを持つ領域を含む材料部分を指す。層は、下もしくは上にある構造の全体の上方に延びることができる、または下もしくは上にある構造の範囲より小さな範囲を有してよい。更に、層は、均質または不均質連続構造の、同連続構造の厚さより小さな厚さを有する領域であることができる。例えば、層は、連続構造の上面と下面との間の任意の一対の水平面間に、または同上下面に位置することができる。層は、側方に、垂直に、および／またはテーパ面に沿って延びることができる。基板は、層であることができ、その中に１つもしくは複数の層を含むことができ、かつ／またはその上に、それより上におよび／もしくはそれより下に１つもしくは複数の層を有することができる。層は多層を含むことができる。例えば、配線層が、１つまたは複数の導体およびコンタクト層（接続線および／またはビアコンタクトが形成される）ならびに１つまたは複数の誘電体層を含むことができる。
【0018】
本明細書で使用される場合、用語「名目の／名目上」は、製品またはプロセスの設計段階の間に設定される、部品またはプロセス動作に対する特性またはパラメータの所望または目標の値であって、所望の値より上および／または下の値域と共に設定される値に関する。値域は、製作プロセスの僅かな変動または公差によることができる。本明細書で使用される場合、用語「約」は、対象の半導体デバイスと関連した特定のテクノロジーノードに基づいて変動し得る所与の量の値を示す。特定のテクノロジーノードに基づいて、用語「約」は、例えば値の１０～３０％（例えば値の±１０％、±２０％または±３０％）以内で変動する所与の量の値を示すことができる。
【0019】
本明細書で使用される場合、用語「３Ｄメモリデバイス」は、側方に向けた基板の上にメモリセルトランジスタの垂直に向けたストリング（本明細書においてＮＡＮＤメモリストリングなどの「メモリストリング」と称される）を持ち、メモリストリングが基板に関して垂直方向に延びるような、半導体デバイスを指す。本明細書で使用される場合、用語「垂直の／垂直に」は基板の側方面に名目上垂直を意味する。
【0020】
一部の３Ｄメモリデバイス（例えば、３Ｄ ＮＡＮＤメモリデバイス）では、コンタクトが各ワード線に達し個別に電気的に接続して、メモリセルプログラム、消去および読出シーケンスを動作させるには、階段構造が必要とされる。周辺回路がメモリセルアレイの周りに、下にまたは上方にあり、かつ周辺コンタクトによって電気的に接続される。３Ｄメモリデバイスがより低コストおよび高セル密度のためにスケーリングするので、コストを削減し、かつセル密度を増加させる自然なやり方は、メモリスタックに一層多くの層を加えることである。しかしながら、層を加えることは、ワード線にアクセスするために使用される階段構造のサイズも増加させて、チップの上のメモリセルのためのコアアレイ面積を減少させる。その上、メモリスタックの表側に形成されるより多くのワード線コンタクトが配線経路（例えば、ワード線ファンアウト）の複雑さを増加させる。
【0021】
本開示に従う様々な実施形態が、屈曲裏側ワード線を有する３Ｄメモリデバイスを提供する。本明細書に開示されるメモリスタック構造は、デバイス基板の両側に向かう配線経路（例えば、ワード線ファンアウト）を可能にし、それによって経路柔軟性を増加させ、配線密度を減少させ、コアアレイのためのチップ面積を節約し、かつプロセスウィンドウを拡大する。一部の実施形態において、デバイス基板の両側のメモリスタックを通してメモリセル（例えば、３Ｄ ＮＡＮＤメモリストリング）が形成されて、メモリセル密度も増加させる。その上、ワード線コンタクトが、専用のコンタクト形成プロセスなしで全体としてワード線と共に形成できて、コストを削減し、かつワード線コンタクトとワード線との間のより低い界面抵抗によるより良好な電気的性能を達成する。
【0022】
図１Ａは、本開示の一部の実施形態による、屈曲裏側ワード線を有する例証的な３Ｄメモリデバイス１００の横断面を例示する。３Ｄメモリデバイス１００は基板１０２を含むことができ、これはシリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）または任意の他の適切な材料を含むことができる。一部の実施形態において、基板１０２は薄化基板であり、これは研削、ウェット／ドライエッチング、化学機械研磨（ＣＭＰ）、またはその任意の組合せによって正常厚から薄化されている。一部の実施形態において、基板１０２は、その上に形成されるいかなる半導体デバイスも含まないキャリアウエハ（別名サポートウエハ）であり、これは、例えばガラスまたは石英を含んでよい。
【0023】
３Ｄメモリデバイス１００は、基板１０２より上にあり、かつその少なくとも１つの端１１８／１２０を越えて側方に延びる半導体層１０４を含むことができる。図１Ａに図示されるように、半導体層１０４は、基板１０２の両端１１８および１２０を越えて側方に延びる。３Ｄメモリデバイス１００における構成要素の空間関係を更に例示するために図１Ａにｘおよびｙ軸が加えられることが留意される。基板１０２は、ｘ方向（横方向または幅方向）に側方に延びる２つの側方面（例えば、上面および下面）を含む。本明細書で使用される場合、１つの構成要素（例えば、層またはデバイス）が半導体デバイス（例えば、３Ｄメモリデバイス１００）の別の構成要素（例えば、層またはデバイス）「の上に」、「より上に」または「より下に」あるかどうかは、半導体デバイスの基板（例えば、基板１０２）がｙ方向（垂直方向または厚さ方向）に半導体デバイスの最低平面に位置付けられるときにｙ方向に基板に対して判定される。空間関係を記載するための同じ観念が本開示の全体を通して適用される。
【0024】
半導体層１０４は、シリコン（例えば、ポリシリコン、アモルファスシリコン、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）または任意の他の適切な半導体材料を含むことができる。一部の実施形態において、半導体層１０４はポリシリコンを含む。半導体層１０４の一部または全部が、一部の実施形態によれば、所望のドーピングレベルで任意の適切なドーパントによってドープされる。例えば、半導体層１０４はドープポリシリコン層でよい。一部の実施形態において、半導体層１０４の厚さは、１μｍなど、約１μｍ以下である。一部の実施形態において、半導体層１０４の厚さは、１０ｎｍと１μｍとの間（例えば、１０ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、２００ｎｍ、３００ｎｍ、４００ｎｍ、５００ｎｍ、６００ｎｍ、７００ｎｍ、８００ｎｍ、９００ｎｍ、１μｍ、これらの値のいずれかによる下端によって制限される任意の範囲、またはこれらの値のいずれか２つによって規定される任意の範囲）など、約１０ｎｍと約１μｍとの間である。一部の実施形態において、基板１０２を越えて延びる半導体層１０４の距離（すなわち、半導体層１０４の端１１４または１１６と基板１０２のそれぞれの端１１８または１２０との間の距離）は、５μｍと１０μｍとの間（例えば、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、これらの値のいずれかによる下端によって制限される任意の範囲、またはこれらの値のいずれか２つによって規定される任意の範囲）など、約５μｍと約１０μｍとの間である。
【0025】
半導体層１０４は、３Ｄメモリデバイス１００のソース（例えば、アレイ共通ソース（ＡＣＳ））としての他に、詳細に下記するように両側屈曲ワード線を形成するための支持構造として働くことができる。半導体層１０４は、したがって本明細書において３Ｄメモリデバイス１００の「ソースプレート」１０４とも称することができる。
【0026】
一部の実施形態において、３Ｄメモリデバイス１００は、基板１０２と半導体層１０４との間に設けられるパッド層１０６を更に含む。パッド層１０６は酸化シリコンを含むことができる。一部の実施形態において、パッド層１０６は、多重酸化シリコン層、または酸化シリコン層、酸窒化シリコン層および／もしくは高誘電率（高ｋ）誘電体層付きの酸化シリコン層などの、多重誘電体層を含む複合誘電体層である。
【0027】
３Ｄメモリデバイス１００は、メモリスタック１０８も含むことができる。メモリスタック１０８は、メモリストリング（例えば、ＮＡＮＤメモリストリング１３０および１４０）が形成される積み重ね記憶構造であることができる。一部の実施形態において、メモリスタック１０８は、複数の垂直に積み重ねられた交互積層された導電層１１０および誘電体層１１２を含む。一部の実施形態において、３Ｄメモリデバイス１００は、３Ｄメモリデバイス１００のＮＡＮＤメモリストリング１３０および１４０ならびに導電層１１０の交点にメモリセルが提供されるＮＡＮＤフラッシュメモリデバイスである。メモリスタック１０８における導電層１１０および誘電体層１１２の対の数（例えば、３２、６４、９６または１２８）が、３Ｄメモリデバイス１００におけるメモリセルの数を設定できる。
【0028】
導電層１１０は各々同じ厚さを有するまたは異なる厚さを有することができる。同様に、誘電体層１１２は各々同じ厚さを有するまたは異なる厚さを有することができる。導電層１１０は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープシリコン、シリサイドまたはその任意の組合せを含むがこれに限定されない導電材料を含むことができる。１つの例では、各導電層１１０は、タングステンなどの金属を含む。別の例では、各導電層１１０はドープポリシリコンを含む。誘電体層１１２は、酸化シリコン、窒化シリコン、酸窒化シリコンまたはその任意の組合せを含むがこれに限定されない誘電体材料を含むことができる。１つの例では、各誘電体層１１２は酸化シリコンを含む。
【0029】
図１Ａに図示されるように、メモリスタック１０８の交互積層された導電層１１０および誘電体層１１２は、一部の実施形態によれば、半導体層（ソースプレート）１０４の表側より上にあり、かつ半導体層（ソースプレート）１０４の裏側より下に延びる。本明細書で言及される半導体層（ソースプレート）１０４の表側が、半導体層（ソースプレート）１０４の２つの主側（２つの端１１４および１１６間に延びる）のうち、ｙ方向に基板１０２から離れて遠い方である一方で、本明細書で言及される半導体層（ソースプレート）１０４の裏側は、半導体層（ソースプレート）１０４の２つの主側（２つの端１１４および１１６間に延びる）のうち、ｙ方向に基板１０２に近い方である。各導電層１１０および誘電体層１１２は、半導体層（ソースプレート）１０４の表側において半導体層（ソースプレート）１０４の少なくとも１つの端１１４／１１６を越えて側方に延びることができる。図１Ａに図示されるように、一部の実施形態において、各導電層１１０および誘電体層１１２は、半導体層（ソースプレート）１０４の表側において半導体層（ソースプレート）１０４の両端１１４および１１６を越えて側方に延びることができる。すなわち、各導電層１１０および誘電体層１１２の寸法は、一部の実施形態によれば、ｘ方向に半導体層（ソースプレート）１０４の寸法より大きく、これもｘ方向に基板１０２の寸法より大きい。メモリスタック１０８は、したがってｘ方向に半導体層（ソースプレート）１０４の表側全体の上方に、かつそれを越えて延びることができる。
【0030】
一部の実施形態において、メモリスタック１０８の交互積層された導電層１１０および誘電体層１１２は、半導体層（ソースプレート）１０４の少なくとも１つの端１１４／１１６に沿って垂直に延びる。図１Ａに図示されるように、メモリスタック１０８の交互積層された導電層１１０および誘電体層１１２は、半導体層（ソースプレート）１０４の両端１１４および１１６に沿って垂直に延びることができる。一部の実施形態において、メモリスタック１０８の交互積層された導電層１１０および誘電体層１１２は、半導体層（ソースプレート）１０４の裏側より下に更に延びる。すなわち、基板１０２ならびにメモリスタック１０８の交互積層された導電層１１０および誘電体層１１２の一部は、一部の実施形態によれば、半導体層（ソースプレート）１０４の裏側より下に設けられる。一部の実施形態において、メモリスタック１０８の交互積層された導電層１１０および誘電体層１１２の一部がｘ方向に基板１０２の左右側に設けられる。換言すれば、メモリスタック１０８は、一部の実施形態によれば、ｘ方向に半導体層（ソースプレート）１０４の裏側の全部でなく、その一部の上方に延びる。
【0031】
図１Ａに図示されるように、各導電層１１０および誘電体層１１２は、半導体層（ソースプレート）１０４の表側より上の第１の側方部分１２２、半導体層（ソースプレート）１０４の裏側より下の第２の側方部分１２４、ならびに第１および第２の側方部分１２２および１２４を接続する垂直部分１２６を含む側面視で連続屈曲形状を有することができる。一部の実施形態において、各導電層１１０または誘電体層１１２の第１の側方部分１２２は、ｘ方向にそれぞれ各導電層１１０または誘電体層１１２の第２の側方部分１２４より長い。一部の実施形態において、各導電層１１０または誘電体層１１２の垂直部分１２６は、ｙ方向に半導体層（ソースプレート）１０４の厚さより長い。各導電層１１０の第１および第２の側方部分１２２および１２４ならびに垂直部分１２６は、半導体層（ソースプレート）１０４の表側と裏側との間に延びる屈曲ワード線を形成（例えば、屈曲ワード線として機能）できる。３Ｄメモリデバイス１００の各屈曲ワード線は、例えばその第１の側方部分１２２によって、半導体層（ソースプレート）１０４の表側において半導体層（ソースプレート）１０４の両端１１４および１１６を越えて側方に延びることができる。各屈曲ワード線は、例えばその垂直部分１２６によって、半導体層（ソースプレート）１０４の少なくとも１つの端１１４／１１６に沿って垂直に延びることができる。図１Ａに図示されるように、一部の実施形態において、各屈曲ワード線は、半導体層（ソースプレート）１０４の両端１１４および１１６に沿って垂直に延びる。表側にだけ設けられた直線ワード線を有する一部の既存の３Ｄメモリデバイスと異なり、３Ｄメモリデバイス１００は、表側と裏側との間に延びる屈曲ワード線を含む。
【0032】
３Ｄメモリデバイス１００の各導電層１１０は、金属またはドープポリシリコンを含むがこれに限定されない同じ導電材料で作製される連続層であることができる。屈曲ワード線の他に、各導電層１１０は、一部の実施形態によれば、屈曲ワード線に接続され、かつ半導体層（ソースプレート）１０４の裏側より下で垂直に延びるワード線コンタクト１２８を更に含む。図１Ａに図示されるように、導電層１１０は、更に半導体層（ソースプレート）１０４の裏側より下で垂直に延びて、複数のワード線コンタクト１２８を形成（例えば、ワード線コンタクト１２８として機能）できる。各ワード線コンタクト１２８は、ワード線ファンアウトのために３Ｄメモリデバイス１００の裏側において垂直に（例えば、ｙ方向に）延びる。別々のワード線およびワード線コンタクトを有する一部の既存の３Ｄメモリデバイスと異なり、３Ｄメモリデバイス１００は導電層１１０を含み、その各々が同じ導電材料で作製される連続層であり、ワード線としてもワード線コンタクトとしても機能する。
【0033】
図１Ａに図示されるように、３Ｄメモリデバイス１００は、各々が交互積層された導電層１１０および誘電体層１１２を通して垂直に延びる複数のＮＡＮＤメモリストリング１３０および１４０を含むことができる。各ＮＡＮＤメモリストリング１３０または１４０は、一部の実施形態によれば、半導体層（ソースプレート）１０４と接触している。ＮＡＮＤメモリストリング１３０および１４０は、半導体層（ソースプレート）１０４の表側より上に（本明細書において表ＮＡＮＤメモリストリング１３０と称される）および半導体層（ソースプレート）１０４の裏側より下に（本明細書において裏ＮＡＮＤメモリストリング１４０と称される）設けることができる。各表ＮＡＮＤメモリストリング１３０は、半導体材料（例えば、半導体チャネル１３２を形成する）および誘電体材料（例えば、メモリ膜１３４を形成する）で充填されるチャネルホールを含むことができる。一部の実施形態において、半導体チャネル１３２は、アモルファスシリコン、ポリシリコンまたは単結晶シリコンなどのシリコンを含む。一部の実施形態において、メモリ膜１３４は、トンネリング層、記憶層（「電荷トラップ／記憶層」としても知られている）およびブロッキング層を含む複合層である。各表ＮＡＮＤメモリストリング１３０は円筒形状（例えば、柱形状）を有することができる。半導体チャネル１３２、メモリ膜１３４のトンネリング層、記憶層およびブロッキング層は、一部の実施形態によれば、この順に柱の中心から外面に向けて径方向に配置される。トンネリング層は酸化シリコン、酸窒化シリコンまたはその任意の組合せを含むことができる。記憶層は窒化シリコン、酸窒化シリコン、シリコンまたはその任意の組合せを含むことができる。ブロッキング層は酸化シリコン、酸窒化シリコン、高ｋ誘電体またはその任意の組合せを含むことができる。
【0034】
一部の実施形態において、各表ＮＡＮＤメモリストリング１３０は、チャネルホールの下方部分に（例えば、下端に）半導体プラグ１３６を更に含む。半導体プラグ１３６は、ポリシリコンなどの半導体材料を含むことができる。半導体プラグ１３６は、半導体層（ソースプレート）１０４と接触している、かつ表ＮＡＮＤメモリストリング１３０のソース選択ゲートによって制御されるチャネルとして機能することができる。一部の実施形態において、各表ＮＡＮＤメモリストリング１３０は、チャネルホールの上方部分に（例えば、上端に）チャネルプラグ１３８を更に含む。一部の実施形態において、チャネルプラグ１３８は表ＮＡＮＤメモリストリング１３０のドレインとして機能することができる。
【0035】
表ＮＡＮＤメモリストリングを有するだけの一部の既存の３Ｄメモリデバイスと異なり、３Ｄメモリデバイス１００は、屈曲ワード線が半導体層（ソースプレート）１０４の裏側より下に延びることができるので、半導体層（ソースプレート）１０４の裏側より下に設けられる裏ＮＡＮＤメモリストリング１４０も含むことができる。表ＮＡＮＤメモリストリング１３０と同様に、各裏ＮＡＮＤメモリストリング１４０は、半導体チャネル１４２およびメモリ膜１４４を含む。各裏ＮＡＮＤメモリストリング１４０は円筒形状（例えば、柱形状）を有することができる。半導体チャネル１４２、メモリ膜１４４のトンネリング層、記憶層およびブロッキング層は、一部の実施形態によれば、この順に柱の中心から外面に向けて径方向に配置される。
【0036】
一部の実施形態において、各裏ＮＡＮＤメモリストリング１４０は、チャネルホールの上方部分に（例えば、上端に）半導体プラグ１４６を更に含む。半導体プラグ１４６は、ポリシリコンなどの半導体材料を含むことができる。半導体プラグ１４６は、半導体層（ソースプレート）１０４と接触している、かつ裏ＮＡＮＤメモリストリング１４０のソース選択ゲートによって制御されるチャネルとして機能することができる。一部の実施形態において、各裏ＮＡＮＤメモリストリング１４０は、チャネルホールの下方部分に（例えば、下端に）チャネルプラグ１４８を更に含む。一部の実施形態において、チャネルプラグ１４８は裏ＮＡＮＤメモリストリング１４０のドレインとして機能することができる。
【0037】
一部の実施形態において、３Ｄメモリデバイス１００はモノリシック３Ｄメモリデバイスの一部であり、モノリシック３Ｄメモリデバイスの構成要素（例えば、メモリセルおよび周辺デバイス）は単一の基板（例えば、基板１０２）の上に形成される。３Ｄメモリデバイス１００の動作を容易にするために使用される任意の適切なデジタル、アナログおよび／または混合信号周辺回路などの周辺デバイス（図示せず）を、メモリスタック１０８より上に形成できる。一部の実施形態において、３Ｄメモリデバイス１００は非モノリシック３Ｄメモリデバイスの一部であり、その構成要素は異なる基板の上に別々に形成され、次いで対面方式、一方向方式または背面方式で接合される。周辺デバイス（図示せず）は、基板１０２と異なる別の基板の上に形成できる。接合型非モノリシック３Ｄメモリデバイスの一部として、基板１０２は薄化基板（接合型非モノリシック３Ｄメモリデバイスの基板でない）であることができ、非モノリシック３Ｄメモリデバイスのバックエンド（ＢＥＯＬ）配線を薄化基板１０２の裏側に形成できる。それでもやはり、３Ｄメモリデバイス１００が周辺デバイス（図示せず）より上にあるか下にあるかを問わず、３Ｄメモリデバイス１００はモノリシックまたは非モノリシック３Ｄメモリデバイスの一部であることができる。参照を容易にするために、図１Ａは、基板１０２がｙ方向に半導体層（ソースプレート）１０４より下に位置付けられる３Ｄメモリデバイス１００の状態を描く。図１Ａには図示されないが、３Ｄメモリデバイス１００の追加の構成要素を、ゲート線スリット／ソースコンタクト、ダミーチャネル、局所配線、配線層（例えば、ＢＥＯＬ配線）等を含むがこれらに限定されず、３Ｄメモリデバイス１００の一部として形成できることも理解される。
【0038】
図１Ｂは、一部の実施形態による、屈曲裏側ワード線を有する別の例証的な３Ｄメモリデバイス１０１の横断面を例示する。屈曲ワード線が半導体層（ソースプレート）１０４の両端１１４および１１６に沿って形成された図１Ａと異なり、図１Ｂにおける３Ｄメモリデバイス１０１は、半導体層（ソースプレート）１０４の１つの端１１４に沿って形成される屈曲ワード線を含む。３Ｄメモリデバイス１０１の残りの構成要素は、図１Ａにおける３Ｄメモリデバイス１００におけるそれらの対応物と実質的に同様であり、したがって本明細書に詳細に繰り返されることはない。
【0039】
図１Ｂに図示されるように、基板１０３より上の半導体層（ソースプレート）１０４は、一部の実施形態によれば、基板１０３の１つの端１１８を越えて側方に延びる。半導体層（ソースプレート）１０４の１つの端１１６は基板１０３の別の端１２０と整列できる。結果として、各導電層１１０および誘電体層１１２は、一部の実施形態によれば、半導体層（ソースプレート）１０４の表側において半導体層（ソースプレート）１０４の別の端１１６でなく、１つの端１１４を越えて側方に延びる。交互積層された導電層１１０および誘電体層１１２は、半導体層（ソースプレート）１０４の別の端１１６でなく、１つの端１１４に沿って垂直に延びることができる。それに応じて、屈曲ワード線（導電層１１０の第１および第２の側方部分１２２および１２４ならびに垂直部分１２６を含む）は、一部の実施形態によれば、半導体層（ソースプレート）１０４の表側において半導体層（ソースプレート）１０４の別の端１１６でなく、１つの端１１４を越えて側方に延びる。屈曲ワード線は、半導体層（ソースプレート）１０４の別の端１１６でなく、１つの端１１４に沿って垂直に延びることができる。屈曲ワード線の他に、各導電層１１０は、一部の実施形態によれば、屈曲ワード線に接続され、かつ半導体層（ソースプレート）１０４の裏側より下で垂直に延びる複数のワード線コンタクト１２８を更に含む。
【0040】
図２Ａ～図２Ｇは、一部の実施形態による、屈曲裏側ワード線を有する例証的な３Ｄメモリデバイスを形成するための製造プロセスを例示する。図３は、一部の実施形態による、屈曲裏側ワード線を有する例証的な３Ｄメモリデバイスを形成するための方法のフローチャートである。図２Ａ～図２Ｇおよび図３に描かれる３Ｄメモリデバイスの例は、図１Ａに描かれる３Ｄメモリデバイス１００を含む。図２Ａ～図２Ｇおよび図３は共に説明されることになる。方法３００に示される動作が網羅的でないこと、および例示された動作のいずれかの前、後または間に他の動作も行うことができることが理解される。更に、動作の一部が同時に、または図３に示されるのとは異なる順に行われてよい。
【0041】
図３を参照すると、方法３００は動作３０２から始まり、基板の少なくとも１つの端にノッチが形成される。一部の実施形態において、基板の両端にそれぞれ２つのノッチが形成される。ノッチの深さは、導電層および誘電体層の合成厚の２倍より大きくなることができる。
【0042】
図２Ａに例示されるように、基板２０２の上にパッド層２０４が形成される。基板２０２はシリコン基板またはキャリアウエハであることができる。パッド層２０４は、テトラエチルオルトシリケート（ＴＥＯＳ）シリコンオキサイドなどの酸化シリコン、または窒化シリコン、酸窒化シリコンもしくはその任意の組合せを含むがこれに限定されない任意の他の誘電体材料を含むことができる。パッド層２０４は、インサイチュ水蒸気発生（ＩＳＳＧ）、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、スピンコーティングまたはその任意の組合せを含むがこれに限定されない１つまたは複数の薄膜堆積プロセスによって形成できる。パッド層２０４の上にスピンコーティングによってフォトレジスト層（図示せず）を形成できる。フォトレジスト層は、任意の適切な種類のポジ型またはネガ型フォトレジストであることができる。一部の実施形態において、パッド層２０４とフォトレジスト層との間にハードマスク層（例えば、アモルファスカーボン膜）、下層反射防止コーティング（ＢＡＲＣ）膜および／または誘電体反射防止コーティング（ＤＡＲＣ）膜が形成される。
【0043】
フォトレジスト層は、フォトリソグラフィおよび現像によってパターン化され、ウェットエッチおよび／またはドライエッチによってパッド層２０４および基板２０２の露出部分をエッチングするためにエッチマスクとして使用できる。任意の適切なエッチング液（例えば、ウェットエッチおよび／またはドライエッチの）を使用して露出部分におけるパッド層２０４の全厚さおよび基板２０２の或る厚さを除去し、例えば図１Ａに図示されるような３Ｄメモリデバイス１００を形成するために、基板２０２の両端にそれぞれ２つのノッチ２０６および２０８（例えば、ディープトレンチアイソレーション（ＤＴＩ））を形成できる。各ノッチ２０６または２０８のｘ方向の幅は、パターン化されたフォトレジスト層によって制御できる。一部の実施形態において、例えば図１Ｂに図示されるような３Ｄメモリデバイス１０１を形成するために、基板２０２の１つの端に１つのノッチ２０６または２０８だけが形成され得るように、フォトレジスト層をノッチ２０６および２０８の１つを覆ってパターン化できることが理解される。説明を容易にするために、図２Ａ～図２Ｇは、基板２０２の両端にそれぞれ２つのノッチ２０６および２０８を伴う製造プロセスを例示する。基板２０２の１つの端に１つのノッチだけを伴う図１Ｂに図示されるような３Ｄメモリデバイス１０１を製造するために同じプロセスを使用できる。
【0044】
各ノッチ２０６または２０８のｙ方向の深さは名目上同じであることができる。深さ（例えば、基板２０２のエッチング厚）はエッチ速度および／またはエッチ時間によって制御できる。一部の実施形態において、各ノッチ２０６または２０８の深さは、メモリスタックに形成されることになる導電層および誘電体層の合成厚の２倍より大きい。例えば、導電層および誘電体層の合成厚が５μｍであれば、各ノッチ２０６または２０８の深さは１０μｍより大きくてよい。一部の実施形態において、反応性イオンエッチング（ＲＩＥ）などの、基板２０２に対する任意の適切な異方性エッチングプロセスによって可能な限り直線の各ノッチ２０６または２０８の側壁プロファイルを有することが望ましい。ノッチ２０６および２０８を形成した後に、パッド層２０４より上の１つまたは複数の残存層（例えば、フォトレジスト層）が１つまたは複数のエッチングプロセスによって除去されて、図２Ａに図示されるように、パッド層２０４を露出させることができる。
【0045】
方法３００は、図３に例示されるように、動作３０４に進み、基板より上にあり、かつ基板の少なくとも１つの端を越えて側方に延びる半導体層が形成されてノッチを覆う。一部の実施形態において、半導体層を形成するために、ノッチがノッチ犠牲層で充填され、基板およびノッチ犠牲層より上に半導体層が堆積され、ノッチにおけるノッチ犠牲層が除去される。
【0046】
図２Ｂに例示されるように、各ノッチ２０６または２０８（図２Ａに図示される）はノッチ犠牲層２１０で充填される。ノッチ犠牲層２１０は、基板２０２の材料に対して高エッチング（ウェットまたはドライエッチング）選択比を有する任意の材料を含むことができる。例えば、基板２０２はシリコン基板でよく、ノッチ犠牲層２１０は、酸化シリコン、カーボン、ポリマーまたはフォトレジストを含んでよい。一部の実施形態において、ノッチ犠牲層２１０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電極めっき、スピンコーティングまたはその任意の組合せを含むがこれに限定されない１つまたは複数の薄膜堆積プロセスに続いて、ノッチ２０６または２０８の外側の余剰ノッチ犠牲層２１０を除去する、ＣＭＰなどの平坦化プロセスによって形成される。結果として、ノッチ犠牲層２１０は、図２Ｂに図示されるように、ノッチ２０６および２０８にだけ形成され、かつノッチ犠牲層２１０の上面がパッド層２０４の上面と同じ高さであるように各ノッチ２０６または２０８を充填できる。
【0047】
図２Ｃに例示されるように、半導体層２１４が基板２０２より上に形成され、かつ基板２０２の両端を越えて側方に延びていてノッチ２０６および２０８を覆う。半導体層２１４は、一部の実施形態によれば、ポリシリコンを含む。一部の実施形態において、半導体層２１４は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電極めっきまたはその任意の組合せを含むがこれに限定されない１つまたは複数の薄膜堆積プロセスによってパッド層２０４およびノッチ犠牲層２１０（図２Ｂに図示される）の上に堆積される。ノッチ２０６および２０８におけるノッチ犠牲層２１０は、次いでノッチ犠牲層２１０の材料に応じて、例えばウェットエッチング、ドライエッチング、ポリマー灰化、フォトレジスト剥離等によって除去できる。一部の実施形態において、半導体層２１４の両端における一部が除去されて下のノッチ犠牲層２１０を露出させ、その結果エッチング液をノッチ犠牲層２１０に適用できる。半導体層２１４の除去される一部は、上に形成される別のエッチマスク、例えば別のフォトレジスト層によってパターン化できる。結果として、ノッチ２０６および２０８は、図２Ｃに図示されるように再開放できる。一部の実施形態によれば、各ノッチ２０６または２０８の上面が半導体層２１４によって形成され、各ノッチ２０６または２０８の下面および側面が基板２０２によって形成される。一部の実施形態において、半導体層２１４は、イオン注入および／または熱拡散を使用して所望のドーピングレベルで任意の適切なドーパントによってドープされる。
【0048】
方法３００は、図３に例示されるように、動作３０６に進み、半導体層の表側および少なくとも１つの端に沿ってならびにノッチの上面、側面および下面に沿って複数の交互積層された導電層および誘電体層が形成される。一部の実施形態において、複数の導電層および誘電体層は、例えばＡＬＤを使用して交互に堆積される。一部の実施形態において、導電層の各々がドープポリシリコンを含み、誘電体層の各々が酸化シリコンを含む。
【0049】
図２Ｄに例示されるように、半導体層２１４の表側および両端に沿ってならびに各ノッチ２０６または２０８（図２Ｃに図示される）の上面、側面および下面に沿って複数の導電層２１８および誘電体層２２０が形成される。各導電層２１８は金属またはドープポリシリコンを含むことができ、各誘電体層２２０は酸化シリコン、窒化シリコンおよび／または酸窒化シリコンを含むことができる。一部の実施形態において、各導電層２１８はドープポリシリコンを含み、各誘電体層２２０は酸化シリコンを含む。導電層２１８および誘電体層２２０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電極めっきまたはその任意の組合せを含むがこれに限定されない１つまたは複数の薄膜堆積プロセスによって交互に堆積できる。各導電層２１８および各誘電体層２２０の厚さを制御するために堆積速度および／または堆積時間を制御できる。一部の実施形態において、各対の導電層２１８および誘電体層２２０の合成厚は名目上同じである。上記したように、各対の導電層２１８および誘電体層２２０の合成厚は、一部の実施形態による、図２Ｄに例示されるように、少なくとも一対の導電層２１８および誘電体層２２０がノッチ２０６および２０８に形成できるように各ノッチ２０６または２０８の深さの１／２より小さい。
【0050】
一部の実施形態において、導電層２１８および誘電体層２２０は、ＡＬＤを使用して交互に堆積される。ＡＬＤは、表面を交互のガス種（前駆体）に曝す気相化学プロセスの逐次使用に基づく薄膜堆積技術である。ＡＬＤは、膜の正確な厚さおよび組成の他に原子レベルで可能な均一膜面の制御を伴う非常に薄いコンフォーマルな膜を生産するために使用できる。厚さおよび表面均一性が十分に制御された導電層２１８および誘電体層２２０は、半導体層２１４の表側および両端に沿っての他に各ノッチ２０６または２０８の上面、側面および下面に沿ってＡＬＤを使用して堆積できる。すなわち、ＡＬＤを使用して、半導体層２１４および基板２０２のプロファイルに従って、連続層のスタックをコンフォーマルに堆積できる。一部の実施形態において、各ノッチ２０６または２０８の一部が導電層２１８および誘電体層２２０によって充填されず、ノッチ２０６および２０８にそれぞれ凹部２２２および２２４を残す。
【0051】
方法３００は、図３に例示されるように、動作３０８に進み、基板の一部分が除去されて、半導体層より下で交互積層された導電層および誘電体層を露出させる。一部の実施形態において、基板の一部分を除去するために、交互積層された導電層および誘電体層の上方にエッチストップ層が堆積され、エッチストップ層によって停止されるまで基板が薄化される。エッチストップ層はポリシリコンを含むことができる。一部の実施形態において、ノッチの下面および側面の一部分が除去されるように基板の一部分は除去される。
【0052】
図２Ｅに例示されるように、交互積層された導電層２１８および誘電体層２２０の上方にエッチストップ層２２６が堆積される。一部の実施形態において、エッチストップ層２２６はポリシリコンを含む。エッチストップ層２２６は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電極めっきまたはその任意の組合せを含むがこれに限定されない１つまたは複数の薄膜堆積プロセスによって堆積できる。一部の実施形態において、エッチストップ層２２６は、エッチストップ層２２６がコンフォーマルに塗布されて凹部２２２および２２４（図２Ｄに図示される）も充填できるように、ＡＬＤを使用して堆積できる。
【0053】
図２Ｆに例示されるように、基板２０２の一部分が除去されて、半導体層２１４より下で交互積層された導電層２１８（例えば、ワード線コンタクト２２８として機能する）および誘電体層２２０を露出させる。基板２０２は、エッチストップ層２２６によって停止されるまで薄化できる。一部の実施形態において、基板２０２は、ＣＭＰ、ドライエッチングおよび／またはウェットエッチングによって薄化され、エッチストップ層２２６は、ＣＭＰエッチストップ層および／またはウェットエッチングのためのハードマスクとして働く。一部の実施形態において、基板２０２の一部分は、ノッチ２０６または２０８の下面および側面の一部分が除去されるように除去される。薄化の程度はエッチストップ層２２６によって制御できる。例えば、エッチストップ層２２６より下の基板２０２の一部ならびにエッチストップ層２２６より下の交互積層された導電層２１８および誘電体層２２０の一部が除去されて、ワード線コンタクト２２８（すなわち、半導体層２１４の裏側より下で垂直に延びる導電層２１８の一部）を露出させてよい。エッチストップ層２２６は、一部の実施形態によれば、基板２０２の薄化の後に、例えばウェットエッチングおよび／またはドライエッチングによって除去される。
【0054】
図３における方法３００の動作３０６に戻って参照すると、一部の実施形態において、複数の交互積層された導電層および誘電体層を形成するために、半導体層の表側および少なくとも１つの端に沿ってならびにノッチの上面、側面および下面に沿って複数の犠牲層および誘電体層が交互に堆積され、犠牲層が複数の導電層と置き換えられる。複数の犠牲層および誘電体層は、ＡＬＤを使用して交互に堆積できる。一部の実施形態において、犠牲層の各々が窒化シリコンを含み、誘電体層の各々が酸化シリコンを含み、導電層の各々が金属を含む。動作３０８で、一部の実施形態において、基板の一部分が除去されて、半導体層より下で交互積層された犠牲層および誘電体層を露出させる。基板の一部分を除去するために、交互積層された犠牲層および誘電体層の上方にエッチストップ層を堆積でき、エッチストップ層によって停止されるまで基板を薄化できる。
【0055】
図２Ｄに例示されるように、一部の実施形態において、半導体層２１４の表側および両端に沿ってならびに各ノッチ２０６または２０８（図２Ｃに図示される）の上面、側面および下面に沿って複数の犠牲層２１８および誘電体層２２０が形成される。各犠牲層２１８は、窒化シリコンなどの第１の誘電体を含むことができ、各誘電体層２２０は、酸化シリコンなど、第１の誘電体以外の第２の誘電体を含むことができる。犠牲層２１８および誘電体層２２０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電極めっきまたはその任意の組合せを含むがこれに限定されない１つまたは複数の薄膜堆積プロセスによって交互に堆積できる。各犠牲層２１８および各誘電体層２２０の厚さを制御するために堆積速度および／または堆積時間を制御できる。一部の実施形態において、各対の犠牲層２１８および誘電体層２２０の合成厚は名目上同じである。上記したように、各対の犠牲層２１８および誘電体層２２０の合成厚は、一部の実施形態に従って、少なくとも一対の犠牲層２１８および誘電体層２２０がノッチ２０６および２０８に形成できるように各ノッチ２０６または２０８の深さの１／２より小さい。
【0056】
一部の実施形態において、犠牲層２１８および誘電体層２２０は、ＡＬＤを使用して交互に堆積される。厚さおよび表面均一性が十分に制御された犠牲層２１８および誘電体層２２０は、半導体層２１４の表側および両端に沿っての他に各ノッチ２０６または２０８の上面、側面および下面に沿ってＡＬＤを使用して堆積できる。すなわち、ＡＬＤを使用して、半導体層２１４および基板２０２のプロファイルに従って、連続層のスタックをコンフォーマルに堆積できる。一部の実施形態において、各ノッチ２０６または２０８の一部が犠牲層２１８および誘電体層２２０によって充填されず、それぞれのノッチ２０６または２０８に凹部２２２および２２４を残す。
【0057】
図２Ｅに例示されるように、一部の実施形態において、交互積層された犠牲層２１８および誘電体層２２０の上方にエッチストップ層２２６が堆積される。一部の実施形態において、エッチストップ層２２６はポリシリコンを含む。エッチストップ層２２６は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電極めっきまたはその任意の組合せを含むがこれに限定されない１つまたは複数の薄膜堆積プロセスによって堆積できる。一部の実施形態において、エッチストップ層２２６は、エッチストップ層２２６がコンフォーマルに塗布されて凹部２２２および２２４（図２Ｄに図示される）も充填できるように、ＡＬＤを使用して堆積できる。
【0058】
図２Ｆに例示されるように、一部の実施形態において、基板２０２の一部分が除去されて、半導体層２１４より下で交互積層された犠牲層２１８および誘電体層２２０を露出させる。基板２０２は、エッチストップ層２２６によって停止されるまで薄化できる。一部の実施形態において、基板２０２は、ＣＭＰ、ドライエッチングおよび／またはウェットエッチングによって薄化され、エッチストップ層２２６は、ＣＭＰエッチストップ層および／またはウェットエッチングのためのハードマスクとして働く。一部の実施形態において、基板２０２の一部分は、ノッチ２０６または２０８の下面および側面の一部分が除去されるように除去される。薄化の程度はエッチストップ層２２６によって制御できる。例えば、エッチストップ層２２６より下の基板２０２の一部ならびにエッチストップ層２２６より下の交互積層された犠牲層２１８および誘電体層２２０の一部が除去されて、半導体層２１４の裏側より下で垂直に延びる犠牲層２１８の一部を露出させてよい。エッチストップ層２２６は、一部の実施形態によれば、基板２０２の薄化の後に、例えばウェットエッチングおよび／またはドライエッチングによって除去される。
【0059】
図２Ｇに例示されるように、一部の実施形態において、１つまたは複数のスリット開口２３０が、各々交互積層された犠牲層２１８および誘電体層２２０を通して垂直に延びて形成される。スリット開口２３０は、ディープＲＩＥなど、ウェットエッチングおよび／またはドライエッチングプロセスによって形成されて、犠牲層２１８（図２Ｆに図示される）を導電層２３２と置き換える以降のゲート置換プロセスのための経路を形成できる。導電層２３２との犠牲層２１８の置換は、誘電体層２２０（例えば、酸化シリコン）に選択的に犠牲層２１８（例えば、窒化シリコン）をウェットエッチングし、構造を導電層２３２で充填することによって行うことができる。導電層２３２は、タングステンなどの金属を含むことができる。導電層２３２は、ＰＶＤ、ＣＶＤ、ＡＬＤ、任意の他の適切なプロセス、またはその任意の組合せによって堆積できる。結果として、ゲート置換プロセスの後に、半導体層２１４の裏側より下で垂直に延びる犠牲層２１８の一部がワード線コンタクト２３６になることができる。
【0060】
３Ｄメモリデバイスの他の構成要素（例えば、ＮＡＮＤメモリストリング、局所配線および周辺デバイス）を形成することの詳細は容易に認めることができ、したがって本明細書に記載されないことが理解される。例えば、ＮＡＮＤメモリストリングおよび局所配線の少なくとも一部は、交互積層された導電層および誘電体層堆積の後に、かつ基板の裏側薄化の前に形成されてよい。
【0061】
本開示の１つの態様によれば、３Ｄメモリデバイスを形成するための方法が開示される。基板の少なくとも１つの端にノッチが形成される。基板より上にあり、かつ基板の少なくとも１つの端を越えて側方に延びる半導体層が形成されてノッチを覆う。半導体層の表側および少なくとも１つの端に沿ってならびにノッチの上面、側面および下面に沿って複数の交互積層された導電層および誘電体層が形成される。基板の一部分が除去されて、半導体層より下で交互積層された導電層および誘電体層を露出させる。
【0062】
一部の実施形態において、ノッチを形成するために、基板の両端にそれぞれ２つのノッチが形成される。
【0063】
一部の実施形態において、ノッチの深さは、導電層および誘電体層の合成厚の２倍より大きい。
【0064】
一部の実施形態において、半導体層を形成するために、ノッチがノッチ犠牲層で充填され、基板およびノッチ犠牲層より上に半導体層が堆積され、ノッチにおけるノッチ犠牲層が除去される。
【0065】
一部の実施形態において、半導体層の厚さは１μｍ以下である。一部の実施形態において、半導体層はポリシリコンを含む。
【0066】
一部の実施形態において、複数の交互積層された導電層および誘電体層を形成するために、複数の導電層および誘電体層は、ＡＬＤを使用して交互に堆積される。一部の実施形態において、導電層の各々がドープポリシリコンを含み、誘電体層の各々が酸化シリコンを含む。
【0067】
一部の実施形態において、複数の交互積層された導電層および誘電体層を形成するために、複数の犠牲層および誘電体層が、ＡＬＤを使用して交互に堆積され、犠牲層が導電層と置き換えられる。一部の実施形態において、犠牲層の各々が窒化シリコンを含み、誘電体層の各々が酸化シリコンを含み、導電層の各々が金属を含む。
【0068】
一部の実施形態において、基板の一部分を除去するために、交互積層された導電層および誘電体層の上方にエッチストップ層が堆積され、エッチストップ層によって停止されるまで基板が薄化される。一部の実施形態において、エッチストップ層はポリシリコンを含む。
【0069】
一部の実施形態において、基板の一部分は、ノッチの下面および側面の一部分が除去されるように除去される。
【0070】
本開示の別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示される。基板の少なくとも１つの端にノッチが形成される。基板より上にあり、かつ基板の少なくとも１つの端を越えて側方に延びる半導体層が形成されてノッチを覆う。半導体層の表側および少なくとも１つの端に沿ってならびにノッチの上面、側面および下面に沿って複数の犠牲層および誘電体層が交互に堆積される。基板の一部分が除去されて、半導体層より下で交互積層された犠牲層および誘電体層を露出させる。犠牲層が複数の導電層と置き換えられる。
【0071】
一部の実施形態において、複数の犠牲層および誘電体層は、ＡＬＤを使用して交互に堆積される。
【0072】
一部の実施形態において、犠牲層の各々が窒化シリコンを含み、誘電体層の各々が酸化シリコンを含み、導電層の各々が金属を含む。
【0073】
一部の実施形態において、半導体層を形成するために、ノッチがノッチ犠牲層で充填され、基板およびノッチ犠牲層より上に半導体層が堆積され、ノッチにおけるノッチ犠牲層が除去される。
【0074】
一部の実施形態において、基板の一部分を除去するために、交互積層された犠牲層および誘電体層の上方にエッチストップ層が堆積され、エッチストップ層によって停止されるまで基板が薄化される。
【0075】
本開示の更に別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示される。基板の少なくとも１つの端にノッチが形成される。基板より上にあり、かつ基板の少なくとも１つの端を越えて側方に延びる半導体層が形成されてノッチを覆う。半導体層の表側および少なくとも１つの端に沿ってならびにノッチの上面、側面および下面に沿って複数の導電層および誘電体層が交互に堆積される。基板の一部分が除去されて、半導体層より下で交互積層された導電層および誘電体層を露出させる。
【0076】
一部の実施形態において、複数の導電層および誘電体層は、ＡＬＤを使用して交互に堆積される。
【0077】
一部の実施形態において、導電層の各々がドープポリシリコンを含み、誘電体層の各々が酸化シリコンを含む。
【0078】
一部の実施形態において、半導体層を形成するために、ノッチがノッチ犠牲層で充填され、基板およびノッチ犠牲層より上に半導体層が堆積され、ノッチにおけるノッチ犠牲層が除去される。
【0079】
一部の実施形態において、基板の一部分を除去するために、交互積層された導電層および誘電体層の上方にエッチストップ層が堆積され、エッチストップ層によって停止されるまで基板が薄化される。
【0080】
具体的な実施形態の上記の説明は、本開示の一般的性質を非常に明らかにするため、他者が、当業者の知識を適用することによって、本開示の一般概念から逸脱することなく、過度な実験なしで、そのような具体的な実施形態を様々な応用のために直ちに修正および／または適合できる。それ故、そのような適合および修正は、本明細書に提示される教示および指針に基づいて、開示される実施形態の均等物の意味および範囲内であると意図される。本明細書における語法または術語が説明の目的であり限定の目的でないことが理解されるはずであるため、本明細書の術語または語法は、教示および指針を考慮して当業者によって解釈されるはずである。
【0081】
以上、本開示の実施形態が、特定の機能の実装およびその関係を例示する機能ビルディングブロックを用いて記載された。これらの機能ビルディングブロックの境界は、説明の便宜上、本明細書において任意に定められた。特定の機能およびその関係が適切に行われる限り代替の境界を定めることができる。
【0082】
「発明の概要」および「要約」部分は、発明者らによって企図される本開示の全ての例証的な実施形態でなく１つまたは複数を記載することになり得、したがって、いかなる形であれ本開示および添付の特許請求の範囲を限定するとは意図されない。
【0083】
本開示の広さおよび範囲は、上記の例証的な実施形態のいずれによっても限定されるべきでなく、以下の特許請求の範囲およびそれらの均等物に従ってのみ定められるべきである。
【符号の説明】
【0084】
１００ ３Ｄメモリデバイス
１０１ ３Ｄメモリデバイス
１０２ 基板
１０３ 基板
１０４ 半導体層
１０６ パッド層
１０８ メモリスタック
１１０ 導電層
１１２ 誘電体層
１１４ 端
１１６ 端
１１８ 端
１２０ 端
１２２ 第１の側方部分
１２４ 第２の側方部分
１２６ 垂直部分
１２８ ワード線コンタクト
１３０ ＮＡＮＤメモリストリング
１３２ 半導体チャネル
１３４ メモリ膜
１３６ 半導体プラグ
１３８ チャネルプラグ
１４０ ＮＡＮＤメモリストリング
１４２ 半導体チャネル
１４４ メモリ膜
１４６ 半導体プラグ
１４８ チャネルプラグ
２０２ 基板
２０４ パッド層
２０６ ノッチ
２０８ ノッチ
２１０ ノッチ犠牲層
２１４ 半導体層
２１８ 導電層／犠牲層
２２０ 誘電体層
２２２ 凹部
２２４ 凹部
２２６ エッチストップ層
２２８ ワード線コンタクト
２３０ スリット開口
２３２ 導電層
２３６ ワード線コンタクト
１０１ ３Ｄメモリデバイス
１０２ 基板
１０３ 基板
１０４ 半導体層
１０６ パッド層
１０８ メモリスタック
１１０ 導電層
１１２ 誘電体層
１１４ 端
１１６ 端
１１８ 端
１２０ 端
１２２ 第１の側方部分
１２４ 第２の側方部分
１２６ 垂直部分
１２８ ワード線コンタクト
１３０ ＮＡＮＤメモリストリング
１３２ 半導体チャネル
１３４ メモリ膜
１３６ 半導体プラグ
１３８ チャネルプラグ
１４０ ＮＡＮＤメモリストリング
１４２ 半導体チャネル
１４４ メモリ膜
１４６ 半導体プラグ
１４８ チャネルプラグ
２０２ 基板
２０４ パッド層
２０６ ノッチ
２０８ ノッチ
２１０ ノッチ犠牲層
２１４ 半導体層
２１８ 導電層／犠牲層
２２０ 誘電体層
２２２ 凹部
２２４ 凹部
２２６ エッチストップ層
２２８ ワード線コンタクト
２３０ スリット開口
２３２ 導電層
２３６ ワード線コンタクト
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図3】