特許 7257842 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-04-06

(45)【発行日】2023-04-14

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G01R 31/28 20060101AFI20230407BHJP

   H01L 21/822 20060101ALI20230407BHJP

   H01L 27/04 20060101ALI20230407BHJP

   G01R 31/3187 20060101ALI20230407BHJP

【ＦＩ】

G01R31/28 V

G01R31/28 G

H01L27/04 T

G01R31/3187

【請求項の数】 3

(21)【出願番号】P 2019063048

(22)【出願日】2019-03-28

(65)【公開番号】P2020160026

(43)【公開日】2020-10-01

【審査請求日】2021-11-25

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(72)【発明者】

【氏名】石井 宏明

【審査官】島▲崎▼ 純一

(56)【参考文献】

【文献】特開２００４－２３３１０１（ＪＰ，Ａ）

【文献】特開平０７－１９９８７６（ＪＰ，Ａ）

【文献】特開平０６－００６８３２（ＪＰ，Ａ）

【文献】特開２００９－０８５６３２（ＪＰ，Ａ）

【文献】特開２００４－０６９６４２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０１Ｒ ３１／２８

Ｈ０１Ｌ ２１／８２２

Ｇ０１Ｒ ３１／３１８７

(57)【特許請求の範囲】

【請求項1】

スキャンモードが設定されたときにスキャンチェーンを構成し、且つテスト信号が入力されるスキャン入力端子を有するロジック回路と、
前記ロジック回路の動作間のブランク期間に前記テスト信号を生成するテスト信号生成回路と、前記スキャン入力端子又は前記テスト信号生成回路に切り替えるセレクタと、を有する異常検知回路と、を備え、
前記ロジック回路は、その動作の間のブランク期間の開始時点にテスト開始信号を生成し、且つ、前記テスト開始信号に応じて前記スキャン入力端子から前記テスト信号生成回路へ前記セレクタを切り替えて前記テスト信号を前記スキャンチェーンに入力し、
前記テスト信号生成回路は、前記テスト開始信号に応じて前記テスト信号として反転した２ビットテストパターンを生成し、且つ、前記スキャンチェーンに直列接続される一対のフリップフロップを有することを特徴とする半導体装置。

【請求項2】

前記異常検知回路は、
前記スキャンチェーン及び前記一対のフリップフロップの合計のフリップフロップ数と同一のビット数のテスト期間信号を前記スキャンチェーンに供給し、前記テスト期間信号の終了を示すテスト終了信号を生成するテスト期間信号生成回路と、
前記テスト終了信号に応じて前記一対のフリップフロップからの出力を比較して回路異常を判別する故障判別部と、
をさらに有することを特徴とする請求項１記載の半導体装置。

【請求項3】

前記異常検知回路は、
前記スキャンチェーンがｍ（整数、ｍ≧２）個のスキャンフリップフロップからなり、且つ、ｎ（整数、ｍ＞ｎ、ｎ≧１）個のスキャンフリップフロップのシフトレジスタ部分が分割されてｎ個のスキャンフリップフロップからなる第１スキャンチェーンとｍ－ｎ個の第２スキャンフリップフロップからなる第２スキャンチェーンとに分けた場合、前記ｎ個のスキャンフリップフロップの前記第１スキャンチェーンから前記故障判別部まで直列接続されるｎ＋２個の追加フリップフロップを有することを特徴とする請求項２記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ロジック回路を有する半導体装置に関し、例えば、液晶パネルを駆動する液晶駆動用半導体集積回路に関する。

【背景技術】

【0002】

フリップフロップやラッチ等のロジック回路を有する半導体装置は、例えば、ＴＦＴ（thin film transistor）を用いたカラー液晶パネルのソース線を駆動する液晶ドライバに利用されている。フリップフロップを直列に接続して構成されるシフトレジスタはシリアルデータをパラレルデータに変換する機能を持つので、シリアル／パラレル変換回路は表示デバイスを駆動する表示デバイスの信号ドライバに搭載されている（特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開2016-114695号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

信号ドライバを用いた液晶パネル等の平面型表示デバイスが自動車内部に広範囲で搭載されている。自動車のミラーが液晶パネルによって構成される場合等、表示デバイスの機能不全が自動車の搭乗者の生命にも影響する。このために、信号ドライバ等の構成部品に高い信頼性が必要となってきている。

【0005】

信号ドライバに用いられるシリアル／パラレル変換回路の一部は、近年ＲＴＬ（Resister Transfer Level）設計で行われるため、出荷時の故障検出用途として、一般的なスキャンテスト用のスキャン回路も導入されている。

【0006】

スキャン回路は、例えば、図１に示すように、通常モードのロジック回路の間にクロックＣＬＫで同期される３個のＤ型フリップフロップ（以下単にＤＦＦと称する）１、２及び３を配置して構成されたクロック同期回路に、図２に示すような、スキャンチェーンを形成した回路である。図１には一組しか示していないが、一般的なクロック同期回路は、ロジック回路（組み合わせ回路）にＤＦＦが交互に挟まれている構造を有する。なお、ＤＦＦはクロックが立ち上がった瞬間の入力状態を保持（記憶）する機能をもったクロック同期の順序回路である。スキャン回路のスキャンチェーンは、ＤＦＦ１、ＤＦＦ２及びＤＦＦ３の各入力端子（Ｄ端子）に出力端子（Ｑ端子）が接続され、２入力マルチプレクサであるセレクタＳＣ１、セレクタＳＣ２及びセレクタＳＣ３を配置してシリアル接続されて形成されている。各セレクタが入力端子に配置されたＤＦＦの各々をスキャンフリップフロップと称する。

【0007】

スキャン回路のすべてのセレクタには、同じスキャンイネーブル信号（以下、ＳＥ信号と称する）が供給される。スキャン回路では、ＤＦＦ１、ＤＦＦ２及びＤＦＦ３の各入力端子のセレクタＳＣ１、セレクタＳＣ２及びセレクタＳＣ３をＳＥ信号で同時に切り替えて、スキャンチェーンを形成する。すなわち、ＳＥ信号が論理値”１”の時（スキャンモード＝Ｈ）、シフトレジスタ動作となり、最前段のセレクタＳＣ１を除くすべてのセレクタＳＣ１、セレクタＳＣ２、セレクタＳＣ３には前段のＤＦＦの出力が入力され、すべてのＤＦＦ１、ＤＦＦ２、ＤＦＦ３はシフトレジスタとして動作する。ＳＥ信号が論理値”０”の時（スキャンモード＝Ｌ）、通常モードのロジック回路の出力がそれぞれ接続されたセレクタに入力され、全てのＤＦＦに通常モードのロジック回路の出力が記憶される。なお、スキャンモードとは、内部のＤＦＦ群をシフトレジスタ接続にするモードをいう。

【0008】

通常モードはスキャンモード＝Ｌで、各々がシリアル／パラレル変換を処理するように動作するが、出荷試験のスキャンテスト時はスキャンモード＝Ｈとなり、ＤＦＦの出力が他のＤＦＦのＤ入力に繋がりシフトレジスタ接続のようになる。

【0009】

スキャンテストは、シフトレジスタ接続を利用して回路内のＤＦＦの故障を検出するテストである。まず、ＤＦＦが逐次繋がるスキャンチェーン状態（ＳＥ信号”１”）において、ＳＣＡＮ－ＩＮ端子から入力されたテストパターンは、ＤＦＦに順次セットされる。続いて、ＤＦＦに値がセットされた後（スキャンインステップ）、ＳＥ信号を”０”にし、通常動作モードで１クロック動作させ（キャプチャステップ）、動作した結果は、ＤＦＦに蓄えられる。その後、再度ＳＥ信号を”１”にし、ＤＦＦに蓄えられた値をＳＣＡＮ－ＯＵＴ端子から順次出力する（スキャンイアウトステップ）。ＳＣＡＮ－ＯＵＴ端子にて観測した値を、予め求めてある期待値（故障がない場合の値）と比較し、故障の有無を判定する。

【0010】

このようにスキャン回路のスキャンテストにおいては、シフトレジスタのクロックや、初段の入力および最終段の出力は、大規模集積回路チップの外部で設定したり観測できるので、テストパターンと期待値を使うことで製造時の故障を検出できるようになっている。

【0011】

しかしながら、ロジック回路を含む表示デバイスの構成部品では製造時に生じる故障についてはスキャンテスト等の出荷試験で検出できるものの、経年劣化や衝撃等、使用中に生じた故障によって表示不良が発生する。表示デバイスのシリアル／パラレル変換回路が故障した場合は、シリアル／パラレル変換回路の後段のラッチ回路も全部動作しなくなるため影響度は特に大きい。

【0012】

本発明は、前述した問題点に鑑みなされたものであり、半導体装置におけるロジック回路の動作の間のブランク期間にスキャンテストを実行できる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0013】

本発明の半導体装置は、スキャンモードが設定されたときにスキャンチェーンを構成し、且つテスト信号が入力されるスキャン入力端子を有するロジック回路と、前記ロジック回路の動作間のブランク期間に前記テスト信号を生成するテスト信号生成回路、及び、前記スキャン入力端子又は前記テスト信号生成回路に切り替えるセレクタを有する異常検知回路とを備えることを特徴とする。

【発明の効果】

【0014】

本発明によれば、半導体装置におけるロジック回路の動作の間のブランク期間にスキャンテストが実現可能となる。

【図面の簡単な説明】

【0015】

【図1】一般的なクロック同期回路を示す図である。

【図2】一般的なスキャンチェーンを形成したスキャン回路を示す図である。

【図3】第１の実施例による異常検知回路を含むシリアル／パラレル変換回路を用いた液晶パネルの表示装置を示す概略ブロック図である。

【図4】図３の表示装置の信号ドライバを示す概略ブロック図である。

【図5】第１の実施例のシリアル／パラレル変換回路のロジック回路の一部における異常検知回路の概略回路図である。

【図6】図５に示す回路におけるフリップフロップ故障が無いときの動作のタイミングチャートである。

【図7】図５に示す回路におけるフリップフロップ故障が発生したときの動作のタイミングチャートである。

【図8】図５に示す回路におけるフリップフロップ故障が発生したときの他の動作のタイミングチャートである。

【図9】第２の実施例のシリアル／パラレル変換回路のロジック回路の一部における異常検知回路の概略回路図である。

【図10】図９に示す回路におけるフリップフロップ故障が無いときの動作のタイミングチャートである。

【発明を実施するための形態】

【0016】

以下、図面を参照しつつ本発明による実施例について詳細に説明する。なお、実施例において、実質的に同一の機能及び構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

【実施例1】

【0017】

（第１の実施例）
図３は、本実施例による異常検知回路を含むシリアル／パラレル変換回路を用いた自動車ミラー用の液晶パネルの表示装置１０の構成を示している。図４は、図３の信号ドライバ１の構成を示している。

【0018】

図３に示すように、表示装置１０は、信号ドライバ１と、走査ドライバ２と、表示パネル３と、タイミングコントローラ４とを具備している。なお、信号ドライバ１と走査ドライバ２の個数は、それぞれ８個および４個であるが、信号ドライバ１と走査ドライバ２の個数は例示であってこれらに限定されない。本例の信号ドライバ１は９６０本の出力信号線を持つ信号ドライバである。タイミングコントローラ４からは、９６０チャンネル分の表示データがシリアル伝送される。

【0019】

表示パネル３には、画素（図示せず）がマトリクス状に配置されている。走査ドライバ２は、画素の行方向に、それぞれ複数の走査線（図示せず）介して接続されている。信号ドライバ１は、画素の列方向に、それぞれ複数の信号線（図示せず）介して接続されている。各画素は各走査線と各信号線の各交差位置に位置する。

【0020】

タイミングコントローラ４は、それぞれデータ線７を介して信号ドライバ１に接続されている。また、タイミングコントローラ４は、制御線５を介して走査ドライバ２に接続され、制御線６を介して信号ドライバ１に接続されている。

【0021】

タイミングコントローラ４は、赤色R、緑色G、青色Bを表す映像データ群と、水平同期信号、垂直同期信号、クロック信号を表すタイミング信号とをパラレルに入力する。タイミングコントローラ４は、タイミング信号に基づいて、走査ドライバ２を制御するための走査ドライバ用制御信号と、信号ドライバ１を制御するための信号ドライバ用制御信号とを生成する。また、信号ドライバ１の構成に合わせて、映像データの並べ替え、タイミング調整、ビット数変換等の処理を行う。

【0022】

タイミングコントローラ４は、制御線５を介して、走査ドライバ用制御信号を走査ドライバ２に送信する。走査ドライバ２の各々は、走査ドライバ用制御信号に応じて、走査線群を駆動する。

【0023】

また、タイミングコントローラ４は、制御線６を介して、信号ドライバ用制御信号を信号ドライバ１に送信し、且つ、データ線７を介して、映像データ群がシリアル化された表示データをそれぞれ信号ドライバ１に送信する。信号ドライバ１の各々は、信号ドライバ用制御信号及び表示データに応じて、信号線群を駆動する。

【0024】

図４に示すように、信号ドライバ１は、内部バス１３と、第１のラッチ回路１４と、第２のラッチ回路１５と、デジタル／アナログ（Ｄ／Ａ）コンバータ１６と、出力アンプ回路１７とを具備している。

【0025】

シリアル／パラレル変換回路１２は、タイミングコントローラ４からの表示データを受信する。シリアル／パラレル変換回路１２は、その表示データに対してシリアル／パラレル変換を施し、映像データ群を、内部バス１３を介して第１のラッチ回路１４に出力する。

【0026】

なお、信号ドライバ１はシフトレジスタを内蔵しており、１水平期間の最初の表示データであることを知らせるスタート信号をシフトさせて、第１のラッチ回路１４にデータを取り込むクロックとしている。１水平期間の最後の表示データの入力が終わると、一定の時間を置いて、ロード信号を立ち上げる。ロード信号は次の１水平期間のスタート信号の立ち上がりまでに立ち下げる。このロード信号を第２のラッチ回路１５のクロックとして使用する。

【0027】

第１のラッチ回路１４は、その映像データ群を記憶し、信号ドライバ用制御信号に応じて映像データ群を第２のラッチ回路１５に出力する。第２のラッチ回路１５はクロックの立ち上がりでデータを取り込み、そのデータをＤ／Ａ変換し、出力アンプ回路１７で表示パネルを駆動する。

【0028】

すなわち、第２のラッチ回路１５は、１水平期間において、第１のラッチ回路１４からの映像データ群を記憶し、信号ドライバ用制御信号に応じて映像データ群をＤ／Ａコンバータ１６に出力する。Ｄ／Ａコンバータ１６は、第２のラッチ回路１５からの映像データ群に対してデジタル／アナログ変換を施し、その映像データ群に応じた出力電圧群を出力する。出力アンプ回路１７は、その出力電圧群をそれぞれ表示パネル３（図１）の信号線群に出力する。

【0029】

なお、１本の出力信号線に対応した第１のラッチ回路１４、第２のラッチ回路１５、Ｄ／Ａコンバータ１６、出力アンプ回路１７をビットセルと呼んでおり、例えば、ドライバには出力信号線の数だけビットセルが存在する。

【0030】

図５は、本実施例のシリアル／パラレル変換回路のロジック回路の一部における異常検知回路の概略回路図である。

【0031】

本実施例のシリアル／パラレル変換回路においては、図２に示したようなシリアル／パラレル変換回路部のようなロジック回路を有し、出荷テスト用のスキャンモードを設定するスキャンモード設定部やスキャン入力端子ＳＣＡＮ－ＩＮとスキャン出力端子ＳＣＡＮ－ＯＵＴを有する。このスキャンモードをロジック回路動作中のブランク期間等に利用することで、回路内部のＤＦＦに故障が発生していないかを判定する。

【0032】

図５に示すように、スキャンチェーンは、ＤＦＦ１、ＤＦＦ２及びＤＦＦ３の各入力端子（Ｄ端子）に出力端子（Ｑ端子）が接続され、２入力マルチプレクサであるセレクタＳＣ１、セレクタＳＣ２及びセレクタＳＣ３を配置してシリアル接続されて形成されている。各ＤＦＦと対応する各セレクタを組み合わせた１つのスキャンセル回路に置き換えた後、スキャンチェーンを結線しても良い。

【0033】

通常モードの論理回路から故障検知を開始するために、ロジック回路中にブランク期間検出部２０が設けられ、これは、ロジック回路の動作の間のブランク期間の開始時点にテスト開始信号（以下、開始信号ともいう）を生成し、テスト開始信号線TSSへ出力する。これは仕様によってタイミングが異なるが、例えば、異常検知にはドライバが動作する必要の無いブランク期間に行われる。

【0034】

本実施例の異常検知回路２１は、テスト信号を生成するテスト信号生成回路２２を有する。テスト信号生成回路２２は、上記のスキャンフリップフロップと同期されつつスキャンチェーンに直列接続される一対のフリップフロップＤＦＦ４及びＤＦＦ５を有する。一対のフリップフロップＤＦＦ４及びＤＦＦ５は、テスト開始信号線TSSに接続されテスト開始信号に応じてテスト信号として反転した２ビットテストパターンを生成する。ＤＦＦ４及びＤＦＦ５には、セット端子Ｓ及びリセット端子Ｒが備わっているものが用いられ、互いに異なるセット端子Ｓ及びリセット端子Ｒにテスト開始信号線TSSがそれぞれ接続されている。よって、異常検知回路２１は、テスト開始信号に応じて、それぞれのＱ端子が“Ｈ”を記憶しているセット状態と、“Ｌ”を記憶しているリセット状態とで、テスト信号の反転した２ビットテストパターンを生成することができる。

【0035】

異常検知回路２１は、スキャン入力端子ＳＣＡＮ－ＩＮ又はテスト信号生成回路２２に切り替えるセレクタ（以下、モードセレクタと称する）２４を有する。異常検知回路２１は、モードセレクタ２４の状態に応じて、これを介して、ＤＦＦ４及びＤＦＦ５を加えたスキャンチェーンに追加した２ビットテストパターンを入力できる。期待値判定用の２ビットテストパターンは、２Ｂｉｔ分（ＨとＬを１Ｂｉｔずつ）の追加のＤＦＦ４及びＤＦＦ５を加えたスキャンチェーンを構成できるようにする。

【0036】

異常検知回路２１は、スキャンモード設定部２３を備え、これにより、ロジック回路中のブランク期間検出部２０からのテスト開始信号に応じてスキャン入力端子ＳＣＡＮ－ＩＮからテスト信号生成回路２２へモードセレクタ２４を切り替えてテスト信号をスキャンチェーンに入力する。

【0037】

異常検知回路２１は、テスト開始信号線TSSに接続されたテスト期間信号生成回路であるカウンタ２６を有する。カウンタ２６は、上記のスキャンフリップフロップと同期されつつ、スキャンチェーン及び一対のフリップフロップＤＦＦ４及びＤＦＦ５の合計のフリップフロップ数と同一のビット数のテスト期間信号（以下、期間信号ともいう）をテスト開始信号に応じてスキャンチェーンに供給する。カウンタ２６は、テスト開始信号を使って検知期間を数える。このカウンタ２６の値はシフトレジスタ接続のスキャンフリップフロップ数と同じとなる。図５に示す例において、シフトレジスタ接続は５段なのでカウンタ２６の値は５となる。カウンタ２６は、さらに、テスト期間信号の終了を示すテスト終了信号（以下、終了信号ともいう）を生成する。

【0038】

異常検知回路２１は、故障を判断するための故障判別部２８を有する。故障判別部２８は、テスト終了信号に応じて一対のフリップフロップＤＦＦ４及びＤＦＦ５からの出力を比較して回路異常を判別する。ＤＦＦ４の初期値がＬで、ＤＦＦ５の初期値がＨなのでシフトレジスタを一巡させＤＦＦ４の値がＬで、ＤＦＦ５の値がＨとなることを期待値として判定する。判別するタイミングは前述のカウンタ２６で作る。ＤＦＦのいずれかがＬまたはＨに固定するモードで故障している場合はＤＦＦ４とＤＦＦ５の値がどちらもＬ又はＨになるため、それを故障と判断する。故障判別部２８は、ドライバの出力端子としてシステムとの通信手段（ＳＤＯ端子と称する）を有する。故障判別部２８は、正常時はＨをおよび異常時はＬをＳＤＯ端子にそれぞれ出力し、ＳＤＯ端子を介してドライバの外のシステムに知らせる。

【0039】

（動作の説明）
図６は、図５に示す回路におけるフリップフロップ故障が無いときの動作のタイミングチャートである。開始信号が立ち上がった際のＤＦＦ４及びＤＦＦ５の値がそれぞれＬ及びＨであり、終了信号が立ち上がった際もそれぞれＬ及びＨである。ＳＤＯ端子出力がＨのままで正常を返している。

【0040】

図７は、図５に示す回路におけるＤＦＦ２がＬに転ぶフリップフロップ故障が発生したときの動作のタイミングチャートである。図８は、図５に示す回路におけるＤＦＦ３がＨに転ぶフリップフロップ故障が発生した場合のタイミングチャートである。図７及び図８は、ＳＤＯ端子出力がＬとなり異常を返している。

【0041】

本実施例によれば、製造時に発生した故障を検出するだけでなく、追加した異常検知回路２１等を導入することで、信号ドライバの使用中に発生した故障を検出することができるようになる。

【実施例2】

【0042】

（第２の実施例）
図９は第２の実施例の概略回路図である。本実施例の異常検知回路を有する半導体装置は、図５に示すような第１の実施例のスキャン回路及び異常検知回路２１等に加え、ＤＦＦ１のスキャンフリップフロップを他の構成要素から分離するための分割配線ＤＶＬと、ＤＦＦ１のスキャンフリップフロップと同期されて分割配線ＤＶＬに接続されかつ故障判別部２８まで直列接続されたＤＦＦ６、ＤＦＦ７及びＤＦＦ８と、ＤＦＦ７及びＤＦＦ８の出力を比較する比較配線ＣＭＬとを有する。これ以外の構成は、第１の実施例と同一である。

【0043】

第１の実施例ではシフトレジスタ接続のスキャンチェーンを１つで説明したが、ＤＦＦの数に応じて検出期間が延びるためブランク期間を短くしたい場合の障害になる場合がある。その場合はシフトレジスタ接続を分割することで検出期間を短くできる。分割した場合は、分割したスキャンチェーンにおいてシフトレジスタ接続を構成するスキャンフリップフロップの数を揃えておくことで故障検出用のカウンタ２６等を共通化できる。

【0044】

すなわち、スキャン回路及び異常検知回路２１では、分割前のスキャンチェーンがｍ（ｍは整数、ｍ≧２）個のスキャンフリップフロップからなる場合、ｎ（ｎは整数、ｍ＞ｎ、ｎ≧１）個のスキャンフリップフロップのシフトレジスタ部分が分割されて、ｎ個のスキャンフリップフロップからなる第１スキャンチェーンＳＣＨ１と、ｍ－ｎ個の第２スキャンフリップフロップからなる第２スキャンチェーンＳＣＨ２と、に分けることができる。そして、異常検知回路２１には、ｎ個のスキャンフリップフロップの第１スキャンチェーンＳＣＨ１から故障判別部２８まで直列接続されるｎ＋２個の追加フリップフロップが設けられている。

【0045】

図９示す構成の場合は、ｍ＝３でｎ＝１として、シフトレジスタ接続を第１スキャンチェーンＳＣＨ１と第２スキャンチェーンＳＣＨ２の２つに分割したスキャン回路である。

【0046】

追加したＤＦＦ６はシフトレジスタ接続を構成するＤＦＦの数をそろえるためのものであり、ＤＦＦ７とＤＦＦ８は追加したスキャンチェーンの故障を検出するためのものである。

【0047】

（動作の説明）
図１０は、図９に示す場合のフリップフロップ故障が無いときの動作のタイミングチャートである。開始信号が立ち上がった際のＤＦＦ４及びＤＦＦ５並びにＤＦＦ７及びＤＦＦ８の値がそれぞれＬ及びＨであり、終了信号が立ち上がった際もそれぞれＬ及びＨである。ＳＤＯ端子出力がＨのままで正常を返している。

【0048】

図１０のタイミングチャートでは、図６のタイミングチャートと比較して、カウント値が５から４へ減っていることで故障検出の期間が減っていることが分かる。検出期間は１つのシフトレジスタを構成するＤＦＦの数に依存するためＤＦＦの総数が増えれば増えるほど分割による効果は大きくなる。

【0049】

いずれの実施例においても、信号ドライバの機能として説明したが、出荷用のスキャン回路が適用されており、休止期間があるような使い方がされる半導体装置（ＩＣ）であれば適用可能である。

【符号の説明】

【0050】

１ 信号ドライバ
１０ 表示装置
２０ ブランク期間検出部
２１ 異常検知回路
２２ テスト信号生成回路
２４ モードセレクタ
２６ カウンタ
２８ 故障判別部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】