特許 7262028 三角関数演算装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-04-13

(45)【発行日】2023-04-21

(54)【発明の名称】三角関数演算装置

(51)【国際特許分類】

   G06F 7/548 20060101AFI20230414BHJP

【ＦＩ】

G06F7/548 A

【請求項の数】 5

(21)【出願番号】P 2019123014

(22)【出願日】2019-07-01

(65)【公開番号】P2021009555

(43)【公開日】2021-01-28

【審査請求日】2022-06-02

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(73)【特許権者】

【識別番号】000203634

【氏名又は名称】多摩川精機株式会社

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】山崎 真人

(72)【発明者】

【氏名】丸山 裕史

【審査官】豊田 真弓

(56)【参考文献】

【文献】特開昭６２－１４０１６８（ＪＰ，Ａ）

【文献】特開平０５－０６１６４１（ＪＰ，Ａ）

【文献】特開２００１－２０９５２５（ＪＰ，Ａ）

【文献】特開平０１－２４１６７３（ＪＰ，Ａ）

【文献】米国特許第０６６４０２３７（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ ７／５４８

(57)【特許請求の範囲】

【請求項1】

位相に対応した複数のビット列からなるアドレス信号を発生するアドレス発生器と、
前記アドレス信号の上位ビットによって示される位相の各々に対応する第１の正弦及び第１の余弦、前記アドレス信号の下位ビットによって示される位相の各々に対応する第２の正弦及び第２の余弦を記憶した三角関数テーブルと、
前記三角関数テーブルを参照することにより抽出された、前記アドレス信号に対応した前記第１の正弦、前記第１の余弦、前記第２の正弦及び前記第２の余弦を用いた演算処理により前記アドレス信号に対応した正弦を演算値として出力する演算回路と、
前記アドレス信号に応じた補正値に基づいて、前記演算値を補正する補正部と、
を備える三角関数演算装置。

【請求項2】

前記補正部は、前記アドレス信号によって示される位相の各々に対応する補正値を記憶した補正値テーブルを含み、前記補正値テーブルを参照することによって抽出された、前記アドレス信号に対応した補正値に基づいて、前記演算値を補正する
請求項１に記載の三角関数演算装置。

【請求項3】

前記三角関数テーブルは、
前記アドレス信号の上位ビットによって示される位相の各々に対応する前記第１の正弦及び前記第１の余弦を記憶した第１の三角関数テーブルと、
前記アドレス信号の下位ビットによって示される位相の各々に対応する前記第２の正弦及び前記第２の余弦を記憶した第２の三角関数テーブルと、
を含む請求項１または請求項２に記載の三角関数演算装置。

【請求項4】

前記演算回路は、
前記第１の正弦と前記第２の余弦との積を出力する第１の乗算回路と、
前記第２の正弦と前記第１の余弦との積を出力する第２の乗算回路と、
前記第１の乗算回路の出力値と前記第２の乗算回路の出力値とを加算する加算回路と、
を含む請求項１から請求項３のいずれか１項に記載の三角関数演算装置。

【請求項5】

位相に対応した複数のビット列からなるアドレス信号を発生するアドレス発生器と、
前記アドレス信号の上位ビットによって示される位相の各々に対応する第１の正弦及び第１の余弦、前記アドレス信号の下位ビットによって示される位相の各々に対応する第２の正弦及び第２の余弦を記憶した三角関数テーブルと、
前記三角関数テーブルを参照することにより抽出された、前記アドレス信号に対応した前記第１の正弦、前記第１の余弦、前記第２の正弦及び前記第２の余弦を用いた演算処理により前記アドレス信号に対応した余弦を演算値として出力する演算回路と、
前記アドレス信号に応じた補正値に基づいて、前記演算値を補正する補正部と、
を備える三角関数演算装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、三角関数演算装置に関する。

【背景技術】

【0002】

正弦波を生成する技術として、以下の技術が知られている。例えば、非特許文献１には、テーブル参照による三角関数の計算により正弦波を生成する場合において、下記の式（１）によって示される三角関数の加法定理を用いることで、テーブルのデータ量を抑制できることが記載されている。具体的には、円周を１６ビットで表現する場合に、円周を２５６分割するテーブルと、円周を６５５３６分割するテーブルとを用意し、円周を表す１６ビットのインデックスを上位、下位のそれぞれ８ビットに分割し、分割したインデックスで各々のテーブルを引き、式（１）を用いて値を合成することで、１６ビット精度で円周を分割した三角関数を作り出すことができる旨が記載されている。

【0003】

【数1】

【先行技術文献】

【非特許文献】

【0004】

【文献】堀江誠一著「オーディオ信号処理で学ぶＤＳＰ（第７回）Ｓｉｎ波を作る――テーブル参照のテクニック」Ｉｎｔｅｒｆａｃｅ、ＣＱ出版、２００７年１０月、ｐ．１６６－１７４

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記のように加法定理を用いて正弦波を生成する場合でも、正弦波の精度を高めるためには、テーブルに記録するデータのデータ長を長くする必要がある。例えば、小数第８位の精度で正弦波を誤差なく生成する場合、小数第１０位の精度で表わされたｓｉｎα、ｃｏｓα、ｓｉｎβ、ｃｏｓβの値をテーブルに記録しておく必要がある。このように、テーブルに記録するデータのデータ長が長くなると、テーブルに記録された値を用いて演算処理を行う乗算回路及び加算回路等の演算回路の回路規模が大きくなる。

【0006】

本発明は、以上の事情を鑑みてなされたものであり、演算回路の回路規模の増大を伴うことなく、三角関数演算の精度を確保することができる三角関数演算装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するために、本発明の三角関数演算装置は、位相に対応した複数のビット列からなるアドレス信号を発生するアドレス発生器と、前記アドレス信号の上位ビットによって示される位相の各々に対応する第１の正弦及び第１の余弦、前記アドレス信号の下位ビットによって示される位相の各々に対応する第２の正弦及び第２の余弦を記憶した三角関数テーブルと、前記三角関数テーブルを参照することにより抽出された、前記アドレス信号に対応した前記第１の正弦、前記第１の余弦、前記第２の正弦及び前記第２の余弦を用いた演算処理により前記アドレス信号に対応した正弦を演算値として出力する演算回路と、前記アドレス信号に応じた補正値に基づいて、前記演算値を補正する補正部と、を備える。

【発明の効果】

【0008】

本発明によれば、演算回路の回路規模の増大を伴うことなく、三角関数演算の精度を確保することができる。

【図面の簡単な説明】

【0009】

【図1】本発明の実施形態に係る記憶部の一例を示す図である。

【図2】本発明の実施形態に係る第１の三角関数テーブルの一例を示す図である。

【図3】本発明の実施形態に係る第２の三角関数テーブルの一例を示す図である。

【図4】本発明の実施形態に係る補正値テーブルの一例を示すブロック図である。

【図5】本発明の実施形態に係る三角関数演算装置の機能的な構成の一例を示すブロック図である。

【図6】比較例に係る三角関数演算装置の機能的な構成の一例を示すブロック図である。

【発明を実施するための形態】

【0010】

以下、図面を参照して、本発明を実施するための形態例を詳細に説明する。

【0011】

まず、図１を参照して、本実施形態に係る記憶部１２を説明する。記憶部１２は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、レジスタ、ＨＤＤ（Hard Disk Drive）、ＳＳＤ（Solid State Drive）及びフラッシュメモリ等の揮発性又は不揮発性の記憶媒体によって実現される。記憶媒体としての記憶部１２には、第１の三角関数テーブル２１、第２の三角関数テーブル２２及び補正値テーブル４１が記憶される。

【0012】

図２に、第１の三角関数テーブル２１の一例を示す。第１の三角関数テーブル２１は、後述するアドレス信号の上位ビットによって示される位相の各々に対応する第１の正弦及び第１の余弦を記憶したテーブルである。図２に示すように、一例として、第１の三角関数テーブル２１には、アドレス信号の上位ビットによって示される位相α（０°≦α≦９０°）に対応する第１の正弦ｓｉｎα及び第１の余弦ｃｏｓαが、１０°刻みに記憶される。本実施形態において、第１の三角関数テーブル２１には、第１の正弦ｓｉｎα及び第１の余弦ｃｏｓαが小数第８位の精度で記憶されている。

【0013】

図３に、第２の三角関数テーブル２２の一例を示す。第２の三角関数テーブル２２は、後述するアドレス信号の下位ビットによって示される位相の各々に対応する第２の正弦及び第２の余弦を記憶したテーブルである。図３に示すように、一例として、第２の三角関数テーブル２２には、アドレス信号の下位ビットによって示される位相β（０°≦β≦９°）に対応する第２の正弦ｓｉｎβ及び第２の余弦ｃｏｓβが、１°刻みに記憶される。本実施形態において、第２の三角関数テーブル２２には、第２の正弦ｓｉｎβ及び第２の余弦ｃｏｓβが小数第８位の精度で記憶されている。

【0014】

図４に、補正値テーブル４１の一例を示す。補正値テーブル４１は、アドレス信号によって示される位相の各々に対応する補正値を記憶したテーブルである。図４に示すように、一例として、補正値テーブル４１には、アドレス信号によって示される位相（α＋β）（０°≦（α＋β）≦９０°）に対応する補正値εが、角度１°刻みに記憶される。

【0015】

補正値εは、それぞれ小数第８位の精度を有するｓｉｎα、ｓｉｎβ、ｃｏｓα及びｃｏｓβを用いた式（１）に示す三角関数の加法定理を用いた後述する本実施形態に係る三角関数演算装置１０が備える演算回路３０による演算値と、ｓｉｎ（α＋β）の実数値との差（すなわち、誤差）に相当する。すなわち、アドレス信号によって示される位相（α＋β）に対応する演算回路３０による演算値Ｐと、実数値Ｑとの差（Ｑ－Ｐ）がε１である場合、補正値テーブル４１には、当該アドレス信号によって示される位相（α＋β）に対応する補正値εとしてε１が記憶される。ｓｉｎα、ｓｉｎβ、ｃｏｓα及びｃｏｓβがそれぞれ小数第８位の精度を有する場合、図４に示すように、誤差は-0.00000001～0.00000001に収まる。

【0016】

次に、図５を参照して、本実施形態に係る三角関数演算装置１０の構成について説明する。図５に示すように、三角関数演算装置１０は、アドレス発生器１１、三角関数テーブル２０、演算回路３０及び補正部４０を含む。

【0017】

アドレス発生器１１は、位相（α＋β）に対応した複数のビット列からなるアドレス信号を発生する。三角関数テーブル２０は、アドレス信号の上位ビットによって示される位相αの各々に対応する第１の正弦ｓｉｎα及び第１の余弦ｃｏｓα、アドレス信号の下位ビットによって示される位相βの各々に対応する第２の正弦ｓｉｎβ及び第２の余弦ｃｏｓβを記憶したテーブルである。すなわち、三角関数テーブル２０は、第１の三角関数テーブル２１と第２の三角関数テーブル２２とを含む。

【0018】

演算回路３０は、三角関数テーブル２０を参照することにより抽出された、アドレス信号に対応した第１の正弦ｓｉｎα、第１の余弦ｃｏｓβ、第２の正弦ｓｉｎβ及び第２の余弦ｃｏｓβを用いた演算処理によりアドレス信号に対応した正弦を演算値として出力する。具体的には、演算回路３０は、第１の正弦ｓｉｎαと第２の余弦ｃｏｓβとの積ｓｉｎα＊ｃｏｓβを出力する第１の乗算回路３１と、第２の正弦ｓｉｎβと第１の余弦ｃｏｓαとの積ｓｉｎβ＊ｃｏｓαを出力する第２の乗算回路３２と、第１の乗算回路３１の出力値と第２の乗算回路３２の出力値とを加算してｓｉｎα＊ｃｏｓβ＋ｓｉｎβ＊ｃｏｓαを演算回路３０の演算値として出力する加算回路３３と、を含む。

【0019】

補正部４０は、アドレス信号に応じた補正値εに基づいて、演算回路３０から出力される演算値ｓｉｎα＊ｃｏｓβ＋ｓｉｎβ＊ｃｏｓαを補正する。具体的には、補正部４０は、補正値テーブル４１と、加算回路４２を含む。加算回路４２は、補正値テーブル４１を参照することによって抽出された、アドレス信号に対応した補正値εと、演算回路３０から出力された演算値ｓｉｎα＊ｃｏｓβ＋ｓｉｎβ＊ｃｏｓαとを加算する。

【0020】

次に、本実施形態に係る三角関数演算装置１０の作用を説明する。

【0021】

まず、アドレス発生器１１は、位相（α＋β）に対応した複数のビット列からなるアドレス信号を発生し、三角関数テーブル２０及び補正部４０に出力する。そして、第１の三角関数テーブル２１は、アドレス信号のうち上位ビットによって示される位相αに対応する第１の正弦ｓｉｎα、第１の余弦ｃｏｓαを抽出し、第１の正弦ｓｉｎαを第１の乗算回路３１に、第１の余弦ｃｏｓαを第２の乗算回路３２にそれぞれ出力する。また、第２の三角関数テーブル２２は、アドレス信号のうち下位ビットによって示される位相βに対応する第２の正弦ｓｉｎβ、第２の余弦ｃｏｓβを抽出し、第２の正弦ｓｉｎβを第２の乗算回路３２に、第２の余弦ｃｏｓβを第１の乗算回路３１にそれぞれ出力する。

【0022】

次に、第１の乗算回路３１は、第１の正弦ｓｉｎαと第２の余弦ｃｏｓβとの積を演算し、演算結果ｓｉｎα＊ｃｏｓβを加算回路３３に出力する。また、第２の乗算回路３２は、第２の正弦と第１の余弦ｃｏｓαとの積を演算し、演算結果ｓｉｎβ＊ｃｏｓαを加算回路３３に出力する。そして、加算回路３３は、第１の乗算回路３１の出力値ｓｉｎα＊ｃｏｓβと第２の乗算回路３２の出力値ｃｏｓα＊ｓｉｎβとを加算し、演算結果ｓｉｎα＊ｃｏｓβ＋ｓｉｎβ＊ｃｏｓαを演算回路３０の演算値として補正部４０に出力する。

【0023】

補正部４０は、アドレス信号を取得した後、補正値テーブル４１を参照して、アドレス信号によって示される位相（α＋β）に対応する補正値εを抽出する。そして、補正部４０は、加算回路４２により、演算回路３０の演算値ｓｉｎα＊ｃｏｓβ＋ｃｏｓα＊ｓｉｎβと補正値εとを加算し、アドレス信号に対応する正弦ｓｉｎ（α＋β）に相当する値として、ｓｉｎα＊ｃｏｓβ＋ｃｏｓα＊ｓｉｎβ＋εを出力する。

【0024】

具体的な一例として、アドレス発生器１１が位相１２°に相当するアドレス信号を発生する場合を説明する。第１の三角関数テーブル２１は、アドレス信号の上位ビットによって示される位相１０°に対応する第１の正弦0.17364818、第１の余弦0.98480775を抽出し、第１の正弦0.17364818を第１の乗算回路３１に、第１の余弦0.98480775を第２の乗算回路３２にそれぞれ出力する。また、第２の三角関数テーブル２２は、アドレス信号の下位ビットによって示される位相２°に対応する第２の正弦0.03489950、第２の余弦0.99939083を抽出し、第２の正弦0.03489950を第２の乗算回路３２に、第２の余弦0.99939083を第１の乗算回路３１にそれぞれ出力する。

【0025】

次に、第１の乗算回路３１は、第１の正弦0.17364818と第２の余弦0.99939083との積を演算し、演算結果0.173542398738189を加算回路３３に出力する。第２の乗算回路３２は、第１の余弦0.98480775と第２の正弦0.03489950との積を演算し、演算結果0.034369298071125を加算回路３３に出力する。加算回路３３は、第１の乗算回路３１の出力値0.173542398738189と第２の乗算回路３２の出力値0.034369298071125とを加算した0.207911696809314のうち、小数第９位で四捨五入して、小数点以下の桁数が８桁の0.20791170を演算回路３０の演算値として補正部４０に出力する。

【0026】

補正部４０は、位相１２°に相当するアドレス信号を取得した後、補正値テーブル４１を参照して、アドレス信号によって示される位相１２°に対応する補正値として、-0.00000001を抽出する。そして、補正部４０は、加算回路４２により、演算回路３０の演算値0.20791170と補正値テーブル４１から抽出した補正値-0.00000001とを加算し、位相１２°に対応する正弦ｓｉｎ（１２°）に相当する値として、0.20791169を出力する。

【0027】

以上のようにして、三角関数演算装置１０はアドレス信号によって示される位相に対応する正弦を出力する。また、アドレス発生器１１が、位相が連続的に増減するようにアドレス信号を順次出力する場合、三角関数演算装置１０からは正弦波が出力される。すなわち、三角関数演算装置１０を正弦波発生装置として機能させることも可能である。

【0028】

［比較例］
以下、図面及び表を参照して、比較例に係る三角関数演算装置５０について説明し、本実施形態に係る三角関数演算装置１０との比較について説明する。図６に、比較例に係る三角関数演算装置５０を示す。比較例に係る三角関数演算装置５０は、本実施形態に係る三角関数演算装置１０における補正部４０を有さない点で異なり、演算回路３０による演算値をアドレス信号に対応する正弦ｓｉｎ（α＋β）に相当する値とする。なお、比較例に係る三角関数演算装置５０におけるアドレス発生器１１、三角関数テーブル２０及び演算回路３０は、本実施形態に係る三角関数演算装置１０と同様の機能であるため、説明を省略し、それぞれ同一の構成要素について同一の参照符号を付与している。

【0029】

まず、一例として、アドレス発生器１１が位相３３°に相当するアドレス信号を発生する場合に、三角関数演算装置５０が出力する値について説明する。表１には、小数点以下の桁数が８桁である正弦ｓｉｎ（３３°）を求める場合の演算値と実数値との誤差について、第１の正弦、第１の余弦、第２の正弦及び第２の余弦の小数点以下の桁数を変えて示す。

【0030】

表１に示すように、小数第８位の精度で正弦ｓｉｎ（３３°）を求めるために必要な第１の正弦、第１の余弦、第２の正弦及び第２の余弦の小数点以下の桁数は、１０桁である。第１の正弦、第１の余弦、第２の正弦及び第２の余弦の小数点以下の桁数が９桁以下の場合には、演算値と実数値との間で誤差が生じる。

【0031】

【表1】

【0032】

表２及び表３を参照して、アドレス発生器１１が発生するアドレス信号が位相０～９０°に相当する範囲で位相１°に相当する刻み幅で変化する場合の、三角関数演算装置５０が出力する正弦ｓｉｎ（α＋β）に相当する演算値の精度について説明する。表２及び表３には、小数第８位の精度で正弦ｓｉｎ（α＋β）を求める場合の演算値と実数値との誤差について、第１の正弦ｓｉｎα、第１の余弦ｃｏｓα、第２の正弦ｓｉｎβ及び第２の余弦ｃｏｓβの小数点以下の桁数を変えて示す。第１の正弦ｓｉｎα、第１の余弦ｃｏｓα、第２の正弦ｓｉｎβ及び第２の余弦ｃｏｓβの小数点以下の桁数は、表２では１０桁であり、表３では８桁である。

【0033】

表２及び表３に示すように、小数第８位の精度で正弦ｓｉｎ（α＋β）に相当する演算値を誤差なく求めるためには、第１の正弦ｓｉｎα、第１の余弦ｃｏｓα、第２の正弦ｓｉｎβ及び第２の余弦ｃｏｓβの小数点以下の桁数は、それぞれ１０桁必要である。

【0034】

【表2】

【0035】

【表3】

【0036】

このように、比較例に係る三角関数演算装置５０によれば、所定の精度を有する正弦ｓｉｎ（α＋β）の演算値を求めるためには、三角関数の加法定理による演算の誤差を考慮して、三角関数テーブル２０に記憶する第１の正弦ｓｉｎα、第１の余弦ｃｏｓα、第２の正弦ｓｉｎβ及び第２の余弦ｃｏｓβのデータ長を長くする必要がある。第１の正弦ｓｉｎα、第１の余弦ｃｏｓα、第２の正弦ｓｉｎβ及び第２の余弦ｃｏｓβのデータ長が長くなると、これらのデータを用いて演算処理を行う第１の乗算回路３１、第２の乗算回路３２及び加算回路３３等の演算回路の回路規模が大きくなる。

【0037】

具体的には、比較例に係る三角関数演算装置５０によれば、例えば、小数第８位の精度で正弦ｓｉｎ（α＋β）を誤差なく求める場合には、第１の三角関数テーブル２１及び第２の三角関数テーブル２２にそれぞれ小数第１０位の精度でデータを記憶する必要がある。すなわち、各データの表現には３４ビットが必要である。

【0038】

一方、上述したように、本実施形態に係る三角関数演算装置１０によれば、例えば、小数第８位の精度で正弦ｓｉｎ（α＋β）を誤差なく求める場合には、第１の三角関数テーブル２１及び第２の三角関数テーブル２２に記憶するデータは、それぞれ小数第８位の精度で足りる。すなわち、各データの表現は２７ビットあれば可能である。したがって、本実施形態に係る三角関数演算装置１０によれば、比較例に係る三角関数演算装置５０と比較して、第１の三角関数テーブル２１及び第２の三角関数テーブル２２に記憶されるデータのビット数を減らすことができるので、演算回路の回路規模の増大を伴うことなく、三角関数演算の精度を確保することができる。

【0039】

以上説明したように、本実施形態に係る三角関数演算装置１０によれば、第１の三角関数テーブル２１及び第２の三角関数テーブル２２に記憶される第１の正弦、第１の余弦、第２の正弦及び第２の余弦のデータ長がそれぞれ小数第８位までの値を示すものであっても、演算回路３０の演算値を補正部４０により補正を行うことで、導出される正弦の値は小数第８位の精度を有することができる。すなわち、演算回路の回路規模の増大を伴うことなく、三角関数演算の精度を確保することができる。

【0040】

また、本実施形態に係る三角関数演算装置１０によれば、第１の三角関数テーブル２１及び第２の三角関数テーブル２２に記憶されるデータのデータ長を短くすることができるので、演算回路の処理速度を向上させることができる。

【0041】

また、本実施形態に係る三角関数演算装置１０によれば、第１の三角関数テーブル２１及び第２の三角関数テーブル２２に記憶されるデータのデータ長を短くすることができるので、各テーブルを記憶する記憶部１２の容量を削減することができる。

【0042】

なお、上記実施形態では、演算値の算出に用いる第１の正弦、第１の余弦、第２の正弦及び第２の余弦を、第１の三角関数テーブル２１と第２の三角関数テーブル２２とに分けて記憶する態様としたが、これに限らない。１つのテーブルに第１の正弦、第１の余弦、第２の正弦及び第２の余弦をまとめて記憶する態様としてもよい。

【0043】

なお、上記実施形態では、三角関数の加法定理として数式（１）を用いて、アドレス信号に対応した正弦を演算値として出力する態様としたが、本発明は、この態様に限らない。三角関数の加法定理として数式（２）を用いて、アドレス信号に対応した余弦を演算値として出力する態様としてもよい。この場合、第１の乗算回路３１は、三角関数テーブル２０から抽出された第１の余弦ｃｏｓαと第２の余弦ｃｏｓβとの積ｃｏｓα＊ｃｏｓβを出力する。第２の乗算回路３２は、三角関数テーブル２０から抽出された第１の正弦ｓｉｎαと第２の正弦ｓｉｎβとの積ｓｉｎα＊ｓｉｎβを出力する。加算回路３３に代えて設けられる減算回路（図示せず）は、第１の乗算回路３１の出力値ｃｏｓα＊ｃｏｓβから第２の乗算回路３２の出力値ｓｉｎα＊ｓｉｎβを減算し、演算結果ｃｏｓα＊ｃｏｓβ－ｓｉｎα＊ｓｉｎβを演算回路３０の演算値として出力する。

【0044】

【数2】

【0045】

また、上記実施形態において、例えば、アドレス発生器１１、三角関数テーブル２０、演算回路３０及び補正部４０といった各種の処理を実行する処理部（processing unit）のハードウェア的な構造としては、次に示す各種のプロセッサ（processor）を用いることができる。上記各種のプロセッサには、ソフトウェア（プログラム）を実行して各種の処理部として機能する汎用的なプロセッサであるＣＰＵに加えて、ＦＰＧＡ等の製造後に回路構成を変更可能なプロセッサであるプログラマブルロジックデバイス（Programmable Logic Device：PLD）、ＡＳＩＣ（Application Specific Integrated Circuit）等の特定の処理を実行させるために専用に設計された回路構成を有するプロセッサである専用電気回路等が含まれる。

【0046】

１つの処理部は、これらの各種のプロセッサのうちの１つで構成されてもよいし、同種又は異種の２つ以上のプロセッサの組み合わせ（例えば、複数のＦＰＧＡの組み合わせや、ＣＰＵとＦＰＧＡとの組み合わせ）で構成されてもよい。また、複数の処理部を１つのプロセッサで構成してもよい。複数の処理部を１つのプロセッサで構成する例としては、第１に、クライアント及びサーバ等のコンピュータに代表されるように、１つ以上のＣＰＵとソフトウェアの組み合わせで１つのプロセッサを構成し、このプロセッサが複数の処理部として機能する形態がある。第２に、システムオンチップ（System On Chip：SoC）等に代表されるように、複数の処理部を含むシステム全体の機能を１つのＩＣ（Integrated Circuit）チップで実現するプロセッサを使用する形態がある。このように、各種の処理部は、ハードウェア的な構造として、上記各種のプロセッサの１つ以上を用いて構成される。

【0047】

更に、これらの各種のプロセッサのハードウェア的な構造としては、より具体的には、半導体素子などの回路素子を組み合わせた電気回路（circuitry）を用いることができる。

【符号の説明】

【0048】

１０、５０ 三角関数演算装置
１１ アドレス発生器
１２ 記憶部
２０ 三角関数テーブル
２１ 第１の三角関数テーブル
２２ 第２の三角関数テーブル
３０ 演算回路
３１ 第１の乗算回路
３２ 第２の乗算回路
３３、４２ 加算回路
４０ 補正部
４１ 補正値テーブル

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】