▶ アプライド マテリアルズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-04-14
(45)【発行日】2023-04-24
(54)【発明の名称】スピン軌道トルクＭＲＡＭおよびその製造
(51)【国際特許分類】
H01L 29/82 20060101AFI20230417BHJP
H10N 50/20 20230101ALI20230417BHJP
H10B 61/00 20230101ALI20230417BHJP
【ＦＩ】
H01L29/82 Z
H10N50/20
H10B61/00
【請求項の数】
15
(21)【出願番号】P 2021528332
(86)(22)【出願日】2019-10-11
(65)【公表番号】
(43)【公表日】2022-01-18
(86)【国際出願番号】 US2019055886
(87)【国際公開番号】W WO2020106378
(87)【国際公開日】2020-05-28
【審査請求日】2021-08-02
(31)【優先権主張番号】62/770,011
(32)【優先日】2018-11-20
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】16/290,621
(32)【優先日】2019-03-01
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】アン， ジェス
(72)【発明者】
【氏名】パク， チャンド
(72)【発明者】
【氏名】ツェン， シンウェイ
(72)【発明者】
【氏名】シュエ， リン
(72)【発明者】
【氏名】パカラ， マヘンドラ
【審査官】加藤 俊哉
(56)【参考文献】
【文献】国際公開第２０１７／０９０７２８（ＷＯ，Ａ１）
【文献】国際公開第２０１７／０９０７３９（ＷＯ，Ａ１）
【文献】特開２０１３－１８７２５０（ＪＰ，Ａ）
【文献】特開２０１８－１８２２５６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／８２
Ｈ１０Ｎ ５０／２０
Ｈ１０Ｂ ６１／００
(57)【特許請求の範囲】
【請求項1】
メモリデバイスを形成する方法であって、磁気トンネル接合スタックと、前記磁気トンネル接合スタックの上に形成されるスピン軌道トルク層と、前記スピン軌道トルク層の上に形成される誘電体キャッピング層とを備える第１の構造の上にカプセル化層を堆積させることと、
前記カプセル化層の上に誘電体層を堆積させることと、
前記誘電体層の部分および前記カプセル化層の部分を除去することによって、前記誘電体層内にトレンチを形成することと、
化学気相堆積（ＣＶＤ）または物理気相堆積（ＰＶＤ）のうちの少なくとも１つによって、前記トレンチ内に金属層を堆積させることであって、前記金属層は、前記誘電体層の最上部に堆積され、前記スピン軌道トルク層および前記誘電体キャッピング層を取り囲み、前記金属層は、前記スピン軌道トルク層の側壁に直接接触する、金属層を堆積させることと、
を含む方法。
【請求項2】
前記スピン軌道トルク層が、タングステン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、またはこれらの組み合わせ、またはこれらの合金から、約３ｍｍ～約１０ｍｍの厚さに形成される、請求項１に記載の方法。
【請求項3】
前記トレンチを形成することにより、前記誘電体キャッピング層および前記スピン軌道トルク層の前記側壁の第１の側壁部分を露出させ、前記トレンチを形成することに続いて、前記カプセル化層は、前記スピン軌道トルク層の第２の側壁部分に直接接触し、前記第２の側壁部分は、前記磁気トンネル接合スタックに隣接する、請求項１に記載の方法。
【請求項4】
前記トレンチを形成することは、前記誘電体層の前記部分および前記カプセル化層の前記部分を、前記スピン軌道トルク層の少なくとも２つの側面から除去することを含む、請求項１に記載の方法。
【請求項5】
ターゲットスタックを形成することをさらに含み、前記ターゲットスタックを形成することは、真空圧下で処理チャンバ内に配置された基板の上に前記磁気トンネル接合スタックを堆積させることであって、前記磁気トンネル接合スタックを形成することは、
基板の上にピン止め層を堆積させること、
前記ピン止め層の上に基準層を堆積させること、
前記基準層の上にトンネルバリア層を堆積させること、および、
前記トンネルバリア層の上に自由層を堆積させること
を含む、前記磁気トンネル接合スタックを堆積させることと、
前記磁気トンネル接合スタックが真空圧下に留まる間に、前記磁気トンネル接合スタックの前記自由層の上に前記スピン軌道トルク層を堆積させることと、
前記スピン軌道トルク層の上に前記誘電体キャッピング層を堆積させることと、
を含む、請求項１に記載の方法。
【請求項6】
前記ターゲットスタックをパターニングして、前記第１の構造を含む複数の構造を形成することをさらに含む、請求項５に記載の方法。
【請求項7】
メモリデバイスを形成する方法であって、第１の構造の上に形成されたカプセル化層の上に第１の誘電体層を堆積させることであって、前記第１の構造は、磁気トンネル接合スタックと、前記磁気トンネル接合スタックの上に形成されるスピン軌道トルク層と、前記スピン軌道トルク層の上に形成される誘電体キャッピング層とを備える、第１の誘電体層を堆積させることと、
前記第１の誘電体層の部分および前記カプセル化層の部分を除去することによって、前記第１の誘電体層内にトレンチを形成することと、
化学気相堆積（ＣＶＤ）または物理気相堆積（ＰＶＤ）のうちの少なくとも１つによって、前記トレンチ内に金属層を堆積させることであって、前記金属層は、前記第１の誘電体層の最上部に堆積され、前記スピン軌道トルク層および前記誘電体キャッピング層を取り囲み、前記金属層は、前記スピン軌道トルク層の側壁に直接接触する、金属層を堆積させることと、
前記金属層の上に第２の誘電体充填層を堆積させることと、
を含む方法。
【請求項8】
前記トレンチ内に前記金属層を堆積させることは、前記金属層の第１の部分、および前記第１の部分を越えて所定の距離にわたって延在する前記金属層の第２の部分を含むように前記金属層を堆積させることを含む、請求項７に記載の方法。
【請求項9】
前記第１の部分は前記第２の誘電体充填層の上に形成され、前記第２の部分は前記誘電体キャッピング層の上に形成され、前記第１の部分はさらに前記スピン軌道トルク層に接触する、請求項８に記載の方法。
【請求項10】
前記誘電体キャッピング層を露出するために第２の誘電体層を平坦化することをさらに含み、前記第２の誘電体層の平坦化後、前記第２の誘電体層の第１の最上面は前記誘電体キャッピング層の第２の最上面と同一平面になる、請求項７に記載の方法。
【請求項11】
前記第２の誘電体層を平坦化することは、前記誘電体キャッピング層に隣接する前記金属層の部分を露出することをさらに含む、請求項１０に記載の方法。
【請求項12】
メモリデバイスを形成する方法であって、
真空圧下で処理チャンバ内に配置された基板の上に、磁気トンネル接合スタックを堆積させることと、
前記磁気トンネル接合スタックが真空圧下に留まる間に、前記磁気トンネル接合スタックの自由層の上にスピン軌道トルク層を堆積させることと、
前記スピン軌道トルク層の上に誘電体キャッピング層を堆積させることと、
第１の構造の上にカプセル化層を堆積させることであって、前記第１の構造が、前記磁気トンネル接合スタック、前記スピン軌道トルク層、及び前記スピン軌道トルク層の上に形成される前記誘電体キャッピング層を備える、第１の構造の上にカプセル化層を堆積させること、
前記カプセル化層の上に第１の誘電体層を堆積させることと、
前記第１の誘電体層の部分および前記カプセル化層の部分を除去することによって、前記第１の誘電体層内にトレンチを形成することと、
化学気相堆積（ＣＶＤ）または物理気相堆積（ＰＶＤ）のうちの少なくとも１つによって、前記トレンチ内に金属層を堆積させることであって、前記金属層は、前記第１の誘電体層の最上部に堆積され、前記スピン軌道トルク層および前記誘電体キャッピング層を取り囲み、前記金属層は、前記スピン軌道トルク層の側壁に直接接触する、金属層を堆積させることと、
を含む方法。
【請求項13】
前記トレンチ内に前記金属層を堆積させることは、前記金属層の第１の部分、および前記第１の部分を越えて所定の距離にわたって延在する前記金属層の第２の部分を含むように前記金属層を堆積させることを含む、請求項１２に記載の方法。
【請求項14】
前記第１の部分は前記第１の誘電体層の上に形成され、前記第２の部分は前記誘電体キャッピング層の上に形成され、前記第１の部分はさらに前記スピン軌道トルク層に接触する、請求項１３に記載の方法。
【請求項15】
前記金属層の上に第２の誘電体層を堆積させることと、
前記誘電体キャッピング層を露出するために前記第２の誘電体層を平坦化することであって、前記第２の誘電体層の平坦化後、前記第２の誘電体層の第１の最上面は前記誘電体キャッピング層の第２の最上面と同一平面になる、前記第２の誘電体層を平坦化することと、
をさらに含む、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
［０００１］ 本開示の例は概して、スピン軌道トルク磁気抵抗ランダムアクセスメモリ（ＳＯＴ－ＭＲＡＭ）に関する。
【背景技術】
【0002】
関連技術の説明
［０００２］ 磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、磁気記憶素子を使用してデータを記憶する。ＭＲＡＭは、磁気トンネル接合（ＭＴＪ）スタックを用いたスピン偏極電流を利用して電子のスピン方向を反転させるスピン移行トルク（ＳＴＴ）ＭＲＡＭを含む、種々の形態をとることができる。ＭＴＪスタックに対して面内方向または垂直方向で、スピン偏極電流がＳＴＴ‐ＭＲＡＭデバイスに印加される。これとは対照的に、スピン軌道トルク（ＳＯＴ）ＭＲＡＭは、重金属層、すなわちＭＴＪスタックに隣接するスピン軌道トルク（ＳＯＴ）層に電流を印加することにより、電子のスピン方向の切替を引き起こす。電流は、ＭＴＪスタックに対して面内方向で、ＳＯＴ層に印加される。従来のＳＯＴ‐ＭＲＡＭ構造は、ＭＴＪスタックとＳＯＴ層との間のサイズの不整合により熱安定性が悪く、電流フロー損失が起こりうるため、ＳＯＴ‐ＭＲＡＭデバイスの製造は困難になりうる。
［０００２］ 磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、磁気記憶素子を使用してデータを記憶する。ＭＲＡＭは、磁気トンネル接合（ＭＴＪ）スタックを用いたスピン偏極電流を利用して電子のスピン方向を反転させるスピン移行トルク（ＳＴＴ）ＭＲＡＭを含む、種々の形態をとることができる。ＭＴＪスタックに対して面内方向または垂直方向で、スピン偏極電流がＳＴＴ‐ＭＲＡＭデバイスに印加される。これとは対照的に、スピン軌道トルク（ＳＯＴ）ＭＲＡＭは、重金属層、すなわちＭＴＪスタックに隣接するスピン軌道トルク（ＳＯＴ）層に電流を印加することにより、電子のスピン方向の切替を引き起こす。電流は、ＭＴＪスタックに対して面内方向で、ＳＯＴ層に印加される。従来のＳＯＴ‐ＭＲＡＭ構造は、ＭＴＪスタックとＳＯＴ層との間のサイズの不整合により熱安定性が悪く、電流フロー損失が起こりうるため、ＳＯＴ‐ＭＲＡＭデバイスの製造は困難になりうる。
【0003】
［０００３］ したがって、当技術分野では、よりロバストなＳＯＴ－ＭＲＡＭデバイスおよびその製造方法が依然として必要とされている。
【発明の概要】
【0004】
［０００４］ 本開示の例は、改良されたＳＯＴ－ＭＲＡＭデバイスおよびその製造方法を提示する。一例では、メモリデバイスは、磁気トンネル接合スタックおよびスピン軌道トルク層を含む第１の構造を含む。磁気トンネル接合スタックの上にスピン軌道トルク層が形成される。誘電体キャッピング層がスピン軌道トルク層の上に形成される。第１の構造の最上部に金属層が形成される。金属層は、スピン軌道トルク層および誘電体キャッピング層の各々を取り囲む。金属層は、スピン軌道トルク層の側壁と直接接触している。
【0005】
［０００５］ 別の例では、メモリデバイスは、第１の中間層および第２の中間層を有する磁気トンネル接合スタックを含む。スピン軌道トルク層は磁気トンネル接合スタックの上に形成される。誘電体キャッピング層はスピン軌道トルク層の上に形成される。カプセル化層は磁気トンネル接合スタックの上に配置され、磁気トンネル接合スタックと直接接触している。金属層はカプセル化層の最上部に形成され、金属層はスピン軌道トルク層および誘電体キャッピング層の各々を取り囲む。金属層は、スピン軌道トルク層の側壁と直接接触している。第１の中間層は基板の上に形成され、基板と接触している。第２の中間層はスピン軌道トルク層の下に形成され、スピン軌道トルク層と接触している。
【0006】
［０００６］ 別の例では、メモリデバイスを形成する方法は、第１の構造の上にカプセル化層を堆積させることを含む。第１の構造は、磁気トンネル接合スタックを含む。第１の構造は、磁気トンネル接合スタックの上に形成されたスピン軌道トルク層と、スピン軌道トルク層の上に形成された誘電体キャッピング層とを含む。誘電体層がカプセル化層の上に堆積される。誘電体層の一部およびカプセル化層の一部を除去することによって、誘電体層内にトレンチが形成される。金属層は、化学気相堆積（ＣＶＤ）または物理気相堆積（ＰＶＤ）のうちの少なくとも１つによって、トレンチ内に堆積される。金属層は、誘電体層の最上部に堆積される。金属層は、スピン軌道トルク層と誘電体キャッピング層とを取り囲んでいる。金属層は、スピン軌道トルク層の側壁と直接接触している。
【0007】
［０００７］ 本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約した本開示のより具体的な説明を、実施形態を参照することによって行うことができ、そのいくつかを添付の図面に示す。しかしながら、添付の図面は、例示的な例のみを示すものであり、したがって、その範囲を限定するものと見なされるべきではなく、他の等しく有効な例も許容されうることに留意されたい。
【図面の簡単な説明】
【0008】
【図1】本開示の例により製造されたボトムピン型スピン軌道トルクＭＲＡＭデバイスの断面図である。
【図2A】本開示の例により製造されたＳＯＴ－ＭＲＡＭデバイスの上面図を示す。
【図2B】本開示の例により製造されたＳＯＴ－ＭＲＡＭデバイスの上面図を示す。
【図2C】本開示の例により製造されたＳＯＴ－ＭＲＡＭデバイスの上面図を示す。
【図2D】本開示の例により製造されたＳＯＴ－ＭＲＡＭデバイスの上面図を示す。
【図3】本開示の例によるＳＯＴ－ＭＲＡＭを製造する方法のフロー図である。
【図4A】本開示の例による製造方法から得られる構造の図である。
【図4B】本開示の例による製造方法から得られる構造の図である。
【図4C】本開示の例による製造方法から得られる構造の図である。
【図4D】本開示の例による製造方法から得られる構造の図である。
【図4E】本開示の例による製造方法から得られる構造の図である。
【図4F】本開示の例による製造方法から得られる構造の図である。
【図5】本開示の例によるＳＯＴ－ＭＲＡＭの製造方法のフロー図である。
【図6A】本開示の例による製造方法から得られる構造を示す。
【図6B】本開示の例による製造方法から得られる構造を示す。
【図6C】本開示の例による製造方法から得られる構造を示す。
【図6D】本開示の例による製造方法から得られる構造を示す。
【図6E】本開示の例による製造方法から得られる構造を示す。
【図6F】本開示の例による製造方法から得られる構造を示す。
【図6G】本開示の例による製造方法から得られる構造を示す。
【図6H】本開示の例による製造方法から得られる構造を示す。
【発明を実施するための形態】
【0009】
［００１４］ 理解を容易にするために、可能な場合には、図に共通する同一の要素を指し示すのに同一の参照番号を使用した。１つの例の要素および特徴は、特に記載がなくても、他の例に有益に組み込まれうることが想定される。
【0010】
［００１５］ 本開示の例は概して、ボトムピン型スピン軌道トルク磁気抵抗ランダムアクセスメモリ（ＳＯＴ－ＭＲＡＭ）およびその製造方法を含む。トップピン型ＳＯＴ‐ＭＲＡＭデバイスは、アニーリングなどの製造工程中に熱安定性が悪く、ＳＯＴ‐ＭＲＡＭデバイスの磁気的および電気的特性に悪影響を与える可能性がある。さらに、トップピン型ＳＯＴ‐ＭＲＡＭデバイスは、ＭＴＪスタックとＳＯＴ層の間の幅差による電流フロー損失を経験することがあり、これによりＳＯＴ‐ＭＲＡＭデバイスのスイッチング効率が低減することがある。加えて、トップピン型構造は、ＳＯＴ層の品質に悪影響を及ぼしうるエッチング停止としてＳＯＴ層を使用する。ボトムピン型ＳＯＴ‐ＭＲＡＭの従来の製造方法は、例えば、磁気トンネル接合（ＭＴＪ）スタックの自由層で起こり得る欠陥のため、困難になりうる。欠陥は、例えば、ＳＯＴ層を堆積する前のＭＴＪスタックのパターニング処理中に周囲空気に曝されるために、自由層内で発生しうる。自由層内の欠陥は、スピン軌道トルク（ＳＯＴ）層を含む自由層の上の後続層の堆積における課題を引き起こしうる。したがって、自由層内の欠陥は、ＳＯＴ－ＭＲＡＭデバイスの性能に悪影響を及ぼす可能性がある。
【0011】
［００１６］ 本明細書で議論するシステムおよび方法を用いて、ＭＴＪスタックとＳＯＴ層との間に高品質界面を形成するために、真空を破ることなく、ＭＴＪスタックおよびＳＯＴ層をインシトゥ（その場）で堆積させることによって、ボトムピン型ＳＯＴ－ＭＲＡＭデバイスを製造する。ＭＴＪスタックおよびＳＯＴ層は、１つの処理チャンバ内で、または複数の処理チャンバを含む一体型ツール内で形成されうる。一体型ツールの処理チャンバ間で移送される基板は、真空下に保たれる。ＳＯＴ層とＭＴＪスタック間の高品質界面は、強いピン止め異方性磁場（Ｈｋ）と４５０℃程度の温度までの高い熱安定性を促進する。本明細書で作製されるボトムピン型ＳＯＴ－ＭＲＡＭ構造は、金属線をＳＯＴ層の２つ以上の側面に電気的に連結し、電流フロー損失を引き起こす可能性があるＳＯＴ層の最上部に金属線が接触することなく、そこを通る電流を移動させる。
【0012】
［００１７］ 図１は、本開示の実施例により製造されたボトムピン型スピン軌道トルクＭＲＡＭ（ＳＯＴ－ＭＲＡＭ）デバイス１００の断面図である。図１のＳＯＴ－ＭＲＡＭデバイス１００は、金属接点１０２の上に形成されたＭＴＪスタック１１０を含み、金属接点１０２を取り囲むように酸化物層１０４などの誘電体層が形成される。ＭＴＪスタック１１０は、基準層１１４とも接触する金属接点１０２の上に形成されたピン止め層１１２を含む。ピン止め層１１２は、単層または複数の中間層として形成することができ、単一のシード層（図示せず）または複数のシード層の上にコバルト（Ｃｏ）などの材料から形成することができる。ピン止め層１１２の他の例では、白金（Ｐｔ）を単独で、または他の材料と組み合わせて使用することができる。基準層１１４はトンネルバリア層１１６の下に形成される。トンネルバリア層１１６は、単層または複数の中間層として形成することができ、酸化マグネシウム（ＭｇＯ）などの１つまたは複数の酸化物から形成することができる。基準層１１４は、単層または複数の中間層で形成することができる。基準層１１４は、ＣｏＦｅ、ＣｏＦｅＢ、ＦｅＢ、Ｔａ、Ｍｏ、ルテニウム（Ｒｕ）、またはこれらの組み合わせのうちの１つまたは複数を含むことができる。ＭＴＪスタック１１０は、最外層、ＳＯＴ層１２４およびトンネルバリア層１１６と直接接触する自由層１１８をさらに含む。自由層１１８は、単層で形成されてもよく、複数の中間層で形成されてもよい。自由層１１８は、ＣｏＦｅＢおよび／または他の磁性材料を含むように形成することができる。例に応じて、自由層１１８、トンネルバリア層１１６、基準層１１４、およびピン止め層１１２の各々は、単層であってよく、中間層を含んでもよい。ＭＴＪスタック１１０のいくつかの例では、ピン止め層１１２と自由層１１８との間に追加の層を含めることができる。基準層１１４、トンネルバリア層１１６、および自由層１１８は、基準層１１４および自由層１１８の電子スピン偏極の方向が平行に整列されたときに、トンネルバリア層１１６を通る電流が低下し、結果としてＭＴＪスタック１１０が低抵抗状態となるように構成される。基準層１１４と自由層１１８の偏極方向が反平行である場合、ＭＴＪスタック１１０の電気抵抗は大きくなる（増加する）。ＳＯＴ層１２４は、ＭＴＪスタック１１０の最上部に堆積され、誘電体キャッピング層１２２は、ＳＯＴ層１２４の上に堆積される。ＳＯＴ層１２４は、タングステン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、またはこれらの組み合わせまたは合金から形成されうる。例に応じて、ＳＯＴ層１２４の厚さ１３０は、約３ｍｍ厚から約１０ｍｍ厚になりうる。ＭＴＪスタック１１０およびＳＯＴ層１２４は、以下で説明される真空下で実行される一連の工程で形成される。誘電体キャッピング層１２２は、酸化物、窒化物、または酸化物と窒化物の組み合わせから形成することができ、用途に応じて厚さを変えることができる。様々な例では、ＳＯＴ層１２４が形成されるときに、誘電体キャッピング層１２２をインシトゥ（その場）で形成することができる。別の例では、誘電体キャッピング層１２２は、ＳＯＴ層１２４を形成するために使用される処理チャンバとは異なる処理チャンバ（実験施設）内で形成することができる。図１の構造は、ＭＴＪスタック１１０、ＳＯＴ層１２４、および誘電体キャッピング層１２２を含むターゲットスタックをエッチングすることによって部分的に形成される。
【0013】
［００１８］ さらに、ＳＯＴ－ＭＲＡＭデバイス１００において、カプセル化層１０６は、ＭＴＪスタック１１０の外周に、かつ酸化物層１０４に沿って延在する。カプセル化層１０６は、ＳｉＮ、ＳｉＣＮ、ＳｉＯＮ、Ａｌ２Ｏ３、または他の材料などの１つまたは複数の誘電体材料から形成することができる。カプセル化層１０６は、ＭＴＪスタック１１０の側壁１１０Ａ、ＳＯＴ層１２４の側壁１２６、および誘電体キャッピング層１２２を覆うように形成される。カプセル化層１０６は、さらに、誘電体キャッピング層１２２の最上面１２８および誘電体キャッピング層１２２の側壁１３２に沿って延在する。一例では、カプセル化層１０６は、ＳＯＴ層１２４の厚さ１３０の約１％～約６０％の距離にわたり、ＳＯＴ層１２４の側壁１２６に沿って延在する。カプセル化層１０６は、ＳＯＴ層１２４の側壁１２６の一部に沿って延在し、自由層１１８をパターニング処理から保護する。カプセル化層１０６は、さらに、金属接点１０２を誘電体充填層１０８から分離するように作用する。
【0014】
［００１９］ 誘電体充填層１０８は、カプセル化層１０６を取り囲むように形成される。誘電体充填層１０８は、約１０ｎｍ～約１００ｎｍの厚さまで、１つまたは複数の酸化物および／または窒化物として形成されうる。一例では、誘電体充填層１０８は、二酸化ケイ素（ＳｉＯ２）から形成される。金属層１２０は、誘電体キャッピング層１２２およびＳＯＴ層１２４を取り囲む。金属層１２０は、銅（Ｃｕ）、Ｗ、Ｔａ、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、またはこれらの組み合わせから形成されうる。金属層１２０は、ＳＯＴ層１２４に電気的に結合し、ＳＯＴ層１２４を通して電流を伝えるように作用するため、金属層１２０は、１つまたは複数の金属線とも称される。一例では、金属層１２０は、デバイス動作中の電流損失を防止するＳＯＴ層１２４の最上面１３４に接触していない。様々な例では、ＳＯＴ層１２４の上面図の断面形状を含む因子に応じて、金属層１２０は、ＳＯＴ層１２４の側壁１２６に沿った２つ以上の領域に接触することができる。一例では、金属層１２０は、ＳＯＴ層１２４の側壁１２６のすべてに接触するわけではない。
【0015】
［００２０］ 図２Ａ～図２Ｄは、本開示の例により製造されたＳＯＴ－ＭＲＡＭデバイスの例の上面図を示す。図２Ａ～図２Ｃに示した上面図は、正方形に似た多角形として示されているが、他の例では、ＳＯＴ層１２４を含む上面図の断面形状は、円形（図２Ｄに示されるように）、楕円形、三角形、または金属層１２０との様々な態様で整合可能な他の形状または形状の組み合わせになりうることが想定されている。図２Ａ～図２Ｄの各々は、図１に示すようにＳＯＴ層１２４の上部に形成される誘電体キャッピング層１２２なしで図示されている。むしろ、図２Ａ～図２Ｄは、金属層１２０および誘電体充填層１０８に対するＳＯＴ層１２４の位置を示すために使用される。従来、ＳＯＴ層１２４が金属層１２０と整合されていない場合には、電流損失が起こりうる。しかしながら、本明細書で説明されるＳＯＴ－ＭＲＡＭデバイスの例では、不整合は、少なくとも金属層１２０がＳＯＴ層１２４の側壁１２６の２つ以上の部分にどのように電気的に結合されるため、同様の効果を有さない。
【0016】
［００２１］ 図２Ａは、本開示の例に従って製造された、金属層１２０と共有される中心軸２０２に沿って整列されたＳＯＴ層１２４を有する、例示的なＳＯＴ－ＭＲＡＭデバイスを示す。例に応じて、金属層１２０は、ＳＯＴ層１２４の２つの平行な側壁部分１２６Ａおよび１２６Ｂ、または１２６Ｃおよび１２６Ｄと直接接触することができる。図２Ａにおいて、第３の側壁部分１２６Ｃおよび第４の側壁部分１２６Ｄは、金属層１２０の側面（１２０Ａ、１２０Ｂ）と整合される。ＳＯＴ層１２４および金属層１２０の側壁が整合していない従来のデバイスとは対照的に、図２Ａの金属層１２０は、ＳＯＴ層１２４の２つの側壁（１２６Ｃ、１２６Ｄ）と整合されている。ＳＯＴ層１２４の側壁１２６は図１に示されており、第１の側壁部分１２６Ａ、第２の側壁部分１２６Ｂ、第３の側壁部分１２６Ｃ、および第４の側壁部分１２６Ｄとして、図２Ａにさらに示されている。第１の側壁部分１２６Ａは、第２の側壁部分１２６Ｂの反対側にあり、かつ平行である。第３の側壁部分１２６Ｃは、第４の側壁部分１２６Ｄの反対側にあり、かつ平行である。
【0017】
［００２２］ 図２Ｂは、図２Ａと同様の構造を示すが、図２Ａとは対照的に、図２ＢのＳＯＴ層１２４は、中心軸２０２からオフセットされ、第４の側壁部分１２６Ｄなどの少なくとも１つの側壁部分は、誘電体充填層１０８と直接接触することができる。図２Ｃは、図２Ａおよび図２Ｂと同様の構造を示すが、図２Ａおよび図２Ｂとは対照的に、ＳＯＴ層１２４は、ＳＯＴ層１２４の一部が第４の側壁部分１２６Ｄに沿って金属層１２０の上に張り出すように、中心軸２０２からさらにオフセット（不整合）されている。図２Ｄは、図２Ａと同様の構造を示すが、側壁１２６によって画定される円形の断面形状を有する。この例では、金属層１２０は、側壁１２６の全体と接触するか、または側壁１２６の全体ではなく、例えば、側壁１２６の円周の１０％～９０％と接触することができる。
【0018】
［００２３］ 図２Ａ～図２Ｄのいずれの例においても、ＳＯＴ－ＭＲＡＭデバイスは、ＳＯＴ層１２４に電気的に結合される金属層１２０によって形成される金属線を介して、ＳＯＴ層１２４を通って電流を送る。後述するように、金属層１２０は、電流損失を減少させ、ＳＯＴ－ＭＲＡＭデバイスのスイッチング効率を増大させるＳＯＴ層１２４の最上部には配置されない。
【0019】
［００２４］ いくつかの例では、以下の図３および図４Ａ～図４Ｆに示され、説明されるように、第３の側壁部分１２６Ｃおよび第４の側壁部分１２６Ｄは、誘電体充填層１０８と接触する。他の例では、以下の図５および図６Ａ～図６Ｈに示され、説明されるように、第３の側壁部分１２６Ｃおよび第４の側壁部分１２６Ｄは、誘電体充填層１０８と接触しない。他の例では、図５および図６Ａ～図６Ｈに示され、説明されるように、金属層１２０は、ＳＯＴ層１２４の側壁部分１２６Ａ、１２６Ｂ、１２６Ｃ、１２６Ｄのすべてと直接接触することができる。
【0020】
［００２５］ 本明細書で説明されるボトムピン型ＳＯＴ－ＭＲＡＭデバイスは、様々な方法で製造することができる。これらの方法から得られる例示的な方法および構造を以下で説明する。以下の方法の様々な要素を組み合わせて利用し、本明細書で説明されるＳＯＴ－ＭＲＡＭ構造を形成することができる。例に応じて、ＳＯＴ層１２４に電気的に結合する金属線を形成するために使用される金属層１２０は、ＳＯＴ層１２４の２つ以上の側壁部分に接触するように構成することができる。図３～図６Ｈは、ボトムピン型ＳＯＴ－ＭＲＡＭ構造、ならびにそれから生じる構造を製造するために使用される様々な製造工程およびサブ工程を説明している。本明細書で説明される方法の要素を組み合わせて、高品質なＭＴＪスタック／ＳＯＴ層界面および商業的に実現可能な磁気および電気特性を有するＳＯＴ－ＭＲＡＭデバイスが形成可能であると考えられる。
【0021】
［００２６］ 図３は、本開示の例によるＳＯＴ－ＭＲＡＭのための製造方法３００のフロー図である。図４Ａ～図４Ｆは、製造方法３００の工程から生じる構造を示す。図３および図４Ａ～図４Ｆは、以下で合わせて説明されるが、図１のＳＯＴ－ＭＲＡＭデバイスを形成することを目的としている。したがって、図１で参照される層は、図３および図４に関して以下で説明される。製造方法３００では、工程３０２および３０４において、図４Ａの構造は、ターゲットスタックの形成およびターゲットスタックのパターニングを含む複数のサブ工程で形成される。
【0022】
［００２７］ 工程３０２では、金属接点１０２の上に形成されたＭＴＪスタック１１０と、ＭＴＪスタック１１０の上に形成されたＳＯＴ層１２４と、ＳＯＴ層の上に形成された誘電体キャッピング層１２２とを含むターゲットスタックが形成される。ＭＴＪスタック１１０は、一連の物理的気相堆積（ＰＶＤ）スパッタリングサブ工程の工程３０２において、層形成の間で真空を破ることなく形成することができる。したがって、ピン止め層１１２、基準層１１４、トンネルバリア層１１６、および自由層１１８の各々は、真空圧力下に保持された処理チャンバ内に形成される。１つまたは複数のスパッタリングターゲットをＰＶＤスパッタリング工程で使用して、ピン止め層１１２（例えば、Ｃｏおよび／またはＰｔから）を形成し、ＣｏＦｅ、ＣｏＦｅＢ、ルテニウム（Ｒｕ）、またはこれらの組合せから基準層１１４を形成することができる。さらに、工程３０２のサブ工程において、トンネルバリア層１１６は、酸化マグネシウム（ＭｇＯ）からのＰＶＤスパッタリング、またはマグネシウム（Ｍｇ）からのＰＶＤスパッタリングおよびその後の酸化を介して形成され、自由層１１８は、ＣｏＦｅＢ層を形成するために１つまたは複数のターゲットをスパッタリングすることによって形成される。
【0023】
［００２８］ さらに、工程３０２のサブ工程では、ＳＯＴ層１２４は、ＰＶＤスパッタリングを介してＭＴＪスタック１１０の上に堆積される。上述のように、ＳＯＴ層１２４は、タングステン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、またはこれらの組み合わせまたは合金から、３ｍｍ～１０ｍｍの厚さに形成される。ＭＴＪスタック１１０の最外層（自由層１１８）の形成とＳＯＴ層１２４の形成との間では、ＭＴＪスタック１１０の形成に使用される１つまたは複数の処理チャンバ内に真空圧が維持される。ＭＴＪスタック１１０の層の製造とＳＯＴ層１２４の製造との間に真空を維持することは、ＭＴＪスタックの層の間、および自由層１１８とＳＯＴ層１２４との間の高品質界面の形成を促進する。自由層１１８とＳＯＴ層１２４との間の真空下で形成される高品質界面は、ＳＯＴ－ＭＲＡＭデバイス性能の改良をもたらす。
【0024】
［００２９］ さらに、工程３０２では、ＰＶＤ、ＣＶＤ、または他の方法または方法の組合せを利用して、誘電体キャッピング層１２２をインシトゥ（その場）で、または実験施設内で（真空を破って、または真空を破ることなく）形成することができる。一例では、誘電体キャッピング層１２２は、真空を破ることなく、ＳＯＴ層１２４の上に形成される。別の例では、誘電体キャッピング層１２２は、ＳＯＴ層１２４の形成後に真空が破れる実験施設内でＳＯＴ層１２４の上に形成され、誘電体キャッピング層１２２の形成のために真空は再度確立されることもあれば、確立されないこともある。工程３０２のさらなるサブ工程は、工程３０４でのパターニングに使用されうる、誘電体キャッピング層１２２（ここでは図示せず）の上の１つまたは複数の任意選択のハードマスク層の堆積を含んでもよい。工程３０２のサブ工程で形成されるターゲットスタックは、工程３０４でパターニング（エッチング）されて、複数の構造を形成する。そのうちの１つを図４Ａに示す。ターゲットスタックから形成される各構造は、ＭＴＪスタック１１０、ＳＯＴ層１２４、および誘電体キャッピング層１２２を含む。各構造は、金属接点１０２と接触している。図２Ａ～図２Ｃで示したように、工程３０２中にターゲットスタックから形成された各構造は、長方形または正方形、円、楕円、三角形、またはこれらの組合せを含む多角形の上断面を有しうる。
【0025】
［００３０］ 工程３０６では、カプセル化層１０６が、図４Ａのパターニングされた構造の周囲に形成され、ＭＴＪスタック１１０、ＳＯＴ層１２４、および誘電体キャッピング層１２２をカプセル化して、図４Ｂに示した構造を形成する。カプセル化層１０６は、ＣＶＤ、原子層堆積（ＡＬＤ）、またはＰＶＤを利用して、工程３０６で形成することができる。カプセル化層１０６は、例えば、ＭＴＪスタックが酸化するのを防止することによって、製造中にＭＴＪスタック１１０を保護する。カプセル化層１０６は、ＳｉＮ、ＳｉＣＮ、ＳｉＯＮ、Ａｌ２Ｏ３、または他の材料または材料の組合せから、様々な厚さ、例えば５ｎｍ～３０ｎｍの厚さで形成することができる。
【0026】
［００３１］ 工程３０８では、誘電体充填層１０８がカプセル化層１０６の上に堆積され、平坦化される。誘電体充填層１０８は、工程３０８で、ＣＶＤを使用して堆積されうる。工程３０８での平坦化の間、図３Ｃに示されるように、誘電体充填層１０８の一部は、化学機械研磨（ＣＭＰ）を使用して除去され、カプセル化層１０６の最上部４０２と実質的に同一平面上にある誘電体充填層１０８の最上部４０４を形成することができる。
【0027】
［００３２］ 工程３１０では、ＳＯＴ層１２４を通って電流を送るように、ＳＯＴ層１２４に電気的に結合した金属線を形成するため、ＳＯＴ金属線リソグラフィが行われる。工程３１０は、サブ工程３１２～３１６を含む。サブ工程３１２では、フォトレジストが図４Ｃの構造の最上部に配置され、続いてパターニングされる。工程３１４では、サブ工程３１２で形成およびパターニングされたフォトレジストを使用して、凹部がエッチングされる。工程３１４でのエッチングは、誘電体充填層１０８およびカプセル化層１０６を除去するが、誘電体キャッピング層１２２をそれほどエッチングしない選択的エッチング工程である。工程３１４でのエッチング中に、誘電体充填層１０８の一部およびカプセル化層１０６の一部が除去されて、トレンチ４１０が形成される。トレンチ４１０の形成は、ＳＯＴ層１２４の４つの側壁１２６のすべてまたは一部を露出させる。図４Ｄは、工程３１４から得られる構造を示す。図４Ｆは、誘電体充填層１０８を貫通して形成されたトレンチ４１０を図示する、４Ｄの構造の斜視図を示す。特に、図４Ｄは、誘電体充填層１０８の一部およびカプセル化層１０６の一部が除去された構造を示す。トレンチ４１０の形成は、誘電体キャッピング層１２２の最上部と、ＳＯＴ層１２４の側壁１２６の２つ以上の部分とを露出させる。上述のように、カプセル化層１０６は、ＳＯＴ層１２４の側壁１２６から完全に除去されなくてもよい。ＳＯＴ層１２４の側壁１２６の上に残るカプセル化層１０６の部分は、工程３１４でのエッチング中に、下層の自由層１１８を保護する。一例では、ＳＯＴ層１２４の側壁１２６の約１０％～約９０％の高さを工程３１４で露出させることができる。
【0028】
［００３３］ 工程３１６では、金属層１２０は、工程３１４で形成されるトレンチ４１０内に堆積され、ＳＯＴ層１２４の側壁１２６に電気的に結合される金属線を形成する。金属層１２０は、工程３１４で、ＣＶＤまたはＰＶＤを介して堆積されうる。さらに、工程３１８では、図４Ｅに示されるように、金属層１２０は、誘電性キャッピング層１２２の最上面４０６が金属層１２０の最上面４０８と同一平面上にあるように、ＣＭＰを介して一部分を除去するように平坦化されうる。工程３２０では、アニーリング工程を含むさらなる工程がＳＯＴ－ＭＲＡＭデバイス上で実行されうる。図４Ｆに示した構造は、商業的に実現可能な電気的および磁気的特性を維持しつつ、４００℃程度の温度でさらなる処理に耐えるように製造される。
【0029】
［００３４］ 本明細書で説明されるＳＯＴ－ＭＲＡＭデバイスは、図３および図４Ａ～図４Ｆに示すように形成されてよく、トレンチが形成され、金属材料で充填されて、ＳＯＴ層に電気的に結合する金属線を形成することができる。他の例では、図５および図６Ａ～図６Ｈに示され、後述されるように、トレンチの代わりに誘電体充填層内に凹部を形成することができ、ＳＯＴ層のより広い表面積を露出させて、金属層から形成される金属線に結合させる。
【0030】
［００３５］ 図５は、本開示の例による、ＳＯＴ－ＭＲＡＭデバイスのための製造方法５００のフロー図である。図６Ａ～図６Ｇは、製造方法５００の工程から生じる構造を示す。製造方法５００では、工程３０２、３０４、および３０６は、真空下でＭＴＪスタック１１０およびＳＯＴ層１２４を形成するため、製造方法３００に関して上述のように実行される。また、上述のように、誘電体キャッピング層１２２は、ＳＯＴ層１２４の上に形成され、ＭＴＪスタック１１０は、複数の構造を形成するようにパターニングされる。一例の構造を図６Ａに示す。図６Ａの構造は、工程３０６でカプセル化層１０６によってカプセル化される。得られた構造を図６Ｂに示す。工程３０８では、誘電体充填層１０８がカプセル化層１０６の上に形成される。誘電体充填層１０８は、酸化物、窒化物、または酸化物と窒化物の交互層を含むことができる。さらに、工程３０８では、誘電体充填層１０８は、ＣＭＰを介して平坦化される。工程３０８で平坦化した後、カプセル化層１０６の最上部４０２は、図６Ｃに示したように、誘電体充填層１０８の最上部４０４と同一平面上にある。
【0031】
［００３６］ 工程５０２では、図６Ｄに断面図で、図６Ｅに斜視図で示した誘電体充填層１０８に凹部６１０が形成される。図６Ｄおよび図６Ｅに示したように、誘電体充填層１０８内の凹部６１０は、ＳＯＴ層１２４および誘電体キャッピング層１２２の全体（４つの側面のすべて）の周囲に形成される。凹部６１０は、リソグラフィなしのエッチングを利用して、工程５０２で形成されうる。工程５０２での凹部の形成は、誘電体充填層１０８の一部およびカプセル化層１０６の一部を除去する。凹部６１０は、ＳＯＴ層１２４の側壁１２６のすべての４つの側面（側壁部分）の少なくとも一部を露出するように形成される。対照的に、いくつかの例では、製造方法３００の工程３０８で形成されるトレンチ４１０は、ＳＯＴ層１２４の２つの平行な側壁が露出され、残りの２つの側壁は露出されず、したがって、誘電体充填層１０８と接触したままであるように形成される。他の実施例では、工程３０８において形成されるトレンチ４１０は、３つ以上の側壁部分を露出させることができる。
【0032】
［００３７］ 工程５０４では、金属層１２０は、ＣＶＤまたはＰＶＤを利用して堆積され、続いて、リソグラフィによってパターニングされる。金属層１２０は、工程５０２で露出されたＳＯＴ層１２４の側壁１２６の１つまたは複数の部分に接触し、電気的に結合するように形成される。工程５０４から生じる構造は、金属層１２０が、誘電体キャッピング層１２２の最上面６０８とさらに接触しうることを示す図６Ｆに示されている。図６Ｆは、２つの部分を含む金属層１２０を示す。金属層１２０の第１の部分１２０Ａは、誘電体充填層１０８の上に形成される。金属層１２０の第２の部分１２０Ｂは、誘電体キャッピング層１２２の上に形成され、第１の部分１２０Ａを越えて距離１２０Ｃにわたって延在する。工程５０６では、工程５０４での金属リソグラフィから生じるパターニングされた表面（本明細書の断面図には示されない）は、図６Ｇに示されるように、誘電体材料６０２で充填される。誘電体材料６０２は、ＣＶＤを利用して、工程５０６で堆積されうる。別の例では、ＰＶＤを利用して、工程５０６で誘電体材料６０２を堆積させることができる。誘電体材料６０２は、１つまたは複数の酸化物、窒化物、または他の誘電体材料または誘電体材料の層を含むことができる。一例では、誘電体材料６０２は、交互に並んだ複数の酸化物層と窒化物層とを含む。
【0033】
［００３８］ 工程５０８では、ＣＭＰは、構造の表面を平坦化するために、誘電体材料６０２の少なくとも一部を除去するために使用される。図６Ｈに示したように、工程５０８での平坦化は、誘電体キャッピング層１２２の最上面６０８と誘電体材料６０２の最上面６０４とを同一平面にする。工程５０８での平坦化は、さらに、誘電体キャッピング層１２２の最上面６０８と金属層１２０の最上面６０６とを同一平面にする。工程５０８においてＣＭＰ後に残る誘電体材料６０２の一部６０２Ａが図６Ｈに示されているが、他の例では、工程５０８は、金属層１２０を露出するため、実質的にすべての誘電体材料６０２を除去することが想定されている。工程５１０では、アニーリング工程を含むさらなる工程をＳＯＴ－ＭＲＡＭデバイス上で実行することができる。図４６Ｈに示した構造は、商業的に実現可能な電気的および磁気的特性を維持しつつ、４５０℃までの温度でさらなる処理に耐えるように製造されたものである。工程５１０では、工程３０２～３０８および５０２～５０８で形成されたＳＯＴ－ＭＲＡＭデバイスが、熱処理を含むさらなる処理を受けることができる。
【0034】
［００３９］ 本明細書で説明されるボトムピン型ＳＯＴ－ＭＲＡＭデバイスは、ＭＴＪスタックとＳＯＴ層を真空下で形成して、ＭＴＪスタックの自由層とＳＯＴ層との間に高品質の界面を作るために製造される。さらに、本開示の例により製造されたＳＯＴ－ＭＲＡＭデバイスは、ＳＯＴ層の最上部に接触することなく、金属線をＳＯＴ層の１つまたは複数の側面に結合するように形成される。カプセル化層は、ＳＯＴ層をエッチング停止として使用するトップピン型構造とは対照的に、ＭＴＪスタックの自由層を保護するための保護層として使用される。カプセル化層は、ＭＴＪスタックの自由層およびＳＯＴ層の一部を保護して自由層のエッチングを防止するようにさらに構成される。加えて、ボトムピン型ＳＯＴ‐ＭＲＡＭデバイスは、電流フロー損失を減少させ、スイッチング効率を改良するために、ＭＴＪスタックとＳＯＴ層に対して改良されたオーバレイマージンを有するように構成することができる。
【0035】
［００４０］ 上記は、本開示の例を対象としているが、本開示の他の例およびさらなる例は、本開示の基本的な範囲から逸脱することなく考案されてもよく、本開示の範囲は、以下の特許請求の範囲によって決定される。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】