(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-04-21
(45)【発行日】2023-05-01
(54)【発明の名称】可変キャパシタ
(51)【国際特許分類】
H01L 21/822 20060101AFI20230424BHJP
H01L 27/04 20060101ALI20230424BHJP
H01L 21/28 20060101ALI20230424BHJP
H01L 29/423 20060101ALI20230424BHJP
H01L 29/49 20060101ALI20230424BHJP
【ＦＩ】
H01L27/04 C
H01L21/28 301A
H01L29/58 G
【請求項の数】
10
(21)【出願番号】P 2021546337
(86)(22)【出願日】2020-04-22
(65)【公表番号】
(43)【公表日】2022-07-20
(86)【国際出願番号】 CN2020086118
(87)【国際公開番号】W WO2021212362
(87)【国際公開日】2021-10-28
【審査請求日】2021-08-06
(73)【特許権者】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】チャオ・スン
(72)【発明者】
【氏名】ウ・チアン
(72)【発明者】
【氏名】ニン・ジアン
(72)【発明者】
【氏名】カン・ジョン
(72)【発明者】
【氏名】レイ・シュエ
【審査官】市川 武宜
(56)【参考文献】
【文献】特開２００８－０９１４５１（ＪＰ，Ａ）
【文献】特開２０１７－１６８８２３（ＪＰ，Ａ）
【文献】国際公開第２００９／０８４３７６（ＷＯ，Ａ１）
【文献】特開２００８－２４４０８２（ＪＰ，Ａ）
【文献】特開２００９－１１１４１４（ＪＰ，Ａ）
【文献】特開２００７－０１９３９６（ＪＰ，Ａ）
【文献】特開２００７－１０３４０８（ＪＰ，Ａ）
【文献】特開２０１９－０９７０１４（ＪＰ，Ａ）
【文献】特開２００４－１５２８２５（ＪＰ，Ａ）
【文献】特開２０１６－１４６３８２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／２８
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２９／４２３
Ｈ０１Ｌ ２９／４９
Ｈ０１Ｌ ２７／０４
(57)【特許請求の範囲】
【請求項1】
半導体基板と、前記半導体基板に配置されたウェル領域と、
前記半導体基板に配置されたゲート電極であって、前記ゲート電極の導電型が前記ウェル領域の導電型と相補的である、ゲート電極と、
前記ウェル領域に配置され、前記ゲート電極の２つの反対の側にそれぞれ配置された２つのソース／ドレン領域と
を備え、
前記ウェル領域はｎ型ウェル領域であり、前記ゲート電極はｐ型ゲート電極であり、
前記２つのソース／ドレン領域の各々はｎ型ドープ領域を備え、
前記ゲート電極は前記半導体基板の厚さ方向において前記ソース／ドレン領域の一部と重なり、
前記ゲート電極の仕事関数が５ｅＶ以上である、可変キャパシタ。
【請求項2】
前記ゲート電極はｐ型ドープポリシリコンを含む、請求項１に記載の可変キャパシタ。
【請求項3】
前記ゲート電極の仕事関数が前記半導体基板の伝導帯より大きい、請求項１に記載の可変キャパシタ。
【請求項4】
前記２つのソース／ドレン領域は互いと電気的に接続される、請求項１に記載の可変キャパシタ。
【請求項5】
半導体基板と、前記半導体基板に配置されたウェル領域と、
前記半導体基板に配置されたゲート電極であって、前記ゲート電極の導電型が前記ウェル領域の導電型と相補的である、ゲート電極と、
前記ウェル領域に配置され、前記ゲート電極の２つの反対の側にそれぞれ配置された２つのソース／ドレン領域と
を備え、
前記ウェル領域はｐ型ウェル領域であり、前記ゲート電極はｎ型ゲート電極であり、
前記２つのソース／ドレン領域の各々はｐ型ドープ領域を備え、
前記ゲート電極は前記半導体基板の厚さ方向において前記ソース／ドレン領域の一部と重なり、
前記ゲート電極の仕事関数が４．１ｅＶ以下である、可変キャパシタ。
【請求項6】
前記ゲート電極はｎ型ドープポリシリコンを含む、請求項５に記載の可変キャパシタ。
【請求項7】
前記ゲート電極の仕事関数が前記半導体基板の価電子帯より小さい、請求項５に記載の可変キャパシタ。
【請求項8】
前記２つのソース／ドレン領域は互いと電気的に接続される、請求項５に記載の可変キャパシタ。
【請求項9】
前記半導体基板はシリコン半導体基板を含む、請求項５に記載の可変キャパシタ。
【請求項10】
半導体基板と、前記半導体基板に配置されたｐ型ウェル領域と、
前記半導体基板に配置されたゲート電極であって、前記ゲート電極の仕事関数が前記半導体基板の価電子帯より小さい、ゲート電極と、
前記ｐ型ウェル領域に配置され、前記ゲート電極の２つの反対の側にそれぞれ配置された２つのソース／ドレン領域と
を備え、
前記２つのソース／ドレン領域の各々はｐ型ドープ領域を備え、
前記ゲート電極は前記半導体基板の厚さ方向において前記ソース／ドレン領域の一部と重なり、
前記ゲート電極は金属ゲート電極を備え、
前記ゲート電極の仕事関数が４．１ｅＶ以下である、可変キャパシタ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、可変キャパシタに関し、より詳細には、ゲート電極を備える可変キャパシタに関する。
【背景技術】
【0002】
半導体集積回路において使用される多くの種類のキャパシタ構造がある。例えば、半導体集積回路で使用される一般的なキャパシタには、金属酸化膜半導体（ＭＯＳ）キャパシタ、金属－絶縁体－金属（ＭＩＭ）キャパシタ、および可変キャパシタがある。半導体集積回路の技術の発展が引き続き進んでおり、新たな世代の製品における回路設計がこれまでの世代のものより小さく複雑になるにつれて、特に、キャパシタの製造プロセスが、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの半導体集積回路における主要構成要素の製造プロセスと一体にされる場合、キャパシタの電気性能は影響を受ける。
【発明の概要】
【課題を解決するための手段】
【0003】
可変キャパシタが本開示において提供される。可変キャパシタにおけるゲート電極の導電型は、可変キャパシタの電気性能を向上させるために、可変キャパシタにおけるウェル領域の導電型と相補的である。
【0004】
本開示の実施形態によれば、可変キャパシタが提供される。可変キャパシタは、半導体基板と、ウェル領域と、ゲート電極とを備える。ウェル領域は半導体基板に配置される。ゲート電極は半導体基板に配置され、ゲート電極は半導体基板の厚さ方向においてウェル領域の一部と重なる。ゲート電極の導電型がウェル領域の導電型と相補的である。
【0005】
一部の実施形態では、ウェル領域はｎ型ウェル領域であり、ゲート電極はｐ型ゲート電極である。
【0006】
一部の実施形態では、ゲート電極はｐ型ドープポリシリコンを含む。
【0007】
一部の実施形態では、ゲート電極の仕事関数が半導体基板の伝導帯より大きい。
【0008】
一部の実施形態では、ゲート電極の仕事関数が５ｅＶ以上である。
【0009】
一部の実施形態では、可変キャパシタは、ウェル領域に配置され、ゲート電極の２つの反対の側にそれぞれ配置される２つのソース／ドレン領域をさらに備える。２つのソース／ドレン領域の各々はｎ型ドープ領域を備える。
【0010】
一部の実施形態では、２つのソース／ドレン領域は互いと電気的に接続される。
【0011】
一部の実施形態では、ウェル領域はｐ型ウェル領域であり、ゲート電極はｎ型ゲート電極である。
【0012】
一部の実施形態では、ゲート電極はｎ型ドープポリシリコンを含む。
【0013】
一部の実施形態では、ゲート電極の仕事関数が半導体基板の価電子帯より小さい。
【0014】
一部の実施形態では、ゲート電極の仕事関数が４．１ｅＶ以下である。
【0015】
一部の実施形態では、可変キャパシタは、ウェル領域に配置され、ゲート電極の２つの反対の側にそれぞれ配置される２つのソース／ドレン領域をさらに備える。２つのソース／ドレン領域の各々はｐ型ドープ領域を備える。
【0016】
一部の実施形態では、２つのソース／ドレン領域は互いと電気的に接続される。
【0017】
一部の実施形態では、半導体基板はシリコン半導体基板を含む。
【0018】
本開示の別の実施形態によれば、可変キャパシタが提供される。可変キャパシタは、半導体基板と、ｎ型ウェル領域と、ゲート電極とを備える。ｎ型ウェル領域は半導体基板に配置される。ゲート電極は半導体基板に配置され、ゲート電極は半導体基板の厚さ方向においてｎ型ウェル領域の一部と重なる。ゲート電極の仕事関数が半導体基板の伝導帯より大きい。
【0019】
一部の実施形態では、ゲート電極は金属ゲート電極を備え、ゲート電極の仕事関数が５ｅＶ以上である。
【0020】
一部の実施形態では、可変キャパシタは、ｎ型ウェル領域に配置され、ゲート電極の２つの反対の側にそれぞれ配置される２つのソース／ドレン領域をさらに備える。２つのソース／ドレン領域の各々はｎ型ドープ領域を備える。
【0021】
本開示の別の実施形態によれば、可変キャパシタが提供される。可変キャパシタは、半導体基板と、ｐ型ウェル領域と、ゲート電極とを備える。ｐ型ウェル領域は半導体基板に配置される。ゲート電極は半導体基板に配置され、ゲート電極は半導体基板の厚さ方向においてｐ型ウェル領域の一部と重なる。ゲート電極の仕事関数が半導体基板の価電子帯より小さい。
【0022】
一部の実施形態では、ゲート電極は金属ゲート電極を備え、ゲート電極の仕事関数が４．１ｅＶ以下である。
【0023】
一部の実施形態では、可変キャパシタは、ｐ型ウェル領域に配置され、ゲート電極の２つの反対の側にそれぞれ配置される２つのソース／ドレン領域をさらに備える。２つのソース／ドレン領域の各々はｐ型ドープ領域を備える。
【0024】
本開示の他の態様は、本開示の記載、請求項、および図面に鑑みて当業者によって理解され得る。
【0025】
本発明のこれらおよび他の目的は、様々な図および図面で示されている好ましい実施形態の以下の詳細な記載を読んだ後、当業者には疑いなく明らかとなる。
【0026】
本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を作らせて使用させることができるように、さらに供する。
【図面の簡単な説明】
【0027】
【図1】本開示の実施形態による可変キャパシタを示す概略図である。
【図3】本開示の実施形態による可変キャパシタの電気接続を示す概略図である。
【図4】本開示の別の実施形態による可変キャパシタを示す概略図である。
【発明を実施するための形態】
【0028】
特定の構成および配置が検討されているが、これは例示の目的だけのために行われていることは理解されるべきである。当業者は、他の構成および配置が本開示の精神および範囲から逸脱することなく使用できることを認識されよう。本開示が様々な他の用途においても採用できることが、当業者には明らかとなる。
【0029】
本明細書において、「一実施形態」、「実施形態」、「一部の実施形態」などへの言及は、記載されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを意味していることは、留意されるものである。さらに、このような文言は、必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されているかどうかに拘わらず、このような特徴、構造、または特性を他の実施形態との関連でもたらすことは、当業者の知識の範囲内である。
【0030】
概して、専門用語は、少なくとも部分的には文脈における使用から理解され得る。例えば、本明細書で使用される場合の「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用され得る、または、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つ」または「その」などの用語は、少なくとも一部で文脈に依存して、単数での使用を伝えるため、または、複数での使用を伝えるためと理解できる。また、「基づいて」という用語は、必ずしも因子の排他的なセットを伝えるようには意図されていないと理解でき、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容できる。
【0031】
第１、第２などの用語が、様々な要素、構成要素、領域、層、および／または区域を説明するために本明細書において使用され得るが、これらの要素、構成要素、領域、層、および／または区域がこれらの用語によって限定されるべきではないことは、理解されるものである。これらの用語は、１つの要素、構成要素、領域、層、および／または区域を別のものから区別するために使用されるだけである。したがって、以下において検討される第１の要素、構成要素、領域、層、または区域は、本開示の教示から逸脱することなく、第２の要素、構成要素、領域、層、または区域と称されてもよい。
【0032】
本開示における「～の上に」、「～の上方に」、および「～にわたって」の意味は、「～の上に」が何かの「直接的に上に」を意味するだけでなく、それらの間に中間の特徴または層を伴って何かの「上に」あるという意味も含むように、および、「～の上方に」または「～にわたって」は、何か「の上方に」または「にわたって」の意味を意味するだけでなく、それらの間に中間の特徴または層を伴わずに何か「の上方に」または「にわたって」あるという意味も含むように、最も幅広い形で解釈されるべきであることは容易に理解されるはずである。
【0033】
さらに、「～の下に」、「～の下方に」、「下方」、「～の上方に」、「上方」などの空間的に相対的な用語は、他の要素または特徴に対する１つの要素または特徴の関係を、図に示されているように説明するために、説明の容易性のために本明細書において用いられ得る。空間的に相対的な用語は、図に描写されている向きに加えて、使用中または動作中の装置の異なる向きを網羅するように意図されている。装置は他の方向に向けられてもよく（９０度または他の向きで回転させられてもよい）、本明細書で使用されている空間的に相対的な記載はそれに応じて同様に解釈され得る。
【0034】
「形成」という用語、または「配置」という用語は、以後において、材料の層を物体に適用する行動を記載するために使用される。このような用語は、限定されることはないが、熱成長、スパッタリング、蒸着、化学蒸着、エピタキシャル成長、電気メッキなど、任意の可能な層形成技術を記載するように意図されている。
【0035】
図１および図２を参照されたい。図１は、本開示の実施形態による可変キャパシタ１００を示す概略図であり、図２は、図１における線Ａ－Ａ’に沿って切り取られた断面図である。図１および図２に示されているように、可変キャパシタ１００がこの実施形態において提供される。可変キャパシタ１００は、半導体基板１０と、ウェル領域１４と、ゲート電極Ｇとを備えている。ウェル領域１４は半導体基板１０に配置されている。ゲート電極Ｇは半導体基板１０に配置されており、ゲート電極Ｇは半導体基板１０の厚さ方向（図１および図２に示された第１の方向Ｄ１など）においてウェル領域１４の一部と重なる。ゲート電極Ｇの導電型は、可変キャパシタ１００の漏れ電流を減らすなど、可変キャパシタ１００の電気性能を向上させるために、ウェル領域１４の導電型と相補的であるが、これに限定されることはない。
【0036】
明確には、一部の実施形態では、半導体基板１０は、シリコン半導体基板、シリコンゲルマニウム半導体基板、シリコンオンインシュレータ（ＳＯＩ）基板、または、他の材料から作られた、および／もしくは、他の適切な構造を備える半導体基板を備え得る。ウェル領域１４は、適切なドーパントを半導体基板１０へと埋め込むことで形成されるｎ型ウェル領域またはｐ型ウェル領域であり得る。例えば、ｎ型ウェル領域を形成するために使用されるドーパントは、リン（Ｐ）、ヒ素（Ａｓ）、または他の適切なｎ型ドーパントを含むことができ、ｐ型ウェル領域を形成するために使用されるドーパントは、ホウ素（Ｂ）、ガリウム（Ｇａ）、または他の適切なｐ型ドーパントを含むことができる。
【0037】
この実施形態では、ゲート電極Ｇの導電型がウェル領域１４の導電型と相補的である。別の言い方をすれば、ウェル領域１４がｎ型ウェル領域である場合にゲート電極Ｇはｐ型ゲート電極であり、ウェル領域１４がｐ型ウェル領域である場合にゲート電極Ｇはｎ型ゲート電極である。一部の実施形態では、ゲート電極Ｇは第１のゲート材料層１８を含んでもよく、第１のゲート材料層１８は、ドーピングされた半導体材料、または他の適切な導電性の材料を含み得る。上記のドーピングされた半導体材料は、適切なドーパントを半導体材料に埋め込むことで形成できる。例えば、ｎ型ゲート電極を形成するために使用されるドーパントは、リン、ヒ素、または他の適切なｎ型ドーパントを含むことができ、ｐ型ゲート電極を形成するために使用されるドーパントは、ホウ素、ガリウム、または他の適切なｐ型ドーパントを含むことができる。別の言い方をすれば、ゲート電極Ｇにおけるドーパントは、ウェル領域１４におけるドーパントと異なってもよい。
【0038】
一部の実施形態では、第１のゲート材料層１８は、ドーピングされたポリシリコン層、または他の適切なドーピングされた半導体層を備え得る。例えば、ウェル領域１４がｎ型ウェル領域である場合にゲート電極Ｇはｐ型ドープポリシリコンを含むことができ、ウェル領域１４がｐ型ウェル領域である場合にゲート電極Ｇはｎ型ドープポリシリコンを含むことができるが、これに限定されることはない。
【0039】
一部の実施形態では、可変キャパシタ１００はゲート誘電層１６および２つのソース／ドレン領域２２をさらに備え得る。ゲート誘電層１６は、第１の方向Ｄ１においてゲート電極Ｇと半導体基板１０との間に配置され得る。ゲート誘電層１６は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）材料、または他の適切な誘電材料を備え得る。上記の高ｋ材料は、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムシリコン（ＨｆＳｉＯ４）、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、酸化ジルコニウム（ＺｒＯ２）、または他の適切な高ｋ材料を含み得る。
【0040】
２つのソース／ドレン領域２２は、ウェル領域１４に配置され、ゲート電極Ｇの２つの反対の側にそれぞれ配置され得る。一部の実施形態では、ゲート電極Ｇは第２の方向Ｄ２において細長くでき、２つのソース／ドレン領域２２は第３の方向Ｄ３においてゲート電極Ｇの２つの反対の側にそれぞれ配置でき、第３の方向Ｄ３は第２の方向Ｄ２と実質的に直交とできるが、これに限定されることはない。２つのソース／ドレン領域２２の各々は、適切なドーパントを半導体基板１０およびウェル領域１４に埋め込むことで形成されるドープ領域を含み得る。２つのソース／ドレン領域２２の各々は、ウェル領域１４がｎ型ウェル領域である場合にｎ型ドープ領域を含むことができ、２つのソース／ドレン領域２２の各々は、ウェル領域１４がｐ型ウェル領域である場合にｐ型ドープ領域を含むことができるが、これに限定されることはない。
【0041】
一部の実施形態では、ｎ型ドープ領域を形成するために使用されるドーパントは、リン、ヒ素、または他の適切なｎ型ドーパントを含むことができ、ｐ型ドープ領域を形成するために使用されるドーパントは、ホウ素、ガリウム、または他の適切なｐ型ドーパントを含むことができる。２つのソース／ドレン領域２２におけるドーパントは、ウェル領域１４におけるドーパントと同一であっても異なってもよい。一部の実施形態では、２つのソース／ドレン領域２２の導電型はウェル領域１４の導電型と同一とでき、ソース／ドレン領域２２におけるドーパント濃度はウェル領域１４におけるドーパント濃度より大きくできるが、これに限定されることはない。そのため、ソース／ドレン領域２２は、ウェル領域１４がｎ型ウェル領域である場合にｎ＋型ドープ領域と解釈され、ソース／ドレン領域２２は、ウェル領域１４がｐ型ウェル領域である場合にｐ＋ドープ領域と解釈され得るが、これに限定されることはない。
【0042】
一部の実施形態では、絶縁構造１２が半導体基板１０の周りに配置され、ウェル領域１４の一部を包囲でき、絶縁構造１２によって包囲されたウェル領域１４は、可変キャパシタ１００の能動領域と解釈され得るが、これに限定されることはない。絶縁構造１２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または他の適切な絶縁材料などの絶縁材料の単一の層または複数の層を備え得る。一部の実施形態では、絶縁構造１２は、半導体基板１０に形成されたシャロートレンチアイソレーション（ＳＴＩ）構造として解釈され得るが、これに限定されることはない。
【0043】
一部の実施形態では、可変キャパシタ１００は、ゲート電極Ｇの側壁とゲート誘電層１６の側壁とに形成されるスペーサ構造２０をさらに備えてもよい。スペーサ構造２０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または他の適切な絶縁材料などの絶縁材料の単一の層または複数の層を備え得る。一部の実施形態では、スペーサ構造２０は第１の方向Ｄ１においてソース／ドレン領域２２の一部と重なることができ、ゲート電極Ｇは第１の方向Ｄ１においてソース／ドレン領域２２の一部と重なることができるが、これに限定されることはない。
【0044】
図３を参照されたい。図３は、本開示の実施形態による可変キャパシタの電気接続を示す概略図である。図３に示されているように、一部の実施形態では、ゲート電極Ｇは第１の電圧端子Ｖ１に電気的に接続でき、２つのソース／ドレン領域２２は、第１の電圧端子Ｖ１と異なる第２の電圧端子Ｖ２に電気的に接続できる。一部の実施形態では、２つのソース／ドレン領域２２は互いと電気的に接続できるが、これに限定されることはない。この実施形態の可変キャパシタでは、可変キャパシタの静電容量は変化でき、ゲート電極Ｇに加えられる電圧および／または２つのソース／ドレン領域２２に加えられる電圧を調整することで制御できる。そのため、本開示における可変キャパシタはＭＯＳバラクタと解釈され得るが、これに限定されることはない。
【0045】
本開示では、ゲート電極Ｇの導電型は、可変キャパシタの漏れ電流を減らすなど、可変キャパシタ１００の電気性能を向上させるために、ウェル領域１４の導電型と相補的であるが、これに限定されることはない。例えば、通常のｎ型可変キャパシタでは、ウェル領域はｎ型ウェル領域であり、ソース／ドレン領域はｎ型ドープ領域であり、ゲート電極はｎ型ゲート電極である。通常のｎ型可変キャパシタにおいてｎ型ゲート電極に加えられる電圧が約２ボルトであるとき、ゲート誘電層の２つの反対の側の間の電位差は約１．９ボルトであり得る。しかしながら、本開示の可変キャパシタでは、ゲート誘電層１６の２つの反対の側の間の電位差は、ゲート電極Ｇが通常のｎ型可変キャパシタに使用されるｎ型ゲート電極の仕事関数より大きい仕事関数を有するｐ型ゲート電極であるため、約１．０２ボルトまで小さくされ得る。ゲート誘電層１６の２つの反対の側の間のより小さい電位差は、本開示の可変キャパシタにおいて漏れ電流の低減をもたらすことができる。例えば、漏れ電流は、ゲート電圧が約１．２ボルトであるときに５．８Ｅ－７アンペア（Ａ）から１．７９Ｅ－９Ａまで低減でき、ｎ型ゲート電極はｎ型可変キャパシタにおいてｐ型ゲート電極によって置き換えられ、ｎ型可変キャパシタの静電容量は１．２０Ｅ－１３ファラッド（Ｆ）から１．０２Ｅ－１３Ｆへと若干低減できるが、これに限定されることはない。
【0046】
一部の実施形態では、ゲート電極Ｇの仕事関数は、ウェル領域１４がｎ型ウェル領域であるときに半導体基板１０の伝導帯より大きくなり得る。例えば、半導体基板１０の伝導帯は、半導体基板１０がシリコン半導体基板であるときに約４．１ｅＶであり得るが、これに限定されることはない。ゲート電極Ｇの仕事関数は、ウェル領域１４がｎ型ウェル領域であるとき、４．１ｅＶより大きくでき、４．５ｅＶより大きくでき、５ｅＶ以上とでき、または、他の適切な範囲（４．８ｅＶから５ｅＶまでの範囲など）内とでき、可変キャパシタはｎ型可変キャパシタと解釈できるが、これに限定されることはない。先に記載されているｐ型ドーパントはゲート電極Ｇの仕事関数を増加させるために使用できるが、これに限定されることはない。
【0047】
一部の実施形態では、ゲート電極Ｇの仕事関数は、ウェル領域１４がｐ型ウェル領域であるときに半導体基板１０の価電子帯より小さくなり得る。例えば、半導体基板１０の価電子帯は、半導体基板１０がシリコン半導体基板であるときに約５ｅＶであり得るが、これに限定されることはない。ゲート電極Ｇの仕事関数は、ウェル領域１４がｐ型ウェル領域であるとき、５ｅＶより小さくでき、４．５ｅＶより小さくでき、４．１ｅＶ以下とでき、または、他の適切な範囲（４．１ｅＶから４．３ｅＶまでの範囲など）内とでき、可変キャパシタはｐ型可変キャパシタと解釈できるが、これに限定されることはない。先に記載されているｎ型ドーパントはゲート電極Ｇの仕事関数を低下させるために使用できるが、これに限定されることはない。
【0048】
ゲート電極Ｇの仕事関数が、ゲート電極Ｇにおけるドーパントの濃度、ゲート電極Ｇを形成する製造プロセスの条件、ゲート電極Ｇに加えられる後処理（熱処理など）の条件、および／または、可変キャパシタを形成する処理における他の因子を制御することで調整できることは、留意する価値がある。ゲート電極Ｇの同じ構成要素（前述したドーパントなど）を単に含むゲート電極が、前述したゲート電極Ｇの仕事関数を必ずしも有するとは限らない。試料の電子仕事関数を測定するために、異なる物理的効果に基づいて開発された多くの技術がある。例えば、電界のため高温により光子吸収によって誘導された試料からの電子放出を用いる方法、または、電子トンネル効果を用いる方法が、試料の仕事関数を測定するために使用できる。また、試料と基準電極との間の接触電位差を使用する方法が、試料の仕事関数を測定するために使用されてもよい。
【0049】
本開示では、ゲート電極Ｇの導電型は、可変キャパシタの電気性能を向上させるために、ウェル領域１４の導電型と相補的である。そのため、本開示では、ゲート誘電層１６の厚さは、可変キャパシタの漏れ電流を低下させるために増加させられる必要はなく、可変キャパシタによって占められる領域は、ゲート誘電層１６の厚さが増加させられる一方で特定の静電容量を維持するために増加させられる必要はなく、低下した漏れ電流での可変キャパシタの製造プロセスは、比較的より薄いゲート誘電層を有する半導体装置の製造プロセスと一体とされ得る。
【0050】
以下の記載は、本開示の異なる実施形態を詳述する。本記載を簡単にするために、以下の実施形態の各々における同一の構成要素は同一の符号で印されている。実施形態同士の間の違いを理解することをより容易にするために、以下の記載は、異なる実施形態の間の相違点を詳述し、同一の特徴は重複して説明されない。
【0051】
図４を参照されたい。図４は、本開示の別の実施形態による可変キャパシタ２００を示す概略図である。図４に示されているように、可変キャパシタ２００は、半導体基板１０と、ウェル領域１４と、ゲート誘電層１６と、２つのソース／ドレン領域２２と、ゲート電極Ｇとを備える。一部の実施形態では、ゲート電極Ｇは第２のゲート材料層２４を含んでもよく、第２のゲート材料層２４は、金属の導電性材料、または他の適切な導電性の材料を含み得る。そのため、ゲート電極Ｇは金属ゲート電極を備え得るが、これに限定されることはない。また、ウェル領域１４はｎ型ウェル領域またはｐ型ウェル領域を備えてもよく、２つのソース／ドレン領域２２の導電型はウェル領域１４の導電型と同一であり得る。
【0052】
一部の実施形態では、ウェル領域１４は、半導体基板１０に配置されるｎ型ウェル領域であり得る。２つのソース／ドレン領域２２は、ｎ型ウェル領域に配置でき、ゲート電極Ｇの２つの反対の側にそれぞれ配置でき、２つのソース／ドレン領域２２の各々はｎ型ドープ領域を含み得るが、これに限定されることはない。ゲート電極Ｇは半導体基板１０に配置されており、ゲート電極Ｇは半導体基板１０の厚さ方向（図４に示された第１の方向Ｄ１など）においてｎ型ウェル領域の一部と重なり得る。ゲート電極Ｇの仕事関数は、可変キャパシタ２００の漏れ電流を減らすなど、可変キャパシタ２００の電気性能を向上させるために、半導体基板１０の伝導帯より大きいが、これに限定されることはない。例えば、半導体基板１０の伝導帯は、半導体基板１０がシリコン半導体基板であるときに約４．１ｅＶであり得るが、これに限定されることはない。ゲート電極Ｇの仕事関数は、ウェル領域１４がｎ型ウェル領域であるとき、４．１ｅＶより大きくでき、４．５ｅＶより大きくでき、５ｅＶ以上とでき、または、他の適切な範囲（４．８ｅＶから５ｅＶまでの範囲など）内とでき、可変キャパシタ２００はｎ型可変キャパシタと解釈できるが、これに限定されることはない。一部の実施形態では、第２のゲート材料層２４は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、金（Ａｕ）、白金（Ｐｔ）、チタン（Ｔｉ）、タングステン（Ｗ）、上記の材料のケイ化物、上記の材料の複合材料、上記の材料の合金、または、上記の範囲内の仕事関数を有する他の適切な導電性材料を含み得る。
【0053】
一部の実施形態では、ウェル領域１４は、半導体基板１０に配置されるｐ型ウェル領域であり得る。２つのソース／ドレン領域２２は、ｐ型ウェル領域に配置でき、ゲート電極Ｇの２つの反対の側にそれぞれ配置でき、２つのソース／ドレン領域２２の各々はｐ型ドープ領域を含み得るが、これに限定されることはない。ゲート電極Ｇは半導体基板に配置され、ゲート電極Ｇは第１の方向Ｄ１においてｐ型ウェル領域の一部と重なり得る。ゲート電極Ｇの仕事関数は、可変キャパシタ２００の漏れ電流を減らすなど、可変キャパシタ２００の電気性能を向上させるために、半導体基板１０の価電子帯より小さいが、これに限定されることはない。例えば、半導体基板１０の価電子帯は、半導体基板１０がシリコン半導体基板であるときに約５ｅＶであり得るが、これに限定されることはない。ゲート電極Ｇの仕事関数は、ウェル領域１４がｐ型ウェル領域であるとき、５ｅＶより小さくでき、４．５ｅＶより小さくでき、４．１ｅＶ以下とでき、または、他の適切な範囲（４．１ｅＶから４．３ｅＶまでの範囲など）内とでき、可変キャパシタ２００はｐ型可変キャパシタと解釈できるが、これに限定されることはない。一部の実施形態では、第２のゲート材料層２４は、タンタル（Ｔａ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タングステン（Ｗ）、上記の材料のケイ化物、上記の材料の複合材料、上記の材料の合金、または、上記の範囲内の仕事関数を有する他の適切な導電性材料を含み得る。
【0054】
ゲート電極Ｇの仕事関数が、ゲート電極Ｇの材料組成、ゲート電極Ｇを形成する製造プロセスの条件、ゲート電極Ｇに加えられる後処理（熱処理など）の条件、および／または、可変キャパシタを形成する処理における他の因子を制御することで調整できることは、留意する価値がある。ゲート電極Ｇの同じ構成要素（前述した金属材料など）を単に含むゲート電極が、前述したゲート電極Ｇの仕事関数を必ずしも有するとは限らない。
【0055】
先の記載をまとめると、本開示による可変キャパシタにおいて、可変キャパシタにおけるゲート電極の導電型は、可変キャパシタにおけるウェル領域の導電型と相補的である。例えば、ｎ型可変キャパシタにおけるｎ型ゲート電極はｐ型ゲート電極によって置き換えることができ、ｐ型可変キャパシタにおけるｐ型ゲート電極はｎ型ゲート電極によって置き換えることができる。したがって、可変キャパシタの漏れ電流などの可変キャパシタの電気性能を向上させることができる。
【0056】
本発明の教示を保ちつつ、装置および方法の数多くの改良および変更が行えることを、当業者は容易に認識されよう。したがって、上記の開示は、添付の特許請求の範囲の境界および限界のみによって制限されると解釈されるべきである。
【符号の説明】
【0057】
１０ 半導体基板
１２ 絶縁構造
１４ ウェル領域
１６ ゲート誘電層
１８ 第１のゲート材料層
２０ スペーサ構造
２２ ソース／ドレン領域
２４ 第２のゲート材料層
１００、２００ 可変キャパシタ
Ｄ１ 第１の方向、厚さ方向
Ｄ２ 第２の方向
Ｄ３ 第３の方向
Ｇ ゲート電極
Ｖ１ 第１の電圧端子
Ｖ２ 第２の電圧端子
１２ 絶縁構造
１４ ウェル領域
１６ ゲート誘電層
１８ 第１のゲート材料層
２０ スペーサ構造
２２ ソース／ドレン領域
２４ 第２のゲート材料層
１００、２００ 可変キャパシタ
Ｄ１ 第１の方向、厚さ方向
Ｄ２ 第２の方向
Ｄ３ 第３の方向
Ｇ ゲート電極
Ｖ１ 第１の電圧端子
Ｖ２ 第２の電圧端子
【図1】
【図2】
【図3】
【図4】