特許 7271264 ラッチアレイ回路及び半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-04-28

(45)【発行日】2023-05-11

(54)【発明の名称】ラッチアレイ回路及び半導体集積回路

(51)【国際特許分類】

   G01R 31/28 20060101AFI20230501BHJP

   H03K 3/037 20060101ALI20230501BHJP

【ＦＩ】

G01R31/28 V

H03K3/037 Z

【請求項の数】 9

(21)【出願番号】P 2019067539

(22)【出願日】2019-03-29

(65)【公開番号】P2020165848

(43)【公開日】2020-10-08

【審査請求日】2022-01-25

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(72)【発明者】

【氏名】山田 和志

【審査官】續山 浩二

(56)【参考文献】

【文献】特開２０１９－０２８６９５（ＪＰ，Ａ）

【文献】特開２００７－０８１６５４（ＪＰ，Ａ）

【文献】特開平０７－１７０１５５（ＪＰ，Ａ）

【文献】特許第３３６８８１５（ＪＰ，Ｂ２）

【文献】特開平０２－０１０９１２（ＪＰ，Ａ）

【文献】特開２００４－２６４１０９（ＪＰ，Ａ）

【文献】特開２００７－２４２１３７（ＪＰ，Ａ）

【文献】特開２００２－１１１４６６（ＪＰ，Ａ）

【文献】特開平０９－１５３７７７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０１Ｒ ３１／２８

Ｈ０３Ｋ ３／０３７

(57)【特許請求の範囲】

【請求項1】

行列状に配置された複数のラッチ回路と、
パワーオンリセット信号の立ち上がりに同期した第１のタイミングで遷移する第１タイミング信号に基づいて、前記第１のタイミングまでの間、前記複数のラッチ回路の行毎又は列毎に各々のクロック入力の論理値を固定するクロック制御部と、
前記第１のタイミングよりも遅い第２のタイミングで遷移する第２タイミング信号に基づいて、前記複数のラッチ回路の行毎又は列毎に各々のデータ入力を所定値に固定するデータ供給部と、
を有し、
前記クロック制御部は、前記複数のラッチ回路の行毎又は列毎に設けられ、各々が外部クロック信号及び前記第１タイミング信号を入力として、前記外部クロック信号及び前記第１タイミング信号の論理和を出力する複数の論理和回路からなる第１の論理ゲート回路群を含み、
前記複数の論理和回路の出力に基づいて、前記第１のタイミングまでの間は前記第１タイミング信号に基づいて行毎又は列毎に前記複数のラッチ回路のクロック入力を制御し、前記第１のタイミング以降は前記外部クロック信号に基づいて行毎又は列毎に前記複数のラッチ回路のクロック入力を制御することを特徴とするラッチアレイ回路。

【請求項2】

前記複数のラッチ回路の各々は、リセット端子を有しないラッチ回路であることを特徴とする請求項１に記載のラッチアレイ回路。

【請求項3】

前記第２タイミング信号は、前記パワーオンリセット信号に基づく信号を遅延させた信号であることを特徴とする請求項１に記載のラッチアレイ回路。

【請求項4】

前記第２タイミング信号の遅延時間は、前記複数のラッチ回路の各々のホールド時間以上の時間であることを特徴とする請求項３に記載のラッチアレイ回路。

【請求項5】

前記データ供給部は、前記複数のラッチ回路の行毎又は列毎に設けられ、各々が外部データ及び前記第２タイミング信号を入力として、前記外部データ及び前記第２タイミング信号の論理積を出力する複数の論理積回路からなる第２の論理ゲート回路群を含み、
前記複数の論理積回路の出力に基づいて、前記第２のタイミングまでの間は前記第２タイミング信号に基づいて行毎又は列毎に前記複数のラッチ回路のデータ入力を制御し、前記第２のタイミング以降は前記外部データに基づいて行毎又は列毎に前記複数のラッチ回路のデータ入力を制御することを特徴とする請求項１乃至４のいずれか１に記載のラッチアレイ回路。

【請求項6】

前記データ供給部は、前記第２のタイミングまでの間、前記複数のラッチ回路のうちの少なくとも１つの行又は列のデータ入力を前記所定値とは異なる値に固定する、前記第２の論理ゲート回路群の論理ゲート回路とは異なる少なくとも１つの論理ゲート回路を含むことを特徴とする請求項５に記載のラッチアレイ回路。

【請求項7】

前記クロック制御部は、前記第１のタイミング以降の期間において、パルス状のクロック信号を前記複数のラッチ回路のクロック入力として供給することを特徴とする請求項１乃至６のいずれか１に記載のラッチアレイ回路。

【請求項8】

請求項１乃至７のいずれか１に記載のラッチアレイ回路と、
外部電源電圧に基づいて内部電源電圧を生成する内部電源回路と、
を含み、
前記ラッチアレイ回路の前記複数のラッチ回路の出力のうちの少なくとも１つは、前記内部電源回路の動作を強制停止するテストモード機能の制御に用いる信号であることを特徴とする半導体集積回路。

【請求項9】

請求項１乃至７のいずれか１に記載のラッチアレイ回路と、
互いに異なるタイミングで遷移する複数のパワーオンリセット信号を生成する複数のパワーオンリセット回路と、
を含み、
前記ラッチアレイ回路の前記クロック制御部及び前記データ供給部は、前記複数のパワーオンリセット信号を前記第１タイミング信号及び前記第２タイミング信号として用いることを特徴とする半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ラッチアレイ回路及び半導体集積回路に関する。

【背景技術】

【0002】

複数のブロックからのデータを共通のバスを使って出力するシステムにおいて、複数のブロックから同時にデータが出力されることによるバスの論理衝突を防ぐための回路が設けられている。この回路は、例えばバスにデータを出力するバッファ（例えば、トライステートバッファ）と、バッファを制御するための制御信号を出力する制御回路と、制御回路から出力された制御信号を取り込んでバッファに供給する記憶素子としての複数のフリップフロップと、から構成されている。

【0003】

このような回路において、システムの電源投入時には、フリップフロップが制御回路からの制御信号を取り込む前であるため、フリップフロップの出力が不定となりかねない。そこで、フリップフロップとしてリセット端子付きのフリップフロップを用いて、電源投入時に各々のリセット端子にパワーオンリセット信号を入力することが行われている。パワーオンリセット端子へのパワーオンリセット信号の入力により、フリップフロップの出力は所定の値に固定される。

【0004】

リセット端子付きのフリップフロップを用いた場合、各フリップフロップ自体にリセット機能を内蔵せざるを得ないため、回路規模及びチップの占有面積が大きい。そこで、チップ面積を抑えるため、リセット端子付きのフリップフロップの代わりにリセット端子を有しないフリップフロップを用いて回路を構成することが行われている。この回路では、リセットクロック信号を発生させるリセットクロック発生回路を設け、リセット端子を有しないフリップフロップのクロック端子に、電源投入直後にリセットクロック信号を入力させることにより、通常動作が始まる前にフリップフロップに制御信号を取り込ませている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0005】

【文献】特許第３３６８８１５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかし、上記従来技術のようなフリップフロップに供給されるパワーオンリセット信号やリセットクロック信号は、電源電圧の上昇を反映して立ち上がるため、電源電圧の立ち上がりよりもある程度遅れて立ち上がらざるを得ない。このため、パワーオンリセット信号又はリセットクロック信号が立ち上がるまでの間はフリップフロップの出力値が不定となる。このため、内部回路がリセット（初期化）されない期間を完全には解消することができない。

【0007】

内部回路の種類によっては、このような未初期化期間の存在が重大な問題となる。例えば、半導体集積回路や電子機器では、ユーザに公開する通常機能の他に、設計者、製造者や製品供給者側のみが使うことを想定したテスト機能を予め内蔵しておくことが多い。テスト機能は、不具合発生時やの解析や、動作限界の把握、製品出荷前の製造不良の選別等の容易化の目的で搭載されている。回路の大規模化や多機能化、複雑化に伴い、テスト機能は、益々多種多様になっていく傾向にある。このため、テスト機能を内蔵する半導体集積回路では、テスト機能の設定や解除の情報を一元的に切り替え、保持するための記憶素子群やその制御回路を含むテストモードラッチ回路が内部回路として設けられている場合が多い。

【0008】

さらに、大規模半導体集積回路には、外部電源電位に基づいて内部電源電位を生成し、テストモードラッチ回路等の内部回路に供給する電源回路が内蔵されている。このような構成に対して内部回路の不具合解析、動作限界把握、出荷前の製造不良の選別等を図るには、内蔵された電源回路に由来する原因と、内部回路自体に由来する原因とを分離できるテスト方法が不可欠である。かかるテスト方法を実現するため、例えば、通常の外部電源電位と並行して疑似的な内部電源電位を別途外部から供給可能とする機能と、内蔵された電源回路を強制停止する機能とをテスト機能として予め搭載しておくことが考えられる。これらのテスト機能は、テストモードラッチ回路に設けられた専用のラッチで内部電源電位の供給を受けて保持され、電源投入時には意図しないテスト機能が活性化されないようにパワーオンリセット信号で確実に初期化する必要がある。

【0009】

しかしながら、上記従来技術のように、パワーオンリセット信号又はリセットクロック信号が立ち上がるまでの間はフリップフロップの出力値が不定となり、テストモードラッチ回路を初期化できないため、電源回路を強制停止するテストモードとなるか否かも不定となる。誤ってテストモードに設定されてしまった場合、内部電源電位の上昇に基づいてパワーオンリセット信号が生成されるという本来の動作とは異なり、電源回路の停止により内部電源電位が上昇しなくなるため、いつまでたってもパワーオンリセット信号が生成されず、通常動作を始められなくなってしまう。

【0010】

このような電源投入時のパワーオンリセットの失敗は、テスト機能の使用時か否かにかかわらず、また製品出荷前か出荷後かにかかわらず同様に起こり得るものであり、またテストモードラッチ回路が偶然“Ｈ”レベルを出力するか“Ｌ”レベルを出力するかに依存するため、不定期で再現性がない厄介な不具合として表れてしまう。

【0011】

本発明は、上記問題点に鑑みてなされたものであり、記憶素子の出力が不定となる期間の発生を防げるラッチアレイ回路を提供することを目的とする。

【課題を解決するための手段】

【0012】

本発明に係るラッチアレイ回路は、行列状に配置された複数のラッチ回路と、パワーオンリセット信号の立ち上がりに同期した第１のタイミングで遷移する第１タイミング信号に基づいて、前記第１のタイミングまでの間、前記複数のラッチ回路の行毎又は列毎に各々のクロック入力の論理値を固定するクロック制御部と、前記第１のタイミングよりも遅い第２のタイミングで遷移する第２タイミング信号に基づいて、前記複数のラッチ回路の行毎又は列毎に各々のデータ入力を所定値に固定するデータ供給部と、を有し、前記クロック制御部は、前記複数のラッチ回路の行毎又は列毎に設けられ、各々が外部クロック信号及び前記第１タイミング信号を入力として、前記外部クロック信号及び前記第１タイミング信号の論理和を出力する複数の論理和回路からなる第１の論理ゲート回路群を含み、前記複数の論理和回路の出力に基づいて、前記第１のタイミングまでの間は前記第１タイミング信号に基づいて行毎又は列毎に前記複数のラッチ回路のクロック入力を制御し、前記第１のタイミング以降は前記外部クロック信号に基づいて行毎又は列毎に前記複数のラッチ回路のクロック入力を制御することを特徴とする。

【発明の効果】

【0013】

本発明のラッチアレイ回路によれば、パワーオンリセット信号が立ち上がる前に記憶素子の出力が不定となる状態を回避することが可能となる。

【図面の簡単な説明】

【0014】

【図1】実施例１のラッチアレイ回路の構成を示すブロック図である。

【図2】実施例１～３のラッチアレイ回路と共に用いるパワーオンリセット回路の構成例を示すブロック図である。

【図3A】電源投入時の内部電源電位及び図２に示した入力電位ＶＲＣの立ち上がりを示す実施例１～３の波形図である。

【図3B】電源投入時のパワーオンリセット回路の動作を示す実施例１～３の波形図である。

【図4A】電源投入時における本実施例のラッチアレイ回路の動作を示す実施例１～３の波形図である。

【図4B】電源投入時における本実施例のラッチアレイ回路の動作を示す実施例１～３の波形図である。

【図5】実施例２のラッチアレイ回路の構成を示すブロック図である。

【図6】実施例２のパワーオンリセット回路の構成例を示すブロック図である。

【図7】実施例３のラッチアレイ回路の構成を示すブロック図である。

【発明を実施するための形態】

【0015】

以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。

【実施例1】

【0016】

図１は、本実施例のラッチアレイ回路１００の構成を示すブロック図である。ラッチアレイ回路１００は、ＩＣチップに搭載されている。ラッチアレイ回路１００は、（ｍ＋１）行×（ｎ＋１）列のマトリクス状に配置された複数のラッチ回路Ｌ００、Ｌ０１、・・・、Ｌ０ｎ、Ｌ１０、Ｌ１１、・・・、Ｌ１ｎ、・・・、Ｌｍ０、Ｌｍ１、・・・、Ｌｍｎ（以下、これらをまとめてラッチ回路Ｌ００～Ｌｍｎとも称する）を含む。

【0017】

ラッチ回路Ｌ００～Ｌｍｎの各々は、リセット端子を有しないトランスペアレントタイプのＤラッチ回路である。すなわち、ラッチ回路Ｌ００～Ｌｍｎの各々は、クロック端子ＣＫに入力されたクロック信号が“Ｈ”レベル（すなわち、論理値“１”）である期間において、データ入力端子Ｄに入力された入力信号の値を反映した出力データを出力端子Ｑから出力する。一方、ラッチ回路Ｌ００～Ｌｍｎの各々は、クロック信号が“Ｌ”レベル（すなわち、論理値“０”）である期間では、データ入力端子Ｄに入力された入力信号の値に関わらず、従前の値を保持した出力データを出力端子Ｑから出力し続ける。

【0018】

また、ラッチアレイ回路１００は、遅延回路ＤＬＹを含む。遅延回路ＤＬＹは、反転先発パワーオンリセット信号ＰＯＲＢの入力を受け、これを遅延させた反転後発パワーオンリセット信号ＰＯＲ２Ｂを出力する。なお、反転先発パワーオンリセット信号ＰＯＲＢは、ラッチアレイ回路１００の外部に設けられたパワーオンリセット回路から供給される。

【0019】

また、ラッチアレイ回路１００は、複数のラッチ回路の（ｍ＋１）行の各々に対応して設けられた（ｍ＋１）個のＡＮＤゲート回路ＡＮ０、ＡＮ１、・・・、ＡＮｍを含む。ＡＮＤゲート回路ＡＮ０、ＡＮ１、・・・、ＡＮｍの各々は、２入力の論理積回路である。ＡＮＤゲート回路ＡＮ０、ＡＮ１、・・・、ＡＮｍは、ラッチ回路Ｌ００～Ｌｍｎに内部入力データ信号Ｄ０～Ｄｍを供給する入力データ供給部１１を構成している。

【0020】

ＡＮＤゲート回路ＡＮ０、ＡＮ１、・・・、ＡＮｍの入力端の一方には、それぞれ外部入力データ信号ＤＩ＜０＞、ＤＩ＜１＞、・・・、ＤＩ＜ｍ＞が入力される。ＡＮＤゲート回路ＡＮ０、ＡＮ１、・・・、ＡＮｍの入力端の他方には、反転後発パワーオンリセット信号ＰＯＲ２Ｂが共通して入力される。ＡＮＤゲート回路ＡＮ０は、外部入力データ信号ＤＩ＜０＞と反転後発パワーオンリセット信号ＰＯＲ２Ｂとの論理積の信号を内部入力データ信号Ｄ０として出力する。同様に、ＡＮＤゲート回路ＡＮ１～ＡＮｍは、外部入力データ信号ＤＩ＜１＞～ＤＩ＜ｍ＞と反転後発パワーオンリセット信号ＰＯＲ２Ｂとの論理積の信号を内部入力データ信号Ｄ１～Ｄｍとして出力する。

【0021】

ラッチ回路Ｌ００～Ｌｍｎのうち、１行目に配されたラッチ回路Ｌ００～Ｌ０ｎの各々のデータ入力端子Ｄには、ＡＮＤゲート回路ＡＮ０の出力信号である内部入力データ信号Ｄ０が入力される。同様に、２～（ｍ＋１）行目に配されたラッチ回路Ｌ１０～Ｌ１ｎ、・・・、Ｌｍ０～Ｌｍｎの各々のデータ入力端子Ｄには、行毎に共通の内部入力データ信号Ｄ１～Ｄｍが入力される。

【0022】

また、ラッチアレイ回路１００は、インバータＩＮＶ０を含む。インバータＩＮＶ０は、反転先発パワーオンリセット信号ＰＯＲＢの入力を受け、これを反転した先発パワーオンリセット信号ＰＯＲ１を出力する。

【0023】

また、ラッチアレイ回路１００は、複数のラッチ回路の（ｎ＋１）列の各々に対応して設けられた（ｎ＋１）個のＯＲゲート回路ＯＲ０、ＯＲ１、・・・、ＯＲｎを含む。ＯＲゲート回路ＯＲ０、ＯＲ１、・・・、ＯＲｎの各々は、２入力の論理和回路である。ＯＲゲート回路ＯＲ０、ＯＲ１、・・・、ＯＲｎは、ラッチ回路Ｌ００～Ｌｍｎに内部クロック信号ＣＫ０～ＣＫｎを供給するクロック供給部１２を構成している。

【0024】

ＯＲゲート回路ＯＲ０、ＯＲ１、・・・、ＯＲｎの入力端の一方には、それぞれ外部クロック信号ＣＫＩ＜０＞、ＣＫＩ＜１＞、・・・、ＣＫＩ＜ｎ＞が入力される。ＯＲゲート回路ＯＲ０、ＯＲ１、・・・、ＯＲｎの入力端の他方には、先発パワーオンリセット信号ＰＯＲ１が共通して入力される。なお、本実施例においてラッチアレイ回路１００に供給される外部クロック信号ＣＫＩ＜０＞、ＣＫＩ＜１＞、・・・、ＣＫＩ＜ｎ＞は、幅が狭いパルス状のクロック信号としてもよい。

【0025】

ＯＲゲート回路ＯＲ０は、外部クロック信号ＣＫＩ＜０＞と先発パワーオンリセット信号ＰＯＲ１との論理和の信号を内部クロック信号ＣＫ０として出力する。同様に、ＯＲゲート回路ＯＲ１、・・・、ＯＲｎは、外部クロック信号ＣＫＩ＜１＞～ＣＫＩ＜ｎ＞と先発パワーオンリセット信号ＰＯＲ１との論理和の信号を内部クロック信号ＣＫ１～ＣＫｎとして出力する。なお、外部クロック信号ＣＫＩ＜０＞、ＣＫＩ＜１＞、・・・、ＣＫＩ＜ｎ＞がパルス状のクロック信号であるため、内部クロック信号ＣＫ０、ＣＫ１、・・・ＣＫｎも幅が狭いパルス状のクロック信号としてもよい。

【0026】

ラッチ回路Ｌ００～Ｌｍｎのうち、１列目に配されたラッチ回路Ｌ００～Ｌｍ０の各々のクロック端子ＣＫには、ＯＲゲート回路ＯＲ０の出力信号である内部クロック信号ＣＫ０が入力される。同様に、２～（ｎ＋１）列目に配されたラッチ回路Ｌ０１～Ｌｍ１、・・・、Ｌ０ｎ～Ｌｍｎの各々のクロック端子ＣＫには、列毎に共通の内部クロック信号ＣＫ１～ＣＫｎが入力される。なお、ラッチ回路Ｌ００～Ｌｍｎは、パルス状の内部クロック信号ＣＫ０、ＣＫ１、・・・、ＣＫｎを受けて動作するパルスラッチ回路として構成されている。

【0027】

ラッチ回路Ｌ００は、出力端子Ｑから出力信号Ｑ００を出力する。同様に、ラッチ回路Ｌ０１～Ｌｍｎは、それぞれ出力信号Ｑ０１～Ｑｍｎを出力する。ラッチ回路Ｌ００～Ｌｍｎの各々からの出力信号は、クロック端子ＣＫに入力される内部クロック信号が“Ｈ”レベルの期間にはクロック端子Ｄに入力される内部入力データ信号の値を反映した値となり、内部クロック信号が“Ｌ”レベルの期間には従前の値を保持した値となる。

【0028】

図２は、反転先発パワーオンリセット信号ＰＯＲＢを生成する第１のパワーオンリセット回路ＰＲＣ１の構成例を示す回路図である。第１のパワーオンリセット回路ＰＲＣ１は、ＩＣチップの内部且つラッチアレイ回路１００の外部に設けられている。第１のパワーオンリセット回路ＰＲＣ１は、ＩＣチップの内部に設けられた内部電源回路（図示せず）から内部電源電位Ｖｄｄの供給を受け、内部パワーオンリセット信号ＰＯＲ及び反転先発パワーオンリセット信号ＰＯＲＢを生成する。第１のパワーオンリセット回路ＰＲＣ１は、例えば抵抗素子Ｒ１、容量素子Ｃ１、インバータＩＮＶ１及びインバータＩＮＶ２から構成されている。

【0029】

抵抗素子Ｒ１及び容量素子Ｃ１は、内部電源電位Ｖｄｄの印加を受けるノードと接地ノードとの間に直列に接続されている。すなわち、抵抗素子Ｒ１の一端には内部電源電位Ｖｄｄが供給され、容量素子Ｃ１の一端には接地電位が供給され、抵抗素子Ｒ１及び容量素子Ｃ１の各々の他端は互いに接続されている。

【0030】

インバータＩＮＶ１の入力端は、抵抗素子Ｒ１及び容量素子Ｃ１の接続ノードに接続されている。インバータＩＮＶ１は、当該接続ノードの電位である入力電位ＶＲＣを反転した信号を内部パワーオンリセット信号ＰＯＲとして出力する。

【0031】

インバータＩＮＶ２の入力端は、インバータＩＮＶ１の出力端に接続されている。インバータＩＮＶ２は、内部パワーオンリセット信号ＰＯＲを反転させた反転先発パワーオンリセット信号ＰＯＲＢを出力する。

【0032】

図３Ａは、第１のパワーオンリセット回路ＰＲＣ１の電源投入時における内部電源電位Ｖｄｄ及び入力電位ＶＲＣの時間変化を示す波形図である。図３Ｂは、その際の内部パワーオンリセット信号ＰＯＲ及び反転先発パワーオンリセット信号ＰＯＲＢの時間変化を示す波形図である。

【0033】

まず、ＩＣチップの外部に設けられた外部電源（図示せず）の電源を投入すると、外部電源電位が上昇を始めてから少し遅れて内部電源電位Ｖｄｄが上昇を始める。ここでは、内部電源電位Ｖｄｄが上昇を始める時刻を時刻ｔ０として示している。このとき、抵抗素子Ｒ１及び容量素子Ｃ１の存在により、入力電位ＶＲＣは内部電源電位Ｖｄｄよりもさらに遅れて立ち上がる。

【0034】

内部電源電位ＶｄｄがインバータＩＮＶ１の論理しきい値ＶＴＨに達した時刻を時刻ｔ１とすると、入力電位ＶＲＣは、時刻ｔ１の時点では未だ論理しきい値ＶＴＨには達しない。このため、インバータＩＮＶ１は、“Ｈ”レベルの内部パワーオンリセット信号ＰＯＲを出力する。この“Ｈ”レベルの値は、内部電源電位Ｖｄｄの上昇に合わせて上昇を続ける。

【0035】

入力電位ＶＲＣがインバータＩＮＶ１の論理しきい値ＶＴＨに達した時刻を時刻ｔ２とすると、インバータＩＮＶ１は、時刻ｔ２以降、“Ｌ”レベルの内部パワーオンリセット信号ＰＯＲを出力する。時刻ｔ１から時刻ｔ２までの間が、パワーリセット期間ＴＲＳＴとなる。

【0036】

反転先発パワーオンリセット信号ＰＯＲＢは、内部パワーオンリセット信号ＰＯＲを反転させた信号であり、時刻ｔ２までは“Ｌ”レベル、時刻ｔ２以降は“Ｈ”レベルとなる。時刻ｔ２付近の時点では内部電源電位Ｖｄｄが未だ上昇中であるため、反転先発パワーオンリセット信号ＰＯＲＢは、内部電源電位Ｖｄｄの上昇とともに上昇する。そして、内部電源電位Ｖｄｄが既定の飽和電位に達するとともに、反転先発パワーオンリセット信号ＰＯＲＢの電位も一定となる。

【0037】

内部パワーオンリセット信号ＰＯＲの電位は、内部電源電位Ｖｄｄが低いうちは不安定ではあるものの、内部電源電位Ｖｄｄとほぼ同じ電位であり、インバータＩＮＶ２の入力は“Ｈ”レベルとなる。このため、インバータＩＮＶ２の出力端には、一貫して内部電源電位Ｖｄｄからの電流が流れ込むような要因がない。従って、反転先発パワーオンリセット信号ＰＯＲＢは、比較的早期かつ安定的に接地電位レベルに維持される。少なくとも、内部電源電位Ｖｄｄが上昇中の不安定な期間であっても、反転先発パワーオンリセット信号ＰＯＲＢは確実に“Ｌ”レベルに保たれる。

【0038】

次に、本実施例のラッチアレイ回路１００の動作について、図４Ａ及び図４Ｂを参照して説明する。

【0039】

図４Ａは、先発パワーオンリセット信号ＰＯＲ１及び反転後発パワーオンリセット信号ＰＯＲ２Ｂの時間変化を示す波形図である。ここでは、先発パワーオンリセット信号ＰＯＲ１を実線、反転後発パワーオンリセット信号ＰＯＲ２Ｂを一点鎖線で示している。

【0040】

先発パワーオンリセット信号ＰＯＲ１は、インバータＩＮＶ０が反転先発パワーオンリセット信号ＰＯＲＢを反転させて出力した信号であり、内部パワーオンリセット信号ＰＯＲを２度反転させた信号である。従って、先発パワーオンリセット信号ＰＯＲ１の信号波形は、図３Ｂに示した内部パワーオンリセット信号ＰＯＲの信号波形とほぼ同じ波形となる。ただし、先発パワーオンリセット信号ＰＯＲ１は、第１のパワーオンリセット回路ＰＲＣ１のインバータＩＮＶ２及びラッチアレイ回路１００のインバータＩＮＶ０を経て出力されるため、時刻ｔ２よりも若干遅れて信号レベルが“Ｈ”レベルから“Ｌ”レベルへと遷移する。

【0041】

反転後発パワーオンリセット信号ＰＯＲ２Ｂは、遅延回路ＤＬＹにより反転先発パワーオンリセット信号ＰＯＲＢを遅延させた信号である。このため、反転後発パワーオンリセット信号ＰＯＲ２Ｂの信号波形は、図３Ｂに示した反転先発パワーオンリセット信号ＰＯＲＢの信号波形を時間軸方向のプラス側（すなわち、図３Ｂの紙面右側方向）に平行移動させた波形となる。図４Ａでは、遅延回路ＤＬＹによる遅延量を“Ｔｄｅｌａｙ”として示している。

【0042】

なお、本実施例では、反転後発パワーオンリセット信号ＰＯＲ２Ｂが“Ｌ”レベルから“Ｈ”レベルへと立ち上がる時刻ｔ３が、内部電源電位Ｖｄｄが上昇を終えて飽和した後の時刻となるように遅延量Ｔｄｅｌａｙを設定している。よって、図３Ｂに示した反転先発パワーオンリセット信号ＰＯＲＢとは異なり、図４Ａに示す反転後発パワーオンリセット信号ＰＯＲ２Ｂには、内部電源電位Ｖｄｄとともに上昇する期間がない。

【0043】

図４Ｂは、内部クロック信号ＣＫ０、ＣＫ１、・・・、ＣＫｎ、内部入力データ信号Ｄ０、Ｄ１、・・・、Ｄｍ、及び出力信号Ｑ００、Ｑ０１、・・・、Ｑｍｎの時間変化を示す波形図である。ここでは、内部クロック信号ＣＫ０、ＣＫ１、・・・ＣＫｎを実線、内部入力データ信号Ｄ０、Ｄ１、・・・、Ｄｍを一点鎖線、出力信号Ｑ００、Ｑ０１、・・・、Ｑｍｎを点線で示している。

【0044】

内部クロック信号ＣＫ０、ＣＫ１、・・・、ＣＫｎは、ＯＲゲート回路ＯＲ０、ＯＲ１、・・・、ＯＲｎの一対の入力端に、先発パワーオンリセット信号ＰＯＲ１と、外部クロック信号ＣＫＩ＜０＞、ＣＫＩ＜１＞、・・・、ＣＫＩ＜ｎ＞と、をそれぞれ入力した際の出力信号に相当する。従って、先発パワーオンリセット信号ＰＯＲ１の電位が内部電源電位Ｖｄｄ付近である期間（すなわち、図面左側の期間）において、内部クロック信号ＣＫ０、ＣＫ１、・・・、ＣＫｎは、一律に“Ｈ”レベルとなる。

【0045】

これに対し、先発パワーオンリセット信号ＰＯＲ１が“Ｌ”レベルに遷移した後の期間（すなわち、図面右側の期間）では、ＯＲゲート回路ＯＲ０、ＯＲ１、・・・、ＯＲｎの出力である内部クロック信号ＣＫ０、ＣＫ１、・・・、ＣＫｎは、外部クロック信号ＣＫＩ＜０＞、ＣＫＩ＜１＞、・・・、ＣＫＩ＜ｎ＞と同じ論理レベルとなる。

【0046】

図４Ｂでは、外部クロック信号ＣＫＩ＜０＞、ＣＫＩ＜１＞、・・・、ＣＫＩ＜ｎ＞が全て“Ｌ”レベルであると仮定した場合の信号波形を示している。この場合、内部クロック信号ＣＫ０、ＣＫ１、・・・、ＣＫｎは、先発パワーオンリセット信号ＰＯＲ１の立下りに追従して一律に“Ｌ”レベルへと遷移する信号波形となる。

【0047】

内部入力データ信号Ｄ０、Ｄ１、・・・、Ｄｍは、ＡＮＤゲート回路ＡＮ０、ＡＮ１、・・・、ＡＮｍの一対の入力端に、反転後発パワーオンリセット信号ＰＯＲ２Ｂと、外部入力データ信号ＤＩ＜０＞、ＤＩ＜１＞、・・・、ＤＩ＜ｍ＞と、をそれぞれ入力した際の出力信号に相当する。従って、反転後発パワーオンリセット信号ＰＯＲ２Ｂの電位が接地電位付近である期間（すなわち、時刻ｔ３より前の期間）は、内部入力データ信号Ｄ０、Ｄ１、・・・、Ｄｍは、一律に“Ｌ”レベルとなる。

【0048】

これに対し、反転後発パワーオンリセット信号ＰＯＲ２Ｂが時刻ｔ３付近で“Ｈ”レベルに遷移した後の期間では、ＡＮＤゲート回路ＡＮ０、ＡＮ１、・・・、ＡＮｍの出力である内部入力データ信号Ｄ０、Ｄ１、・・・、Ｄｍの信号レベルは、外部入力データ信号ＤＩ＜０＞、ＤＩ＜１＞、・・・、ＤＩ＜ｍ＞と同じ論理レベルとなる。

【0049】

図４Ｂでは、外部入力データ信号ＤＩ＜０＞、ＤＩ＜１＞、・・・、ＤＩ＜ｍ＞が全て“Ｈ”レベルであると仮定した場合の信号波形を示している。この場合、内部入力データ信号Ｄ０、Ｄ１、・・・、Ｄｍは、反転後発パワーオンリセット信号ＰＯＲ２Ｂの立ち上がりに追従して一律に“Ｈ”レベルへと遷移する信号波形となる。なお、仮に外部入力データ信号ＤＩ＜０＞、ＤＩ＜１＞、・・・、ＤＩ＜ｍ＞の中に“Ｌ”レベルの信号が含まれている場合、それに対応する内部入力データ信号は“Ｌ”レベルに維持されるため、接地電位付近に張り付いて一度も上昇しない信号波形となる。

【0050】

出力信号Ｑ００、Ｑ０１、・・・、Ｑｍｎは、リセット端子のないラッチ回路であるラッチ回路Ｌ００、Ｌ０１、・・・、Ｌｍｎの出力信号に相当する。従って、内部クロック信号ＣＫ０、ＣＫ１、・・・、ＣＫｎが一律に“Ｈ”レベルである期間（すなわち、図面左側の期間）において、内部入力データ信号Ｄ０、Ｄ１、・・・、Ｄｍの値がそのまま出力値として反映される。上記の通り、当該期間において内部入力データ信号Ｄ０、Ｄ１、・・・、Ｄｍは一律に“Ｌ”レベルであるため、結果として当該期間における出力信号Ｑ００、Ｑ０１、・・・、Ｑｍｎは、一律に“Ｌ”レベルとなる。

【0051】

これに対し、内部クロック信号ＣＫ０、ＣＫ１、・・・ＣＫｎが一律に“Ｌ”レベルへと遷移した後の期間（すなわち、図面右側の期間）では、内部入力データ信号Ｄ０、Ｄ１、・・・、Ｄｍが“Ｈ”レベルへと遷移しても、出力信号Ｑ００、Ｑ０１、・・・、Ｑｍｎはその直前の値を保持し続ける。従って、当該期間において、出力信号Ｑ００、Ｑ０１、・・・、Ｑｍｎは、一律に“Ｌ”レベルとなる。

【0052】

なお、仮に内部クロック信号ＣＫ０、ＣＫ１、・・・、ＣＫｎが“Ｌ”レベルに遷移する時点と内部入力データ信号Ｄ０、Ｄ１、・・・、Ｄｍが“Ｈ”レベルに遷移する時点とがほぼ同時であれば、ＩＣチップの製造ばらつきやノイズ等により、ごく短期間だけ内部クロック信号ＣＫ０、ＣＫ１、・・・、ＣＫｎ及び内部入力データ信号Ｄ０、Ｄ１、・・・、Ｄｍがともに“Ｈ”レベルとなる可能性が生じる。その期間では、ラッチ回路Ｌ００、Ｌ０１、・・・、Ｌｍｎに内部入力データ信号Ｄ０、Ｄ１、・・・、Ｄｍの“Ｈ”レベルが取り込まれ得るため、出力信号Ｑ００、Ｑ０１、・・・、Ｑｍｎが“Ｈ”レベルへと遷移する誤動作が起こり得る。

【0053】

これを防ぐには、先発パワーオンリセット信号ＰＯＲ１が“Ｌ”レベルへと遷移し終わるまで、確実に反転後発パワーオンリセット信号ＰＯＲ２Ｂを“Ｌ”レベルに維持しなければならない。本実施例の遅延回路ＤＬＹは、このために設けられている。すなわち、遅延回路ＤＬＹが、反転先発パワーオンリセット信号ＰＯＲＢを図４Ａの“Ｔｄｅｌａｙ”に相当する期間だけ遅延させて反転後発パワーオンリセット信号ＰＯＲ２Ｂを生成することにより、先発パワーオンリセット信号ＰＯＲ１が“Ｌ”レベルへと遷移し終わるまでの間、ＡＮＤゲート回路ＡＮ０、ＡＮ１、・・・、ＡＮｍに供給される信号の一方（すなわち、反転後発パワーオンリセット信号ＰＯＲ２Ｂ）を確実に“Ｌ”レベルに維持することが可能となる。

【0054】

以上の構成により、本実施例のラッチアレイ回路１００では、電源投入直後に全てのラッチ回路の出力信号Ｑ００、Ｑ０１、・・・、Ｑｍｎを“Ｌ”レベルに初期化することが可能となる。

【0055】

なお、時刻ｔ３を過ぎると、図２に示す第１のパワーオンリセット回路ＰＲＣ１の電源投入時の動作が完了するため、それ以降の期間は、先発パワーオンリセット信号ＰＯＲ１が“Ｌ”レベル且つ反転後発パワーオンリセット信号ＰＯＲ２Ｂが“Ｈ”レベルの状態に固定される。従って、内部クロック信号ＣＫ０、ＣＫ１、・・・、ＣＫｎは、当該期間において常に外部クロック信号ＣＫＩ＜０＞、ＣＫＩ＜１＞、・・・、ＣＫＩ＜ｎ＞をそのまま反映した値となる。また、内部入力データ信号Ｄ０、Ｄ１、・・・、Ｄｍは、当該期間において常に外部入力データ信号ＤＩ＜０＞、ＤＩ＜１＞、・・・、ＤＩ＜ｍ＞をそのまま反映した値となる。

【0056】

これにより、通常動作時には、ラッチアレイ回路１００に書き込む値を予め外部入力データ信号ＤＩ＜０＞、ＤＩ＜１＞、・・・、ＤＩ＜ｍ＞として入力した上で、外部クロック信号ＣＫＩ＜０＞、ＣＫＩ＜１＞、・・・、ＣＫＩ＜ｎ＞のうちの任意の１つを短期間だけ（すなわち、パルス的に）“Ｈ”レベルとし、残りを“Ｌ”レベルに固定することにより、“Ｈ”レベルの外部クロック信号に対応する列のラッチ回路群（すなわち、当該外部クロック信号に対応する内部クロック信号の供給を受けるラッチ回路群）に対して一斉に書き込みを行うことができる。

【0057】

例えば、外部クロック信号ＣＫＩ＜１＞、・・・、ＣＫＩ＜ｎ＞を“Ｌ”レベルとし、短期間だけ外部クロック信号ＣＫＩ＜０＞を“Ｈ”レベルとすることにより、外部入力データ信号ＤＩ＜０＞、ＤＩ＜１＞、・・・、ＤＩ＜ｍ＞として入力したデータ値がラッチ回路Ｌ００、Ｌ１０、・・・、Ｌｍ０（すなわち、１列目のラッチ回路群）に一斉に書き込まれ、出力信号Ｑ００、Ｑ１０、・・・、Ｑｍ０に反映される。

【0058】

このように、本実施例のラッチアレイ回路１００においても、一般的なラッチアレイ回路の通常動作を実現可能である。なお、外部クロック信号ＣＫＩ＜０＞、・・・、ＣＫＩ＜ｎ＞のうちの１つを短期間だけ“Ｈ”レベルとする理由は、出力信号が誤って変化しないように外部入力データ信号ＤＩ＜０＞、ＤＩ＜１＞、・・・、ＤＩ＜ｍ＞を制御しなければならない期間が短くて済むように、タイミング余裕を持たせるためである。

【0059】

以上のように、本実施例のラッチアレイ回路１００によれば、電源投入直後の内部パワーオンリセット信号ＰＯＲが立ち上がる前の期間において、出力信号が不定値となるような状態を回避することが可能となる。これにより、不定値の出力が特に問題となるような用途に対しても、電源投入時に記憶素子を安全に初期化することが可能となる。
例えば、テストモード時にはＩＣチップ内の内部電源回路を強制停止し、疑似的な内部電源電位を外部から別途供給することが行われるが、このような内部電源回路を強制停止するテスト機能の制御のように、短期間の不定値の出力でも許容できないような用途の内部回路に対しても、電源投入時に記憶素子を安全に初期化することが可能となる。

【0060】

本実施例のラッチアレイ回路１００では、フリップフロップのクロック入力のように信号遷移を契機とした初期化ではなく、リセット付きフリップフロップへのリセット信号の入力と同じように、論理値の入力によって直ちに初期化を行うことができる。

【0061】

また、リセット付きフリップフロップやリセット付きラッチは、比較的占有面積が大きくなるため、特に大量の記憶データを扱う用途ではチップ面積が大きくなり、高コストとなりがちである。これに対し、本実施例のラッチアレイ回路１００では、これらの回路のように１つ１つの記憶素子内にリセット機能を個別に内蔵させるのではなく、図１に示すように、ＡＮＤゲート回路ＡＮ０、ＡＮ１、・・・、ＡＮｍやＯＲゲート回路ＯＲ０、ＯＲ１、・・・、ＯＲｎを複数のラッチ間で共有させている。そして、本実施例のラッチアレイ回路１００では、図１に示すように、行方向（図１では紙面横方向）に並んだ各ラッチ回路の内部入力データ入力信号は共通である。また、列方向（図１では紙面縦方向）に並んだ各ラッチ回路の内部クロック信号は共通である。従って、信号配線の数やその信号を駆動するドライバの数が少なくて済むため、占有面積を小さく抑えることができる。

【0062】

また、本実施例のラッチアレイ回路１００は、パルス型クロックを用いてラッチ回路を動作させる所謂「パルスドラッチ技術」と併用しやすい構成及び動作となっており、フリップフロップよりも占有面積が小さく且つフリップフロップに近いタイミング余裕を実現することが可能である。従って、本実施例のラッチアレイ回路１００によれば、占有面積の低減とタイミング余裕の確保とを両立することが可能となる。

【0063】

また、本実施例のラッチアレイ回路１００では、内部電源回路を強制停止するテスト機能の制御のように内部回路全体への影響が甚大な回路であっても、それ自身を内部回路の中に作り込むことができる。このため、内部電源電位が外部電源電位よりも低い一般的な半導体集積回路において、このようなテストモード時にのみ用いる回路を低耐圧素子のみで構成することが可能となるため、チップ面積の低減に寄与することができる。

【実施例2】

【0064】

次に、本発明の実施例２について説明する。図５は、実施例２のラッチアレイ回路２００の構成を示すブロック図である。本実施例のラッチアレイ回路２００は、図１に示す遅延回路ＤＬＹを有しない点で、実施例１のラッチアレイ回路１００と異なる。それ以外の構成については、実施例１のラッチアレイ回路１００と共通している。

【0065】

本実施例では、反転後発パワーオンリセット信号ＰＯＲ２Ｂは、ラッチアレイ回路２００の外部且つＩＣチップの内部から供給される。具体的には、本実施例のＩＣチップには、図２に示すような反転先発パワーオンリセット信号ＰＯＲＢを生成する第１のパワーオンリセット回路の他に、反転後発パワーオンリセット信号ＰＯＲ２Ｂを生成する第２のパワーオンリセット回路が設けられている。

【0066】

図６は、第２のパワーオンリセット回路ＰＲＣ２の構成を示す回路図である。第２のパワーオンリセット回路ＰＲＣ２は、ＩＣチップの内部に設けられた内部電源回路（図示せず）から内部電源電位Ｖｄｄの供給を受け、後発パワーオンリセット信号ＰＯＲ２及び反転後発パワーオンリセット信号ＰＯＲ２Ｂを生成する。

【0067】

第２のパワーオンリセット回路ＰＲＣ２は、図２に示す第１のパワーオンリセット回路ＰＲＣ１の抵抗素子Ｒ１を抵抗素子Ｒ２に、容量素子Ｃ１を容量素子Ｃ２に、インバータＩＮＶ１をインバータＩＮＶ３に、インバータＩＮＶ２をインバータＩＮＶ４に、それぞれ置き換えた構成を有する。抵抗素子Ｒ２は、抵抗素子Ｒ１よりも大きい抵抗値を有する。また、容量素子Ｃ２は、容量素子Ｃ１よりも大きい容量値を有する。

【0068】

かかる構成によれば、抵抗素子Ｒ２と容量素子Ｃ２との間の接続ノードの電位である入力電位ＶＲＣ２（すなわち、インバータＩＮＶ３の入力電位）の電源投入直後における電位の上昇が、図２の入力電位ＶＲＣの電位の上昇と比べて遅くなる。

【0069】

これにより、入力電位ＶＲＣ２がインバータＩＮＶ３の論理しきい値ＶＴＨに達する時刻（すなわち、図３Ａの時刻ｔ２に相当する時刻）が遅くなるため、インバータＩＮＶ４の出力信号の立ち上がりも遅れることになる。本実施例では、この出力信号が反転後発パワーオンリセット信号ＰＯＲ２Ｂとなる。

【0070】

本実施例の第２のパワーオンリセット回路ＰＲＣ２によれば、抵抗素子Ｒ２の抵抗値及び容量素子Ｃ２の容量値を適切な値に設定することにより、図４Ａに“Ｔｄｅｌａｙ”として示す遅延差に相当する遅延差を、内部電源電位Ｖｄｄがある程度立ち上がった後に安定して生成することができる。

【0071】

第２のパワーオンリセット回路ＰＲＣ２は、反転後発パワーオンリセット信号ＰＯＲ２Ｂを図５のラッチアレイ回路２００のＡＮＤゲート回路ＡＮ０、ＡＮ１、・・・、ＡＮｍに供給する。なお、反転先発パワーオンリセット信号ＰＯＲＢは、図２に示した第１のパワーオンリセット回路ＰＲＣ１から、ラッチアレイ回路２００のインバータＩＮＶ０に供給される。なお、本実施例のラッチアレイ回路２００の各部の動作は、実施例１のラッチアレイ回路１００の遅延回路ＤＬＹ以外の部分の動作と同様である。

【0072】

以上のように、本実施例によれば、ラッチアレイ回路２００から遅延回路ＤＬＹを省略できるため、実施例１のラッチアレイ回路１００と比べてさらなる小面積化を図ることができる。

【0073】

また、もともと複数の内部電源電位に対応して複数のパワーオンリセット回路が併用されているような場合には、その出力を反転後発パワーオンリセット信号ＰＯＲ２Ｂの生成に流用することが可能であるため、遅延回路ＤＬＹを設ける必要がなく、チップ面積を低減することが可能となる。

【実施例3】

【0074】

次に、本発明の実施例３について説明する。図７は、実施例３のラッチアレイ回路３００の構成を示すブロック図である。本実施例のラッチアレイ回路３００は、図１に示すＡＮＤゲート回路ＡＮ０の代わりにＯＲゲート回路ＯＲ００を有する点、及びインバータＩＮＶ５とその出力信号ＰＯＲ２を新たに有する点で、実施例１のラッチアレイ回路１００と異なる。

【0075】

インバータＩＮＶ５は、遅延回路ＤＬＹの出力信号である反転後発パワーオンリセット信号ＰＯＲ２Ｂを入力とし、これをさらに反転させた後発パワーオンリセット信号ＰＯＲ２を出力する。

【0076】

ＯＲゲート回路ＯＲ００の入力端の一方には、外部入力データ信号ＤＩ＜０＞が入力される。ＯＲゲート回路ＯＲ００の入力端の他方には、後発パワーオンリセット信号ＰＯＲ２が入力される。ＯＲゲート回路ＯＲ００は、外部入力データ信号ＤＩ＜０＞と後発パワーオンリセット信号ＰＯＲ２との論理和の信号を内部入力データ信号Ｄ０として出力する。出力された内部入力データ信号Ｄ０は、１行目のラッチ回路群であるラッチ回路Ｌ００、Ｌ０１、・・・、Ｌ０ｎの各々のデータ入力端子Ｄに入力される。

【0077】

ＯＲゲート回路ＯＲ００は、ＡＮＤゲート回路ＡＮ１～ＡＮｍとともに、ラッチ回路Ｌ００～Ｌｍｎに内部入力データを供給する入力データ供給部３１を構成している。

【0078】

次に、本実施例のラッチアレイ回路３００の動作について説明する。後発パワーオンリセット信号ＰＯＲ２は、反転後発パワーオンリセット信号ＰＯＲ２Ｂを反転させた信号であるため、内部電源Ｖｄｄが上昇を始める時刻ｔ０（図３Ａ参照）以降は内部電源電位Ｖｄｄに追従して電位が上昇する。そして、後発パワーオンリセット信号ＰＯＲ２は、反転後発パワーオンリセット信号ＰＯＲ２Ｂが“Ｌ”レベルから“Ｈ”レベルへと立ち上がる時刻ｔ３（図４Ａ参照）付近で反転し、以降は接地電位に固定される。

【0079】

内部入力データ信号Ｄ０は、一方の入力が後発パワーオンリセット信号ＰＯＲ２であるＯＲゲート回路ＯＲ００の出力に相当する。このため、内部入力データ信号Ｄ０は、時刻ｔ０以降はやはり内部電源電位Ｖｄｄに追従して電位が上昇し、時刻ｔ３までは“Ｈ”レベルに維持される。

【0080】

１行目のラッチ回路群であるラッチ回路Ｌ００、Ｌ０１、・・・、Ｌ０ｎは、クロック端子ＣＫに入力される信号（クロック入力）が“Ｈ”レベルの間は、共通してデータ端子Ｄに入力される内部入力データ信号Ｄ０の値を取り込み続ける。よって、出力信号Ｑ００、Ｑ０１、・・・、Ｑｍｎのうち、ラッチ回路Ｌ００、Ｌ０１、・・・、Ｌ０ｎの出力信号である出力信号Ｑ００、Ｑ０１、・・・、Ｑ０ｎだけは、内部入力データ信号Ｄ０の値を直ちに反映して内部電源電位Ｖｄｄと共に上昇し、“Ｈ”レベルとなる。

【0081】

このように、本実施例のラッチアレイ回路３００の構成によれば、出力信号Ｑ００、Ｑ０１、・・・、Ｑｍｎのうちの一部である出力信号Ｑ００、Ｑ０１、・・・、Ｑ０ｎを、比較的早期且つ相対的に安定して“Ｈ”レベルに初期化可能となる。

【0082】

なお、出力信号を“Ｈ”レベルに初期化する対象となるラッチ回路は、ラッチ回路Ｌ００、Ｌ０１、・・・、Ｌ０ｎには限定されず、他の行のラッチ回路群をその対象としてもよい。また、ラッチ回路Ｌ００～Ｌｍｎの全てを対象として出力信号を一律に“Ｈ”レベルに初期化してもよい。

【0083】

なお、本発明は上記実施例で示したものに限られない。例えば、上記実施例では、ラッチ回路Ｌ００～Ｌｍｎが（ｍ＋１）行×（ｎ＋１）列のマトリクス状に配置されている場合を例として説明したが、ラッチ回路の配置の仕方はこれに限定されない。例えば、いくつかの行だけラッチ回路の数を（ｎ＋１）個より少なく配置してもよく、いくつかの列だけ（ｍ＋１）個より少なく配置してもよい。

【0084】

また、上記実施例では、入力データ供給部が複数のＡＮＤゲート回路から構成され、反転後発パワーオンリセット信号ＰＯＲ２Ｂと外部入力データ信号ＤＩ＜０＞、ＤＩ＜１＞、・・・、ＤＩ＜ｍ＞との論理積を内部入力データ信号Ｄ０～Ｄｍとしてラッチ回路Ｌ００～Ｌｍｎに供給する場合を例として説明した。しかし、回路構成はこれに限られず、少なくとも反転先発パワーオンリセット信号ＰＯＲＢが立ち上がる時点（時刻ｔ２）よりも遅いタイミングまで、ラッチ回路Ｌ００～Ｌｍｎ（実施例３では、特定の行のラッチ回路群を除くラッチ回路）に対して“Ｌ”レベルの内部入力データを供給するように構成されていればよい。

【0085】

また、上記実施例では、外部クロック信号ＣＫＩ＜０＞、ＣＫＩ＜１＞、・・・、ＣＫＩ＜ｎ＞及び内部クロック信号ＣＫ０、ＣＫ１、・・・、ＣＫｎを幅が狭いパルス状のクロック信号とし、所謂パルスドラッチ技術との併用を想定した場合を例として説明した。しかし、通常動作時のタイミング余裕を確保しやすい場合、例えば高速動作が不要な用途では、クロック信号をパルス状に限定しなくてもよい。

【0086】

また、上記実施例１及び実施例３では、遅延回路ＤＬＹをラッチアレイ回路の内部に設けた構成を例として説明したが、これとは異なり、ラッチアレイ回路の外部且つＩＣチップ内部の別の場所に配置しても良い。

【符号の説明】

【0087】

１００，２００，３００ ラッチアレイ回路
１１，３１ 入力データ供給部
１２ クロック供給部
Ｌ００～Ｌｍｎ ラッチ回路
ＡＮ０～ＡＮｍ ＡＮＤゲート回路
ＯＲ０～ＯＲｎ ＯＲゲート回路
ＩＮＶ０～ＩＮＶ５ インバータ
ＤＬＹ 遅延回路
ＰＲＣ１ 第１のパワーオンリセット回路
Ｒ１，Ｒ２ 抵抗素子
Ｃ１，Ｃ２ 容量素子
ＰＲＣ２ 第２のパワーオンリセット回路
ＯＲ００ ＯＲゲート回路

【図1】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図5】

【図6】

【図7】