特許 7272412 接合型半導体ウェーハの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2023-05-01

(45)【発行日】2023-05-12

(54)【発明の名称】接合型半導体ウェーハの製造方法

(51)【国際特許分類】

   H01L 33/20 20100101AFI20230502BHJP

   H01L 33/48 20100101ALI20230502BHJP

   H01L 33/62 20100101ALI20230502BHJP

   H01L 33/30 20100101ALI20230502BHJP

   H01L 21/02 20060101ALI20230502BHJP

【ＦＩ】

H01L33/20

H01L33/48

H01L33/62

H01L33/30

H01L21/02 B

【請求項の数】 8

(21)【出願番号】P 2021196854

(22)【出願日】2021-12-03

【審査請求日】2022-04-25

【早期審査対象出願】

(73)【特許権者】

【識別番号】000190149

【氏名又は名称】信越半導体株式会社

(74)【代理人】

【識別番号】100102532

【弁理士】

【氏名又は名称】好宮 幹夫

(74)【代理人】

【識別番号】100194881

【弁理士】

【氏名又は名称】小林 俊弘

(74)【代理人】

【識別番号】100215142

【弁理士】

【氏名又は名称】大塚 徹

(72)【発明者】

【氏名】石崎 順也

【審査官】淺見 一喜

(56)【参考文献】

【文献】特開２００３－３４７５２４（ＪＰ，Ａ）

【文献】特開２００３－２８２９４２（ＪＰ，Ａ）

【文献】特開平０９－０５５５３６（ＪＰ，Ａ）

【文献】特開平０５－２５１７３８（ＪＰ，Ａ）

【文献】特開平０６－１８８４５０（ＪＰ，Ａ）

【文献】特開２０１１－００９７１８（ＪＰ，Ａ）

【文献】国際公開第２０２１／２００８３２（ＷＯ，Ａ１）

【文献】特開２０１９－０６４８７３（ＪＰ，Ａ）

【文献】特開２０２０－０３６０３８（ＪＰ，Ａ）

【文献】特開２０１３－２３９７１８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／０１３５９７０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／０１０５９７０（ＵＳ，Ａ１）

【文献】特開２０２１－０２７３０１（ＪＰ，Ａ）

【文献】国際公開第２０１４／０２０９０６（ＷＯ，Ａ１）

【文献】特開２００２－１００８０５（ＪＰ，Ａ）

【文献】国際公開第２０２０／１５７１４９（ＷＯ，Ａ１）

【文献】特開２０２０－１９４８８６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２１／００２５０８３（ＵＳ，Ａ１）

【文献】特開２００３－０６０２３３（ＪＰ，Ａ）

【文献】特開２０１１－１３５０５８（ＪＰ，Ａ）

【文献】特表２０２２－５２３０８１（ＪＰ，Ａ）

【文献】特開平０５－００３３４４（ＪＰ，Ａ）

【文献】特開２００２－２６１３２９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ３３／００－３３／６４

Ｈ０１Ｌ ２１／０２

(57)【特許請求の範囲】

【請求項1】

出発基板上にエピタキシャル成長した化合物半導体の積層体を、可視光透過性接合材を介して可視光透過性の異種基板に転写して作製する接合型半導体ウェーハの製造方法であって、
前記出発基板上に、開口部を有する無極性誘電体のマスクパターンを作製する工程と、
前記出発基板の前記マスクパターンの前記開口部を通して露出した部分に、前記化合物半導体の積層体を柱状又は直方体の上部が一部傾斜した形状の発光素子としてエピタキシャル成長させる工程と、
前記化合物半導体の積層体を、前記可視光透過性接合材を介して前記異種基板に転写する工程と
を有し、
前記マスクパターンの前記開口部の大きさを、前記開口部が正方形の場合は１辺が５μｍ以上１００μｍ以下とし、前記開口部が長方形の場合は長軸方向を５μｍを超えて１００μｍ以下とし、短軸方向を５μｍ以上８０μｍ以下とし、
前記化合物半導体の積層体として、Ａｌ、Ｇａ及びＩｎの少なくとも１種を含むＩＩＩ族原料、及びＰ及びＡｓの少なくとも１種を含むＶ族原料を用いて、犠牲層及び機能層により構成される積層体をエピタキシャル成長させ、
前記機能層の少なくとも一部を、前記Ｖ族原料と前記ＩＩＩ族原料との供給Ｖ／ＩＩＩ比を４０以上として積層することを特徴する接合型半導体ウェーハの製造方法。

【請求項2】

前記化合物半導体の積層体として、発光層と窓層とを有するマイクロＬＥＤ構造体をエピタキシャル成長させ、前記化合物半導体の積層体の１辺を１００μｍ以下とすることを特徴とする請求項１に記載の接合型半導体ウェーハの製造方法。

【請求項3】

前記マスクパターンの前記開口部の間隔を０．２μｍ以上１００μｍ以下とすることを特徴とする請求項１又は２に記載の接合型半導体ウェーハの製造方法。

【請求項4】

前記マスクパターンの無極性誘電体の厚さを、０．０１μｍ以上、かつ、前記開口部の幅の１．５倍以下であって、エピタキシャル成長させる前記化合物半導体の積層体の高さを超えない厚さとすることを特徴とする請求項１から請求項３のいずれか１項に記載の接合型半導体ウェーハの製造方法。

【請求項5】

前記異種基板として、サファイア、石英、ガラス、ＳｉＣ、ＬｉＴａＯ_３、及びＬｉＮｂＯ_３からなる群より選択されるものを用いることを特徴とする請求項１から請求項４のいずれか１項に記載の接合型半導体ウェーハの製造方法。

【請求項6】

前記可視光透過性接合材として、ＢＣＢ、シリコーン樹脂、エポキシ樹脂、ＳＯＧ、ポリイミド、及びアモルファスフッ素系樹脂からなる群より選択されるものを用いることを特徴とする請求項１から請求項５のいずれか１項に記載の接合型半導体ウェーハの製造方法。

【請求項7】

前記可視光透過性接合材の厚さを０．０１μｍ以上０．６μｍ以下とすることを特徴とする請求項１から請求項６のいずれか１項に記載の接合型半導体ウェーハの製造方法。

【請求項8】

前記エピタキシャル成長させる工程において、前記化合物半導体の積層体の各層を、前記出発基板に対して下から上に縦方向に積層するように、エピタキシャル成長させ、
前記転写する工程において、前記可視光透過性接合材を前記異種基板に接触させることを特徴とする請求項１から請求項７のいずれか１項に記載の接合型半導体ウェーハの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は接合型半導体ウェーハの製造方法に関する。

【背景技術】

【0002】

出発基板上にエピタキシャル成長した積層体のうち、発光素子として機能するのに必要な部分（以下、機能層と呼ぶ）を、出発基板から分離し、別の基板へ移載する技術は、出発基板の物性に起因する制約を緩和し、デバイスシステムの設計自由度を上げるために重要な技術である。

【0003】

マイクロＬＥＤデバイスにおいては、出発基板のままでは駆動回路に移載するのが難しく、移載技術が必須である。マイクロＬＥＤデバイスに適した駆動回路への移載を可能とするドナー基板を作製するためには、機能層を永久基板に接合して、該接合後に出発基板を除去するか、仮支持基板にて保持した状態で出発基板を除去し、その後永久基板に接合するなど、移載を実現する技術が必要である。

【0004】

また、ウェーハ全体に対し機能層をエピタキシャル成長し、それを所望のマイクロＬＥＤのサイズになるようエッチング加工により素子分離した場合、加工界面に輝度低下の原因となるエッチングダメージが発生するが、素子サイズの小さいマイクロＬＥＤでは輝度低下が顕著になる問題がある。

【0005】

特許文献１では、半導体エピタキシャル基板と仮支持基板とを誘電体層を介して熱圧着接合する技術とウェットエッチングで仮支持基板とエピタキシャル機能層を分離する技術が開示されている。しかし、特許文献１に記載された技術を用いて小サイズ化したマイクロＬＥＤは実現可能だが、輝度低下に対する改善策は示されていない。

【0006】

特許文献２では、分離溝を形成して犠牲層露出後、接合を行い、分離溝を介して犠牲層エッチングを実施して出発基板を分離する技術が開示されている。しかし、特許文献２に記載された技術を用いて小サイズ化したマイクロＬＥＤは実現可能だが、輝度低下に対する改善策は示されていない。

【0007】

特許文献３～４は、基板の一部をＳｉＯ_２などのマスク材で覆い、マスク部以外の箇所にエッチングによる素子分離が不要な発光素子の製造方法が開示されている。しかし、これらの文献には、発光素子を出発基板とは異なる基板に移し替える工程は記載されていない。

【先行技術文献】

【特許文献】

【0008】

【文献】特開２０２１－２７３０１号公報

【文献】国際公開第ＷＯ２０１４－０２０９０６号

【文献】特開平５－３３４４号公報

【文献】特開２００２－２６１３２９号公報

【文献】特開２００２－１００８０５号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明は、上記課題を解決するためになされたもので、発光素子を備えた接合型半導体ウェーハを、発光素子の輝度低下の発生を抑制して製造できる接合型半導体ウェーハの製造方法を提供することを目的とする。

【課題を解決するための手段】

【0010】

上記課題を解決するために、本発明では、出発基板上にエピタキシャル成長した化合物半導体の積層体を、可視光透過性接合材を介して可視光透過性の異種基板に転写して作製する接合型半導体ウェーハの製造方法であって、
前記出発基板上に、開口部を有する無極性誘電体のマスクパターンを作製する工程と、
前記出発基板の前記マスクパターンの前記開口部を通して露出した部分に、前記化合物半導体の積層体を柱状の発光素子としてエピタキシャル成長させる工程と、
前記化合物半導体の積層体を、前記可視光透過性接合材を介して前記異種基板に転写する工程と
を有することを特徴する接合型半導体ウェーハの製造方法を提供する。

【0011】

このような製造方法であれば、エピタキシャル成長させる工程であらかじめ分離した柱状の発光素子構造が得られるため、エピタキシャル成長により得られた発光素子に対する素子分離のためのエッチング加工が不要となり、素子分離のためのエッチングによって形成される素子表面のダメージ層による発光素子の輝度低下を抑制することができる。したがって、本発明の接合型半導体ウェーハの製造方法であれば、発光素子、例えばマイクロＬＥＤを備えた接合型半導体ウェーハを、発光素子の輝度低下の発生を抑制して製造できる。

【0012】

例えば、前記化合物半導体の積層体として、発光層と窓層とを有するマイクロＬＥＤ構造体をエピタキシャル成長させ、前記化合物半導体の積層体の１辺を１００μｍ以下とすることができる。

【0013】

素子分離の際のエッチングダメージによるＬＥＤの輝度低下は、素子サイズが小さいほど顕著になるが、本発明の製造方法では、発光層と窓層とを有するマイクロＬＥＤ構造体であって、その１辺が１００μｍ以下の素子において、輝度低下を顕著に抑制することができる。

【0014】

前記マスクパターンの前記開口部の大きさを、前記開口部が正方形の場合は１辺が５μｍ以上１００μｍ以下とし、前記開口部が長方形の場合は長軸方向を５μｍを超えて１００μｍ以下とし、短軸方向を５μｍ以上８０μｍ以下とすることが好ましい。

【0015】

例えば、このようなマスク設計であれば、１辺が１００μｍ以下の発光素子である化合物半導体の積層体をエピタキシャル成長させることができる。

【0016】

また、前記マスクパターンの前記開口部の間隔を０．２μｍ以上１００μｍ以下とすることが好ましい。

【0017】

このようなマスク設計であれば、無極性誘電体上に多結晶が生じるのを防ぐことができると共に、選択成長マスクとしての効果を十分に発揮することができる。

【0018】

また、前記マスクパターンの無極性誘電体の厚さを、０．０１μｍ以上、かつ、前記開口部の幅の１．５倍以下であって、エピタキシャル成長させる前記化合物半導体の積層体の高さを超えない厚さとすることが好ましい。

【0019】

このようなマスク設計であれば、選択成長マスクとしての効果を十分に発揮できると共に、その後の発光素子作製工程を進める上での不具合が発生するのを防ぐことができる。

【0020】

例えば、前記化合物半導体の積層体として、Ａｌ、Ｇａ及びＩｎの少なくとも１種を含むＩＩＩ族原料、及びＰ及びＡｓの少なくとも１種を含むＶ族原料を用いて、犠牲層及び機能層により構成される積層体をエピタキシャル成長させることができる。

【0021】

化合物半導体の積層体の構成は特に限定されないが、例えば、ＩＩＩ族原料及びＶ族原料を用いて、犠牲層及び機能層により構成される積層体をエピタキシャル成長させることができる。

【0022】

この場合、前記機能層の少なくとも一部を、前記Ｖ族原料と前記ＩＩＩ族原料との供給Ｖ／ＩＩＩ比を４０以上として積層することが好ましい。

【0023】

このような供給Ｖ／ＩＩＩ比で機能層を積層することにより、機能層の各層を、より確実に直方体状にすることができる。

【0024】

例えば、前記異種基板として、サファイア、石英、ガラス、ＳｉＣ、ＬｉＴａＯ_３、及びＬｉＮｂＯ_３からなる群より選択されるものを用いることができる。

【0025】

用いる異種基板は特に限定されないが、例えば、以上の基板を用いることができる。

【0026】

また、例えば、前記可視光透過性接合材として、ＢＣＢ、シリコーン樹脂、エポキシ樹脂、ＳＯＧ、ポリイミド、及びアモルファスフッ素系樹脂からなる群より選択されるものを用いることができる。

【0027】

用いる可視光透過性接合材は特に限定されないが、例えば、以上の材料を用いることができる。

【0028】

前記可視光透過性接合材の厚さを０．０１μｍ以上０．６μｍ以下とすることが好ましい。

【0029】

可視光透過性接合材の厚さがこの範囲内であれば、接合材の塗布膜の厚さ分布を比較的小さくすることができる。

【発明の効果】

【0030】

以上のように、本発明の接合型半導体ウェーハの製造方法であれば、発光素子、例えばマイクロＬＥＤを備えた接合型半導体ウェーハを、発光素子の輝度低下の発生を抑制して製造できる。

【図面の簡単な説明】

【0031】

【図1】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の１つの工程を示す概略断面図である。

【図2A】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の１つの工程を示す概略断面図である。

【図2B】図２ＡのＩＩＢ部の拡大断面図である。

【図3】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の１つの工程を示す概略断面図である。

【図4】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の１つの工程を示す概略断面図である。

【図5】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の１つの工程を示す概略断面図である。

【図6】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の１つの工程を示す概略断面図である。

【図7】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の１つの工程を示す概略断面図である。

【図8】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の１つの工程を示す概略断面図である。

【図9】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の１つの工程を示す概略断面図である。

【図10】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の１つの工程を示す概略断面図である。

【図11】本発明の接合型半導体ウェーハの製造方法の第一の実施形態で製造した接合型半導体ウェーハを示す概略断面図である。

【図12】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の１つの工程を示す概略断面図である。

【図13】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の１つの工程を示す概略断面図である。

【図14】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の１つの工程を示す概略断面図である。

【図15A】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の１つの工程で製造できる第二選択成長基板の一例を示す概略断面図である。

【図15B】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の１つの工程で製造できる第二選択成長基板の他の一例を示す概略断面図である。

【図15C】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の１つの工程で製造できる第二選択成長基板の他の一例を示す概略断面図である。

【図15D】図１５ＡのＸＶＤ部の拡大断面図である。

【図16】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の１つの工程を示す概略断面図である。

【図17】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の１つの工程を示す概略断面図である。

【図18】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の１つの工程を示す概略断面図である。

【図19】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の１つの工程を示す概略断面図である。

【図20】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の１つの工程を示す概略断面図である。

【図21】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の１つの工程を示す概略断面図である。

【図22】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の１つの工程を示す概略断面図である。

【図23】本発明の接合型半導体ウェーハの製造方法の第二の実施形態で製造した接合型半導体ウェーハを示す概略断面図である。

【図24】比較例の接合型半導体ウェーハの製造方法の１つの工程を示す概略断面図である。

【図25】比較例の接合型半導体ウェーハの製造方法の１つの工程を示す概略断面図である。

【図26】比較例の接合型半導体ウェーハの製造方法の１つの工程を示す概略断面図である。

【図27】比較例の接合型半導体ウェーハの製造方法の１つの工程を示す概略断面図である。

【図28】比較例の接合型半導体ウェーハの製造方法の１つの工程を示す概略断面図である。

【図29】比較例の接合型半導体ウェーハの製造方法の１つの工程を示す概略断面図である。

【図30】比較例の接合型半導体ウェーハの製造方法の１つの工程を示す概略断面図である。

【図31】比較例の接合型半導体ウェーハの製造方法の１つの工程を示す概略断面図である。

【図32】比較例の接合型半導体ウェーハの製造方法で製造した接合型半導体ウェーハの概略断面図である。

【図33】実施例１、実施例２及び比較例において製造したマイクロＬＥＤの大きさと外部量子効率との関係を示すグラフである。

【図34】供給Ｖ／ＩＩＩ比と化合物半導体の積層体の側面の角度との関係を示すグラフである。

【発明を実施するための形態】

【0032】

上述のように、発光素子を備えた接合型半導体ウェーハを、発光素子の輝度低下の発生を抑制して製造できる接合型半導体ウェーハの製造方法の開発が求められていた。

【0033】

本発明者は、上記課題について鋭意検討を重ねた結果、出発基板上に開口部を有する無極性誘電体のマスクパターンを作製し、出発基板のうちマスクパターンの開口部を通して露出した部分に化合物半導体の積層体を柱状の発光素子としてエピタキシャル成長させた上で、化合物半導体の積層体を可視光透過性接合材を介して異種基板に転写することにより、エピタキシャル成長させた発光素子に対する素子分離のためのエッチング加工が不要となり、素子分離のためのエッチングによって形成される素子表面のダメージ層による発光素子の輝度低下を抑制することができることを見出し、本発明を完成させた。

【0034】

即ち、本発明は、出発基板上にエピタキシャル成長した化合物半導体の積層体を、可視光透過性接合材を介して可視光透過性の異種基板に転写して作製する接合型半導体ウェーハの製造方法であって、
前記出発基板上に、開口部を有する無極性誘電体のマスクパターンを作製する工程と、
前記出発基板の前記マスクパターンの前記開口部を通して露出した部分に、前記化合物半導体の積層体を柱状の発光素子としてエピタキシャル成長させる工程と、
前記化合物半導体の積層体を、前記可視光透過性接合材を介して前記異種基板に転写する工程と
を有することを特徴する接合型半導体ウェーハの製造方法である。

【0035】

以下、本発明について図面を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。

【0036】

（第一の実施形態）
図１～図１１を参照しながら、本発明の接合型半導体ウェーハの製造方法の第一の実施形態を説明する。

【0037】

まず、図１に示すように、出発基板１としての第一導電型のＧａＡｓ基板上に、Ｐ－ＣＶＤ（プラズマＣＶＤ、プラズマ化学気相堆積法）などを用いて、例えばＳｉＯ_２またはＳｉＮ_ｘなどの無極性誘電体膜２１を形成し、複数の開口部２２を有する無極性誘電体膜２１のマスクパターン２を作製する。これにより、図１に示す、出発基板１と、出発基板１上に作製され、開口部２２を有する無極性誘電体２１のマスクパターン２とを含むパターン基板１０を作製する。

【0038】

無極性誘電体膜２１の成膜方法は、Ｐ－ＣＶＤに限定されず、成膜できればどのような方法でもよく、スパッタ法、ＰＬＤ法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ、パルスレーザー堆積法）、ＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、原子層堆積法）、ゾルゲル法、光ＣＶＤなども適用可能である。

【0039】

開口部２２の大きさ及び配置は、例えば、素子予定サイズ及び配置に合わせて設ける。
１つの開口部２２とそれに隣り合う開口部２２との間隔は、広過ぎなければ、その後の工程において無極性誘電体膜２１上に多結晶が生じるのを防ぐことができ、デバイス作製工程上、不具合が生じる可能性を低くすることができる。そのため、間隔が開き過ぎないことが好ましい。この間隔は、Ａｌを含む材料系の場合は５０μｍ以下、Ａｌを含まない材料系の場合は１００μｍ以下とすることが望ましい。Ａｌは表面マイグレーション長がＩｎやＧａに比べて短いため、ＩＩＩ族元素がＩｎおよびＧａのみの材料系の場合と設計を変える必要がある。

【0040】

一方、１つの開口部２２とそれに隣り合う開口部２２との間隔の下限は、０．２μｍ以上とすることが望ましい。この理由の１つは、パターン作製のためにコンタクトアライナを用いた場合、パターン精度の下限が０．２μｍ程度であるためである。小直径基板用のステッパーを新規に作製すれば、これ以下の開口部間隔とすることも可能ではあるが、小直径基板を用いた工程にステッパーを採用することは費用対効果が悪い。また、別の理由として、０．２μｍ以上の開口部間隔であれば、選択成長マスクとしての効果を十分に発揮できると共に、無極性誘電体２１の膜上でのエピタキシャル成長を抑制でき、隣接素子と接続してしまうリスクを低減できる。ゆえに、この間隔は０．２μｍ以上とすることが好適である。

【0041】

無極性誘電体膜２１（マスクパターン２の無極性誘電体）の厚さを０．０１μｍ以上とすれば、選択成長マスクとしての効果を十分に発揮できる。また、無極性誘電体２１の膜の厚さが大き過ぎなければ、開口部２２にエピタキシャル成長する化合物半導体の材料が到達する前の乱流発生を抑えることができる。また、後の工程でエピタキシャル成長させる化合物半導体の積層体の高さを超えない膜厚であれば、その後のデバイス作製工程を進める上で、アセンブリ不良の原因となるような不具合が生じるのを防ぐことができる。したがって、マスクパターン２の無極性誘電体２１の厚さを、０．０１μｍ以上、かつ開口部２２の幅の１．５倍以下の厚さであって、エピタキシャル成長させる化合物半導体の積層体の高さを超えない厚さとすることが好適である。例えば、開口部の幅が５μｍである場合は７．５μｍ以下とすることが好適である。

【0042】

次に、以上のようにして作製したパターン基板１０における、出発基板１のマスクパターン２の開口部２２を通して露出した部分のみに、第一導電型のＧａＡｓバッファ層（図示しない）を積層し、次いで、図２Ａに示すように、第一導電型のＧａＩｎＰ第一犠牲層、第一導電型のＧａＡｓ第二犠牲層、第一導電型のＡｌＧａＩｎＰ（例えば（Ａｌ_ｙＧａ_１－ｙ）_ｘＩｎ_１－ｘＰ（０．４≦ｘ≦０．６， ０＜ｙ≦１））第一クラッド層３２、ノンドープのＡｌＧａＩｎＰ（例えば（Ａｌ_ｙＧａ_１－ｙ）_ｘＩｎ_１－ｘＰ（０．４≦ｘ≦０．６， ０≦ｙ≦０．６））活性層３３、第二導電型のＡｌＧａＩｎＰ（例えば（Ａｌ_ｙＧａ_１－ｙ）_ｘＩｎ_１－ｘＰ（０．４≦ｘ≦０．６， ０＜ｙ≦１））第二クラッド層３４、第二導電型のＧａＩｎＰ中間層（図示しない）、及び第二導電型のＧａＰ窓層３５を順次エピタキシャル成長させる。第一犠牲層及び第二犠牲層は、図２Ａに示す犠牲層３１を構成する。第一クラッド層３２、活性層３３、第二クラッド層３４、ＧａＩｎＰ中間層、及び窓層３５は、図２Ａに示す機能層３６を構成する。

【0043】

これらの層は、Ａｌ、Ｇａ及びＩｎの少なくとも１種を含むＩＩＩ族原料、及びＰ及びＡｓの少なくとも１種を含むＶ族原料を用いてエピタキシャル成長させることができる。

【0044】

これにより、図２Ａに示すように、出発基板１のうちマスクパターン２の開口部２２を通して露出した部分のそれぞれに、犠牲層３１及び機能層３６により構成される化合物半導体の積層体３を柱状の発光素子としてエピタキシャル成長させた選択成長基板１１を得ることができる。

【0045】

柱状の化合物半導体の積層体３は、直方体としてエピタキシャル成長させても良いし、上部が一部傾斜した形状、例えばピラミッド状とすることもできる。

【0046】

化合物半導体の積層体３の形状は、例えば、この積層体３をエピタキシャル成長させる際の材料の供給条件によって制御できる。

【0047】

化合部物半導体の積層体３の上記各層を積層する際、Ｖ族原料とＩＩＩ族原料との供給Ｖ／ＩＩＩ比（供給ガス流量比：それぞれのガス濃度が１００％の状態での、Ｖ族流量とＩＩＩ族流量との比）は４０以上とすることが望ましい。供給Ｖ／ＩＩＩ比を４０以上とすれば、選択成長させた発光素子構造（化合物半導体の積層体３）の側面を、｛１１１｝面が出ずに、｛１００｝面とすることができる。その結果、ピラミッド状の発光素子構造ではなく、図２Ａに示した直方体状の化合物半導体の積層体３とすることができる。ピラミッド状の素子構造でも、素子作製自体は可能であるが、直方体状の化合物半導体の積層体３であれば、エッチングにより形状を加工する必要がない。

【0048】

一方、供給Ｖ／ＩＩＩ比の上限設定は必須ではないが、一定以上に供給Ｖ／ＩＩＩ比を増やすことは製品に取り込まれずに排気されるＶ族ガスを増加させることを意味し、製造コスト上昇要因となる。よって、供給Ｖ／ＩＩＩ比を合理的な範囲以下とすることが望ましく、好ましくは２００００以下、より好ましくは１０００以下とすることができる。

【0049】

このような供給Ｖ／ＩＩＩ比で化合物半導体の積層体３を形成した際、通常、その側面には、例えば図２Ｂに示すように、第一クラッド層３２の一部３２Ａ、活性層３３の一部３３Ａ、第２クラッド層３３の一部３３Ａ及び窓層３５の一部３５Ａなどを含む、極薄膜のエピタキシャル膜３Ａが積層されるが、このエピタキシャル膜３Ａは、極薄膜のため、電流はほぼ流れず、発光への悪影響はほぼ無い。

【0050】

次に、選択成長基板１１上に、可視光透過性接合材４として例えばＢＣＢ（ベンゾシクロブテン）を図３に示すようにスピンコートする。

【0051】

次いで、可視光透過性接合材４を可視光透過性の異種基板５、例えばサファイア基板と対向させて重ね合わせ、熱圧着することで、図４に示す選択成長接合基板１２を作製する。

【0052】

本実施形態においては、可視光透過性接合材４としてＢＣＢを例示したが、ＢＣＢに限定されるものではなく、可視光透過性であれば、どのような材料でも選択可能である。可視光透過性接合材は、熱硬化性であることが好ましい。ＢＣＢの他、シリコーン樹脂、エポキシ樹脂、ガラス（例えばＳＯＧ（ｓｐｉｎ－ｏｎ－ｇｌａｓｓ））、ポリイミド（Ｐｏｌｙｉｍｉｄｅ：ＰＩ）、アモルファスフッ素系樹脂（例えばＣｙｔｏｐ（登録商標））などを用いてもよい。スピンコートにてＢＣＢを塗布する際、厚さは例えば０．０１以上０．６μｍ以下程度とすることができる。この範囲内の厚さは、可視光透過性接合材４であるＢＣＢの塗布膜の厚さ分布を比較的小さくできるので好ましい。ただし、接合後に９０％以上の面積歩留まりを保つためには０．０５μｍ以上のＢＣＢ層厚さとすることが好適である。また、７０％以上の接合面積歩留まりを維持すればよいのであれば、０．０１μｍ以上のＢＣＢ層厚とすれば良い。

【0053】

また、可視光透過性の異種基板５としてサファイアを例示したが、サファイアに限定されるものではなく、可視光透過性の材料であれば、どのような材料も選択可能である。平坦性が担保されて、かつエキシマレーザー光の吸収率の低い材料であることが好ましい。サファイアの他、石英（合成石英など）、ガラス、ＳｉＣ、ＬｉＴａＯ_３又はＬｉＮｂＯ_３を選択することができる。

【0054】

次に、出発基板（ＧａＡｓ基板）１を、例えばアンモニア過水（アンモニア及び過酸化水素の混合溶液）などの選択エッチング液を用いたウェットエッチング法により除去し、図５に示すように犠牲層３１（第一犠牲層）を露出させる。次に、エッチャントを塩酸系に切り替えてＧａＩｎＰ第一犠牲層を選択的に除去し、エッチャントを硫酸過水（硫酸及び過酸化水素の混合水溶液）系に切り替えて第二犠牲層を除去して、図６に示すように第一クラッド層３２を露出させる。

【0055】

次に、フォトリソグラフィー法にて、レジストマスクまたはハードマスクを形成し、例えばフッ素系プラズマを用いたドライエッチング法にて、化合物半導体の積層体３の間に存在するＢＣＢ４の一部をエッチングにより除去して、図７に示すように各素子（化合物半導体の積層体３）が分離した島状パターンを形成する。

【0056】

次に、フォトリソグラフィー法にて、レジストマスクまたはハードマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層３２から第二クラッド層３４までエッチングし、図８に示すように第二クラッド層３４の一部を露出させる。

【0057】

本実施形態においては、第二クラッド層３４の中間部分までエッチングされた状態を図示しているが、この深さに限定されるものではなく、活性層３３を通り過ぎてエッチングされていればどのような深さであっても良い。例えば、活性層３３が完全になくなった状態、かつ、第二クラッド層３４がほとんどエッチングされない状態、あるいは、第二クラッド層３４部分が完全にエッチングされ、ＧａＰ窓層３５が露出した状態でも良い。

【0058】

次に、図８に示すスパイク状になったＢＣＢ硬化部４ａをリフトオフ等の方法で物理的に除去し、図９に示す状態にする。除去の方法は、リフトオフに限定されず、アッシング法、ＲＩＥ（反応性イオンエッチング）法を用いてもよい。アッシング法やＲＩＥ法では等方的にＢＣＢ硬化膜が侵されるが、スパイク状になっているＢＣＢ硬化部４ａは膜状のＢＣＢ硬化部より侵食速度が速いため、時間条件を整えれば、スパイク状ＢＣＢ硬化部４ａのみを除去することは可能である。

【0059】

次に、化合物半導体の積層体３の露出した表面にＳｉＯ_２などのパッシベーション（ＰＳＶ）膜を形成し、図１０に示すように、素子分離端部の露出した活性層３３の側面を被覆し、第一クラッド層３２および第二クラッド層３４の一部が露出するように加工したＰＳＶパターン膜６を作製する。

【0060】

なお、ＰＳＶパターン膜６の材料はＳｉＯ_２に限定されるものではなく、絶縁性を有する材料であれば、どのような材料でも選択可能である。また、ＰＳＶパターン膜６は、例えば、ＴＥＯＳ（テトラエトキシシラン）とＯ_２を用いたＰ－ＣＶＤ法にて成膜することができる。しかし、この方法に限定されるものではなく、ＰＳＶ膜を形成できれば、例えば、スパッタ法、ＰＬＤ法、ＡＬＤ法、ゾルゲル法などの方法で形成しても良い。

【0061】

次に、図１１に示すように、ＰＳＶパターン膜６の開口部を通して露出した第一クラッド層３２および第二クラッド層３４の一部のそれぞれに電極７及び８を形成し、熱処理を施してオーミック接触を実現する。

【0062】

ここで電極は、例えばＡｕ系材料を採用することができる。そしてＰ型層の近傍に電極を設ける場合は化合物半導体の積層体３の近傍（０．５μｍ以内）にＢｅまたはＺｎ含有Ａｕ金属層を設けることが好ましい。Ｎ型層の近傍に電極を設ける場合は化合物半導体の積層体３の近傍（０．５μｍ以内）にＧｅまたはＳｉ含有Ａｕ金属層を設けることが好ましい。

【0063】

また、図１１では、第二クラッド層３４に接し、第一クラッド層３２の高さまで電極８を設けたリード層を有するデザインを例示しているが、リード構造を有するデザインに限定されない。リード構造を設けず、第二クラッド層３４に接する電極８の厚さを第一クラッド層３２に設ける電極７より厚く設計して段差を縮小する構造としても良い。

【0064】

以上に説明した本発明の接合型半導体ウェーハの製造方法の第一の実施形態によれば、出発基板１上にエピタキシャル成長した化合物半導体の積層体３を、可視光透過性接合材４を介して可視光透過性の異種基板５に転写して、図１１に示す接合型半導体ウェーハ１００を得ることができる。

【0065】

化合物半導体の複数の積層体３は、エピタキシャル成長させる工程において、出発基板１上に予め形成されたマスクパターン２の開口部２２のパターンに対応した島状のパターンで、発光素子として互いに分離した状態で成長できる。そのため、エピタキシャル成長させた化合物半導体の積層体３に対する素子分離のためのエッチング加工が不要となり、素子分離のためのエッチングによって形成される素子表面のダメージ層による発光素子の輝度低下を抑制することができる。

【0066】

（第二の実施形態）
次に、図１２～図２３を参照しながら、本発明の接合型半導体ウェーハの製造方法の第二の実施形態を説明する。

【0067】

第二の実施形態は、概して、化合物半導体の積層体のエピタキシャル成長を行った後、電極作製工程を先に行い、仮接合をした状態で、出発基板の除去や異種基板への移し替えを行う点、及びエピタキシャル成長させた化合物半導体の積層体に対してエッチング加工を行わない点で主に第一の実施形態と異なる。

【0068】

まず、図１２に示すように、出発基板１としての第一導電型のＧａＡｓ基板上に、例えばＳｉＯ_２またはＳｉＮ_ｘなどの第一無極性誘電体膜２１を形成し、複数の開口部２２とを有する第一無極性誘電体膜２１の第一マスクパターン２を作製する。これにより、図１２に示す、出発基板１と、出発基板１上に作製され、開口部２２を有する第一マスクパターン２とを含む第一パターン基板１０を作製する。第一無極性誘電体膜２１の成膜方法および好ましい開口部間隔、マスクサイズについては、第一の実施形態と同様である。

【0069】

次に、以上のようにして作製した第一パターン基板１０における、出発基板１のマスクパターン２の開口部２２を通して露出した部分にのみ、第一導電型のＧａＡｓバッファ層（図示しない）を積層し、次いで、第一導電型のＡｌＡｓ第一犠牲層（犠牲層３１）、及び第一導電型のＡｌＧａＩｎＰ第一クラッド層３２を順次エピタキシャル成長させ、図１３に示す第一選択成長基板１３を形成する。

【0070】

次に、第一クラッド層３２上に、例えばＳｉＯ_２またはＳｉＮ_ｘなどの第二無極性誘電体膜２３を形成し、複数の開口部２４を有する第二無極性誘電体膜２３の第二マスクパターン２５を作製する。これにより、図１４に示す、出発基板１と、出発基板１上に作製され、複数の開口部２４を有する無極性誘電体２３の第二マスクパターン２５とを含む第二パターン基板１４を作製する。第二無極性誘電体膜２３の成膜に関しては、第一無極性誘電体膜２１の成膜と同様である。

【0071】

次に、例えば図１５Ａに示すように、第一クラッド層３２の第二マスクパターン２５の開口部２４を通して露出した部分のみに、第一導電型のＡｌＧａＩｎＰ第一クラッド層３２を更にエピタキシャル成長させ、その上に、ノンドープのＡｌＧａＩｎＰ活性層３３、第二導電型のＡｌＧａＩｎＰ第二クラッド層３４、第二導電型のＧａＩｎＰ中間層（図示しない）、第二導電型のＧａＰ窓層３５を順次エピタキシャル成長させる。第一クラッド層３２、活性層３３、第二クラッド層３４、ＧａＩｎＰ中間層、及び窓層３５は、図１５Ａに示す機能層３６を構成する。

【0072】

これにより、例えば図１５Ａに示すように、出発基板１のうちマスクパターン２の開口部２２を通して露出した部分のそれぞれに、犠牲層３１及び機能層３６により構成される化合物半導体の積層体３を柱状の発光素子としてエピタキシャル成長させた第二選択成長基板１５を得ることができる。

【0073】

ここで、第一および第二選択成長基板１４及び１５を形成する際、全ての層の形成時、供給Ｖ／ＩＩＩ比が４０以上の場合、図１５Ａに示すように底面が矩形であり、その形状を概ね維持して成長した形（すなわち、層それぞれは直方体といえる）とすることができるが、第一選択成長基板１３の形成時には供給Ｖ／ＩＩＩ比を４０以上にし、第二選択成長基板１４の形成時に供給Ｖ／ＩＩＩ比を４０未満とするなど、成長条件を成長途中で変更することで、矩形の底面形状を維持しない形状（例えば図１５Ｂ）を形成することができる。ゆえに、化合物半導体の積層体３は矩形の底面をそのまま成長した直方体に限定されるものではなく、エピタキシャル成長により得られる形状であれば、概念として全て含まれる。電極形成や異種基板への転写の際に加工を必要としない程度に矩形状の底面形状を維持することが好ましい。

【0074】

また、図１５Ａおよび図１５Ｂでは、矩形形状の開口部２２の外周部に相当する位置に第二無極性誘電体膜２３を形成した場合を例示したが、第二無極性誘電体膜２３をどこに配置するかは設計要素に過ぎず、例えば図１５Ｃに示すように矩形形状の開口部２２の内部に相当する位置に設けても同様の効果が得られる。

【0075】

また、図１５Ｄに示すように、第一の実施形態と同様に、側面に活性層３３の一部３３Ａ、第２クラッド層３３の一部３３Ａ及び窓層３５の一部３５Ａなどを含む、極薄膜のエピタキシャル膜３Ａの積層構造を有するが発光への悪影響はほぼ無い。

【0076】

次に、ウェットエッチング等により第一および第二無極性誘電体膜２１及び２３を除去し、図１６に示す状態にする。

【0077】

次に、図１７のように、化合物半導体の積層体３の側面の一部にＳｉＮ_ｘなどのＰＳＶ膜６を形成する。ＰＳＶ膜６を形成して次の電極形成工程にて化合物半導体の積層体３の側面上に直接金属膜が形成しないようにすることにより、熱処理時の金属の拡散を防ぐことができ、化合物半導体の積層体３へのダメージを防ぐことができるので、ＰＳＶ膜６を形成することが望ましい。ＰＳＶ膜６はＳｉＮ_ｘに限定されるものではなく、絶縁性を有する材料であれば、どのような材料も選択可能である。

【0078】

またＰＳＶ膜６の成膜方法については、第一の実施形態での説明を参照されたい。

【0079】

次に、図１８に示すように、ＰＳＶ膜６から露出した第一クラッド層３２および窓層３５の一部のそれぞれに電極７及び８を形成し、熱処理を施してオーミック接触を実現する。電極７及び８の材料については、第一の実施形態での説明を参照されたい。

【0080】

また図１８では、第一クラッド層３２に接し、窓層３５の高さまで電極７を設けたリード層を有するデザインを例示しているが、リード構造を有するデザインに限定されない。リード構造を設けず、第一クラッド層３２に設ける電極７の厚さを窓層３５に接する電極８より厚く設計して段差を縮小する構造としても良い。

【0081】

次に、シリコンなどのテンプレート基板９上にシリコーン粘着剤９１を塗布形成した仮接合基板１６を準備し、図１９に示すように、図１８の状態の第二選択成長基板１５と圧着接合する。なお、粘着剤９１としてシリコーン粘着剤を例示したが、粘着力とある程度の耐熱性があれば、シリコーンに限定されない。例えば、ホットワックスやアクリル糊を用いても良い。

【0082】

圧着接合後、ＡｌＡｓ第一犠牲層（犠牲層３１）をＨＦ溶液にてウェットエッチングで除去し、図２０に示すように、発光素子である化合物半導体の積層体３と結晶成長用の出発基板１とを分離する。この状態でも製品としては成立するが、粘着でチップを保持することは輸送時の安定度が低いため、輸送時の安定度を高めるため、次に接合にて素子を固定する工程を追加することが好ましい。

【0083】

接合にて発光素子を固定する工程では、まず、図２１に示すように、可視光透過性の異種基板５、例えばサファイア基板上に可視光透過性接合材４としてＢＣＢをスピンコートした接合固定基板１７を準備する。

【0084】

次に、図２０で形成した状態の化合物半導体の積層体３と、接合固定基板１７の可視光透過性接合部材（ＢＣＢ）４とを対向させて重ね合わせ、熱圧着することで、図２２に示すように、化合物半導体の機能層３がＢＣＢ４を介して異種基板５に接合した接合基板１８を作製する。

【0085】

ここでは可視光透過性の異種基板５としてサファイアを例示したが、サファイアに限定されるものではなく、可視光透過性の材料であれば、どのような材料も選択可能である。平坦性が担保されて、かつエキシマレーザー光の吸収率の低い材料であることが好ましい。サファイアの他、石英（合成石英など）、ガラス、ＳｉＣ、ＬｉＴａＯ_３又はＬｉＮｂＯ_３を選択することができる。

【0086】

また、可視光透過性接合材４としてＢＣＢを例示したが、ＢＣＢに限定されるものではなく、可視光透過性を有するものであれば、どのような材料でも選択可能である。可視光透過性接合材は、熱硬化性であることが好ましい。ＢＣＢの他、シリコーン樹脂、エポキシ樹脂、ガラス（例えばＳＯＧ（ｓｐｉｎ－ｏｎ－ｇｌａｓｓ））、ポリイミド（Ｐｏｌｙｉｍｉｄｅ：ＰＩ）、アモルファスフッ素系樹脂（例えばＣｙｔｏｐ（登録商標））などを用いてもよい。可視光透過性接合材４の厚さについては、第一の実施形態の説明を参照されたい。

【0087】

次に、仮接合基板１６を除去する。これにより、図２３に示す、可視光透過性の異種基板１としてのサファイア基板上に発光素子である化合物半導体の積層体３が保持された発光素子接合基板である接合型半導体ウェーハ１００が得られる。

【0088】

すなわち、以上に説明した本発明の接合型半導体ウェーハの製造方法の第二の実施形態によれば、出発基板１上にエピタキシャル成長した化合物半導体の積層体３を、可視光透過性接合材４を介して可視光透過性の異種基板５に転写して、図２３に示す接合型半導体ウェーハ１００を得ることができる。

【0089】

化合物半導体の複数の積層体３は、エピタキシャル成長させる工程において出発基板１上に予め形成された第一マスクパターン２の開口部２２のパターンに対応した島状のパターンで、発光素子として互いに分離した状態で成長できる。そのため、エピタキシャル成長させた化合物半導体の積層体３に対する素子分離のためのエッチング加工が不要となり、素子分離のためのエッチングによって形成される化合物半導体の積層体３の表面のダメージ層による発光素子の輝度低下を抑制することができる。

【0090】

更に、第二の実施形態によれば、柱状にエピタキシャル成長させた化合物半導体の積層体３を更に加工する必要がないため、発光素子の輝度低下を更に抑えることができる。

【0091】

また、本発明の接合型半導体ウェーハの製造方法では、例えば、以上に説明したように、化合物半導体の積層体３として、活性層（発光層）３３と窓層３５とを有するマイクロＬＥＤ構造体をエピタキシャル成長させることができる。

【0092】

また、化合物半導体の積層体３の１辺（底面の１辺）を、例えば１００μｍ以下とすることができる。なお、化合物半導体の積層体３の厚さは、作製する素子に応じて設計することができる。

【0093】

素子分離の際のエッチングダメージによるＬＥＤの輝度低下は、素子サイズが小さいほど顕著になるが、本発明の製造方法では、発光層と窓層を有するマイクロＬＥＤ構造体であって、その１辺が１００μｍ以下の素子において、輝度低下を顕著に抑制することができる。

【0094】

例えば、マスクパターン２の開口部２２の大きさを、開口部２２が正方形の場合は１辺が５μｍ以上１００μｍ以下とし、開口部２２が長方形の場合は長軸方向を５μｍを超えて１００μｍ以下とし、短軸方向を５μｍ以上８０μｍ以下とすることで、１辺が１００μｍ以下の柱状の発光素子である化合物半導体の積層体３をエピタキシャル成長させることができる。

【実施例】

【0095】

以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。

【0096】

（実施例１）
実施例１では、先に説明した本発明に係る化合物半導体ウェーハの製造方法の第一の実施形態に従って、図１１に示す接合型半導体ウェーハ１００を製造した。具体的には以下の手順に従った。

【0097】

まず、図１に示すように、出発基板１としての第一導電型のＧａＡｓ出発基板上に、複数の開口部２２を有する無極性誘電体であるＳｉＯ_２膜２１のマスクパターン２を施して、パターン基板１０を得た。ＳｉＯ_２膜２１はＴＥＯＳとＯ_２を用いたＰ－ＣＶＤ法にて成膜し、膜厚を０．２μｍとし、開口部２２を正方形とし、その１辺をＸμｍとした。

【0098】

次に、出発基板１のマスクパターン２の開口部２２を通して露出した部分に、供給Ｖ／ＩＩＩ比を１８０として、第一導電型のＧａＡｓバッファ層積層後、０．３μｍの第一導電型のＧａ_ｘＩｎ_１－ｘＰ（ｘ＝０．５）第一犠牲層、０．３μｍの第一導電型のＧａＡｓ第二犠牲層、１．０μｍの第一導電型の（Ａｌ_ｙＧａ_１－ｙ）_ｘＩｎ_１－ｘＰ（ｘ＝０．５、ｙ＝０．８５）第一クラッド層３２、０．３μｍのノンドープの（Ａｌ_ｙＧａ_１－ｙ）_ｘＩｎ_１－ｘＰ（ｘ＝０．５、ｙ＝０．１）活性層３３を、１．０μｍの第二導電型の（Ａｌ_ｙＧａ_１－ｙ）_ｘＩｎ_１－ｘＰ（ｘ＝０．５、ｙ＝０．８５）第二クラッド層３４、０．１μｍの第二導電型のＧａＩｎＰ中間層、４μｍの第二導電型のＧａＰ窓層３５を、順次エピタキシャル成長して、図２Ａに示す選択成長基板１１を作製した。ここで第一クラッド層３２から窓層３５までを機能層３６と称する。また、第一犠牲層及び第二犠牲層を合わせて犠牲層３１と称する。

【0099】

次に、図３に示すように選択成長基板１１上に、可視光透過性接合材４としてＢＣＢをスピンコートした。

【0100】

次いで、可視光透過性接合材４を可視光透過性の異種基板５サファイア基板と対向させて重ね合わせ、図４に示す選択成長接合基板１２を作製した。ＢＣＢ４の設計膜厚は０．６μｍとした。

【0101】

次に、ＧａＡｓ出発基板１をアンモニア過水にてウェットエッチングで除去し、図５に示すように犠牲層３１（ＧａＩｎＰ第一犠牲層）を露出させた。次に、エッチャントを塩酸系に切り替えてＧａＩｎＰ第一犠牲層を選択的に除去し、ＧａＡｓ第二犠牲層を露出させた。エッチャントを硫酸過水系に切り替えてＧａＡｓ第二犠牲層を選択的に除去し、図６に示すように第一クラッド層３１を露出させた。以上の処理を行うことにより、化合物半導体の積層体３の機能層３６のみを保持するＥＰ接合基板を作製した。

【0102】

次に、フォトリソグラフィー法にて、レジストマスクまたはハードマスクを形成し、フッ素系プラズマを用いたドライエッチング法にて、化合物半導体の積層体３の間に存在するＢＣＢ４の一部をエッチングして除去して、図７に示すように各素子（化合物半導体の積層体３）が分離した島状パターンを形成した。

【0103】

次に、フォトリソグラフィー法にて、レジストマスクまたはハードマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層３２から第二クラッド層３４までエッチングし、図８に示すように第二クラッド層３４の一部を露出させた。

【0104】

次に、図８に示すスパイク状になったＢＣＢ硬化部４ａを５ｋｇｆ／ｃｍ^２程度の圧力の液流で除去し、図９に示す状態にした。

【0105】

次に、化合物半導体の積層体３の露出した表面にＳｉＯ_２のＰＳＶ膜を形成し、図１０に示すように、素子分離端部の露出した活性層３３の側面を被覆し、第一クラッド層３２および第二クラッド層３４の一部が露出するように加工したＰＳＶパターン膜６を作製した。

【0106】

次に、図１１に示すように、ＰＳＶパターン膜６から露出した第一クラッド層３２および第二クラッド層３４の一部のそれぞれに電極７及び８を形成し、熱処理を施してオーミック接触を実現した。電極７及び８の材料としては、Ａｕ系材料を採用した。

【0107】

これにより、図１１に示す接合型半導体ウェーハ１００を作製した。

【0108】

（実施例２）
実施例２では、先に説明した本発明の第二の実施形態に従って、図２３に示す接合型半導体ウェーハ１００を製造した。具体的には以下の手順に従った。

【0109】

まず、図１２に示すように、出発基板１としての第一導電型のＧａＡｓ出発基板上に、実施例１と同様の無極性誘電体膜（第一の無極性誘電体膜）２１による第一マスクパターン２を形成し、第一パターン基板１０を作製した。第一の無極性誘電体膜２１は、ＴＥＯＳとＯ_２を用いたＰ－ＣＶＤ法にて成膜し、膜厚を０．２μｍとし、開口部２２を正方形とし、その１辺をＸμｍとした。次いで、出発基板１のマスクパターン２の開口部２２を通して露出した部分のみの上に、供給Ｖ／ＩＩＩ比を１８０とし、第一導電型のＧａＡｓバッファ層を積層し、次いで、０．３μｍの第一導電型のＡｌＡｓ第一犠牲層、及び０．８μｍの第一導電型の（Ａｌ_ｙＧａ_１－ｙ）_ｘＩｎ_１－ｘＰ（ｘ＝０．５、ｙ＝０．８５）第一クラッド層３２を順次エピタキシャル成長させ、図１３に示す第一選択成長基板１３を作製した。

【0110】

次に、第一クラッド層３２上に、図１４に示すように、ＳｉＯ_２の第二無極性誘電体膜２３による第二マスクパターン２５を形成した。

【0111】

次に、第一クラッド層３２の第二マスクパターン２５の開口部２４を通して露出した部分の上に、供給Ｖ／ＩＩＩ比を１８０とし、第一導電型の（Ａｌ_ｙＧａ_１－ｙ）_ｘＩｎ_１－ｘＰ（ｘ＝０．５、ｙ＝０．８５）第一クラッド層３２を更に０．２μｍエピタキシャル成長し、その上に、０．３μｍのノンドープの（Ａｌ_ｙＧａ_１－ｙ）_ｘＩｎ_１－ｘＰ（ｘ＝０．５、ｙ＝０．１）活性層３３、１．０μｍの第二導電型の（Ａｌ_ｙＧａ_１－ｙ）_ｘＩｎ_１－ｘＰ（ｘ＝０．５、ｙ＝０．８５）第二クラッド層３４、０．１μｍの第二導電型のＧａＩｎＰ中間層、及び４μｍの第二導電型のＧａＰ窓層３５を順次エピタキシャル成長させ、図１５に示す第二選択成長基板１５を作製した。

【0112】

次に、第一および第二無極性誘電体膜２１及び２３を除去し、図１６に示す状態にした。

【0113】

次に、図１７に示すように、矩形形状の底面を維持して成長した化合物半導体の積層体３の側面の一部にシリコン窒化膜のＰＳＶ膜６をスパッタ法にて成膜した。

【0114】

次に、図１８に示すように、ＰＳＶ膜６から露出した第一クラッド３２および窓層３５の一部のそれぞれに電極７及び８を形成し、熱処理を施してオーミック接触を実現した。電極はＡｕ系材料を採用した。

【0115】

次に、テンプレート基板９としてのシリコン基板上にシリコーン粘着剤９１を塗布形成した仮接合基板１６を準備し、図１９に示すように、図１８の状態の第二選択成長基板１５と圧着接合した。

【0116】

圧着接合後、ＡｌＡｓ第一犠牲層（犠牲層３１）をＨＦ水溶液にてウェットエッチングで除去し、図２０に示すように、発光素子である化合物半導体の積層体３と出発基板１とを分離した。

【0117】

次に、可視光透過性の異種基板５としてのサファイア基板上に可視光透過性接合材４としてＢＣＢをスピンコートして、図２１に示す接合固定基板１７を準備した。次に、図２０で形成した状態の化合物半導体の積層体３と、接合固定基板１７の可視光透過性接合部材（ＢＣＢ）４とを対向させて重ね合わせ、熱圧着することで、図２２に示すように、化合物半導体の機能層３がＢＣＢ４を介して異種基板５に接合した接合基板１８を作製した。ＢＣＢの設計膜厚は０．６μｍとした。

【0118】

次に、仮接合基板１６を除去して、図２３に示す、サファイア基板５上に発光素子である化合物半導体の積層体３が保持された発光素子接合基板である接合型半導体ウェーハ１００を形成した。

【0119】

（比較例）
比較例では、以下の手順で、図３２に示す接合型半導体ウェーハ２００を作製した。

【0120】

まず、第一導電型のＧａＡｓ出発基板１上に、第一導電型のＧａＡｓバッファ層（犠牲層）を積層後、０．３μｍの第一導電型のＧａ_ｘＩｎ_１－ｘＰ（ｘ＝０．５）第一犠牲層、０．３μｍの第一導電型のＧａＡｓ第二犠牲層、１．０μｍの第一導電型の（Ａｌ_ｙＧａ_１－ｙ）_ｘＩｎ_１－ｘＰ（ｘ＝０．５、ｙ＝０．８５）第一クラッド層３２、０．３μｍのノンドープの（Ａｌ_ｙＧａ_１－ｙ）_ｘＩｎ_１－ｘＰ（ｘ＝０．５、ｙ＝０．１）活性層３３、１．０μｍの第二導電型の（Ａｌ_ｙＧａ_１－ｙ）_ｘＩｎ_１－ｘＰ（ｘ＝０．５、ｙ＝０．８５）第二クラッド層３４、０．１μｍの第二導電型のＧａＩｎＰ中間層、４μｍの第二導電型のＧａＰ窓層３５を順次エピタキシャル成長させ、図２４に示す発光素子構造である化合物半導体の積層体３を有するエピタキシャルウェーハ（ＥＰＷ）１９を準備した。第一および第二犠牲層を合わせて犠牲層３１と称する。また、第一クラッド層３２からＧａＰ窓層３５までを機能層３６と称する。

【0121】

次に、図２５に示すようにＥＰＷ１９上に可視光透過性接合部材４１としてＢＣＢをスピンコートし、その上に更なるＢＣＢ４２をスピンコートして図２６に示すように厚膜ＢＣＢ４を形成した。次に、厚膜ＢＣＢ４をサファイア基板５と対向させて重ね合わせ、熱圧着することで、図２７に示すＥＰＷ接合基板１８を作製した。厚膜ＢＣＢ４の設計膜厚は０．６μｍとした。

【0122】

次に、ＧａＡｓ出発基板１をウェットエッチングで除去して、図２８に示すように第一犠牲層（犠牲層３１）を露出させた。次いで、エッチャントを切り替えて第一犠牲層及び第二犠牲層からなる犠牲層３１を除去して、図２９に示すように第一クラッド層３２を露出させ、機能層３６のみを保持するＥＰ接合基板を作製した。

【0123】

次に、フォトリソグラフィー法にて、マスクを形成し、第一クラッド層３２からＧａＰ窓層３５までをエッチングし、島状パターンを形成する素子分離工程と、第二クラッド層３４の一部が露出するエッチング工程を実施した。このようにして、図３０に示す構造の接合基板を得た。

【0124】

次に、機能層３６のみの化合物半導体の積層体３の表面にＳｉＯ_２のＰＳＶ膜を形成し、図３１に示すように、素子分離端部の露出した活性層３３の側面を被覆し、第一クラッド層３２および第二クラッド層３４の一部が露出するように加工したＰＳＶパターン膜６を作製した。

【0125】

次に、図３２に示すように、ＰＳＶパターン膜６の開口部を通して露出した第一クラッド層３２および第二クラッド層３４の一部のそれぞれに電極７及び８を形成し、熱処理を施してオーミック接触を実現した。ＰＳＶ膜及び電極７及び８に関しては、実施例と同様である。

【0126】

このようにして、図３２に示す接合型半導体ウェーハ２００を得た。

【0127】

（輝度低下の低減効果の評価）
以上に説明した実施例１及び２において、出発基板１に形成したマスクパターン２の開口部２２の一辺の大きさＸを１０μｍ以上２５０μｍの範囲で変えることで、発光素子である化合物半導体の積層体３の機能層３６（マイクロＬＥＤ）の底面の一辺の長さを１０μｍ以上２５０μｍ以下の範囲で変更した。

【0128】

また、比較例において、素子分離工程時に形成するダイスのサイズ（底面部のサイズ）を変更することで、発光素子である化合物半導体の積層体３の機能層３６（マイクロＬＥＤ）の底面の一辺の長さを１０μｍ以上２５０μｍ以下の範囲で変更した。

【0129】

図３３に、実施例１及び２、並びに比較例について、電流密度８［Ａ／ｃｍ^２］におけるマイクロＬＥＤの底面の一辺の長さを１０μｍ以上２５０μｍ以下の範囲で変化させたときのマイクロＬＥＤサイズと外部量子効率（発光効率）との関係を示す。

【0130】

図３３から明らかなように、発光素子分離のためのエッチングを行った比較例においては、マイクロＬＥＤサイズが小さくなるにつれて急速に発光効率が低下しているが、発光素子分離のためのエッチングを行わなかった実施例１及び２においては、発光効率の低下の程度が穏やかまたは発光効率がほとんど変動しないことが分かる。

【0131】

また、エピタキシャル成長させた化合物半導体の積層体３に対してエッチング加工処理を行わなかった実施例２は、実施例１よりも発光効率の低下が更に抑制できたことが分かる。

【0132】

（化合物半導体の積層体の側面の角度の供給Ｖ／ＩＩＩ比依存性）
また、実施例２において、化合物半導体の積層体３をエピタキシャル成長させる際の供給Ｖ／ＩＩＩ比を１５以上７０以下の範囲で変更して、化合物半導体の積層体３の側面の角度を測った。

【0133】

図３４に、供給Ｖ／ＩＩＩ比と、出発基板１のマスクパターン２の開口部２２を通して露出した部分にエピタキシャル成長させた化合物半導体の積層体３の側面の角度の関係を示す。

【0134】

図３４から明らかなように、供給Ｖ／ＩＩＩ比４０以上を境に側面の角度が９０度近くなっている一方、供給Ｖ／ＩＩＩ比４０未満では５０度を超え６０度の前後の間の角度を示していることが分かる。｛１１１｝面と｛１００｝面のなす角は約５５度であるため、供給Ｖ／ＩＩＩ比が４０未満の条件で、｛１１１｝面が現れる成長モードとなり、４０以上の条件で｛１００｝面の現れるモードとすることができることが分かる。

【0135】

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

【符号の説明】

【0136】

１…出発基板、 ２…マスクパターン（第一マスクパターン）、 ３…化合物半導体の積層体（発光素子）、 ３Ａ…エピタキシャル膜、 ４…可視光透過性接合材（ＢＣＢ、厚膜ＢＣＢ）、 ４ａ…ＢＣＢ硬化部、 ５…可視光透過性の異種基板（サファイア基板）、 ６…ＰＳＶパターン膜（ＰＳＶ膜）、 ７、８…電極、 ９…テンプレート基板、 １０…パターン基板（第一パターン基板）、 １１…選択成長基板、 １２…選択成長接合基板、 １３…第一選択成長基板、 １４…第二パターン基板、 １５…第二選択成長基板、 １６…仮接合基板、 １７…接合固定基板、 １８…接合基板、 １９…エピタキシャルウェーハ、 ２１…無極性誘電体（無極性誘電体膜、第一無極性誘電体膜）、 ２２、２４…開口部、 ２３…第二無極性誘電体膜、 ２５…第二マスクパターン、 ３１…犠牲層、 ３２…第一クラッド層、 ３２Ａ…第一クラッド層の一部、 ３３…活性層、 ３３Ａ…活性層の一部、 ３４…第二クラッド層、 ３４Ａ…第二クラッド層の一部、 ３５…窓層、 ３５Ａ…窓層の一部、 ３６…機能層、４１、４２…ＢＣＢ、 ９１…シリコーン粘着剤、 １００、２００…接合型半導体ウェーハ。

【要約】

【課題】発光素子を備えた接合型半導体ウェーハを、発光素子の輝度低下の発生を抑制して製造できる接合型半導体ウェーハの製造方法を提供すること。
【解決手段】出発基板上にエピタキシャル成長した化合物半導体の積層体を、可視光透過性接合材を介して可視光透過性の異種基板に転写して作製する接合型半導体ウェーハの製造方法であって、前記出発基板上に、開口部を有する無極性誘電体のマスクパターンを作製する工程と、前記出発基板の前記マスクパターンの前記開口部を通して露出した部分に、前記化合物半導体の積層体を柱状の発光素子としてエピタキシャル成長させる工程と、前記化合物半導体の積層体を、前記可視光透過性接合材を介して前記異種基板に転写する工程とを有することを特徴する接合型半導体ウェーハの製造方法。
【選択図】図３３

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15A】

【図15B】

【図15C】

【図15D】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】