特許 7273246 ＥＵＶリソグラフィによる標準セル及び電力グリッドアーキテクチャ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-05-01

(45)【発行日】2023-05-12

(54)【発明の名称】ＥＵＶリソグラフィによる標準セル及び電力グリッドアーキテクチャ

(51)【国際特許分類】

   H01L 21/82 20060101AFI20230502BHJP

   G06F 30/39 20200101ALI20230502BHJP

【ＦＩ】

H01L21/82 B

G06F30/39

H01L21/82 C

【請求項の数】 20

(21)【出願番号】P 2022511214

(86)(22)【出願日】2020-08-27

(65)【公表番号】

(43)【公表日】2022-10-12

(86)【国際出願番号】 US2020048214

(87)【国際公開番号】W WO2021041687

(87)【国際公開日】2021-03-04

【審査請求日】2022-08-15

(31)【優先権主張番号】16/555,865

(32)【優先日】2019-08-29

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】リチャード ティー． シュルツ

【審査官】田付 徳雄

(56)【参考文献】

【文献】特開２０１０－０７４１２５（ＪＰ，Ａ）

【文献】特開平０３－０６２５５１（ＪＰ，Ａ）

【文献】特開２０１８－０６７６９３（ＪＰ，Ａ）

【文献】特開２００５－１８３７９３（ＪＰ，Ａ）

【文献】特表２００８－５３２１３２（ＪＰ，Ａ）

【文献】特開２０１９－０５４２９７（ＪＰ，Ａ）

【文献】特開２０１４－２２０４９８（ＪＰ，Ａ）

【文献】特開２０００－２７７６２０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２

Ｇ０６Ｆ ３０／３９

(57)【特許請求の範囲】

【請求項1】

標準セルレイアウトであって、
少なくとも第１のトランジスタ及び第２のトランジスタを含む複数のトランジスタと、
金属ゼロ層及び金属１層の各々における複数の片方向信号経路と、を備え、
前記第１のトランジスタ及び前記第２のトランジスタのうち１つ以上は、単一の金属ゲートのピッチ内に前記金属１層の最小幅を使用した前記金属１層の少なくとも２つのトラックを含み、
前記標準セルレイアウトの入力ノードに電位が印加されたことに応じて、前記単一の金属ゲートの前記ピッチ内の前記金属１層の前記２つのトラックのうち何れかを介して、前記入力ノードから前記標準セルレイアウトの出力ノードに電流が伝達される、
標準セルレイアウト。

【請求項2】

前記金属１層を使用した１つ以上の経路は、設計ルールによって定義される前記金属１層の最小長さを有する、
請求項１の標準セルレイアウト。

【請求項3】

同一の金属１トラック内に、前記金属１層内の電力経路及び前記金属１層内の接地基準経路を電力経路として備える、
請求項１の標準セルレイアウト。

【請求項4】

前記電力経路及び前記接地基準経路の各々は、設計ルールによって定義される前記金属１層の最小長さを使用する、
請求項３の標準セルレイアウト。

【請求項5】

前記電力経路及び前記接地基準経路の各々は、前記金属１層内で各々の単一の経路に接続され、前記各々の単一の経路は、前記電力経路又は前記接地基準経路に接続するためのビア以外の単一の他のビアを含む、
請求項３の標準セルレイアウト。

【請求項6】

前記金属ゼロ層内の経路を前記金属１層内の経路に接続するためのビアを更に備え、
前記金属１層内の経路が存在しない、
請求項１の標準セルレイアウト。

【請求項7】

前記標準セルレイアウトは、設計ルールによって定義される金属２層の最小長さを使用した前記金属２層内の複数の経路を含むマルチセルレイアウトに配置される、
請求項１の標準セルレイアウト。

【請求項8】

前記標準セルレイアウトは、設計ルールによって定義される金属３層の最小長さを使用した前記金属３層内の複数の経路を含むマルチセルレイアウトに配置される、
請求項１の標準セルレイアウト。

【請求項9】

前記標準セルレイアウトは、前記標準セルアウト内のビアに接続する前記金属１層内の経路を含むマルチセルレイアウトに配置される、
請求項１の標準セルレイアウト。

【請求項10】

標準セルレイアウトにおいて、少なくとも第１のトランジスタ及び第２のトランジスタを含む複数のトランジスタを配置することと、
前記標準セルレイアウトにおいて、金属ゼロ層及び金属１層の各々に複数の片方向信号経路をルーティングすることと、
前記第１のトランジスタ及び前記第２のトランジスタのうち１つ以上に対し、前記金属１層の最小幅を使用した前記金属１層の少なくとも２つのトラックを単一の金属ゲートのピッチ内に配置することと、
前記標準セルレイアウトの入力ノードに電圧が印加されたことに応じて、前記単一の金属ゲートの前記ピッチ内の前記金属１層の前記２つのトラックのうち何れかを介して、前記入力ノードから前記標準セルレイアウトの出力ノードに電流を伝達することと、を含む、
方法。

【請求項11】

前記金属１層を使用した１つ以上の経路は、設計ルールによって定義される前記金属１層の最小長さを有する、
請求項１０の方法。

【請求項12】

同一の金属１トラック内に、前記金属１層内の電力経路及び前記金属１層内の接地基準経路を電力経路として配置することを更に含む、
請求項１０の方法。

【請求項13】

前記電力経路及び前記接地基準経路の各々は、設計ルールによって定義される前記金属１層の最小長さを使用する、
請求項１２の方法。

【請求項14】

前記電力経路及び前記接地基準経路の各々は、前記金属１層内で各々の単一の経路に接続され、前記各々の単一の経路は、前記電力経路又は前記接地基準経路に接続するためのビア以外の単一の他のビアを含む、
請求項１２の方法。

【請求項15】

前記標準セルレイアウトを、設計ルールによって定義される金属２層の最小長さを使用した前記金属２層内の複数の経路を含むマルチセルレイアウトに配置することを更に含む、
請求項１０の方法。

【請求項16】

複数の命令を記憶するコンピュータ可読記憶媒体であって、
前記複数の命令は、実行されると、標準セルの集積回路レイアウトを生成させ、
標準セルレイアウトは、
少なくとも第１のトランジスタ及び第２のトランジスタを含む複数のトランジスタと、
金属ゼロ層及び金属１層の各々における複数の片方向信号経路と、を備え、
前記第１のトランジスタ及び前記第２のトランジスタのうち１つ以上は、単一の金属ゲートのピッチ内に前記金属１層の最小幅を使用した前記金属１層の少なくとも２つのトラックを含み、
前記標準セルレイアウトの入力ノードに電圧が印加されたことに応じて、前記単一の金属ゲートの前記ピッチ内の前記金属１層の前記２つのトラックのうち何れかを介して、前記入力ノードから前記標準セルレイアウトの出力ノードに電流が伝達される、
コンピュータ可読記憶媒体。

【請求項17】

前記金属１層を使用した１つ以上の経路は、設計ルールによって定義される前記金属１層の最小長さを有する、
請求項１６のコンピュータ可読記憶媒体。

【請求項18】

前記標準セルレイアウトは、同一の金属１トラック内に、前記金属１層内の電力経路及び前記金属１層内の接地基準経路を電力経路として備える、
請求項１６のコンピュータ可読記憶媒体。

【請求項19】

前記電力経路及び前記接地基準経路の各々は、設計ルールによって定義される前記金属１層の最小長さを使用する、
請求項１８のコンピュータ可読記憶媒体。

【請求項20】

前記電力経路及び前記接地基準経路の各々は、前記金属１層内で各々の単一の経路に接続され、前記各々の単一の経路は、前記電力経路又は前記接地基準経路に接続するためのビア以外の単一の他のビアを含む、
請求項１８のコンピュータ可読記憶媒体。

【発明の詳細な説明】

【背景技術】

【0001】

半導体製造工程が進化することにつれて、及び、オンダイ幾何的寸法が減少することにつれて、半導体チップは、より多くの機能及び性能をもたらすと共に、消費するスペースを少なくする。多くの進化が見られる一方で、処理や集積回路設計における最新の技術では、潜在的な利益を制限する設計上の問題が依然として生じている。例えば、容量性結合、エレクトロマイグレーション、漏れ電流、及び、加工歩留まりは、半導体チップのダイ全体にわたってデバイスの配置及び信号のルーティングに影響を与える一部の問題である。よって、それらの問題は、設計の完了を遅延させ、市場投入までの時間に影響を与える可能性がある。

【0002】

半導体チップについての設計サイクルを短縮するために、手動完全カスタム設計は、可能であれば自動化で置き換えられる。設計者は、Ｖｅｒｉｌｏｇ及びＶＨＤＬ等の高レベル記述言語において機能的ユニット又は複合ゲートの記述をもたらす。合成ツールは、論理記述を受信し、論理的ネットリストを提供する。論理的ネットリストは、物理レイアウトを設けるために、配置配線（ＰＮＲ）ツールによって使用される。配置配線ツールは、物理レイアウトを設けるために、セルレイアウトライブラリを使用する。

【0003】

セルレイアウトライブラリは、半導体チップによって使用される様々な機能をもたらすための複数の標準セルレイアウトを含む。いくつかのケースでは、標準セルレイアウトは、手動で生成される。したがって、修正される各々の新たな標準セルレイアウト又は各々の元の標準セルレイアウトは、手動で生成される。他のケースでは、配置配線ツールによって使用されるルールは、セル生成を自動化するように調整される。しかしながら、自動化された工程は、時に、性能、電力消費、信号整合性、加工歩留まり、内部クロス結合接続を含む局所的信号ルーティング及び外部信号ルーティングの両方、他のセルに整合する高さ及び幅のセル寸法、ピンアクセス、並びに、電源レール設計等に向けられたルールの各々を満たさない。したがって、設計者は、複数の特性についてのより良好な結果を達成し、配置配線ツールについてのルールを再書き込みするように、それらのセルを手動で生成する。

【0004】

概して、標準セルレイアウトは、ＶＤＤ電力レールとも呼ばれる供給電圧接続のための少なくとも１つの電力レール、及び、ＶＳＳ電力レールとも呼ばれる接地接続のための１つの電力レールを使用する。いくつかのケースでは、電力レール及び接地レールは、対応するビアに加えて、水平金属ゼロ、垂直金属１、水平金属２、及び、垂直金属３等の複数の金属層を利用した比較的長いワイヤを使用する。他のケースでは、電力接続及び接地接続を行うために、標準セル内で固定位置ポストが使用される。それらのケースの各々は、半導体チップにおける標準セルの配置のための、及び、信号ルーティング輻輳を軽減するための柔軟性を低減させる。リアルタイムなルーティング最適化が制限され、又は、完全に除去される。

【0005】

上記の見識において、チップについてのレイアウトを生成する効率的な方法及びシステムが望まれる。

【0006】

添付の図面と併せて以下の説明を参照することによって、本明細書に記載される方法及びメカニズムの利点をより良好に理解することができる。

【図面の簡単な説明】

【0007】

【図1】複合論理ゲート（complex logic gate）の標準セルレイアウトの上面図を一般化した図である。

【図2】複合論理ゲートの標準セルレイアウトの上面図を一般化した図である。

【図3】複合論理ゲートの標準セルレイアウトの上面図を一般化した図である。

【図4】複合論理ゲートの標準セルレイアウトの上面図を一般化した図である。

【図5】２つの論理ゲートの標準セルレイアウトの上面図を一般化した図である。

【図6】マルチセルレイアウトの電力グリッド接続の上面図を一般化した図である。

【図7】標準セルのレイアウトを生成する方法を一般化した図である。

【図8】複数の標準セルの電力グリッド接続をレイアウトする方法を一般化した図である。

【発明を実施するための形態】

【0008】

本発明は、様々な修正及び代替形態を受け入れるが、特定の実施形態を図面によって例示し、本明細書で詳細に説明する。しかしながら、図面及びそれに対する詳細な説明は、本発明を、開示された特定の形態に限定するものではなく、反対に、本発明は、添付の「特許請求の範囲」によって定義されるような本発明の範囲内に収まる全ての修正、均等物及び代替物を包含するものであることを理解されたい。

【0009】

以下の説明では、本明細書で提示する方法及びメカニズムの十分な理解を提供するために、多くの具体的な詳細が述べられている。しかしながら、当業者は、様々な実施形態がそれらの特定の詳細無しに実施され得ることを認識すべきである。いくつかの例では、本明細書で説明するアプローチを不明瞭にすることを回避するために、周知の構造、コンポーネント、信号、コンピュータプログラム命令、及び、技術が詳細に示されていない。説明を簡潔及び明瞭にするために、図面に示す要素は必ずしも縮尺通りに描かれていないことを理解されたい。例えば、いくつかの要素の寸法は、他の要素に対して強調されている場合がある。

【0010】

標準セルの電力グリッド接続をレイアウトするシステム及び方法が考えられる。様々な実施形態では、標準セルは、１つ以上の金属層内で信号をルーティングするための片方向トラック（unidirectional tracks）を含む。いくつかの実施形態では、金属の１層の少なくとも２つのトラックは、金属１層の最小幅を使用し、単一の金属ゲートのピッチ内に配置される。標準セルの場合、金属１層の最小幅を有するエリアに収まる金属１層の第１の数のトラックと、金属ゲート層の最小幅を有する同一のエリアに収まることができ、閾値を上回って加工歩留まりをもたらすことができる金属ゲート層の第２の数のトラックと、の最大比率は「ギア比」と呼ばれる。第１の数及び第２の数の各々は、非ゼロの正の整数である。以前の設計では、ギア比は３対２であり、つまり、標準セルは、金属ゲートの２つのトラックを含むエリア内に金属１層の３つのトラックを含むことが可能である。半導体製造リソグラフィ技術の進化した発展により、ギア比は、３対２（３：２）から２対１（２：１）又はそれよりも大きい等のように増加している。

【0011】

金属１層内の標準セルの１つ以上の信号は、設計ルールによって定義されるような金属１層の最小長さを使用してルーティングされる。最小長さは、チップレベル配置配線ツールに、入力信号、出力信号及び中間信号等の信号ピンを提供すると共に、金属１層の最小エリア要件をなおも満たす。最小長さは、エレクトロマイグレーション効果を低減させ、隣接セルに対する信号ルーティングのためのエリアを提供する。カスタムセル設計者又は自動化合成ツールは、同一の金属１トラック内で、金属１層内の電力信号及び金属１層内の接地基準信号をルーティングする。金属１層の同一のトラック内で電力信号及び接地基準信号の各々を特定することは、チップレベル信号ルーティングが実行される場合に、標準セルに対する、及び、後には隣接セルに対する信号ルーティングのためのエリアを提供する。

【0012】

カスタムセル設計者及び自動化合成ツールのうち１つ以上は、マルチセルレイアウト内に複数の標準セルを配置する。チップレベルにおいてアレイを生成するために、可変タイプの複数の標準セルが使用される。様々な実施形態では、マルチセルレイアウトは、設計ルールによって定義されるような金属２層の最小長さを使用した、金属２層内の１つ以上の経路を含む。実施形態では、チップレベルにおける金属２層内の信号経路及び電力経路の両方は、金属２層のＢｌｅｃｈ長さによって定義されるような最大長さを使用する。Ｂｌｅｃｈ長さは、電流密度に基づいて経路の長さを制限し、経路のエレクトロマイグレーション不具合を低減させる。したがって、マルチセルレイアウトは、電力経路に対して金属２層内のレールを使用しない。

【0013】

様々な実施形態では、結果として生じるアレイは、特定のピッチを使用して電力グリッドに接続されない。例えば、電力接続及び接地基準接続を生成するために、任意の金属層のポストを配置する場所を決定するために使用される電力グリッドピッチが存在しない。金属２層内の経路と同様に、いくつかの実施形態では、設計ルールによって定義されるような金属３層の最小長さを使用して、マルチセルレイアウト内の金属３層内で１つ以上の信号もルーティングされる。実施形態では、チップレベルにおける金属３層内の信号経路及び電力経路の両方は、金属３層のＢｌｅｃｈ長さによって定義されるような最大長さを使用する。チップレベルにおいて電力接続及び接地基準接続を生成するための１つ以上の信号をルーティングした後、配置配線ツールは、チップレベルにおける何れかの信号輻輳を識別する。実施形態では、配置配線ツールは、信号輻輳を緩和するためのエリアを生成するために除去する金属３ポスト（及び、金属４に金属３を接続するための対応するビア）を識別する。加えて、配置配線ツールは、接地接続又は電力接続のための他の金属３ポストの近くに金属１ポストを接続するように、対応する金属２経路を長くする。いくつかの実施形態では、配置配線ツールは、金属２層内の長くなった経路が金属２層のＢｌｅｃｈ長さを超えないエリアに対してのみそれらの変更を実行する。いくつかの実施形態では、配置配線ツールは、ビア冗長性を増大させるように信号経路を追加又は移転するためのチップレベルにおけるエリアを識別する。ビア冗長性を増大させることは、チップについての加工歩留まりを増大させる。

【0014】

図１を参照すると、標準セルレイアウト１００の上面図を一般化したブロック図が示されている。ここで、例示を容易にするために、能動領域（active regions）が標準セルレイアウト１００に示されていない。ｐタイプ金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタＦＥＴＳ（又は、ｐｆｅｔｓ）は、標準セルレイアウト１００の最上部にある。ｎタイプ金属酸化膜半導体（ＮＭＯＳ）ＦＥＴＳ（又は、ｎｆｅｔｓ）は、標準セルレイアウト１００の底部にある。例示した実施形態では、標準セルレイアウト１００は、複合論理ゲートに対するものである。実施形態では、標準セルレイアウト１００は、２対１（２：１）マルチプレクサに対するものである。しかしながら、他の実施形態では、標準セルレイアウト１００に対して使用される特性及び技術は、様々な他のタイプの複合ゲートに対して使用される。

【0015】

様々な実施形態では、標準セルレイアウト１００内のデバイス（又は、トランジスタ）は、非平面デバイスである。短チャンネル効果を低減させるために、半導体加工において非平面トランジスタが使用される。トライゲートトランジスタ、Ｆｉｎ電界効果トランジスタ（ＦＥＴ）及びゲートオールアラウンド（ＧＡＡ）トランジスタは、非平面トランジスタの例である。図示するように、標準セルレイアウト１００は、垂直方向の金属ゲート１１０と、垂直方向のソース領域及びドレイン領域用のトレンチシリサイド接点１２０と、水平方向の局所的接続のための金属０（Ｍ０又はＭｅｔａｌ０）１３０と、Ｍｅｔａｌ０ １３０に金属ゲート１１０を接続するための接点１４０と、Ｍｅｔａｌ０ １３０にトレンチシリサイド接点１２０を接続するための接点１４２と、を使用する。レイアウト１００は、水平Ｍｅｔａｌ０ １３０局所的相互接続との３つの水平信号経路をルーティングするために、最上部にあるトリプレットグループ（triplet group）を使用する。加えて、レイアウト１００は、水平Ｍｅｔａｌ０ １３０局所的相互接続との３つの水平信号経路をルーティングするために、底部にあるトリプレットグループを使用する。いくつかの実施形態では、２つのトリプレットグループの間に間隔１６０が存在し、これは、追加の信号ルーティングトラックに使用することができる。実施形態では、間隔１６０は、Ｍｅｔａｌ０ １３０内の２つのトラック間の最小ピッチである。そのような実施形態では、２つのトリプレットグループの間に追加の信号ルーティングトラックが配置されないが、レイアウト１００の高さが減少する。

【0016】

また、標準セルレイアウト１００は、垂直方向の局所的相互接続のための金属１（Ｍ１又はＭｅｔａｌ１）１５０と、垂直相互接続Ｍｅｔａｌ１ １５０に水平相互接続Ｍｅｔａｌ０ １３０を接続するためのビア１５２と、を使用する。レイアウト１００は、最上部における電力ピン及び底部における接地ピンを使用する。図示するように、レイアウト１００は、Ｍｅｔａｌ０ １３０内の何処にもレールを使用していない。最上部における垂直Ｍｅｔａｌ１ １５０のルーティングは、電力接続を生成するための水平金属２（図示されていない、Ｍ２又はＭｅｔａｌ２）への柔軟な接続をもたらす。底部における垂直Ｍｅｔａｌ１ １５０のルーティングは、接地接続を生成するためのＭｅｔａｌ２トラック（容易にするために図示されていない）への柔軟な接続をもたらす。

【0017】

いくつかの実施形態では、標準セルレイアウト１００内のデバイスは、液浸リソグラフィ技術、ダブルパターニング技術、極端紫外線リソグラフィ（ＥＵＶ）技術、及び、自己組織化（ＤＳＡ）リソグラフィ技術の何れかによって製造される。いくつかの実施形態では、ＥＵＶ技術は、他の技術に対してビア及び接点モジュールに対する更なる柔軟性をもたらす。いくつかの実施形態では、トリプレットグループ内の水平Ｍｅｔａｌ０ １３０経路等のレイアウトの幅及びピッチの各々の分解能をもたらすために、極端紫外線リソグラフィ（ＥＵＶ）技術が使用される。ＥＵＶ技術は、４０ナノメートルを下回る分解能に到達するために、極端紫外線波長を使用する。極端紫外線波長は、おおよそ１３．５ナノメートルである。ＥＵＶビームを提供するために、比較的高い温度及び高い密度のプラズマが使用される。他の実施形態では、幅及びピッチの各々の分解能をもたらすために、自己組織化（ＤＳＡ）リソグラフィ技術が使用される。ＤＳＡ技術は、ナノスケール寸法に到達するために、材料の自己組織化性質を利用する。

【0018】

他の実施形態では、標準セルレイアウト１００内のレイアウト層の幅及びピッチの各々の分解能は、液浸リソグラフィ技術によって設定される。液浸リソグラフィは、撮像装置のレンズとウエハ表面との間で、精製水等の液状媒質を使用する。以前、隙間空間は、単純に空気であった。この技術によって達成される分解能は、液状媒質の屈折率によって増大する撮像装置の分解能である。いくつかの実施例では、増大した分解能は、８０ナノメートルを上回って下降する。

【0019】

更なる他の実施形態では、標準セルレイアウト１００内のレイアウト層の幅及びピッチの各々の分解能をもたらすために、ダブルパターニング技術が使用される。ダブルパターニング技術は、４０～８０ナノメートルの分解能を有する特徴を定義するために、液浸リソグラフィシステムを使用する。自己整合型ダブルパターニング（ＳＡＤＰ）技術又はリソエッチ・リソエッチ（ＬＥＬＥ）技術の何れかが使用される。ダブルパターニング技術は、ウエハ上の特徴の最小寸法が照明光源の１９３ナノメートル波長未満である場合に発生する、光学リソグラフィにおける回折の効果に反対に作用する。光学リソグラフィにおける回折の効果に反対に作用するために使用される技術の他の例は、位相シフトマスク、光学近接効果補正（ＯＰＣ）技術、光学装置改善、計算リソグラフィである。

【0020】

液浸リソグラフィ、ダブルパターニング、ＥＵＶ及びＤＳＡ技術、並びに、他の技術の間で選択される場合、液浸リソグラフィからＥＵＶにコストが増大するため、コストを考慮する。しかしながら、経時的に、それらの技術のコストが調整されると共に、トリプレットグループ内の水平Ｍｅｔａｌ０ １３０経路の幅及びピッチについての比較的高い分解能をもたらすために、追加の及びより新しい技術が開発されている。したがって、幅及びピッチについての比較的高い分解能をもたらすために、様々なリソグラフィ技術が使用される。

【0021】

様々なリソグラフィ技術が標準セルレイアウト１００内のレイアウト層の幅及びピッチについての比較的高い分解能をもたらすが、金属ゲート１１０に対して閾値を上回って加工歩留まりを達成することは、Ｍｅｔａｌ１ １５０に対してよりも困難である。したがって、標準セルレイアウト１００について、垂直Ｍｅｔａｌ１ １５０トラックの数と、垂直金属ゲート１１０トラックの数との最大比は、１よりも大きい。標準セルについて、Ｍｅｔａｌ１ １５０トラックの最小幅を有するエリアに収めることができるＭｅｔａｌ１ １５０トラックの第１の数と、金属ゲート１１０トラックの最小幅を有するエリアに収めることができ、閾値を上回る加工歩留まりをもたらすことができる金属ゲート１１０トラックの第２の数と、の最大比は「ギア比」と呼ばれる。第１の数及び第２の数の各々は、非ゼロの正の整数である。以前の設計では、ギア比は、３対２、又は、それ未満の１対１等であった。しかしながら、リソグラフィ技術の進歩により、３対２（３：２）から２対１（２：１）又はそれよりも大きい等のように、ギア比が増加している。

【0022】

例示される実施形態では、標準セルレイアウト１００は、３対２（３：２）のギア比を有する。例えば、レイアウト１００の左から始まって、第４及び第５の金属ゲート１１０トラックについてのエリアは、第３、第４及び第５のＭｅｔａｌ１ １５０トラックも含む。Ｍｅｔａｌ１ １５０トラックの幅及びピッチの分解能は、半導体組み立て工程が進展し続けるにつれてより微細になることが可能である。しかしながら、金属ゲート１１０トラックの幅及びピッチがより微細になるにつれて、デバイス（トランジスタ）の抵抗が増大し、それは、デバイスの性能を低減させる。加えて、金属ゲート１１０トラックの幅及びピッチがより微細になるにつれて、金属ゲート１１０トラック間のトレンチシリサイド接点１２０の幅が低減する必要があり、それは、デバイスソース／ドレイン領域とゲートとの間でデバイスの抵抗を増大させる。よって、組み立て工程が金属ゲート１１０トラックの幅及びピッチを低減させることが可能である場合であってもえ、デバイスの結果として生じる性能によって、低減に対する制限が生じる。

【0023】

それらの以前の設計のレイアウトについて、標準セルを隣同士に配置し、Ｍｅｔａｌ１ １５０トラックについての定義された金属１グリッドに留めること（位置合わせする）等のレイアウトルールに従うことが可能であることに起因して、標準セルの多くは、レイアウトライブラリ内で２つのレイアウトを有する。加えて、それらの以前の設計のレイアウトは、隣接セルの金属ゼロに接続するために、チップレベルにおいて、ブーリアン２入力ＮＡＮＤゲート、２入力ＮＯＲゲート、及び、インバータを配置することを含む。これらの以前の設計のレイアウトでは、２以上のギア比を有する標準セルレイアウト１００では直面しない、他の設計上の問題が生じる。

【0024】

図２を参照すると、標準セルレイアウト２００の上面図の一般化したブロック図が示されている。上述したレイアウト要素が同じように番号付けされている。レイアウト１００と同様に、説明を容易にするために標準セルレイアウト２００内に能動領域が示されておらず、ｐｆｅｔｓは、標準セルレイアウト２００の最上部にある。ｎｆｅｔｓは、標準セルレイアウト２００の底部にある。ここで、レイアウト２００では、ギア比は、２対１（２：１）である。例えば、レイアウト２００の左から始まって、第４及び第５の金属ゲート１１０トラックについてのエリアは、第３、第４及び第５のＭｅｔａｌ１ １５０トラックと共に、第６のＭｅｔａｌ１ １５０トラックについてのスペースを含む。したがって、ギア比は、４対２（４：２）、又は、２対１（２：１）である。レイアウト２００についてのＭｅｔａｌ１ １５０トラックは、レイアウト１００についてのＭｅｔａｌ１ １５０トラックよりも狭く（より小さい幅）、且つ、相互に近い（より小さいピッチ）。実施形態では、レイアウト１００と比較して、レイアウト２００の幅及びピッチの各々の分解能をもたらすために、より進化したバージョンのＥＵＶ技術が使用される。

【0025】

図示するように、電力接続のための位置は、レイアウト２００の最上部にあり、接地接続のための位置は、レイアウト２００の底部にある。電力接続及び接地接続は、チップレベルにおいて固定されず、標準セルレイアウト２００の内部で移動することができる。例示した実施形態では、電力接続及び接地接続は、レイアウト２００の左からの占有された第１及び第６のＭｅｔａｌ１トラック内でＭｅｔａｌ１ １５０トラックを共有する。複合ゲートについての入力信号及び出力信号は、レイアウト２００の第２、第３、第４、第５及び第７の占有されたＭｅｔａｌ１ １５０トラック等のように、レイアウト２００の他の占有されたＭｅｔａｌ１ １５０トラック内に配置される。図示するように、レイアウト２００の何れかの金属層内の経路の各々は、片方向経路を使用する。屈曲を有さず且つＬ字形状を有しない信号経路は、片方向経路と呼ばれる。対照的に、屈曲を有し及び／又はＬ字形状を有する信号経路は、双方向経路と呼ばれる。双方向経路は、著しいオンダイエリアペナルティを引き起こす。次の図３～図５におけるレイアウト３００～５００も、各々の金属層内で片方向経路を使用する。

【0026】

いくつかの実施形態では、レイアウト２００は、Ｍｅｔａｌ１ １５０トラックに対して最大長さを使用しない。実施形態では、レイアウト２００の左から始まって、第２、第３、第５及び第７のＭｅｔａｌ１ １５０トラックは、Ｍｅｔａｌ１ １５０に対して、最大長さではなく最小長さを使用する。最小長さにより、又は、少なくとも最大長さ未満の長さにより、隣接セルがＭｅｔａｌ１ １５０内でレイアウト２００に信号をルーティングし、チップレベルルーティングの間にレイアウト２００内に配置されたビアとの金属２層への接続を行うことが可能である。

【0027】

図３を参照すると、標準セルレイアウト３００の上面図を一般化したブロック図が示されている。上述したレイアウト要素が同じように番号付けされている。レイアウト１００，２００と同様に、説明を容易にするために標準セルレイアウト３００内に能動領域が示されていない。ｐｆｅｔｓは、標準セルレイアウト３００の最上部にある。ｎｆｅｔｓは、標準セルレイアウト３００の底部にある。レイアウト３００は、電力接続及び接地接続が移動することを除いて、レイアウト２００と同一の層及び層の配置を含む。例えば、Ｍｅｔａｌ１ １５０内の電力接続は、右にシフトされている。電力接続及び接地接続のためのＭｅｔａｌ１ １５０トラックの各々は、それらの長さを増大させる。いくつかの半導体製造工程では、電力接続及び接地接続のためのＭｅｔａｌ１ １５０トラックのエリアが閾値を下回る場合、加工歩留まりが低減する。例えば、レイアウト２００（図２の）を再度参照すると、電力接続及び接地接続のためのＭｅｔａｌ１ １５０トラック（レイアウト２００の左からの第１及び第６のＭｅｔａｌ１ １５０トラック）の長さが小さすぎて、いくつかの製造工程において十分な歩留まりをもたらさない。このことが当てはまる場合、レイアウト３００（図３の）に示すように１つの接続をシフトさせ、両方の接続を長くするように、レイアウト２００が修正される。

【0028】

電力接続及び接地接続の幅は、レイアウト２００とレイアウト３００との間で同一のままであるが、増大した長さは、電力接続及び接地接続のエリアを増大させる。電力接続のシフトに起因して、レイアウト３００内での信号ルーティングのために２つのＭｅｔａｌ１ １５０トラックが除去されるが、レイアウト３００内で信号ルーティングのために利用可能な追加のＭｅｔａｌ１ １５０トラックがなおも存在する。レイアウト１００のギア比（３：２）と比較したレイアウト３００のより高いギア比（２：１）に起因して、追加のＭｅｔａｌ１ １５０トラックが利用可能である。

【0029】

図４を参照すると、標準セルレイアウト４００の上面図を一般化したブロック図が示されている。上述したレイアウト要素が同じように番号付けされている。レイアウト１００～３００と同様に、説明を容易にするために標準セルレイアウト４００内に能動領域が示されていない。ｐｆｅｔｓは、標準セルレイアウト４００の最上部にある。ｎｆｅｔｓは、標準セルレイアウト４００の底部にある。例示した実施形態では占有されるように示されるＭｅｔａｌ１ １５０トラックのうち１つ以上をレイアウト４００が含まないことを除いて、レイアウト４００は、レイアウト２００と同一の層及び層の配置を含む。一実施形態では、レイアウト４００の左から始まって、第２、第３、第５及び第７の占有されたＭｅｔａｌ１ １５０トラックのうち１つ以上は、レイアウト４００内に配置されていない。第３、第５及び第７のＭｅｔａｌ１ １５０トラック内のビア１５２との接続を使用する信号は、単一のビア１５２を使用する。対照的に、第２のＭｅｔａｌ１ １５０トラック内のビア１５２との接続を使用する信号は、２つのビア１５２を使用する。信号のうち１つ以上がレイアウト４００に含まれない場合、チップレベル配置配線ツールは、チップレベル信号ルーティング間にそれらをレイアウトに挿入する場合に欠落したＭｅｔａｌ１ １５０トラックの配置及び長さを判定する。そのような実施形態では、レイアウト４００内のそれらの欠落したＭｅｔａｌ１ １５０層に対応する信号は、信号をルーティングする場合に金属層の配置及びルーティングを指示するために配置配線ツールによって使用されるネット又はピンプロパティを有する。

【0030】

特定のＭｅｔａｌ１ １５０層がレイアウト４００内に配置されない場合、ピンプロパティは、配置されていないＭｅｔａｌ１ １５０層の信号に特定のＭｅｔａｌ０ １３０トラックが対応することを定義したレイアウト４００についてのネットリストに含まれる。例えば、設計者は、対象の入力信号、出力信号及び中間信号を識別するように、対応する金属層又はビア上に信号名又はピンテキストを追加する。ピン名の例は、「ＩＮ」及び「ＯＵＴ」等である。様々な信号名が可能であり、企図される。レイアウト４００の左からの第２のＭｅｔａｌ１ １５０トラックを使用した信号について、２つのピン名がレイアウト４００上に配置される。それらのピンは、例示した実施形態では、ピン４１０及びピン４１２として全体的にラベル付けされている。実施形態では、ピン名は、ビア１５２上に配置される。別の実施形態では、レイアウト４００は、この信号に対してビア１５２を含まず、ピン名は、対応するＭｅｔａｌ０ １３０層上に配置される。ピン名（ピンプロパティ）がＭｅｔａｌ０ １３０層上に配置される場合、配置配線ツールは、ビア１５２又はＭｅｔａｌ１ １５０層の何れかをレイアウト４００内に既に配置させるのではなく、チップレベルルーティング情報を使用して、信号に対して対応するＭｅｔａｌ１ １５０層を配置及びルーティングする追加された柔軟性を有する。

【0031】

レイアウト４００の左からの第３のＭｅｔａｌ１ １５０トラックを使用した信号について、Ｍｅｔａｌ１ １５０を使用して信号ルーティングを完了するように配置配線ツールに指示するために、ピン４２０が配置される。実施形態では、ピン名は、ビア１５２上に配置される。別の実施形態では、レイアウト４００は、この信号に対してビア１５２を含まず、ピン名は、対応するＭｅｔａｌ０ １３０層上に配置される。同様の方式では、ピン４３０，４４０は、レイアウト４００内に配置される。

【0032】

ネットリストでは、ピン（信号）に加えて能動領域及びデバイス（トランジスタ）を識別するが、配置配線ツールは、ピンに焦点を当てる。配置配線ツールは、レイアウト４００のネットリスト内のピンプロパティを使用して、信号ルーティングを完了する場合に、Ｍｅｔａｌ１ １５０層が特定のＭｅｔａｌ０ １３０層に接続する必要があることを認識する。実施形態では、ビア１５２は、特定のＭｅｔａｌ０ １３０層上に配置されるので、ピンプロパティは、ビア接続のための位置を識別する。配置配線ツールは、なおも、信号に対して特定のＭｅｔａｌ１ １５０層を何処に配置するかを判定し、特定のＭｅｔａｌ１ １５０層の長さを判定する。

【0033】

図５を参照すると、２つの標準セルレイアウト５００の上面図を一般化したブロック図が示されている。上述したレイアウト要素が同じように番号付けされている。レイアウト１００～４００と同様に、説明を容易にするために標準セルレイアウト５００内に能動領域が示されていない。ｐｆｅｔｓは、インバータ５１０，５２０の最上部にあり、ｎｆｅｔｓは、インバータ５１０，５２０の底部にある。実施形態では、インバータ５１０についての標準セルレイアウトは、３：２ギア比を有し、インバータ５２０についての標準セルレイアウトは、２：１ギア比を有する。入力信号は、インバータ５１０についてのピン５１２及びインバータ５２０についてのピン５２２によりラベル付けされている。出力信号は、インバータ５１０についてのピン５１４及びインバータ５２０についてのピン５２４によりラベル付けされている。

【0034】

インバータ５１０の３：２ギア比に起因して、電力接続及び接地接続のために利用可能なＭｅｔａｌ１ １５０トラックが存在しない。インバータ５１０についての標準セルレイアウトは、幅を増大させる等して拡張して別のＭｅｔａｌ１ １５０トラックを含めるようにして、電力接続及び接地接続のためのエリアを生成する必要がある。対照的に、インバータ５２０の２：１比は、セルを拡張させることなく、インバータ５２０の標準セルレイアウト内で、電力接続及び接地接続を含むような十分なエリアを提供する。図示するように、インバータ５２０は、同じ垂直Ｍｅｔａｌ１ １５０トラック内に、ピン５２６との電力接続及びピン５２８との接地接続を含む。

【0035】

図６を参照すると、マルチセルレイアウト６００の上面図を一般化したブロック図が示されている。アレイを生成するために、可変タイプの複数の標準セルが使用されており、レイアウト６００は、結果として生じるアレイのレイアウトである。しかしながら、アレイは、特定のピッチを使用して電力グリッドに接続されていない。例えば、任意の金属層のポストを何処に配置するかを判定するために使用される電力グリッドピッチが存在しない。ここで、説明を容易にするために、マルチセルレイアウト６００内に能動領域及び金属ゲートが示されていない。加えて、説明を容易にするために、マルチセルレイアウト６００内に、金属ゲートと水平金属ゼロ層との間の接点が示されていないと共に、信号経路が示されていない。図示する垂直Ｍｅｔａｌ１ ６１０層及びこの層の下にある要素（例えば、金属０層、トレンチシリサイド接点等）は、対応する標準セルの一部である。

【0036】

マルチセルレイアウト６００は、垂直方向の相互接続のための金属１（Ｍ１又はＭｅｔａｌ１）６１０と、水平方向の相互接続のための金属２（Ｍ２又はＭｅｔａｌ２）６３０と、Ｍｅｔａｌ２ ６３０にＭｅｔａｌ１ ６１０を接続するためのビア６２０と、を使用する。加えて、マルチセルレイアウト６００は、垂直方向の相互接続のための金属３（Ｍ３又はＭｅｔａｌ３）６５０と、Ｍｅｔａｌ３ ６５０にＭｅｔａｌ２ ６３０を接続するためのビア６４０と、を使用する。更に、マルチセルレイアウト６００は、水平方向の相互接続のための金属４（Ｍ４又はＭｅｔａｌ４）６７０と、Ｍｅｔａｌ４ ６７０にＭｅｔａｌ３ ６５０を接続するためのビア６６０と、を使用する。

【0037】

Ｍｅｔａｌ４ ６７０層の１つの経路（最上経路）は、電力接続に対するものであり、Ｍｅｔａｌ４ ６７０層の別の経路は、接地接続に対するものである。マルチセルレイアウト６００は、アレイ内で電力及び接地を接続するための一実施形態を示す。電力及び接地への接続は、Ｍｅｔａｌ４ ６７０を使用したレールから、ビア６６０、Ｍｅｔａｌ３ ６５０を使用したポスト、ビア６４０、Ｍｅｔａｌ２ ６３０を使用したストラップ、ビア６２０及びＭｅｔａｌ１ ６１０を使用したポストにルーティングされる。Ｍｅｔａｌ１ ６１０を使用したポストは、金属ゼロ層及びビアを介して、対応する標準セル内のトレンチシリサイド接点に接続する。ここでは示されていないが図２～５において示されている、金属ゼロ層における電力接続及び接地接続は共有されない。したがって、マルチセルレイアウト６００は、金属ゼロ層内で電力レールを使用しないので、エレクトロマイグレーション（ＥＭ）問題を回避する。

【0038】

マルチセルレイアウト６００は、水平Ｍｅｔａｌ２ ６３０内の独立した電力ストラップに加えて、垂直Ｍｅｔａｌ１ ６１０及び垂直Ｍｅｔａｌ３ ６５０の各々内で独立した電力ポストを使用する。所定の金属層内の電力ポストは、所定の金属層のトラック内の所定の金属層の複数の電力ポストのうち別のポストに電力ポストが接続されない場合の独立した電力ポストと呼ばれる。したがって、所定の金属層内で使用される電力レールが存在しない。金属ゼロ層、Ｍｅｔａｌ１ ６１０層、Ｍｅｔａｌ２ ６３０層及びＭｅｔａｌ３ ６５０層内で電力レールが使用されない。図示するように、水平Ｍｅｔａｌ２ ６３０層内の独立した電力ストラップの各々に加えて、垂直Ｍｅｔａｌ１ ６１０層及び垂直Ｍｅｔａｌ３ ６５０層の各々内の独立した電力ポストの各々は、片方向経路によりルーティングされる。屈曲を有さず且つＬ字形状を有しない信号経路は、片方向経路と呼ばれる。対照的に、屈曲を有し及び／又はＬ字形状を有する信号経路は、双方向経路と呼ばれる。双方向経路は、著しいオンダイエリアペナルティを引き起こす。

【0039】

レイアウト６００は、垂直Ｍｅｔａｌ３ ６５０を使用したポストに対して固定グリッドを使用しない。垂直Ｍｅｔａｌ３ ６５０層等の任意の金属層のポストを何処に配置するかを判定するために使用されるレイアウト６００には、電力グリッドピッチが存在しない。よって、Ｍｅｔａｌ２ ６３０を使用したストラップをルーティングするための開始ポイントは、Ｍｅｔａｌ３ ６５０を使用した固定グリッド上のポストではない。むしろ、Ｍｅｔａｌ２ ６３０を使用したストラップをルーティングするための開始ポイントは、Ｍｅｔａｌ１ ６１０を使用した標準セルのポストである。配置配線ツールは、Ｍｅｔａｌ１６１０ポストにより始まり、設計ルールによって定義された最小エリア要件が満たされるまでＭｅｔａｌ２ ６３０ストラップをルーティングする。最小エリア要件は、閾値を上回って加工歩留まりをもたらすことに基づいている。例えば、最小幅のＭｅｔａｌ２ ６３０ストラップの場合、配置配線ツールは、設計ルールを満たすように、ストラップを最小長さでルーティングする必要がある。レイアウト６００内の電力接続及び接地接続のための最小エリア要件を維持することによって、配置配線ツールは、信号経路についてより多くのエリアを提供することが可能である。レイアウト６００内の接地接続に示されるように、配置配線ツールは、後の信号ルーティングのためのスペースを生成するために、Ｍｅｔａｌ２ ６３０ストラップを移動させる柔軟性を有する。

【0040】

上記の電力接続及び接地接続のルーティングと同様の方法で、配置配線ツールは、Ｍｅｔａｌ２ ６３０ストラップにおいてＭｅｔａｌ３ ６５０内でポストをルーティングすることを開始し、配置配線ツールは、設計ルールによって定義された最小エリア要件が満たされるまで、Ｍｅｔａｌ３ ６５０ポストをルーティングする。Ｍｅｔａｌ３ ６５０についての最小エリア要件は、閾値を上回って加工歩留まりをもたらすことに基づいている。例えば、最小幅のＭｅｔａｌ３ ６５０ポストの場合、配置配線ツールは、設計ルールを満たすように、ポストを最小長さ（垂直方向の高さ）でルーティングする必要がある。信号経路がＭｅｔａｌ１ ６１０ポスト、Ｍｅｔａｌ２ ６３０ストラップ及びＭｅｔａｌ３ ６５０ポストに対して少量のエリアを使用する場合、信号経路は、より少ない抵抗及びより少ないエレクトロマイグレーション効果を有する。レイアウト６００に示されているように、配置配線ツールは、Ｍｅｔａｌ３ ６５０ポストについての最小エリア要件に基づいて、Ｍｅｔａｌ２ ６３０ストラップの経路を開始するためのＭｅｔａｌ１ ６１０ポスト上の位置を選択する。Ｍｅｔａｌ３ ６５０ポストについての長さ（垂直方向の高さ）は、Ｍｅｔａｌ２ ６３０ストラップがＭｅｔａｌ１ ６１０ポストに接続する場所に基づいている。

【0041】

水平Ｍｅｔａｌ２ ６３０ストラップの大多数が、別の金属層の複数のポストではなく、単一のＭｅｔａｌ１ ６１０ポスト及び単一のＭｅｔａｌ３ ６５０ポストに接続されることに留意されたい。Ｍｅｔａｌ２ ６３０ストラップに接続されるポストの数が低減することで、Ｍｅｔａｌ２ ６３０ストラップを介して流れる電流の量を低減させ、エレクトロマイグレーション効果を低減させる。更に、Ｍｅｔａｌ２ ６３０ストラップに接続されるポストの数が低減することで、標準セルに供給される電力供給電圧の電圧ドループ効果も低減させる。

【0042】

Ｍｅｔａｌ４ ６７０層内の経路がレールとして示されているが、他の実施形態では、それらの経路は、独立したストラップであり、金属５層及び金属６層等の上位レベル金属層までレールが使用されない。そのような実施形態では、配置配線ツールは、Ｍｅｔａｌ４ ６７０層についての最小エリア要件を使用して、Ｍｅｔａｌ４ ６７０層内でストラップをルーティングする。例示した実施形態では、レールの長さに起因して、及び、エレクトロマイグレーション効果を考慮して、Ｍｅｔａｌ４ ６７０層内のレールの幅が広い。独立したストラップがＭｅｔａｌ４ ６７０層内で使用される場合、配置配線ツールは、Ｍｅｔａｌ４ ６７０層内での経路についての最小幅を使用すると共に、設計ルールを満たすことが可能である。

【0043】

電力接続及び接地接続用のＭｅｔａｌ１ ６１０、Ｍｅｔａｌ２ ６３０及びＭｅｔａｌ３ ６５０の各々の比較的短い長さにより、それらの金属層が、レール内で使用される長さ等の比較的長い長さを有する金属層よりも高い電流を扱うことを可能にする。Ｍｅｔａｌ１ ６１０、Ｍｅｔａｌ２ ６３０及びＭｅｔａｌ３ ６５０の比較的短い長さにより、それらの金属層に対してＢｌｅｃｈ長さを緩和することができる。加えて、比較的短い垂直Ｍｅｔａｌ３ ６５０ポストは、共有される電力レールを使用したアプローチよりもトラックを消費しない。更に、Ｍｅｔａｌ１ ６１０、Ｍｅｔａｌ２ ６３０及びＭｅｔａｌ３ ６５０の各々の比較的短い長さにより、信号経路トラックを設けるための隙間を設け、それは、信号ルーティング輻輳を軽減し、又は、完全に除去することができる。したがって、配置配線ツールのルータは、電力接続及び接地接続が比較的短い金属長さで完了した後に、信号ルーティングを実行する場合の柔軟性を増大させる。

【0044】

加えて、標準セルについての電力ピン及び接地ピンが、アウトボードレールを使用するのではなく、インボードＭｅｔａｌ１ ６１０ポストであるため、配置配線ツールは、標準セルについての固定位置を有することに対して、Ｍｅｔａｌ２ ６３０層及びＭｅｔａｌ３ ６５０層の下で標準セルを移動させることが可能である。レイアウト６００の最上部に示すように、配置配線ツールは、信号ルーティングのために利用可能なＭｅｔａｌ１ ６１０トラックを生成するように標準セルを移動させることによって、Ｍｅｔａｌ１ ６１０ポストを移動させることが可能である。いくつかの実施形態では、Ｍｅｔａｌ２ ６３０ポストの長さは、Ｍｅｔａｌ２ ６３０層についての最小エリア要件を満たす最小長さのままである。同様に、可能な標準セル移動の右側に示すように、配置配線ツールは、信号ルーティングのための利用可能なＭｅｔａｌ３ ６５０トラックを生成するように、Ｍｅｔａｌ３ ６５０ポストを移動させることが可能である。

【0045】

レイアウト６００の最上部左隅に示すように、配置配線ツールは、信号輻輳の緩和が可能な位置を識別することが可能である。例えば、配置配線ツールは、単一のＭｅｔａｌ２ ６３０ストラップを生成し、Ｍｅｔａｌ３内でのルーティングのためのトラックを解放する左端のＭｅｔａｌ３ ６５０ポスト及びビア６６０を除去するように、２つの別個のＭｅｔａｌ２ ６３０ストラップを接続する柔軟性を有する。配置配線ツールがこの変更を実行するための条件は、結果として生じるＭｅｔａｌ２ ６３０ストラップがＭｅｔａｌ２についてのＢｌｅｃｈ長さを超えないことである。実施形態では、レイアウト６００の最上部左隅が信号輻輳を有しない場合、配置配線ツールは、２つのＭｅｔａｌ３ ６５０ポストの間で単一のＭｅｔａｌ２ ６３０ストラップを生成するように、２つの別個のＭｅｔａｌ２ ６３０ストラップを接続する。この変更を実行する条件は、結果として生じるＭｅｔａｌ２ ６３０ストラップがＭｅｔａｌ２についてのＢｌｅｃｈ長さを超えないことである。両方のＭｅｔａｌ３ ６５０ポストを維持することによって、配置配線ツールは、レイアウト６００の最上部左隅内での電力接続のためのビア冗長性を増大させる。ビア冗長性を増大させることは、加工歩留まりを増大させる。

【0046】

図７を参照すると、標準セルについてのレイアウトを生成する方法７００の一実施形態が示されている。説明のために、この実施形態におけるステップは順番に示されている。しかしながら、他の実施形態では、いくつかのステップは、図示した順序とは異なる順序で行われてもよいし、いくつかのステップが同時に実行されてもよいし、いくつかのステップが他のステップと組み合わされてもよいし、いくつかのステップが存在しなくてもよい。

【0047】

カスタムセル設計者及び自動化合成ツールのうち１つ以上は、１つ以上の金属層内で信号をルーティングするために片方向トラックを使用して、標準セルレイアウト内に複数のトランジスタを配置する（ブロック７０２）。金属１層の最小幅を使用した金属１層の少なくとも２つのトラックは、単一の金属ゲートのピッチ内に配置される（ブロック７０４）。上述したように、標準セルについて、金属１層についての最小幅を有するエリア内に収めることができる金属１層のトラックの第１の数と、金属ゲート層についての最小幅を有するエリア内に収めることができ、閾値を上回って加工歩留まりをもたらすことができる金属ゲート層のトラックの第２の数と、の最大比は、「ギア比」と呼ばれる。第１の数及び第２の数の各々は、非ゼロの正の整数である。以前の設計では、ギア比は、３対２、又は、それ未満の１対１等であった。しかしながら、リソグラフィ技術の進展と共に、３対２（３：２）から２対１（２：１）又はそれ以上等のように、ギア比が増大している。

【0048】

金属１層内の１つ以上の信号は、設計ルールによって定義される金属１層についての最小長さを使用してルーティングされる（ブロック７０６）。最小長さは、入力信号、出力信号及び中間信号をチップレベル配置配線ツールに提供すると共に、金属１層についての最小エリア要件をなおも満たす。最小長さは、エレクトロマイグレーション効果を低減させ、隣接セルに対して信号ルーティングのためのエリアを提供する。カスタムセル設計者又は自動化合成ツールは、同一の金属１トラック内で、金属１層内の電力信号及び金属１層内の接地基準信号をルーティングする（ブロック７０８）。いくつかの実施形態では、電力信号及び接地基準信号の各々は、金属１層に対して設計ルールによって定義された最小長さ（又は、垂直方向の高さ）を使用する。金属１層の同一のトラック内で電力信号及び接地基準信号の各々を特定することは、チップレベル信号ルーティングが実行される場合に、標準セル、後に隣接セルに対する信号ルーティングのためのエリアを提供する。

【0049】

標準セルが回路シミュレーション用のネットリストとして、又は、シリコンチップダイ上に物理的に製造されたセルとして存在する場合に、標準セルは、１つ以上の電力接続が電力供給電圧を受信し、１つ以上の接地基準接続が接地基準電圧を受信し、１つ以上の入力ノードがブーリアン論理レベル等の電位を受信するまで、出力ノード上で信号を生成しない。ブーリアン論理レベルは、電力供給電圧等の論理高レベル、又は、接地基準電圧等論理低レベルである。電位が標準セルの入力ノードに印加されない場合（条件付きブロック７１０：「いいえ」）、標準セルは、パワーアップを待機する（ブロック７１２）。しかしながら、電位が標準セルの入力ノードに印加される場合（条件付きブロック７１０：「はい」分岐）、標準セルの回路は、単一の金属ゲートのピッチ内の金属１層の少なくとも２つのトラックの１つを通じて標準セルの入力ノードから出力ノードに電流を伝達する（ブロック７１４）。

【0050】

図８を参照すると、チップについてのレイアウトを生成する方法８００の一実施形態が示されている。カスタムセル設計者及び自動化合成ツールのうち１つ以上は、設計ルールによって定義されるような金属２層についての最小長さを使用して、金属２層内の経路を有するマルチセルレイアウト内に複数の標準セルを配置する（ブロック８０２）。様々な実施形態では、設計ルールは、特定の半導体製造工程について、閾値を上回る歩留まりをもたらすパラメータを提供するように定義される。チップレベルにおいてアレイを生成するために、可変タイプの複数の標準セルが使用される。しかしながら、結果として生じるアレイは、特定のピッチを使用して電力グリッドに接続されない。例えば、電力接続及び接地基準接続を生成するために任意の金属層のポストを何処に配置するかを判定するために使用される電力グリッドピッチが存在しない。いくつかの実施形態では、設計ルールによって定義されるような金属３層についての最小長さを使用して、マルチセルレイアウト内の金属３層内で信号がルーティングされる（ブロック８０４）。

【0051】

様々な実施形態では、自動化配置配線ツールは、任意の標準セル内の金属１層の下の層に任意のピンプロパティが存在するかどうかを識別する。いくつかの実施形態では、設計者は、標準セルから金属１層内の１つ以上の信号ピンを除去する。通常、金属１層信号経路上に配置される関連するピンプロパティは、対応するビア又は金属ゼロ層信号経路上に配置されている。標準セルの結果として生じるネットリストは、ピンプロパティ及び信号についての金属１層の下の層との関連付けを含む。配置配線ツールが標準セル内の金属１層の下の層上のピンプロパティを識別する場合（条件付きブロック８０６：「はい」）、ツールは、識別されたピンを接続するように、金属１層内で信号をルーティングする（ブロック８０８）。配置配線ツールが標準セル内の金属１層の下の層上のピンプロパティを識別しない場合（条件付きブロック８０６：「いいえ」）、方法８００の制御フローは、ブロック８１０に移動する。ブロック８１０において、配置配線ツールは、任意の冗長なビアを識別し、ビア冗長性を除去するように信号経路を移転する。ビアの数を低減することは、チップの加工歩留まりを増大させる。

【0052】

上述した実施形態の１つ以上は、ソフトウェアを含むことに留意されたい。このような実施形態では、方法及び／又はメカニズムを実施するプログラム命令が、コンピュータ可読記憶媒体に伝達されるか又は記憶される。プログラム命令を記憶するように構成された多くの種類の媒体が利用可能であり、ハードディスク、フロッピー（登録商標）ディスク、ＣＤ－ＲＯＭ、ＤＶＤ、フラッシュメモリ、プログラム可能ＲＯＭ（ＰＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、及び、揮発性記憶装置又は不揮発性記憶装置の様々な他の形態を含む。一般的に、コンピュータアクセス可能記憶媒体は、コンピュータに命令及び／又はデータを提供するように、使用中にコンピュータによりアクセス可能な任意の記憶媒体を含む。例えば、コンピュータアクセス可能記憶媒体は、磁気又は光学媒体（例えば、ディスク（固定若しくは取り外し可能）、テープ、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－ＲＷ、ＤＶＤ－Ｒ、ＤＶＤ－ＲＷ、Ｂｌｕ－Ｒａｙ（登録商標）等の記憶媒体）を含む。記憶媒体は、ＲＡＭ（例えば、同期型ダイナミックランダムアクセスメモリＲＡＭ（ＳＤＲＡＭ）、ダブルデータレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）ＳＤＲＡＭ、低出力ＤＤＲ（ＬＰＤＤＲ２等）ＳＤＲＡＭ、ラムバスＤＲＡＭ（ＲＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）等）、ＲＯＭ、フラッシュメモリ、ユニバーサルシリアルバス（ＵＳＢ）インタフェース等の周辺インタフェースを介してアクセス可能な不揮発性メモリ（例えば、フラッシュメモリ）等の揮発性又は不揮発性のメモリ媒体をさらに含む。記憶媒体は、微小電気機械システム（ＭＥＭＳ）の他に、ネットワーク及び／又は無線リンク等の通信媒体を介してアクセス可能な記憶媒体も含む。

【0053】

さらに、様々な実施形態では、プログラム命令は、Ｃ言語等の高水準プログラミング言語、Ｖｅｒｉｌｏｇ、ＶＨＤＬ等の設計言語（ＨＤＬ）、又は、ＧＤＳＩＩストリーム形式（ＧＤＳＩＩ）等のデータベース形式における、ハードウェア機能の動作レベル記述又はレジスタ転送レベル（ＲＴＬ）記述を含む。いくつかのケースでは、記述は、合成ツールによって読み取られ、当該合成ツールは、記述を合成し、合成ライブラリからゲートのリストを含むネットリストを製造する。ネットリストは、ゲートのセットを含み、当該ゲートのセットは、本システムを含むハードウェアの機能を表す。次に、ネットリストは、マスクに適用される幾何学的形状を記述するデータセットを生成ように配置及びルーティングされる。次いで、マスクは、様々な半導体製造工程で使用され、本システムに対応する半導体回路又は複数の半導体回路を製造する。或いは、コンピュータアクセス可能記憶媒体の命令は、所望により、ネットリスト（合成ライブラリを伴う又は伴わない）又はデータセットである。さらに、命令は、Ｃａｄｅｎｃｅ（登録商標）、ＥＶＥ（登録商標）、Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓ（登録商標）等のベンダから入手可能なハードウェアベースのエミュレータによるエミュレーションの目的で利用される。

【0054】

上記の実施形態がかなり詳細に説明されているが、上記の開示が十分に理解されれば、多くの変形及び修正が当業者に明らかになる。以下の特許請求の範囲は、全ての係る変形及び修正を包含するように解釈されることが意図されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】