特許 7273981 三次元メモリデバイス及び三次元メモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-05-02

(45)【発行日】2023-05-15

(54)【発明の名称】三次元メモリデバイス及び三次元メモリシステム

(51)【国際特許分類】

   H10B 43/27 20230101AFI20230508BHJP

   H01L 21/336 20060101ALI20230508BHJP

   H01L 29/788 20060101ALI20230508BHJP

   H01L 29/792 20060101ALI20230508BHJP

   H10B 43/50 20230101ALI20230508BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

H10B43/50

【請求項の数】 15

(21)【出願番号】P 2021545724

(86)(22)【出願日】2019-03-01

(65)【公表番号】

(43)【公表日】2022-04-08

(86)【国際出願番号】 CN2019076717

(87)【国際公開番号】W WO2020177023

(87)【国際公開日】2020-09-10

【審査請求日】2021-09-13

(73)【特許権者】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(72)【発明者】

【氏名】リウ・ジュン

(72)【発明者】

【氏名】シュエ・レイ

【審査官】脇水 佳弘

(56)【参考文献】

【文献】米国特許出願公開第２０１５／０２０６８９６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１５／０１７９６６０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／００７７１０８（ＵＳ，Ａ１）

【文献】特開２０１８－１５２４１９（ＪＰ，Ａ）

【文献】特開２０１５－０９７２４５（ＪＰ，Ａ）

【文献】特開２０１４－１８３０８４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０２０６８９８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／２７

Ｈ０１Ｌ ２１／３３６

Ｈ１０Ｂ ４３／５０

(57)【特許請求の範囲】

【請求項1】

基板と、
それぞれが前記基板の上側でメモリ領域内に垂直方向に延在する複数のメモリストリングと、
前記複数のメモリストリングの上方の複数のビット線であって、前記複数のビット線のうちの少なくとも１本が、前記複数のメモリストリングのうちの１つに電気的に接続されている、複数のビット線と、
を備え、
前記複数のメモリストリングが、前記メモリ領域の第１の横方向及び第２の横方向に沿って延在するアレイに配置され、前記第１の横方向は前記第２の横方向に対して垂直であり、また、
前記複数のビット線は、前記第１の横方向に沿って配置され、かつ前記第２の横方向に沿って互いに平行となるように延在し、
平面視で、チャネルピッチ内の前記ビット線が等間隔に配置され、前記第１の横方向に沿ったビット線ピッチが名目上、前記チャネルピッチのＮ分の１に等しく、Ｎは前記チャネルピッチ内の前記ビット線の本数に等しく、Ｎが６以上であり、
前記第１の横方向における前記複数のビット線のそれぞれの長さは、前記第１の横方向における隣り合う前記ビット線の間の距離よりも短い、
三次元（３Ｄ）メモリデバイス。

【請求項2】

前記複数のメモリストリングの１つ１つが、前記複数のビット線のうちの異なる１本に電気的に接続されている、請求項１に記載の３Ｄメモリデバイス。

【請求項3】

前記メモリ領域の境界に沿って横方向に延在する少なくとも１つのスリット構造をさらに備える、請求項２に記載の３Ｄメモリデバイス。

【請求項4】

前記平面視で、前記第１の横方向に沿って前記チャネルピッチに配置されるビット線の本数が、前記第２の横方向に沿って前記ビット線に電気的に接続されるメモリストリングの個数に等しい、
請求項３に記載の３Ｄメモリデバイス。

【請求項5】

前記アレイが、それぞれが前記第１の横方向に沿って横方向に延在する２つのスリット構造の間に配置され、また、
前記平面視で、前記チャネルピッチに配置される前記ビット線の本数が、前記チャネルピッチ内に、かつ前記２つのスリット構造の間に配置される前記メモリストリングの個数に等しい、
請求項４に記載の３Ｄメモリデバイス。

【請求項6】

前記アレイが、前記第２の横方向に沿って少なくとも６つのストリング行を含む、請求項５に記載の３Ｄメモリデバイス。

【請求項7】

Ｎが正の偶数である、請求項６に記載の３Ｄメモリデバイス。

【請求項8】

前記複数のメモリストリングがそれぞれ、チャネル構造と、前記チャネル構造の上方にあるドレインと、を含み、前記ドレインがそれぞれのビット線に電気的に接続されている、請求項１から７のいずれか一項に記載の３Ｄメモリデバイス。

【請求項9】

横方向に延在し、前記複数のメモリストリングと交差している、交互に配置された複数の導電体層及び絶縁層をさらに備え、
前記メモリ領域にカット構造が形成されておらず、
前記メモリ領域がフィンガであり、また、
第１の導電体層が、前記メモリ領域で自身が延在する方向に沿って連続的に延在している、請求項１から８のいずれか一項に記載の３Ｄメモリデバイス。

【請求項10】

基板と、
平面視で第１の横方向及び第２の横方向に沿って延在するアレイに配置される複数のメモリストリングであって、前記複数のメモリストリングのそれぞれが、前記基板の上側でメモリ領域内に垂直方向に延在している、複数のメモリストリングと、
前記複数のメモリストリングの上方で前記第２の横方向に沿って延在する複数のビット線であって、前記複数のビット線が名目上、互いに平行である、複数のビット線と、
前記平面視で前記複数のメモリストリングの少なくとも１つと重なり、かつ前記第２の横方向に沿って、前記複数のメモリストリングを第１の部分と第２の部分とに分割しているカット構造と、を備え、前記複数のメモリストリングの少なくとも１つの上側にあるビット線の本数が少なくとも３本であり、
前記複数のメモリストリングの前記第１の部分と前記第２の部分とが、前記第２の横方向に沿って同数のストリング行を含み、前記第１の横方向に沿って同数のストリング列を含み、また、
前記複数のビット線の１本１本が、前記第１の部分の１つのメモリストリングと、前記第２の部分の別の１つのメモリストリングとに電気的に接続され、
前記複数のメモリストリングが、前記第１の横方向及び前記第２の横方向に沿って延在するアレイに配置され、前記第１の横方向は前記第２の横方向に対して垂直であり、
前記第１の部分及び前記第２の部分のそれぞれが、前記第２の横方向に沿ってＮ本のストリング行を含み、
チャネルピッチが、前記第１の横方向に沿って配置されたＮ本のビット線を含み、また、
前記平面視で、前記チャネルピッチ内の前記ビット線が等間隔に配置され、前記第１の横方向に沿ったビット線ピッチが名目上、前記第１の横方向に沿った前記チャネルピッチのＮ分の１であり、Ｎが少なくとも６に等しく、
前記第１の横方向における前記複数のビット線のそれぞれの長さは、前記第１の横方向における隣り合う前記ビット線の間の距離よりも短い、
三次元（３Ｄ）メモリデバイス。

【請求項11】

前記複数のメモリストリングの前記第１の部分及び前記第２の部分のそれぞれが、前記第２の横方向に沿って偶数のストリング行を含む、
請求項１０に記載の３Ｄメモリデバイス。

【請求項12】

Ｎが正の偶数である、請求項１１に記載の３Ｄメモリデバイス。

【請求項13】

前記複数のメモリストリングがそれぞれ、チャネル構造と、前記チャネル構造の上方にあるドレインと、を含み、前記ドレインがそれぞれのビット線に電気的に接続されている、請求項１０から１２のいずれか一項に記載の３Ｄメモリデバイス。

【請求項14】

基板の上方の絶縁構造内に交互に配置された複数の導電体層及び絶縁層を含むメモリスタックと、
平面視でメモリ領域の第１の横方向及び第２の横方向に沿って延在するアレイに配置され、前記メモリスタック内に延在する複数のメモリストリングであって、前記複数のメモリストリングのそれぞれが、前記基板内に垂直方向に延在している、複数のメモリストリングと、
前記複数のメモリストリングの上方にあり、前記複数のメモリストリングに電気的に接続されている複数のビット線であって、前記複数のビット線のうちの少なくとも１本が、前記複数のメモリストリングのうちの１つに電気的に接続されている、複数のビット線と、
前記メモリ領域の境界に沿って横方向に延在する少なくとも１つのスリット構造と、
前記複数のメモリストリングに電気的に接続されている複数の周辺デバイスと、を備え、
前記複数のメモリストリングの１つ１つが、前記複数のビット線のうちの異なる１本に電気的に接続され、
前記第１の横方向は前記第２の横方向に対して垂直であり、また、
前記複数のビット線は、前記第１の横方向に沿って配置され、かつ前記第２の横方向に沿って互いに平行となるように延在し、
平面視で、前記第１の横方向に沿ってチャネルピッチに配置されるビット線の本数が、前記第２の横方向に沿って前記ビット線に電気的に接続されるメモリストリングの個数に等しく、
前記アレイが、それぞれが前記第１の横方向に沿って横方向に延在する２つのスリット構造の間に配置され、また、
平面視で、前記チャネルピッチに配置される前記ビット線の本数が、前記チャネルピッチ内に、かつ前記２つのスリット構造の間に配置される前記メモリストリングの個数に等しく、
前記平面視で、前記チャネルピッチ内の前記ビット線が等間隔に配置され、前記第１の横方向に沿ったビット線ピッチが名目上、前記チャネルピッチのＮ分の１に等しく、Ｎは前記チャネルピッチ内の前記ビット線の本数に等しく、Ｎが６以上であり、
前記第１の横方向における前記複数のビット線のそれぞれの長さは、前記第１の横方向における隣り合う前記ビット線の間の距離よりも短い、
三次元（３Ｄ）メモリシステム。

【請求項15】

前記メモリ領域にカット構造が形成されておらず、
前記メモリ領域がフィンガであり、また、
第１の導電体層が、前記メモリ領域で自身が延在する方向に沿って連続的に延在している、請求項１４に記載の３Ｄメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、メモリデバイス及びその製造方法に関する。

【背景技術】

【0002】

メモリセルなどのプレーナ型半導体デバイスは、プロセス技術、回路設計、プログラミングアルゴリズム、及び製造プロセスを改良することにより、小型化されている。しかしながら、こうした半導体デバイスのフィーチャサイズが下限に近づくにつれ、プレーナ処理及び製造技術の難易度が高くなり、またコストがかかるようになる。三次元（３Ｄ）デバイスアーキテクチャにより、一部のプレーナ型半導体デバイス、例えばフラッシュメモリデバイスの密度制限に対処することができる。

【発明の概要】

【0003】

本明細書では、３Ｄメモリデバイス及びその製造方法の実施形態を開示している。

【0004】

一例では、本３Ｄメモリデバイスは、基板と、それぞれがこの基板の上側でメモリ領域内に垂直方向に延在する複数のメモリストリングと、これら複数のメモリストリングの上方の複数のビット線と、を備える。これら複数のビット線のうちの少なくとも１本は、複数のメモリストリングのうちの１つに電気的に結合されている。

【0005】

別の例では、本３Ｄメモリデバイスは、基板と、平面視で第１の横方向及び第２の横方向に沿って延在する複数のメモリストリングと、を備える。これら複数のメモリストリングのそれぞれは、この基板の上側でメモリ領域内に垂直方向に延在している。本３Ｄメモリデバイスは、複数のメモリストリングの上方で第２の横方向に沿って延在する複数のビット線をさらに備える。これら複数のビット線は名目上、互いに平行である。本３Ｄメモリデバイスは、平面視で複数のメモリストリングの少なくとも１つと重なり、かつ第２の横方向に沿って、これら複数のメモリストリングを第１の部分と第２の部分とに分割しているカット構造をさらに備える。これら複数のメモリストリングの少なくとも１つの上側にあるビット線の本数は、少なくとも３本である。

【0006】

さらに別の例では、本３Ｄメモリシステムは、メモリスタックと、複数のメモリストリングと、複数のビット線と、複数の周辺デバイスと、を備える。メモリスタックは、基板の上方の絶縁構造内に交互に配置された複数の導電体層及び絶縁層を含む。複数のメモリストリングは、平面視でメモリ領域の第１の横方向及び第２の横方向に沿ってメモリスタック内に延在し、これら複数のメモリストリングのそれぞれは、基板内に垂直方向に延在している。複数のビット線は、これら複数のメモリストリングの上方にあり、これら複数のメモリストリングに電気的に結合されている。いくつかの実施形態では、これら複数のビット線のうちの少なくとも１本は、複数のメモリストリングのうちの１つに電気的に結合されている。複数の周辺デバイスは、これら複数のメモリストリングに電気的に結合されている。

【0007】

さらに別の例では、本３Ｄメモリシステムは、メモリスタックと、複数のメモリストリングと、カット構造と、複数のビット線と、複数の周辺デバイスと、を備える。メモリスタックは、基板の上方の絶縁構造内に交互に配置された複数の導電体層及び絶縁層を含む。複数のメモリストリングは、平面視で第１の横方向及び第２の横方向に沿ってメモリスタック内に延在し、これら複数のメモリストリングのそれぞれは、基板内に垂直方向に延在している。カット構造は複数のメモリストリングの少なくとも１つと平面視で重なり、かつ第２の横方向に沿って、これら複数のメモリストリングを第１の部分と第２の部分とに分割している。複数のビット線は、これら複数のメモリストリングの上方にあり、これら複数のメモリストリングに電気的に結合されている。これら複数のビット線はそれぞれ、互いに平行である。これら複数のメモリストリングの少なくとも１つの上側にあるビット線の本数は、少なくとも３本である。複数の周辺デバイスは、これら複数のメモリストリングに電気的に結合されている。

【図面の簡単な説明】

【0008】

本明細書に取り入れられて本明細書の一部を形成している添付の図面は本開示の実施形態を例示しており、本明細書と共に本開示の原理を説明し、当業者による本開示の製造及び使用を有効にする役割をさらに果たしている。

【図1】３Ｄメモリデバイスの平面図を示す。

【図2】本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスの平面図を示す。

【図3】本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスの平面図を示す。

【図4】本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスの平面図を示す。

【図5A】本開示のいくつかの実施形態による、典型的な製造プロセスの一段階における３Ｄメモリデバイスの断面図を示す。

【図5B】本開示のいくつかの実施形態による、典型的な製造プロセスの一段階における３Ｄメモリデバイスの断面図を示す。

【図5C】本開示のいくつかの実施形態による、典型的な製造プロセスの一段階における３Ｄメモリデバイスの断面図を示す。

【図6】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な方法のフローチャートである。

【図7】本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスを有する典型的なメモリシステムの断面図を示す。

【0009】

本開示の実施形態を、添付の図面を参照しながら説明する。

【発明を実施するための形態】

【0010】

特定の構成及び配置について述べているが、例示のみを目的としてこれを行っていることを理解すべきである。当業者であれば、本開示の趣旨及び範囲から逸脱することなく、他の構成及び配置が使用できることを認識するであろう。本開示を他の種々の用途にも使用できることは、当業者には明らかであろう。

【0011】

なお、本明細書において、「一（ｏｎｅ）実施形態」、「一（ａｎ）実施形態」、「一例の（ａｎ ｅｘａｍｐｌｅ）実施形態」、「いくつかの（ｓｏｍｅ）実施形態」などへ言及する場合、記載している実施形態が特定の特徴、構造、又は特性を含み得ることを示しているが、全ての実施形態がその特定の特徴、構造、又は特性を必ずしも含み得るとは限らない。また、そのような語句が必ずしも同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造、又は特性を一実施形態に関連して記載している場合、これらを明示的に記載しているかどうかにかかわらず、そのような特徴、構造、又は特性が他の実施形態との関連においても有効であることは、当業者に知られていると考えられる。

【0012】

通常、用語法はその文脈での使用状況から少なくとも部分的に理解され得る。例えば、本明細書で「１つ又はそれ以上の（ｏｎｅ ｏｒ ｍｏｒｅ）」という用語を使用する場合、文脈に少なくとも部分的に依存して、これを使用して任意の特徴、構造、又は特性を単数の意味で表してもよいし、これを使用してこうした特徴、構造又は特性の組み合わせを複数の意味で表してもよい。同様に「１つの（ａ）」、「１つの（ａｎ）」、又は「その（ｔｈｅ）」などの用語を、ここでも文脈に少なくとも部分的に依存して、単数形の用法を表していると理解してもよいし、複数形の用法を表していると理解してもよい。また、「ｂａｓｅｄ ｏｎ（に基づいて／を基に）」という用語は、排他的な一連の要因を表すことを必ずしも意図していないと理解され、その代わりに、ここでも文脈に少なくとも部分的に依存して、必ずしも明示的に記載されていない別の要因が存在できるようにしている可能性がある。

【0013】

本開示における「上（ｏｎ）」、「上側（ａｂｏｖｅ）」、及び「上方（ｏｖｅｒ）」の意味について、「上（ｏｎ）」が何かの「上に直接ある」ことを意味するだけでなく、それらの間に中間の特徴部又は層を伴って何かの「上にある」という意味を含み、また「上側（ａｂｏｖｅ）」又は「上方（ｏｖｅｒ）」が何かの「上側にある」若しくは「上方にある」ことを意味するだけでなく、それらの間に中間の特徴部又は層を何ら伴わずに何かの「上側にある」又は「上方にある」（すなわち、何かの上に直接ある）という意味をも含み得るように、最も広義の意味で解釈すべきであることは容易に理解されるべきである。本明細書で使用する場合、「上方（ｏｖｅｒ）」及び「上側（ａｂｏｖｅ）」という用語は、ビット線とメモリストリングとの間の空間的関係を説明するために使用される。いくつかの実施形態では、「メモリストリングの上方のビット線」などの記載や類似の記載は、ビット線がメモリストリングの上方に緩やかに重なっているような空間的関係を指し、また、このビット線及びメモリストリングの直交投影は、側面上で重なっていても、重なっていなくてもよい。いくつかの実施形態では、「メモリストリングの上側のビット線」などの記載や類似の記載は、このビット線及びメモリストリングの直交投影が、側面上で少なくとも部分的に重なっているような空間的関係を指す。

【0014】

さらに、「下（ｂｅｎｅａｔｈ）」、「下側（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上側（ａｂｏｖｅ）」、及び「上部（ｕｐｐｅｒ）」などの空間的な相対語を、図面に示しているある要素又は特徴と別の要素（複数可）又は特徴（複数可）との関係を表す際、説明を簡単にするために本明細書で用いてもよい。これらの空間的な相対語は、図面に示している向きに加えて、使用中又は動作中のデバイスの種々の向きをも包含することが意図されている。本装置を他の方向に向けてもよく（９０度又は他の方位に回転させて）、また本明細書で使用している空間的な相対記述子を、それに応じて同様に解釈してもよい。

【0015】

本明細書で使用する場合、「基板」という用語は、後続の材料層がその上に付加される材料を指す。この基板自体をパターン化することができる。基板の上部に付加される材料をパターン化することも、パターン化しないままにすることもできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの幅広い半導体材料を含み得る。あるいは、この基板を、ガラス、プラスチック、又はサファイアウェハなどの非導電性材料から作製することもできる。

【0016】

本明細書で使用する場合、「層」という用語はある厚さを有する領域を含む材料部分を指す。層は、下にあるか若しくは上にある構造の全体にわたって延在し得、又はその範囲が、下にあるか若しくは上にある構造の範囲よりも狭くなる可能性がある。また層を、その厚さが連続構造の厚さよりも薄い、均一又は不均一な連続構造の領域とすることができる。たとえば、この連続構造の上面と底面との間、又は上面及び底面にある任意の一対の水平面間に層を配置することができる。層は水平方向に、垂直方向に、かつ／又はテーパ面に沿って延在し得る。基板は層であり得、その中に１つ又はそれ以上の層を含み得、かつ／又はその上、その上側、及び／若しくはその下側に１つ又はそれ以上の層を有し得る。１つの層は複数の層を含み得る。たとえば、相互接続層は１つ又はそれ以上の導電体層及びコンタクト層（その中に相互接続線、及び／又はヴィアコンタクトが形成される）と、１つ又はそれ以上の誘電体層と、を含み得る。

【0017】

本明細書で使用する場合、「名目の／名目上」という用語は、製品又はプロセス設計段階で設定される構成要素若しくはプロセス工程の特性又はパラメータにおいて、希望値を上回り、かつ／又は下回る範囲の値も含めて希望値又は目標値を指すものである。値に幅があるのは、製造プロセス又は製造公差にわずかな変動が生じることに起因している可能性がある。本明細書で使用する場合、「約」という用語は、当該半導体デバイスと関連している特定のテクノロジーノードに基づいて変動する可能性のある、所与の量の値を示す。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば値の１０～３０％以内で変動する所与の量の値を示し得る（たとえば、その値の±１０％、±２０％、又は±３０％）。

【0018】

本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように、メモリセルトランジスタのストリング（ＮＡＮＤメモリストリングなど、本明細書では「メモリストリング」と呼んでいる）が横向きの基板上に垂直方向に配置されている半導体デバイスを指す。本明細書で使用する場合、ｘ方向（又はｘ軸）及びｙ方向（又はｙ軸）は、２つの直交する横方向を表す。本明細書で使用する場合、ｚ方向（又はｚ軸）は、ｘ方向及びｙ方向に垂直な方向／軸を表す。本明細書で使用する場合、「垂直方向の／垂直方向に」という用語は、基板の側面に対して名目上垂直であることを意味する。

【0019】

本開示では、構成要素（例えば、ビット線及びメモリストリング）間の電気的かつ空間的関係を図示するために、平面視を用いている。いくつかの実施形態では、図２～図４に示すように、ビット線とメモリストリングとの接続は、メモリストリングの上部（例えば、ドレイン）とビット線との平面視での接続として図示している。

【0020】

３Ｄメモリデバイスでは、データアクセスやデータ記憶を行うために、ＧＬＳがアレイ領域を複数のメモリ領域（例えば、フィンガ）へと分割している。アレイとして配置されることが多いメモリストリングは、メモリ領域に分散配置され、読出し、書込み、及び消去などの様々なデータ操作を行うためのメモリセルを形成している。メモリストリングは多くの場合、チャネル構造と、チャネル構造の上方のメモリストリングの上部にあるドレインと、チャネル構造下側のメモリストリングの下部にあるソースと、を含む。このソースは、メモリ領域におけるメモリストリングのアレイ共通ソース（ａｒｒａｙ ｃｏｍｍｏｎ ｓｏｕｒｃｅ：ＡＣＳ）の一部であるか、又はこれに電気的に接続されている。チャネル構造の上方及びＧＬＳを横切って平行に、ビット線が配置されている。ドレインは、ビット線のうちの１本に電気的に接続されている。メモリ領域は多くの場合、メモリ領域を２つの均等なサブ領域（例えば、ページ）へと分割している上部選択ゲートカット（ＴＳＧ カット、多くの場合、誘電体材料を含む）を含む。ビット線は、一度に１つのページのメモリセルでデータ操作を行うことができるように、１つのページで１つのメモリストリングと、他のページで別のメモリストリングとに電気的に接続されている。ビット線ピッチ（例えば、隣り合う２本のビット線間の横方向間隔）が名目上、チャネルピッチ（例えば、隣り合うチャネル構造間又は隣り合うメモリストリング間の横方向間隔）の４分の１に等しくなるように、各ページにおいて、平面視では、４本のビット線がチャネルピッチに配置されることが多い。

【0021】

図１は、３Ｄメモリデバイス１００の平面図を示す。図１に示すように、３Ｄメモリデバイス１００では、複数のメモリストリング１０８（例えば、１０８－１、１０８－２、及び１０８－３）が、メモリ領域１１０（例えば、メモリフィンガ）の第１の横方向（例えば、ｘ方向）及び第２の横方向（例えば、ｙ方向）に沿って延在するアレイとして分散配置されている。メモリストリング１０８は、交互に配置された導電体層及び絶縁層で構成されるメモリスタック１０３内に、垂直方向及び横方向に延在している。ＧＬＳ １０２は第１の横方向に沿って延在し、メモリ領域１１０を他のデバイス／領域から分離している。ＴＳＧカット１０６は第１の横方向に沿って延在し、メモリ領域１１０をページ１１０－１と１１０－２とに分割している。各ページ１１０－１又は１１０－２は、第１の横方向に沿って延在する、４本のストリング行（例えば、メモリストリング１０８の行）を含む。ＴＳＧカット１０６は、ページ１１０－１とページ１１０－２との間のストリング行（例えば、メモリストリング１０８－３を含む）と平面視で重なっている。複数のビット線１０４は、メモリ領域１１０を横切って第２の横方向に沿って延在している。各ビット線１０４は、ページ１１０－１のメモリストリング１０８と、ページ１１０－２の別のメモリストリング１０８とに電気的に接続されている。例えば、ビット線１０４－１は、ページ１１０－１のメモリストリング１０８－１と、ページ１１０－２のメモリストリング１０８－２とに電気的に接続されている。

【0022】

図１に示すように、チャネルピッチＣＰは、横方向（例えば、第１の横方向）に沿って隣り合う、２つのメモリストリング１０８間の横方向間隔を指す。ビット線ピッチＰ０は、横方向（例えば、第１の横方向）に沿って隣り合う、２本のビット線１０４間の横方向間隔を指す。平面視では、図１に示すように、４本のビット線１０４－１、１０４－２、１０４－３、及び１０４－４がチャネルピッチＣＰに配置され、各ページ１１０－１又は１１０－２の４個のメモリストリングに電気的に接続されている。ビット線ピッチＰ０は名目上、チャネルピッチＣＰの４分の１に等しい。

【0023】

３Ｄメモリデバイス１００は、いくつかの欠点を有し得る。例えば、ＧＬＳ １０２間の機能メモリストリング１０８（又は機能メモリセル）の個数は、ＴＳＧカット１０６によって占有される面積と、各ページ１１０－１又は１１０－２内のストリング行の本数によって制限され得る。図１に示すように、ＴＳＧカット１０６がページ１１０－１とページ１１０－２との間に位置していることで、ページ１１０－１とページ１１０－２との間に非機能ストリング行（例えば、メモリストリング１０８－３が位置するストリング行）をもたらしている。所与の時間で、１つのページ（例えば、１１０－１又は１１０－２）のチャネルピッチＣＰ内の４個のメモリストリング１０８にアクセスすることができる。ページ１１０－１又は１１０－２のページサイズ（例えば、データ容量）は、名目上チャネルピッチＣＰの４分の１であるビット線ピッチＰ０によって制限されている。ページサイズを増大させる１つの方法は、第１の横方向に沿ったメモリストリング１０８の個数を増加させることである。しかしながら、この手法では、第１の横方向に沿った導電体層の寸法が拡大する可能性があるため、３Ｄメモリデバイスの読出し時間及び書込み時間の増大を引き起こす恐れがある。

【0024】

本開示による様々な実施形態は、ビット線ピッチを縮小しながら、ビット密度を増大させることにより、メモリ領域内のビット線の本数を増加させる３Ｄメモリデバイスのアーキテクチャを提供する。本明細書ではビット密度を、単位面積当たりのデータビット（又はデータ容量）の数として定義している。いくつかの実施形態では、チャネルピッチに配置されるビット線はそれぞれ、メモリ領域内の１つのメモリストリングに対して電気的に接続されるため、メモリ領域内にＴＳＧカットを形成する必要はない。それぞれの３ＤメモリデバイスはＴＳＧカットなしで機能し、メモリ領域のビット密度を増大させることができる。少なくとも６本のビット線が平面視でチャネルピッチに配置されることにより、少なくとも６個のメモリストリングがチャネルピッチに形成される。このアーキテクチャはまた、第１の横方向に沿った導電体層の寸法を望ましくは縮小することができるため、導電体層のＲＣ時定数を低減し、結果として、読出し動作や書込み動作がより高速になる。所与の時間でより多くのメモリストリング（又はメモリセル）にアクセスすることができ、ページサイズが増大し、データスループットも向上する。

【0025】

いくつかの実施形態では、３Ｄメモリデバイスは、ＧＬＳ間にある１つ又はそれ以上のＴＳＧカットと、各チャネルピッチに配置され、本数が増加しているビット線と、を備える。このＴＳＧカットは、メモリ領域を２つ又はそれ以上のページへと分割することができる。一実施例として、メモリ領域に２つのページを形成するように、ＧＬＳ間に１つのＴＳＧカットが形成され、また、６本又はそれ以上のビット線がチャネルピッチに配置され得る。各ビット線は、１つのページの１つのメモリストリングと、他のページの別のメモリストリングとに電気的に接続されてもよい。このアーキテクチャにより、それぞれのページで６本又はそれ以上のストリング行に所与の時間でアクセスすることができ、ビット密度及びページサイズも増大する。同様に、第１の横方向に沿った導電体層の寸法が縮小し得るため、読出し動作や書込み動作がより高速になる。

【0026】

図２は、本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイス２００の平面図を示す。３Ｄメモリデバイス２００は、メモリ領域２１０（例えば、フィンガ）を有するメモリスタック２０３と、メモリ領域２１０の境界に沿った１つ又はそれ以上のスリット構造２０２（例えば、ＧＬＳ）と、メモリ領域２１０内に分散配置された複数のメモリストリング２０８（ＮＡＮＤメモリストリングなど）と、第２の横方向に沿って、メモリストリング２０８上に並列配置された複数のビット線２０４と、を備えていてもよい。ビット線２０４の少なくとも１本は、１つのメモリストリング２０８に電気的に接続されている。いくつかの実施形態では、各ビット線２０４は、異なる１つのメモリストリング２０８に電気的に接続されている。いくつかの実施形態では、メモリ領域２１０にＴＳＧカットが形成されていない（例えば、ＴＳＧカットがいずれかのメモリストリング２０８と平面視で重なることがない）。メモリストリング２０８は、チャネル構造と、メモリストリング２０８の上部及びこのチャネル構造の上方にあるドレインと、メモリストリング２０８の下部及びチャネル構造下側にあるソースと、を含む。このソースは、メモリ領域におけるメモリストリング２０８のＡＣＳの一部であるか、又はこれに電気的に接続されている。ドレインは、それぞれのビット線２０４に電気的に接続されている。さらに図示はしていないが、図３及び図４に示すメモリストリング３０８とメモリストリング４０８とは、類似又は同一の構造を有する。

【0027】

図２に示すように、メモリストリング２０８は、第１の横方向及び第２の横方向に沿って延在するアレイに配置されてもよい。メモリストリング２０８は、第２の横方向に沿った複数のストリング行と、第１の横方向に沿った複数のストリング列とに配置されてもよい。ビット線２０４は、メモリストリング２０８上で第２の横方向に沿って延在してもよい。いくつかの実施形態では、チャネルピッチＣＰは、第２の横方向に沿ってＮ本のストリング行に配置された、Ｎ個のメモリストリングを含む。隣り合うストリング行におけるメモリストリング２０８は、図２に示すように、千鳥格子状に配置されてもよい。いくつかの実施形態では、スリット構造２０２間にあるチャネルピッチＣＰに、平面視でＮ本のビット線が配置されている。Ｎ本のビット線のそれぞれは、異なる１つのメモリストリング２０８に電気的に接続されている。Ｎ本のビット線は、チャネルピッチＣＰに等間隔に配置されている。いくつかの実施形態では、ビット線ピッチＰ１は名目上、チャネルピッチＣＰのＮ分の１に等しい。３Ｄメモリデバイス２００により、メモリ領域２１０内のメモリストリング２０８に、データ操作中同時にアクセスできるようになってもよい。３Ｄメモリデバイス１００と比較すると、第１の横方向に沿ったビット線２０４の横方向寸法が縮小し、チャネルピッチ内のビット線の本数が倍増するため、データスループットが倍増し、ページサイズもそれぞれ２倍に増大する。メモリ領域２１０にＴＳＧカットが形成されていないため、一実施例では、３Ｄメモリデバイス２００のビット密度が約１０％増大し得る。

【0028】

例えば、８本のビット線（例えば、２０４－１、２０４－２、２０４－３、２０４－４、２０４－５、２０４－６、２０４－７、及び２０４－８）が平面視でチャネルピッチＣＰに、８個のメモリストリング（例えば、２０８－１、２０８－２、２０８－３、２０８－４、２０８－５、２０８－６、２０８－７、及び２０８－８）の上方で配置され、かつこれらに接続されてもよい。いくつかの実施形態では、各ビット線２０４は、異なる１つのメモリストリング２０８に電気的に接続されている。図２に示すように、ビット線２０４－１は、メモリストリング２０８－１に電気的に接続され、ビット線２０４－２は、メモリストリング２０８－２に電気的に接続され、．．．、ビット線２０４－８は、メモリストリング２０８－８に電気的に接続される。ビット線２０４－１、．．．、２０４－８は等間隔に配置されてもよく、ビット線ピッチＰ１は名目上、チャネルピッチＣＰの８分の１に等しくてもよい。

【0029】

いくつかの実施形態では、各メモリストリング２０８の上側に４本のビット線２０４が配置されている。本開示では、メモリストリングの上側にあるビット線は、メモリストリングが側面（例えば、ｘ－ｙ平面）において少なくとも部分的に互いに重なり合うビット線の直交投影を指している可能性がある。例えば、ビット線２０４－１、２０４－２、２０４－３、及び２０４－４は、メモリストリング２０８－１、２０８－２、２０８－３、及び２０８－４のそれぞれの上側にあってもよく、また、ビット線２０４－５、２０４－６、２０４－７、及び２０４－８は、メモリストリング２０８－５、２０８－６、２０８－７、及び２０８－８のそれぞれの上側にあってもよい。いくつかの実施形態では、ビット線２０４は、マルチパターニングプロセスによって形成されている。いくつかの実施形態では、チャネルピッチＣＰに配置されるビット線２０４の本数は、設計プロセスや製造プロセスに基づいて決定される。チャネルピッチＣＰに配置されるビット線２０４の本数は偶数であってもよいし、奇数であってもよい。いくつかの実施形態では、この本数は少なくとも６以上の偶数である。チャネルピッチＣＰにより多くのビット線２０４を形成することにより、所与の時間でより多くのメモリストリング２０８にアクセスすることができ、本３Ｄメモリデバイスのページサイズが増大する。

【0030】

本アーキテクチャでは、ＴＳＧカットの形成は任意である。ＴＳＧカットが形成されていない場合、フィンガ幅Ｗ１（例えば、第２の横方向に沿ったＧＬＳ間の横方向間隔）が縮小する。所与のページサイズでは、メモリストリング２０８を形成するのに使用するメモリ領域２１０内の面積を低減することができるため、結果として、フィンガ長さＬ１（例えば、第１の横方向に沿った１つのフィンガの横方向間隔）が短縮される。したがって、メモリスタック２０３の導電体層の第１の横方向寸法に沿った寸法が縮小し得、導電体層のＲＣ時定数が低減することになる。デバイス応答時間（例えば、読出し動作や書込み動作などのデータ操作の応答時間）も短縮され得る。

【0031】

図３は、本開示のいくつかの実施形態による、別の３Ｄメモリデバイス３００の平面図を示す。３Ｄメモリデバイス３００は、メモリ領域３１０（例えば、フィンガ）を有するメモリスタック３０３と、メモリ領域３１０の境界に沿った１つ又はそれ以上のスリット構造３０２（例えば、ＧＬＳ）３０２と、メモリ領域３１０内に分散配置された複数のメモリストリング３０８（又はメモリストリング３０８）と、第２の横方向に沿って、メモリストリング３０８上に並列配置された複数のビット線３０４と、を備えていてもよい。ビット線３０４の少なくとも１本は、１つのメモリストリング３０８に電気的に接続されている。いくつかの実施形態では、各ビット線３０４は、異なる１つのメモリストリング３０８に電気的に接続されている。いくつかの実施形態では、メモリ領域３１０にＴＳＧカットが形成されていない（例えば、ＴＳＧカットがいずれかのメモリストリング３０８と平面視で重なることがない）。

【0032】

３Ｄメモリデバイス２００とは異なり、６本のビット線３０４（例えば、３０４－１、３０４－２、３０４－３、３０４－４、３０４－５、及び３０４－６）が平面視でチャネルピッチＣＰに、６個のメモリストリング３０８（例えば、３０８－１、３０８－２、３０８－３、３０８－４、３０８－５、及び３０８－６）の上方で配置され、かつこれらに電気的に接続されてもよい。例えば、ビット線３０４－１は、メモリストリング３０８－１に電気的に接続され、ビット線３０４－２は、メモリストリング３０８－２に電気的に接続され、．．．、ビット線３０４－６は、メモリストリング３０８－６に電気的に接続される。ビット線３０４－１、．．．、３０４－６は等間隔に配置されてもよく、ビット線ピッチＰ２は名目上、チャネルピッチＣＰの６分の１に等しくてもよい。いくつかの実施形態では、各メモリストリング３０８の上側に３本のビット線３０４が配置されている。例えば、ビット線３０４－１、３０４－２、及び３０４－３は、メモリストリング３０８－１、３０８－２、及び３０８－３のそれぞれの上側にあってもよく、また、ビット線３０４－５、３０４－６、及び３０４－７は、メモリストリング３０８－４、３０８－５、及び３０８－６のそれぞれの上側にあってもよい。いくつかの実施形態では、ビット線３０４は、マルチパターニングプロセスによって形成されている。

【0033】

３Ｄメモリデバイス１００と比較すると、ビット線ピッチＰ２がチャネルピッチＣＰの６分の１まで縮小され、またメモリ領域３１０にＴＳＧカットが形成されていない。メモリ領域３１０のフィンガ長さＬ２及びフィンガ幅Ｗ２が、両方とも縮小してもよい。全体のページサイズ及びデータは、それぞれ約５０％増大し得る。同じページサイズを所与とすれば、導電体層のＲＣ時定数は少なくとも６０％低減し得る。いくつかの実施形態では、３Ｄメモリデバイス３００のビット密度は、３Ｄメモリデバイス１００のビット密度と同様である。

【0034】

いくつかの実施形態では、メモリ領域（例えば、フィンガ）２１０及び３１０にＴＳＧカットは形成されず、また、導電体層はｘ方向及び／又はｙ方向に沿って連続的に延在している。つまり、少なくとも第１の導電体層（例えば、導電体層の最上部の導電体）は、自身が延在する横方向に沿って連続的に延在してもよい。いくつかの実施形態では、第１の導電体層は、自身が延在する横方向に沿って連続的に延在している。いくつかの実施形態では、第１の導電体層の下の１つ又はそれ以上の導電体層は、それらが延在する横方向に沿って連続的に延在している。いくつかの実施形態では、すべての導電体層は、それらが延在する横方向に沿って連続的に延在している。

【0035】

図４は、本開示のいくつかの実施形態による、別の３Ｄメモリデバイス４００の平面図を示す。３Ｄメモリデバイス４００は、メモリ領域４１０を有するメモリスタック４０３と、メモリ領域４１０の境界に沿った１つ又はそれ以上のスリット構造（又はＧＬＳ）４０２と、メモリ領域４１０内に分散配置された複数のメモリストリング４０８（又はメモリストリング４０８）と、第１の横方向に沿って延在するＴＳＧカット４０６（又はカット構造）と、第２の横方向に沿って、メモリストリング４０８上に並列配置された複数のビット線４０４と、を備えていてもよい。ＴＳＧカット４０６は、メモリ領域４１０を、それぞれがメモリストリング４０８のアレイの一部を含む、メモリサブ領域（４１０－１とサブ領域４１０－２（例えば、メモリページ）とに分割することができる。いくつかの実施形態では、ＴＳＧカット４０６が、第２の横方向に沿ったストリング行と平面視で重なり、かつメモリストリング４０８のアレイを２つの均等な部分（例えば、同数のメモリストリング４０８及び／又はメモリストリング４０８の同一／対称配置を有する２つの部分）へと分割している。

【0036】

いくつかの実施形態では、各ビット線４０４は、メモリサブ領域４１０－１の１つのメモリストリング４０８と、メモリサブ領域４１０－２の別のメモリストリング４０８とに電気的に接続されている。同じメモリサブ領域４１０－１又は４１０－２内の各メモリストリング４０８は、異なるビット線４０４に電気的に接続されてもよい。チャネルピッチＣＰに平面視でＮ本のビット線が配置されている。各メモリサブ領域４１０－１又は４１０－２（ＧＬＳ４０２とＴＳＧカット４０６との間）のチャネルピッチに配置されるメモリストリング４０８の個数は、Ｎに等しくてもよい。Ｎは少なくとも６であってもよい。いくつかの実施形態では、これらＮ本のビット線はチャネルピッチＣＰに等間隔に配置され、ビット線ピッチＰ３は名目上、チャネルピッチＣＰのＮ分の１に等しい。いくつかの実施形態では、メモリ領域４１０は１３のストリング行を含み、メモリサブ領域４１０－１及び４１０－２のそれぞれは、第２の横方向に沿って延在する６つのストリング行を含む。いくつかの実施形態では、各メモリストリング４０８の上側に、平面視でビット線が３本ある。

【0037】

例えば、図４に示すように、ビット線４０４－１、４０４－２、４０４－３、４０４－４、４０４－５、及び４０４－６はチャネルピッチＣＰに、かつメモリサブ領域４１０－１のメモリストリング４０８－１、４０８－２、．．．、及び４０８－６、並びにメモリサブ領域４１０－２のメモリストリング４０８－７、４０８－８、．．．、及び４０８－１２の上方に配置されてもよい。ビット線４０４－１は、メモリストリング４０８－１及び４０８－１２に電気的に接続されてもよく、ビット線４０４－２は、メモリストリング４０８－２及び４０８－１１に電気的に接続されてもよく、ビット線４０４－３は、メモリストリング４０８－３及び４０８－１０に電気的に接続されてもよく、ビット線４０４－４は、メモリストリング４０８－４及び４０８－９に電気的に接続されてもよく、ビット線４０４－５は、メモリストリング４０８－５及び４０８－８に電気的に接続されてもよく、ビット線４０４－６は、メモリストリング４０８－６及び４０８－７に電気的に接続されてもよい。いくつかの実施形態では、ビット線４０４－１、４０４－２、及び４０４－３は、メモリストリング４０８－１、４０８－２、４０８－３、４０８－１０、４０８－１１、及び４０８－１２のそれぞれの上側にあってもよい。いくつかの実施形態では、ビット線４０４－４、４０４－８、及び４０４－６は、メモリストリング４０８－４、４０８－５、４０８－６、４０８－７、４０８－８、及び４０８－９のそれぞれの上側にあってもよい。

【0038】

３Ｄメモリデバイス１００と比較すると、ビット線ピッチＰ３がチャネルピッチＣＰの６分の１まで縮小され、またメモリ領域４１０にＴＳＧカットが形成されている。全体のページサイズ及びデータは、それぞれ約５０％増大し得る。いくつかの実施形態では、３Ｄメモリデバイス４００のビット密度は、３Ｄメモリデバイス１００と比較して約１０％増大する。

【0039】

図５Ａ～図５Ｃは、本開示のいくつかの実施形態による、典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの断面図を示す。図６は、３Ｄメモリデバイスを形成するための製造方法６００を説明するフローチャートである。動作６０２～６０８の特定の順序及び製造方法は種々の設計や製造要件の影響下にあるため、本開示の実施形態によって限定されるべきではない。図７は、本開示に記載の３Ｄメモリデバイスを備える、典型的なシステム７００（例えば、接合半導体デバイス）である。

【0040】

なお、基板５０２を有する３Ｄメモリデバイス及び基板７０８を有するシステム７００における構成要素の空間的関係をさらに示すために、ｘ軸／方向及びｙ軸／方向が図５Ａ～図５Ｃ及び図７に含まれている。基板５０２及び基板７０８はそれぞれ、ｘ方向（即ち、横方向）に側方に延在する２つの側面（例えば、上面及び底面）を含む。本明細書で使用する場合、１つの構成要素（例えば、層又はデバイス）が、半導体デバイス（例えば、３Ｄメモリデバイス又は接合半導体デバイス）の別の構成要素（たとえば、層又はデバイス）の「上」、「上側」、又は「下側」にあるかどうかは、基板がｙ方向に半導体デバイスの最下平面内に位置決めされたときに、半導体デバイスの基板（例えば、基板５０２又は基板７０８）に対してｙ方向（即ち、垂直方向）に判定される。空間的関係を説明するための同一の概念が、本開示全体にわたって適用されている。

【0041】

図６を参照すると、方法６００は、基板上に誘電体スタックが形成される動作６０２を含む。シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン・オン・インシュレータ（ＳＯＩ）、又は他の任意の適切な材料を含み得る基板。この誘電体スタックは、複数の誘電体層／犠牲層対を含み得る。

【0042】

図５Ａに示すように、第１の誘電体層５１０及び第２の誘電体層（「犠牲層」として知られる）５１２の複数の対（本明細書では総称して「誘電体層対」と呼んでいる）が、基板５０２上に形成される。積層された誘電体層対は、誘電体スタック５０８を形成し得る。いくつかの実施形態では、シリコン酸化膜などの分離層５０４が、基板５０２と誘電体スタック５０８との間に形成される。誘電体スタック５０８は、犠牲層５１２と、犠牲層５１２とは異なる誘電体層５１０との交互スタックを含み得る。いくつかの実施形態では、各誘電体層対は、窒化シリコンの層と、酸化シリコンの層と、を含む。いくつかの実施形態では、犠牲層５１２のそれぞれの厚さを、同じとすることもできるし、異なるものとすることもできる。同様に、誘電体層５１０のそれぞれの厚さを、同じとすることもできるし、異なるものとすることもできる。分離層５０４及び誘電体スタック５０８は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又はそれ以上の薄膜堆積プロセスによって形成され得る。

【0043】

図６に示すように、方法６００は動作６０４に進み、ここで、それぞれが誘電体スタックを貫通して垂直方向に延在する複数のメモリストリングが形成される。図５Ｂに示すように、メモリストリング５１４が基板５０２上に形成され、これらのメモリストリング５１４のそれぞれは、誘電体スタック５０８を貫通して基板５０２の上側に垂直方向に延在している。いくつかの実施形態では、各メモリストリング５１４は、その下部及び上部にそれぞれ、下部半導体プラグ５０６と、上部半導体プラグ５０７と、を含み得る。下部半導体プラグ５０６を、メモリストリング５１４のソース（例えば、それぞれのメモリ領域におけるメモリストリングのＡＣＳ）の少なくとも一部とすることができる。いくつかの実施形態では、メモリストリング５１４を形成する製造プロセスは、誘電体スタック５０８を貫通するチャネルホールをエッチングすることと、このチャネルホールの下部に下部半導体プラグ５０６を形成することと、を含む。このチャネルホールは、深掘り反応性イオンエッチング（ｄｅｅｐ ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）などの乾式エッチング及び／又は湿式エッチングによって形成され得、また、基板５０２からチャネルホールの下部へと、半導体プラグ５０６をエピタキシャル成長させることができる。

【0044】

いくつかの実施形態では、メモリストリング５１４を形成する製造プロセスは、チャネルホールの側壁に沿ってメモリ膜５１６を形成することをさらに含む。メモリ膜５１６を、トンネル層、蓄積層、及びブロッキング層を含むが、これらに限定されない複数の誘電体層の組み合わせとすることができる。トンネル層は、酸化シリコン、窒化シリコン、酸窒化シリコン、又はそれらの任意の組み合わせを含むが、これらに限定されない誘電体材料を含み得る。蓄積層は、メモリ動作を行うために電荷を蓄積する材料を含み得る。蓄積層材料は、窒化シリコン、酸窒化シリコン、酸化シリコンと窒化シリコンとの組み合わせ、又はそれらの任意の組み合わせを含み得るが、これらに限定されない。ブロッキング層は、酸化シリコン、又は酸化シリコン／酸窒化シリコン／酸化シリコン（ＯＮＯ）の組み合わせを含むが、これらに限定されない誘電体材料を含み得る。ブロッキング層は、酸化アルミニウム層などのｈｉｇｈ－ｋ誘電体層をさらに含み得る。

【0045】

いくつかの実施形態では、メモリストリング５１４を形成する製造プロセスは、メモリ膜５１６上に半導体チャネル５１８を形成することと、チャネルホールの残りの空間を部分的又は完全に充填するように、半導体チャネル５１８上に充填層５２０を形成することと、をさらに含む。半導体チャネル５１８は、ポリシリコンなどの半導体材料を含み得る。充填層５２０は、酸化シリコンなどの誘電体材料を含み得る。充填層５２０と、半導体チャネル５１８と、メモリ膜５１６とは、ＡＬＤ、ＣＶＤ、ＰＶＤ、他の任意の適切なプロセス、又はそれらの任意の組み合わせなどのプロセスによって形成され得る。

【0046】

いくつかの実施形態では、上部半導体プラグ５０７は、メモリストリング５１４のドレインとして、メモリストリング５１４の上部に形成される。上部半導体プラグ５０７は、メモリストリング５１４の上部を乾式エッチング及び／又は湿式エッチングによってエッチバックし、次いでＡＬＤ、ＣＶＤ、ＰＶＤ、他の任意の適切なプロセス、又はそれらの任意の組み合わせなどの１つ又はそれ以上の蒸着プロセスを行って、ポリシリコンなどの半導体材料を、エッチバックプロセスによって形成された凹部へと蒸着することによって形成され得る。

【0047】

図６に示すように、方法６００は動作６０６に進み、ここで、誘電体スタックからメモリスタックが形成され、またメモリスタック内にスリット構造が形成される。図５Ｃに示すように、スリット構造５３０が、誘電体スタック５０８から形成されたメモリスタック５２８内に、垂直方向に延在するように形成される。図２～図４に示すスリット構造２０２、３０２、及び４０２に相当するスリット構造５３０は、誘電体構造５３２と、誘電体構造５３２内のソースコンタクト５３４と、を含んでいてもよい。ソースコンタクト５３４は基板５０２まで延在して、メモリストリング５１４のＡＣＳに電気的に接続されてもよい。いくつかの実施形態では、誘電体スタック５０８は、誘電体層／犠牲層対の階段構造を形成するように、繰り返しエッチングされる。基板５０２を露出させるスリット開口部が、この階段構造内に形成されてもよい。このスリット開口部は、スリット構造５３０に相当していてもよい。次いで、複数の導電体層／誘電体層対（例えば、５１０－２／５１２－２）を形成するように、このスリット開口部を介して、エッチングされた犠牲層を誘電体層／犠牲層対において複数の導電体層に置き換えてもよい。導電体層５１２－２は、タングステン、銅、アルミニウム、及び／又はコバルトなどの任意の適切な導電性材料を含んでいてもよい。いくつかの実施形態では、スリット開口部は誘電体材料で充填され、また、誘電体材料内に導電性材料が形成され、これによって誘電体構造５３２及びソースコンタクト５３４を形成する。ソースコンタクトは、メモリストリング５１４のＡＣＳに電気的に接続されてもよい。誘電体構造は、酸化シリコン、窒化シリコン、及び／又は酸窒化シリコンなどの任意の適切な誘電体材料を含んでいてもよい。ソースコンタクトは、タングステン、銅、コバルト、アルミニウム、シリコン、及び／又はシリサイドなどの任意の適切な導電性材料で作製されていてもよい。いくつかの実施形態では、導電体層５１２－２に電気的に接続される、ワード線のヴィアコンタクト（又はヴィアコンタクト）が形成される。

【0048】

図６に示すように、方法６００は動作６０８に進み、ここで、メモリストリングの上方に複数のビット線が形成される。いくつかの実施形態では、これら複数のビット線のうちの少なくとも１本は、複数のメモリストリングのうちの１つに電気的に接続されている。いくつかの実施形態では、少なくとも３本のビット線が１つのメモリストリングの上側にある。１つ又はそれ以上の層間誘電体（ｉｎｔｅｒ－ｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）層内の複数の相互接続体を含む、アレイ相互接続層が形成されてもよい。図５Ｃに示すように、誘電体スタック５０８及びメモリストリング５１４の上側に、アレイ相互接続層５２２が形成され得る。アレイ相互接続層５２２は、メモリストリング５１４との間で電気信号を転送し合うために、ビット線５２４などの相互接続体を１つ又はそれ以上のＩＬＤ層内に含み得る。いくつかの実施形態では、アレイ相互接続層５２２を形成する前に、メモリスタック５２８の上側に形成されるＩＬＤ層内に、ビット線コンタクト５２６が形成され得、その結果、各ビット線コンタクト５２６が対応するメモリストリング５１４の上部半導体プラグ５０７（ソース）の上側で、これと接触し、かつ対応するビット線５２４の下側で、これと接触するようにしている。いくつかの実施形態では、ビット線５２４の配置及びレイアウトについては、図２～図４のビット線２０４、３０４、及び４０４の説明を参照することができるため、ここでは繰り返さない。

【0049】

いくつかの実施形態では、アレイ相互接続層５２２は、複数のプロセスで形成されている複数のＩＬＤ層と、その内部にある相互接続体と、を含む。例えば、ビット線５２４は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせを含むが、これらに限定されない、１つ又はそれ以上の薄膜堆積プロセスによって蒸着される導電性材料を含み得る。ビット線５２４を形成する製造プロセスは、フォトリソグラフィ、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、湿式／乾式エッチング、又は他の任意の適切なプロセスをさらに含み得る。これらのＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又はそれ以上の薄膜堆積プロセスによって蒸着されている誘電体材料を含み得る。図５Ｃに示すＩＬＤ層及び相互接続体は、総称して「相互接続層」（例えば、アレイ相互接続層５２２）と呼ばれ得る。

【0050】

ここで形成されるメモリスタックは、読出し、書込み、及び消去などの動作を行うために、メモリシステムの他の部分と結合されてもよい。図７は、製造方法６００によって形成される３Ｄメモリデバイスを備える、システム７００の断面図を示す。システム７００は、接合半導体デバイスを備えていてもよい。

【0051】

システム７００は、本開示の実施形態による、３Ｄメモリデバイスを備えるメモリシステムの一例を表す。システム７００は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン・オン・インシュレータ（ＳＯＩ）、又は他の任意の適切な材料を含み得る基板７０８を備え得る。システム７００は、２つの半導体構造、即ち、図２～図４のいずれかに記載の３Ｄメモリデバイスを含むメモリアレイデバイスチップ７０２と、ボンディング界面７０６でメモリアレイデバイスチップ７０２の上に対向接合された、周辺デバイスチップ７０４と、を備え得る。なお、本明細書では周辺デバイスチップ７０４を、本システムの構成要素の例示を目的として、単なる一例として使用している。いくつかの実施形態では、周辺デバイスは、本３Ｄメモリデバイスと同じ基板上に、本３Ｄメモリデバイスの上側若しくは下側に積層するか、又は本３Ｄメモリデバイスの側面に積層して形成されている。いくつかの実施形態では、ボンディング界面７０６は、ハイブリッド接合（「金属／誘電体ハイブリッド接合」としても知られる）として、メモリアレイデバイスチップ７０２と周辺デバイスチップ７０４との間に配置され、このハイブリッド接合は直接接合技術（例えば、はんだ又は接着剤などの中間層を使用せずに、表面間の接合を形成する）であり、金属－金属接合や誘電体－誘電体接合を同時に得ることができる。いくつかの実施形態では、ボンディング界面７０６は、メモリアレイデバイスチップ７０２と周辺デバイスチップ７０４とが接触し、かつ接合される場所である。実際には、ボンディング界面７０６を、メモリアレイデバイスチップ７０２の上面及び周辺デバイスチップ７０４の底面を含む、一定の厚さを有する層とすることができる。

【0052】

いくつかの実施形態では、メモリアレイデバイスチップ７０２は、メモリセルがメモリアレイデバイス層７３４内にメモリストリング７１０（例えば、ＮＡＮＤメモリストリング）のアレイの形式で設けられる、ＮＡＮＤフラッシュメモリデバイスである。メモリアレイデバイス層７３４は、基板７０８上に配置され得る。いくつかの実施形態では、各メモリストリング７１０は、それぞれが導電体層及び誘電体層を含む複数の対（本明細書では「導電体層／誘電体層対」と呼んでいる）を貫通して垂直方向に延在している。積層された導電体層／誘電体層対を、本明細書では総称して、メモリアレイデバイス層７３４内のメモリスタック７１２と呼んでいる。メモリスタック７１２内の導電体層及び誘電体層は、垂直方向に交互に積層し得る。各メモリストリング７１０は、半導体チャネルと、トンネル層、蓄積層（「電荷トラップ／蓄積層」としても知られる）、及びブロッキング層（図示せず）を含む複合誘電体層（「メモリ膜」としても知られる）と、を含み得る。メモリストリング７１０の構造は、図５１４で説明したメモリストリング５１４と同一又は同様であってもよいため、メモリストリング７１０の横方向配置が、図２～図４で説明した半導体チャネル／メモリストリング（例えば、２０８、３０８、及び４０８）の横方向配置と見なされてもよい。いくつかの実施形態では、メモリアレイデバイス層７３４は、メモリスタック７１２を貫通して垂直方向に延在するゲート線スリット（ｇａｔｅ ｌｉｎｅ ｓｌｉｔ：「ＧＬＳ」）又はスリット構造７１４をさらに含む。ゲート置換プロセスにより、ＧＬＳ ７１４を使用してメモリスタック７１２内に導電体層／誘電体層対を形成することができ、また、メモリストリング７１０のＡＣＳを電気的に接続するために、導電性材料でこれを充填することができる。

【0053】

いくつかの実施形態では、メモリアレイデバイスチップ７０２は、メモリストリング７１０との間で電気信号を転送し合うために、メモリアレイデバイス層７３４の上側にアレイ相互接続層７３６をさらに含む。図７に示すように、アレイ相互接続層７３６は、垂直相互接続アクセス（ヴィア）コンタクト７１６及び横方向相互接続線７１８を含む、複数の相互接続体（本明細書では「コンタクト」とも呼んでいる）を含み得る。本明細書で使用する場合、「相互接続体」という用語は、ミドル・エンド・オブ・ライン（ｍｉｄｄｌｅ－ｅｎｄ－ｏｆ－ｌｉｎｅ：ＭＥＯＬ）相互接続体及びバック・エンド・オブ・ライン（ｂａｃｋ－ｅｎｄ－ｏｆ－ｌｉｎｅ：ＢＥＯＬ）相互接続体などの任意の適切な種類の相互接続体を広く含み得る。アレイ相互接続層７３６は、その内部にビット線７４６と、ビット線コンタクト７４８と、相互接続線７１８と、ヴィアコンタクト７１６と、を形成することができる、１つ又はそれ以上の層間誘電体（ＩＬＤ）層（「金属間誘電体（ｉｎｔｅｒｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ：ＩＭＤ）層」としても知られる）をさらに含み得る。ビット線コンタクト７４８は、ビット線７４６とメモリストリング７１０との間に配置されてもよい。ビット線コンタクト７４８は、ビット線７４６とメモリストリング７１０との間で信号又はデータを送信するために、ビット線７４６と、メモリストリング７１０の上部（例えば、メモリストリング７１０のドレイン）とに電気的に接続されてもよい。ビット線７４６の詳細な説明については、図２～図４のビット線の説明を参照することができるため、ここでは繰り返さない。

【0054】

図７に示すように、メモリアレイデバイスチップ７０２は、ボンディング界面７０６において、かつアレイ相互接続層７３６及びメモリアレイデバイス層７３４の上側に、ボンディング層７３８をさらに含み得る。ボンディング層７３８は、複数のボンディングコンタクト７３０と、ボンディングコンタクト７３０を電気的に絶縁する誘電体と、を含み得る。ボンディングコンタクト７３０は、タングステン、コバルト、銅、アルミニウム、シリサイド、又はそれらの任意の組み合わせを含むが、これらに限定されない導電性材料を含み得る。ボンディング層７３８の残りの領域は、酸化シリコン、窒化シリコン、酸窒化シリコン、ｌｏｗ－ｋ誘電体、又はそれらの任意の組み合わせを含むが、これらに限定されない誘電体で形成され得る。ボンディング層７３８のボンディングコンタクト７３０と、周囲の誘電体とを、ハイブリッド接合に使用することができる。

【0055】

周辺デバイスチップ７０４は、薄肉基板などの半導体層７２０の下側に配置された周辺デバイス層７４０内に、複数のトランジスタ７２２を含み得る。いくつかの実施形態では、周辺デバイス層７４０は、システム７００の動作を円滑に行うために使用される、任意の適切なデジタル信号、アナログ信号、及び／又は混合信号周辺デバイスを含み得る。たとえば、これらの周辺デバイスは、ページバッファ、デコーダ（例えば、行デコーダ及び列デコーダ）、センスアンプ、ドライバ、チャージポンプ、電流リファレンス又は電圧リファレンス、あるいはこれらの回路の任意のアクティブ構成要素又はパッシブ構成要素（例えば、トランジスタ、ダイオード、抵抗器、又はコンデンサ）のうちの１つ又はそれ以上を含み得る。周辺デバイス層７４０の周辺デバイスは、相互接続体のうちの１つ又はそれ以上の層を介して、メモリストリング７１０に電気的に接続され得る。

【0056】

メモリアレイデバイスチップ７０２と同様に、周辺デバイスチップ７０４は、トランジスタ７２２との間で電気信号を転送し合うために、周辺デバイス層７４０の下側に配置された周辺相互接続層７４２をさらに含み得る。周辺相互接続層７４２は、１つ又はそれ以上のＩＬＤ層内の相互接続線７２６及びヴィアコンタクト７２４を含む、複数の相互接続体を含み得る。いくつかの実施形態では、周辺デバイスチップ７０４は、半導体層７２０を貫通して垂直方向に延在するヴィアコンタクト７２８（例えば、半導体層７２０が薄肉化されたシリコン基板である場合、シリコン貫通ビア（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａｓ：ＴＳＶ））をさらに含む。いくつかの実施形態では、周辺デバイスチップ７０４は、トランジスタ７２２及び半導体層７２０の上側に、ＢＥＯＬ相互接続層（図示せず）をさらに含む。いくつかの実施形態では、ＢＥＯＬ相互接続層は、システム７００と外部回路との間で電気信号を転送することができる、任意の適切なＢＥＯＬ相互接続体と、コンタクトパッドと、を含む。

【0057】

図７に示すように、周辺デバイスチップ７０４は、ボンディング界面７０６において、かつ周辺相互接続層７４２及び周辺デバイス層７４０の下側に、ボンディング層７４４をさらに含み得る。ボンディング層７４４は、複数のボンディングコンタクト７３２と、ボンディングコンタクト７３２を電気的に絶縁する誘電体と、を含み得る。ボンディングコンタクト７３２は、タングステン、コバルト、銅、アルミニウム、シリサイド、又はそれらの任意の組み合わせを含むが、これらに限定されない導電性材料を含み得る。ボンディング層７４４の残りの領域は、酸化シリコン、窒化シリコン、酸窒化シリコン、ｌｏｗ－ｋ誘電体、又はそれらの任意の組み合わせを含むが、これらに限定されない誘電体で形成され得る。ボンディング層７４４のボンディングコンタクト７３２と、周囲の誘電体とを、ハイブリッド接合に使用することができる。

【0058】

本開示の実施形態は、３Ｄメモリデバイスを提供する。いくつかの実施形態では、本３Ｄメモリデバイスは、基板と、それぞれがこの基板の上側でメモリ領域内に垂直方向に延在する複数のメモリストリングと、これら複数のメモリストリングの上方の複数のビット線と、を備える。これら複数のビット線のうちの少なくとも１本は、複数のメモリストリングのうちの１つに電気的に接続されている。

【0059】

いくつかの実施形態では、これら複数のメモリストリングの１つ１つは、複数のビット線のうちの異なる１本に電気的に接続されている。

【0060】

いくつかの実施形態では、本３Ｄメモリデバイスは、メモリ領域の境界に沿って横方向に延在する少なくとも１つのスリット構造をさらに備える。

【0061】

いくつかの実施形態では、これら複数のメモリストリングは、メモリ領域の第１の横方向及び第２の横方向に沿って延在するアレイに配置されている。第１の横方向は、第２の横方向に対して垂直であってもよい。複数のビット線は第１の方向に沿って配置されてもよく、また、第２の横方向に沿って互いに平行となるように延在している。第１の横方向に沿ってチャネルピッチに平面視で配置されるビット線の本数は、第２の横方向に沿ってこれらのビット線に電気的に接続されるメモリストリングの個数に等しくてもよい。

【0062】

いくつかの実施形態では、当該アレイは、それぞれが第１の方向に沿って横方向に延在する２つのスリット構造の間に配置されている。チャネルピッチに平面視で配置されるビット線の本数は、チャネルピッチ内に、かつこれら２つのスリット構造の間に配置されるメモリストリングの個数に等しくてもよい。

【0063】

いくつかの実施形態では、平面視で、チャネルピッチ内のこれらのビット線は等間隔に配置され、第１の横方向に沿ったビット線ピッチは名目上、チャネルピッチのＮ分の１に等しい。Ｎは、チャネルピッチ内のビット線の本数に等しくてもよい。

【0064】

いくつかの実施形態では、当該アレイは、第２の横方向に沿って少なくとも６つのストリング行を含む。

【0065】

いくつかの実施形態では、Ｎは正の偶数である。

【0066】

いくつかの実施形態では、複数のメモリストリングはそれぞれ、チャネル構造と、このチャネル構造の上方にあるドレインと、を含む。このドレインは、それぞれのビット線に電気的に接続されてもよい。

【0067】

いくつかの実施形態では、カット構造がメモリ領域内の複数のメモリストリングと平面視で重なることはなく、このメモリ領域はフィンガである。

【0068】

いくつかの実施形態では、本３Ｄメモリデバイスは、横方向に延在し、複数のメモリストリングと交差している、交互に配置された複数の導電体層及び絶縁層をさらに備える。第１の導電体層は、メモリ領域で自身が延在する方向に沿って連続的に延在していてもよい。

【0069】

本開示の実施形態は、別の３Ｄメモリデバイスをさらに提供する。本３Ｄメモリデバイスは、基板と、平面視で第１の横方向及び第２の横方向に沿って延在する複数のメモリストリングと、を備える。これら複数のメモリストリングのそれぞれは、この基板の上側でメモリ領域内に垂直方向に延在している。本３Ｄメモリデバイスは、複数のメモリストリングの上方で第２の横方向に沿って延在する複数のビット線をさらに備える。これら複数のビット線は名目上、互いに平行である。本３Ｄメモリデバイスは、平面視で複数のメモリストリングの少なくとも１つと重なり、かつ第２の横方向に沿って、これら複数のメモリストリングを第１の部分と第２の部分とに分割しているカット構造をさらに備える。これら複数のメモリストリングの少なくとも１つの上側にあるビット線の本数は、少なくとも３本である。

【0070】

いくつかの実施形態では、複数のメモリストリングの第１の部分及び第２の部分は、第２の横方向に沿って同数のストリング行を含み、第１の横方向に沿って同数のストリング列を含む。複数のビット線の１本１本は、第１の部分の１つのメモリストリングと、第２の部分の別のメモリストリングとに電気的に接続されてもよい。

【0071】

いくつかの実施形態では、複数のメモリストリングは、第１の横方向及び第２の横方向に沿って延在するアレイに配置され、これら複数のメモリストリングの第１の部分及び第２の部分のそれぞれは、第２の横方向に沿って偶数のストリング行を含む。

【0072】

いくつかの実施形態では、第１の部分及び第２の部分のそれぞれは、第２の横方向に沿ってＮ本のストリング行を含み、またチャネルピッチは、第１の横方向に沿って配置されたＮ本のビット線を含む。ビット線ピッチは名目上、第１の横方向に沿ったチャネルピッチのＮ分の１であってもよい。Ｎは、少なくとも６に等しくてもよい。

【0073】

いくつかの実施形態では、Ｎは正の偶数である。

【0074】

いくつかの実施形態では、複数のメモリストリングはそれぞれ、チャネル構造と、このチャネル構造の上方にあるドレインと、を含み、このドレインは、それぞれのビット線に電気的に接続されている。

【0075】

本開示の実施形態は、３Ｄメモリシステムを提供する。本３Ｄメモリシステムは、メモリスタックと、複数のメモリストリングと、複数のビット線と、複数の周辺デバイスと、を備える。メモリスタックは、基板の上方の絶縁構造内に交互に配置された複数の導電体層及び絶縁層を含んでいてもよい。複数のメモリストリングは、平面視で第１の横方向及び第２の横方向に沿ってメモリスタック内に延在してもよく、これら複数のメモリストリングのそれぞれは、基板内に垂直方向に延在してもよい。複数のビット線は、これら複数のメモリストリングの上方にあり、これら複数のメモリストリングに電気的に接続されてもよい。いくつかの実施形態では、これら複数のビット線のうちの少なくとも１本は、複数のメモリストリングのうちの１つに電気的に接続されている。複数の周辺デバイスは、複数のメモリストリングに電気的に接続されてもよい。

【0076】

いくつかの実施形態では、これら複数のメモリストリングの１つ１つは、複数のビット線のうちの異なる１本に電気的に接続されている。

【0077】

いくつかの実施形態では、本３Ｄメモリシステムは、メモリ領域の境界に沿って横方向に延在する少なくとも１つのスリット構造をさらに備える。

【0078】

いくつかの実施形態では、複数のメモリストリングは、メモリ領域の第１の横方向及び第２の横方向に沿って延在するアレイに配置されている。第１の横方向は、第２の横方向に対して垂直であってもよい。いくつかの実施形態では、複数のビット線は、第１の方向に沿って配置され、かつ第２の横方向に沿って互いに平行となるように延在している。第１の横方向に沿って、チャネルピッチに平面視で配置されるビット線の本数は、第２の横方向に沿って、これらのビット線に電気的に接続されるメモリストリングの個数に等しくてもよい。

【0079】

いくつかの実施形態では、当該アレイは、それぞれが第１の方向に沿って横方向に延在する２つのスリット構造の間に配置されている。いくつかの実施形態では、チャネルピッチに平面視で配置されるビット線の本数は、チャネルピッチ内に、かつこれら２つのスリット構造の間に配置されるメモリストリングの個数に等しくてもよい。

【0080】

いくつかの実施形態では、平面視で、チャネルピッチ内のこれらのビット線は等間隔に配置されている。第１の横方向に沿ったビット線ピッチは名目上、チャネルピッチのＮ分の１に等しくてもよく、Ｎは、チャネルピッチ内のビット線の本数に等しい。

【0081】

いくつかの実施形態では、当該アレイは、第２の横方向に沿って少なくとも６つのストリング行を含む。

【0082】

いくつかの実施形態では、Ｎは正の偶数である。

【0083】

いくつかの実施形態では、複数のメモリストリングはそれぞれ、チャネル構造と、このチャネル構造の上方にあるドレインと、を含む。このドレインは、それぞれのビット線に電気的に接続されてもよい。

【0084】

いくつかの実施形態では、カット構造がメモリ領域内の複数のメモリストリングと平面視で重なることはなく、このメモリ領域はフィンガである。

【0085】

いくつかの実施形態では、第１の導電体層は、メモリ領域で自身が延在する方向に沿って連続的に延在している。

【0086】

本開示の実施形態は、３Ｄメモリシステムを提供する。本３Ｄメモリシステムは、メモリスタックと、複数のメモリストリングと、カット構造と、複数のビット線と、複数の周辺デバイスと、を備える。メモリスタックは、基板の上方の絶縁構造内に交互に配置された複数の導電体層及び絶縁層を含んでいてもよい。複数のメモリストリングは、平面視で第１の横方向及び第２の横方向に沿ってメモリスタック内に延在してもよく、これら複数のメモリストリングのそれぞれは、基板内に垂直方向に延在してもよい。カット構造は、平面視で、複数のメモリストリングの少なくとも１つと重なっていてもよく、かつ第２の横方向に沿って、これら複数のメモリストリングを第１の部分と第２の部分とに分割している。複数のビット線は、これら複数のメモリストリングの上方にあり、これら複数のメモリストリングに電気的に接続されてもよい。これら複数のビット線はそれぞれ、互いに平行であってもよい。これら複数のメモリストリングの少なくとも１つの上側にあるビット線の本数は、少なくとも３本であってもよい。複数の周辺デバイスは、複数のメモリストリングに電気的に接続されてもよい。

【0087】

いくつかの実施形態では、複数のメモリストリングの第１の部分及び第２の部分は、第２の横方向に沿って同数のストリング行を含み、第１の横方向に沿って同数のストリング列を含む。複数のビット線の１本１本は、第１の部分の１つのメモリストリングと、第２の部分の別のメモリストリングとに電気的に接続されている。

【0088】

いくつかの実施形態では、複数のメモリストリングは、第１の横方向及び第２の横方向に沿って延在するアレイに配置されている。いくつかの実施形態では、これら複数のメモリストリングの第１の部分及び第２の部分のそれぞれは、第２の横方向に沿って偶数のストリング行を含む。

【0089】

いくつかの実施形態では、第１の部分及び第２の部分のそれぞれは、第２の横方向に沿ってＮ本のストリング行を含む。チャネルピッチは、第１の横方向に沿って配置されたＮ本のビット線を含んでいてもよい。ビット線ピッチは名目上、第１の横方向に沿ったチャネルピッチのＮ分の１であってもよく、Ｎは少なくとも６に等しい。

【0090】

いくつかの実施形態では、Ｎは正の偶数である。

【0091】

いくつかの実施形態では、複数のメモリストリングはそれぞれ、チャネル構造と、このチャネル構造の上方にあるドレインと、を含み、このドレインは、それぞれのビット線に電気的に接続されている。

【0092】

特定の実施形態に関する前述の説明により、本開示の一般的性質が完全に明らかになるので、当業者であれば、自身が有する範囲内の知識を適用することにより、過度の実験を実施することなく、また本開示の一般的な概念から逸脱することなく、そのような特定の実施形態を容易に修正し、かつ／又は種々の用途にこれらを適合させることができる。したがって、そのような適合及び修正は、本明細書に提示している教示及び指針に基づいて、開示している実施形態の等価物の意味するところ及び範囲内にあることが意図される。本明細書における表現法又は用語法は説明を目的とするものであって、限定するものではなく、そのため本明細書の用語法又は表現法が、その教示及び指針に照らして、当業者により解釈されるべきである、と理解すべきである。

【0093】

特定の諸機能及びそれらの関係の実装形態を示す機能的構成ブロックを用いて、本開示の実施形態を上記で説明してきた。これらの機能的構成ブロックの境界を、本明細書では説明の便宜を図って任意に定義している。特定の諸機能とそれらの関係とが適切に実行される限り、代替の境界を定義することができる。

【0094】

「発明の概要」及び「要約書」のセクションには、本発明者（複数可）によって企図される１つ又はそれ以上の典型的な実施形態を記載できるが、その全ては記載できないことから、本開示及び添付の特許請求の範囲を何ら限定することを意図したものではない。

【0095】

本開示の範囲及び領域を、上記の典型的な実施形態のいずれによっても限定すべきではなく、以下の特許請求の範囲及びそれらの等価物によってのみ定義すべきである。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図6】

【図7】