▶ アプライド マテリアルズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-05-08
(45)【発行日】2023-05-16
(54)【発明の名称】高移動度チャネルを備えた３次元ＤＲＡＭ構造
(51)【国際特許分類】
H10B 12/00 20230101AFI20230509BHJP
【ＦＩ】
H10B12/00 611
H10B12/00 621C
H10B12/00 681A
H10B12/00 681B
【請求項の数】
15
(21)【出願番号】P 2021544491
(86)(22)【出願日】2020-02-04
(65)【公表番号】
(43)【公表日】2022-03-24
(86)【国際出願番号】 US2020016467
(87)【国際公開番号】W WO2020163249
(87)【国際公開日】2020-08-13
【審査請求日】2021-09-27
(31)【優先権主張番号】62/801,908
(32)【優先日】2019-02-06
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】16/779,830
(32)【優先日】2020-02-03
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】カン， チャンソク
(72)【発明者】
【氏名】北島 知彦
(72)【発明者】
【氏名】リー， キルヨン
(72)【発明者】
【氏名】ナタラジャン， サンジェイ
(72)【発明者】
【氏名】カン， スンクォン
(72)【発明者】
【氏名】リウ， レクン
【審査官】小山 満
(56)【参考文献】
【文献】米国特許出願公開第２０１８／０３２３１９９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１０／０３３０７５２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／０３２３２００（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／００４９４０６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１０／００１３１０７（ＵＳ，Ａ１）
【文献】国際公開第２０１９／００８４８３（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ １２／００
(57)【特許請求の範囲】
【請求項1】
メモリデバイスであって、交互のメモリ層及び誘電体層のスタックを通って延在する複数のビット線を有し、前記メモリ層はそれぞれ、
単結晶様シリコン層を含む第１のワード線であって、前記第１のワード線は、前記複数のビット線の第１の側面に隣接する第１の側面と、前記第１のワード線の前記第１の側面の反対側の第２の側面とを有する第１のワード線と、
単結晶様シリコン層を含む第２のワード線であって、前記第２のワード線は、前記複数のビット線の第２の側面に隣接する第１の側面と、前記第２のワード線の前記第１の側面の反対側の第２の側面とを有する第２のワード線と、
単結晶様シリコン層を含み、前記第１のワード線の前記第２の側面に隣接する少なくとも１つの第１のキャパシタと、
単結晶様シリコン層を含み、前記第２のワード線の前記第２の側面に隣接する少なくとも１つの第２のキャパシタと
を含む、メモリデバイス。
【請求項2】
前記第１のワード線と電気通信する少なくとも１つの第１のワード線接点と、前記第２のワード線と電気通信する少なくとも１つの第２のワード線接点とを更に備え、前記少なくとも１つの第１のワード線接点、及び前記少なくとも１つの第２のワード線接点は、前記交互のメモリ層及び誘電体層を通って、それぞれ前記第１のワード線又は前記第２のワード線のうちの１つで終端するのに十分な距離だけ延在する、請求項１に記載のメモリデバイス。
【請求項3】
前記複数のビット線が、ＷＳｉ、ＷＮ、又はＷのうちの１又は複数を含み、前記少なくとも１つの第１のキャパシタ及び前記少なくとも１つの第２のキャパシタが独立して、高誘電率誘電体材料、又は銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又はロジウム（Ｒｈ）のうちの１又は複数を含む金属層のうちの１又は複数を更に含み、前記第１のワード線及び前記第２のワード線は独立して、ゲート酸化物層又はワード線金属のうちの１又は複数を更に含み、前記ゲート酸化物層は、酸窒化ケイ素（ＳｉＯＮ）、酸化ケイ素（ＳｉＯ）、又は高誘電率誘電体材料のうちの１又は複数を含み、前記ワード線金属は、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又はロジウム（Ｒｈ）のうちの１又は複数を含む、請求項１に記載のメモリデバイス。
【請求項4】
メモリデバイスであって、交互のメモリ層及び誘電体層のスタックを通って延在する複数のビット線を有し、前記メモリ層はそれぞれ、
単結晶様シリコン層を含む第１のワード線であって、前記第１のワード線は、前記複数のビット線の第１の側面に隣接する第１の側面と、前記第１のワード線の前記第１の側面の反対側の第２の側面とを有する第１のワード線と、
単結晶様シリコン層を含む第２のワード線であって、前記第２のワード線は、前記複数のビット線の第２の側面に隣接する第１の側面と、前記第２のワード線の前記第１の側面の反対側の第２の側面とを有する第２のワード線と、
金属材料及び高濃度にドープされたシリコン層を含み、前記第１のワード線の前記第２の側面に隣接する少なくとも１つの第１のキャパシタと、
金属材料及び高濃度にドープされたシリコン層を含み、前記第２のワード線の前記第２の側面に隣接する少なくとも１つの第２のキャパシタと
を含む、メモリデバイス。
【請求項5】
前記第１のワード線と電気通信する少なくとも１つの第１のワード線接点と、前記第２のワード線と電気通信する少なくとも１つの第２のワード線接点とを更に備え、前記少なくとも１つの第１のワード線接点、及び前記少なくとも１つの第２のワード線接点は、前記交互のメモリ層及び誘電体層を通って、それぞれ前記第１のワード線又は前記第２のワード線のうちの１つで終端するのに十分な距離だけ延在する、請求項４に記載のメモリデバイス。
【請求項6】
前記複数のビット線が、ＷＳｉ、ＷＮ、又はＷのうちの１又は複数を含み、前記少なくとも１つの第１のキャパシタ及び前記少なくとも１つの第２のキャパシタが独立して、高誘電率誘電体材料、又は銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又はロジウム（Ｒｈ）のうちの１又は複数を含む金属層のうちの１又は複数を更に含み、前記第１のワード線及び前記第２のワード線は独立して、ゲート酸化物層又はワード線金属のうちの１又は複数を更に含む、請求項４に記載のメモリデバイス。
【請求項7】
前記ゲート酸化物層が、酸窒化ケイ素（ＳｉＯＮ）、酸化ケイ素（ＳｉＯ）、又は高誘電率誘電体材料のうちの１又は複数を含む、請求項６に記載のメモリデバイス。
【請求項8】
前記ワード線金属が、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又はロジウム（Ｒｈ）のうちの１又は複数を含む、請求項６に記載のメモリデバイス。
【請求項9】
メモリデバイスを形成する方法であって、交互の誘電体層及びメモリ層のスタックを通って延在する開口部を形成することと、
前記開口部に結晶化剤を堆積させることと、
単結晶様シリコン層を形成するために、前記メモリ層を結晶化させることと、
前記交互の誘電体層及び単結晶様シリコン層のスタックを通して少なくとも１つのチャネルをエッチングし、前記誘電体層を選択的に除去することによって、複数のプレワード線延長部を形成することと、
前記複数のプレワード線延長部に第１のワード線金属を堆積させて、前記複数のプレワード線延長部を電気的に接続することにより、第１の側面と、前記第１の側面の反対側の第２の側面とを有する第１のワード線を形成することと、
複数のビット線開口部を形成するために、前記交互の誘電体層及び単結晶様シリコン層をパターニングすることであって、各ビット線開口部は、前記交互の誘電体層及び単結晶様シリコン層を通って延在する、前記交互の誘電体層及び単結晶様シリコン層をパターニングすることと、
複数のビット線を形成するために、前記複数のビット線開口部にビット線金属を堆積させることであって、各ビット線は、前記第１のワード線の前記第１の側面に隣接する第１の側面と、前記第１の側面の反対側の第２の側面とを有する、前記複数のビット線開口部にビット線金属を堆積させることと、
前記複数のビット線の前記第２の側面上の前記複数のプレワード線延長部に第２のワード線金属を堆積させて、第１の側面と、前記第１の側面の反対側の第２の側面とを有する第２のワード線を形成することと
を含む方法。
【請求項10】
前記少なくとも１つのチャネルが、前記スタックに形成されたマスクの開口部を通してエッチングされる、請求項９に記載の方法。
【請求項11】
前記第１のワード線と電気通信する少なくとも１つの第１のワード線接点と、前記第２のワード線と電気通信する少なくとも１つの第２のワード線接点とを形成することを更に含み、前記少なくとも１つの第１のワード線接点及び前記少なくとも１つの第２のワード線接点は、前記交互のメモリ層及び誘電体層を通って、それぞれ前記第１のワード線又は前記第２のワード線のうちの１つで終端するのに十分な距離だけ延在する、請求項９に記載の方法。
【請求項12】
前記第１のワード線を形成することは、前記第１のワード線金属を堆積させる前に、前記プレワード線延長部に酸化物層を形成することを更に含む、請求項９に記載の方法。
【請求項13】
前記第１のワード線を形成することは、前記ビット線金属を堆積させる前に、酸化物層にビット線金属シード層を形成することを更に含む、請求項１２に記載の方法。
【請求項14】
前記メモリ層に少なくとも１つのプレキャパシタ延長部を形成することであって、前記少なくとも１つのプレキャパシタ延長部は、前記第１のワード線の前記第２の側面と接触する、前記メモリ層に少なくとも１つのプレキャパシタ延長部を形成することと、前記少なくとも１つのプレキャパシタ延長部にキャパシタを形成することとを更に含み、前記少なくとも１つのプレキャパシタ延長部を形成することは、前記複数のビット線の前記第１の側面に隣接する前記第１のワード線の前記第２の側面上の前記単結晶様シリコン層の一部を選択的に除去することを含み、前記キャパシタを形成することは、前記少なくとも１つのプレキャパシタ延長部に高誘電率誘電体材料又はワード線金属のうちの１又は複数を堆積させることを含み、又は前記少なくとも１つのプレキャパシタ延長部を形成することは、前記複数のビット線の前記第１の側面に隣接する前記第１のワード線の前記第２の側面に高濃度にドープされたシリコン層を形成するために、前記単結晶様シリコン層を共形ドーピングすることと、引っ込み部を形成するために、前記高濃度にドープされたシリコン層を引っ込ませることと、前記引っ込み部に金属材料を堆積させることとを含み、前記キャパシタを形成することは、前記少なくとも１つのプレキャパシタ延長部に高誘電率誘電体材料又はワード線金属のうちの１又は複数を堆積させることを含む、請求項９に記載の方法。
【請求項15】
少なくとも１つの第２のプレキャパシタ延長部を形成するために、前記第２のワード線の前記第２の側面上の前記メモリ層の一部を選択的に除去することと、前記第２のプレキャパシタ延長部に第２のキャパシタを形成することとを更に含み、前記少なくとも１つの第２のプレキャパシタ延長部を形成することは、前記複数のビット線の前記第１の側面に隣接する前記第２のワード線の前記第２の側面上の前記単結晶様シリコン層の一部を選択的に除去することを含み、前記第２のキャパシタを形成することは、前記第２のプレキャパシタ延長部に高誘電率誘電体材料又はワード線金属のうちの１又は複数を堆積させることを含み、又は前記少なくとも１つの第２のプレキャパシタ延長部を形成することは、前記複数のビット線の前記第１の側面に隣接する前記第２のワード線の前記第２の側面に高濃度にドープされたシリコン層を形成するために、前記単結晶様シリコン層を共形ドーピングすることと、引っ込み部を形成するために、前記高濃度にドープされたシリコン層を引っ込ませることと、前記引っ込み部に金属窒化物材料を堆積させることとを含み、前記第２のキャパシタを形成することは、前記第２のプレキャパシタ延長部に高誘電率誘電体材料又はワード線金属のうちの１又は複数を堆積させることを含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
［０００１］本開示の実施形態は、電子デバイス及び電子デバイス製造の分野に関する。より具体的には、本開示の実施形態は、高移動度チャネルを備えたダイナミックランダムアクセスメモリを提供するものである。
【背景技術】
【0002】
［０００２］パーソナルコンピュータ、ワークステーション、コンピュータサーバ、メインフレーム、及びプリンタ、スキャナ、及びハードディスクドライブ等の他のコンピュータ関連機器等の電子デバイスは、低消費電力でありながら、実質的なデータストレージ機能を提供するメモリデバイスを使用する。ランダムアクセスメモリセルには、電子デバイスでの使用に適した動的と静的の２つの主要なタイプがある。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、２つのバイナリ値のいずれかを表す電圧を保存するようにプログラムできるが、この電圧を非常に短い時間を超えて維持するには、定期的な再プログラミング又は「リフレッシュ」が必要である。スタティックランダムアクセスメモリ（ＳＲＡＭ）は、定期的な更新を必要としないため、このように名付けられている。
【0003】
［０００３］ＤＲＡＭメモリ回路は、ＤＲＡＭセルとして知られる何百万もの同一の回路素子を単一の半導体ウエハ上に複製することによって製造される。各ＤＲＡＭセルは、１ビット（バイナリデジット）のデータを格納できるアドレス指定可能な場所である。最も一般的な形式では、ＤＲＡＭセルは２つの回路部品：電界効果トランジスタ（ＦＥＴ）及びキャパシタで構成される。
【0004】
［０００４］ＤＲＡＭセルの製造は、トランジスタ、キャパシタ、及び３つの接点（ビット線、ワード線、及び基準電圧にそれぞれ１つ）の製造を含む。ＤＲＡＭ製造は非常に競争の激しいビジネスである。特に２５６メガビットを超える密度の場合、個々のセルのサイズを縮小し、メモリセルの密度を上げて、より多くのメモリを単一のメモリチップ上に圧縮できるようにするという継続的なプレッシャーがある。セルサイズの縮小に関する制限には、アクティブワード線とパッシブワード線の両方がセルを通過すること、セルキャパシタのサイズ、及びアレイデバイスと非アレイデバイスの互換性が含まれる。
【0005】
［０００５］ＤＲＡＭセル用のトランジスタを製造するために、アクティブ半導体、又はメモリ層が必要である。堆積によって形成される半導体又はメモリ層は、通常、多結晶又はアモルファス状態である。アモルファス又は多結晶シリコンには、電荷の経路を妨げる粒界があり、トランジスタの性能が低下する。したがって、粒径の大きい単結晶半導体又はメモリ層を使用する３次元ＤＲＡＭセルが必要である。更に、３次元ＤＲＡＭデバイスを形成するための方法及び装置が必要である。
【発明の概要】
【0006】
［０００６］本開示の実施形態は、メモリデバイス、メモリデバイスを形成する方法、及び本方法を実行するための処理ツールを対象とする。１又は複数の実施形態では、メモリデバイスは、交互のメモリ層及び誘電体層のスタックを通って延在する複数のビット線を備え、メモリ層はそれぞれ、単結晶様シリコン層を含み、複数のビット線の第１の側面に隣接する第１の側面と、第１の側面の反対側の第２の側面とを有する第１のワード線と、単結晶様シリコン層を含み、複数のビット線の第２の側面に隣接する第１の側面と、第１の側面の反対側の第２の側面とを有する第２のワード線と、単結晶様シリコン層を含み、第１のワード線の第２の側面に隣接する少なくとも１つの第１のキャパシタと、単結晶様シリコン層を含み、第２のワード線の第２の側面に隣接する少なくとも１つの第２のキャパシタとを含む。
【0007】
［０００７］１又は複数の実施形態では、メモリデバイスは、交互のメモリ層及び誘電体層のスタックを通って延在する複数のビット線を備え、メモリ層はそれぞれ、単結晶様シリコン層を含み、複数のビット線の第１の側面に隣接する第１の側面と、第１の側面の反対側の第２の側面とを有する第１のワード線と、単結晶様シリコン層を含み、複数のビット線の第２の側面に隣接する第１の側面と、第１の側面の反対側の第２の側面とを有する第２のワード線と、金属材料及び高濃度にドープされたシリコン層を含み、第１のワード線の第２の側面に隣接する少なくとも１つの第１のキャパシタと、金属材料及び高濃度にドープされたシリコン層を含み、第２のワード線の第２の側面に隣接する少なくとも１つの第２のキャパシタとを含む。
【0008】
［０００８］１又は複数の実施形態では、メモリデバイスを形成する方法は、交互の誘電体層及びメモリ層のスタックを通って延在する開口部を形成することと、開口部に結晶化剤を堆積させることと、単結晶様シリコン層を形成するために、メモリ層を結晶化させることと、交互の誘電体層及び単結晶様シリコン層のスタックを通して少なくとも１つのチャネルをエッチングし、誘電体層を選択的に除去することによって、複数のプレワード線延長部を形成することと、複数のプレワード線延長部に第１のワード線金属を堆積させて、複数のプレワード線延長部を電気的に接続することにより、第１の側面と、第１の側面の反対側の第２の側面とを有する第１のワード線を形成することと、複数のビット線開口部を形成するために、交互の誘電体層及び単結晶様シリコン層をパターニングすることであって、各ビット線開口部は、交互の誘電体層及び単結晶様シリコン層を通って延在する、交互の誘電体層及び単結晶様シリコン層をパターニングすることと、複数のビット線を形成するために、複数のビット線開口部にビット線金属を堆積させることであって、各ビット線は、第１のワード線の第１の側面に隣接する第１の側面と、第１の側面の反対側の第２の側面とを有する、複数のビット線開口部にビット線金属を堆積させることと、複数のビット線の第２の側面上の複数のプレワード線延長部に第２のワード線金属を堆積させることによって、第１の側面と、第１の側面の反対側の第２の側面とを有する第２のワード線を形成することとを含む。
【0009】
［０００９］１又は複数の実施形態では、処理ツールは、ウエハを移動させるように構成されたロボットを含む中央移送ステーションと、複数のプロセスステーションであって、各々が中央移送ステーションに接続され、隣接するプロセスステーションの処理領域から分離された処理領域を提供し、結晶化剤堆積チャンバ、アニーリングチャンバ、及び結晶化剤除去チャンバを含む複数のプロセスステーションと、中央移送ステーション及び複数のプロセスステーションに接続されたコントローラであって、ロボットを起動してプロセスステーション間でウエハを移動させ、各プロセスステーションで行われるプロセスを制御するように構成されたコントローラとを備える。
【0010】
［００１０］上述した本開示の特徴を詳細に理解できるように、一部が添付の図面に例示されている実施形態を参照しながら、上記に要約した本開示をより具体的に説明する。しかし、添付の図面は本開示の典型的な実施形態を単に示すものであり、したがって、実施形態の範囲を限定するものと見なすべきではなく、本開示は他の等しく有効な実施形態も許容しうることに留意されたい。本明細書に記載の実施形態は、例として示すものであり、同様の参照が類似の要素を示す添付の図面の図に限定されるものではない。
【図面の簡単な説明】
【0011】
【図1】従来技術に係るＤＲＡＭセルブロックの回路図である。
【図2A】１又は複数の実施形態に係る、階段を形成した後のメモリデバイススタックを示す等角図である。
【図3】１又は複数の実施形態に係るメモリデバイスを示す断面図である。
【図4】１又は複数の実施形態に係るメモリデバイスを示す断面図である。
【図5A】１又は複数の実施形態に係る、メモリ層を結晶化させるためのアニーリングプロセス中の断面図である。
【図5B】１又は複数の実施形態に係る、メモリ層を結晶化させるためのアニーリングプロセス中の断面図である。
【図5C】１又は複数の実施形態に係る、メモリ層を結晶化させるためのアニーリングプロセス中の断面図である。
【図6】１又は複数の実施形態に係るメモリデバイスを示す断面図である。
【図7A】１又は複数の実施形態に係るメモリデバイスを示す断面図である。
【図7B】１又は複数の実施形態に係るメモリデバイスを示す断面図である。
【図8A】１又は複数の実施形態に係るメモリデバイスを示す断面図である。
【図9A】１又は複数の実施形態に係るメモリデバイスを示す断面図である。
【図10A】１又は複数の実施形態に係るメモリデバイスを示す断面図である。
【図11A】１又は複数の実施形態に係るメモリデバイスを示す断面図である。
【図12A】１又は複数の実施形態に係るメモリデバイスを示す断面図である。
【図13】１又は複数の実施形態に係るメモリデバイスを示す拡大断面図である。
【図14】１又は複数の実施形態に係るメモリデバイスを示す拡大断面図である。
【図15】１又は複数の実施形態に係るメモリデバイスを示す拡大断面図である。
【図16】１又は複数の実施形態に係るメモリデバイスを示す拡大断面図である。
【図17】１又は複数の実施形態に係るメモリデバイスを示す拡大断面図である。
【図18A】１又は複数の実施形態に係るメモリデバイスを示す断面図である。
【図19A】１又は複数の実施形態に係るメモリデバイスを示す断面図である。
【図20】１又は複数の実施形態に係るメモリデバイスを示す断面図である。
【図21】１又は複数の実施形態に係るメモリデバイスを示す断面図である。
【図22】１又は複数の実施形態に係るメモリデバイスを示す断面図である。
【図23A】１又は複数の実施形態に係るメモリデバイスを示す断面図である。
【図24A】１又は複数の代替実施形態に係るメモリデバイスを示す断面図である。
【図25A】１又は複数の代替実施形態に係るメモリデバイスを示す断面図である。
【図26A】１又は複数の代替実施形態に係るメモリデバイスを示す断面図である。
【図27】１又は複数の代替実施形態に係るメモリデバイスを示す断面図である。
【図28】１又は複数の代替実施形態に係るメモリデバイスを示す断面図である。
【図29】１又は複数の代替実施形態に係るメモリデバイスを示す断面図である。
【図30】１又は複数の実施形態に係るクラスタツールを示す図である。
【発明を実施するための形態】
【0012】
［００５６］本開示の幾つかの例示的な実施形態を説明する前に、本開示は、以下の説明に記載される構築又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態が可能であり、様々な方法で実行又は実施することができる。
【0013】
［００５７］本明細書及び添付の特許請求の範囲で使用する場合、「前駆体」、「反応物」、「反応性ガス」等の用語は、基板表面と反応し得る任意のガス種を指すために交換可能に使用される。
【0014】
［００５８］本明細書で使用する場合、「ダイナミックランダムアクセスメモリ」又は「ＤＲＡＭ」という用語は、キャパシタに電荷のパケット（つまり、バイナリ１）または電荷なし（つまり、バイナリ０）を格納することによってデータビットを格納するメモリセルを指している。電荷は、アクセストランジスタを介してキャパシタにゲートされ、同じトランジスタをオンにして、トランジスタ出力の相互接続線に電荷パケットをダンプすることによって生じる電圧摂動を調べることによって検出される。したがって、単一のＤＲＡＭセルは１つのトランジスタと１つのキャパシタで構成される。図１に示すように、ＤＲＡＭデバイスは、ＤＲＡＭセルのアレイで形成される。アクセストランジスタの行はワード線５２ａ、５２ｂによってリンクされており、トランジスタの入力／出力はビット線５４ａ、５４ｂ、５４ｃによってリンクされている。歴史的に、ＤＲＡＭキャパシタは、平面ポリシリコン酸化物基板プレートキャパシタから、両方のプレートが基板の上にある「スタック」キャパシタと、基板のエッチングされた空洞を共通プレートとして使用する「トレンチ」キャパシタに分岐した三次元構造に進化してきた。
【0015】
［００５９］従来、ＤＲＡＭセルは、埋め込みワード線構造に凹んだ高仕事関数の金属構造を有していた。ＤＲＡＭデバイスでは、ビット線は基板の上に位置する金属レベルに形成され、ワード線は基板の表面のポリシリコンゲートレベルに形成される。埋め込みワード線（ｂＷＬ）では、ゲート電極として金属を使用して、半導体基板の表面の下にワード線が埋め込まれる。
【0016】
［００６０］１又は複数の実施形態では、スタックされたＤＲＡＭセルを有するメモリデバイスが提供され、その結果、多対膜の数に比例するＤＲＡＭセルのビット密度が増加する。１又は複数の実施形態のＤＲＡＭデバイスは、垂直ビット線を有し、ビット線容量を最小化し、キャパシタ容量の負担を軽減する。１又は複数の実施形態のＤＲＡＭデバイスは、高度にスタックされた３次元メモリデバイスの移動度が有利に増加する。幾つかの実施形態は、金属誘起横方向結晶化（ＭＩＬＣ）処理を組み込んだＤＲＡＭデバイスを有利に提供する。
【0017】
［００６１］例示的な実施形態を、例示的な実施形態（及び中間構造）の概略図である断面図を参照しながら本明細書で説明する。このため、例えば、製造技法及び／又は公差の結果としての図の形状からの変動が予想されるべきである。したがって、例示的な実施形態は、本明細書に示す領域の特定の形状に限定されると解釈されるべきではなく、例えば、製造から生じる形状の逸脱を含み得る。
【0018】
［００６２］本明細書で使用する「基板」は、製造プロセス中に膜処理が実行される基板に形成された任意の基板又は材料表面を指している。例えば、処理が行われ得る基板表面には、用途に応じて、シリコン、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレータ（ＳＯＩ）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ガリウムヒ素、ガラス、サファイア等の材料、及び金属、金属窒化物、金属合金、及びその他の導電性材料等の他のいずれかの材料が含まれる。基板は、半導体ウエハを含むが、これに限定されない。基板は、基板表面を研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、及び／又はベークするために、前処理プロセスに暴露され得る。基板自体の表面上で直接膜処理することに加えて、本開示では、開示される膜処理ステップのいずれも、以下により詳細に開示するように、基板に形成された下層上で実行され得、「基板表面」という用語は、文脈が示すような下層を含むことを意図している。したがって、例えば、膜／層又は部分的な膜／層が基板表面上に堆積された場合、新たに堆積された膜／層の露出面が基板表面になる。
【0019】
［００６３］図２Ａは、１又は複数の実施形態に係るメモリデバイスを示す等角図である。図２Ｂ～図２２は、１又は複数の実施形態に係るメモリデバイス１００を示す断面図である。図２Ａを参照すると、メモリデバイス１００が、交互の誘電体層１０４及びメモリ層１０６のスタック１０２の階段形成から形成されている。図２Ｂは、図２Ａのメモリデバイススタックの断面図である。１又は複数の実施形態では、少なくとも２つの誘電体層１０４が存在する。１又は複数の実施形態では、少なくとも２つのメモリ層１０６が存在する。他の実施形態では、２から１００の誘電体層１０４及び２から１００のメモリ層１０６が存在する。典型的には、スタック１０２が上下で誘電体層１０４によって境界付けられるように、メモリ層１０６よりも１つ多い誘電体層１０４が存在する。当業者によって認識されるように、２つの誘電体層１０４及び１つのメモリ層１０６のみを示したが、スタック１０２は、任意の数の交互の誘電体層１０４及びメモリ層１０６を含み得る。
【0020】
［００６４］本明細書で使用する場合、「誘電体層」という用語は、電界中で分極化され得る電気絶縁体である材料の層を指している。１又は複数の実施形態では、誘電体層は、酸化物、炭素がドープされた酸化物、酸化ケイ素（ＳｉＯ）、多孔性二酸化ケイ素（ＳｉＯ２）、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸化ケイ素／窒化ケイ素、炭化物、酸炭化物、窒化物、酸窒化物、酸炭窒化物、ポリマー、ホスホシリケートガラス、フルオロシリケート（ＳｉＯＦ）ガラス、又はオルガノシリケートガラス（ＳｉＯＣＨ）のうちの１又は複数を含む。
【0021】
［００６５］本明細書で使用する場合、「メモリ層」という用語は、ワード線が作製され得る材料の層を指している。１又は複数の実施形態では、メモリ層は、シリコン、ドープされたシリコン、アモルファスシリコン、又はポリシリコンのうちの１又は複数を含む。例えば、１又は複数の実施形態では、メモリ層は、アモルファスシリコン、ポリシリコン、又はＩＧＺＯ（Ｉｎ－Ｇａ－Ｚｎ酸化物）のうちの１又は複数から選択される。幾つかの実施形態では、誘電体層は、メモリ層に対してエッチング選択的である材料を含む。
【0022】
［００６６］図３を参照すると、開口部２００が、スタック１０２を通して開かれている。幾つかの実施形態では、開口部２００を開くことは、誘電体層１０４及びメモリ層１０６を介したエッチングを含む。開口部２００は、誘電体層１０６の露出面２０２及びメモリ層１０４の露出面２０４をスタック１０２を通って延在する側壁を有する。
【0023】
［００６７］図４を参照すると、結晶化剤２０６が、開口部２００の誘電体層１０４の露出面２０２及びメモリ層１０６の露出面２０４に堆積されている。結晶化剤２０６は、当業者に周知の任意の適切な技法によって堆積させることができる。結晶化剤２０６は、メモリ層１０６を単結晶様シリコン層に結晶化させることができる材料を含む。これに使用する場合、「単結晶様シリコン」という用語は、互いに同じ方向に配向した結晶の約５０％、６０％、７０％、８０％、９０％、９５％、又は９８％以上を有する材料を指している。
【0024】
［００６８］幾つかの実施形態の結晶化剤２０６は、ポリシリコンの±５０％以内の格子定数を有する材料を含む。幾つかの実施形態では、結晶化剤２０６は、ニッケル（Ｎｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、パラジウム（Ｐｄ）、ゲルマニウム（Ｇｅ）、アルミニウム（Ａｌ）又はタングステン（Ｗ）のうちの１又は複数を含む。幾つかの実施形態では、結晶化剤２０６は、ニッケル（Ｎｉ）を含む、又は本質的にそれから構成される。これに使用する場合、「本質的に構成される」という用語は、結晶化剤の活性成分が、記載された材料の約９５％、９８％、９９％、又は９９．５％以上であることを意味する。
【0025】
［００６９］誘電体層１０４の露出面２０２及びメモリ層１０６の露出面２０４の開口部２００に結晶化剤２０６を形成した後、図５Ａ～図５Ｃに示すように、メモリデバイスがアニールされる。メモリデバイスがアニールされると、結晶化剤２０６がメモリ層１０６を通って押し流され、メモリ層１０６が結晶化されて、単結晶様シリコン層２０８が形成される。アニーリング時間の経過とともに、結晶化剤／Ｓｉ界面（例えば、ニッケル／Ｓｉ界面；結晶化剤２０６のゾーン２０７とも呼ばれる）が下に移動し、それが通過した領域は、単結晶様シリコン層２０８となる。アニールの最終段階で、界面はメモリ層１０６の終わりに到達する。単結晶様シリコン層２０８に残っている結晶化剤の量はごくわずかである。
【0026】
［００７０］メモリデバイスのアニーリングは、当業者に周知の任意の適切な技法によって達成され得る。例えば、アニーリングは、不活性雰囲気中で、約３００℃から約７００℃の温度範囲で行われ得る。１又は複数の実施形態では、アニーリングは、約５００℃の温度で行われ得る。
【0027】
［００７１］図５Ａに、メモリ層１０６の長さの約１０分の１の長さの結晶化剤２０６のゾーン２０７を示す。結晶化剤２０６のゾーン２０７が通過したメモリ層１０６の部分は、単結晶様シリコン層２０８に変換されている。
【0028】
［００７２］図５Ｂに、結晶化剤２０６のゾーン２０７がメモリ層１０６の長さの約３分の２の距離まで押し流された後のメモリデバイスを示す。
【0029】
［００７３］図５Ｃに、結晶化剤２０６のゾーン２０７がメモリ層１０６の長さの９０パーセントを超えて押し流された後のメモリデバイスを示す。
【0030】
［００７４］幾つかの実施形態では、メモリデバイスがアニールされると、結晶化剤２０６が、約０．５μｍ／時から約２．５μｍ／時の範囲の速度でメモリ層１０６を通って移動する。１又は複数の実施形態では、アニーリングは完了するのに約０．１時間から約１０時間かかる。メモリ層のアモルファスシリコン又はポリシリコンには、電荷の経路を妨げる粒界があり、トランジスタの性能が低下する。幾つかの実施形態では、メモリデバイスがアニールされると、メモリ層１０６のアモルファスシリコン又はポリシリコンの粒径が有利に増加し、単結晶様シリコン層２０８が形成される。
【0031】
［００７５］図６を参照すると、開口部２００の結晶化剤２０６が除去されている。結晶化剤２０６は、当業者に周知の任意の適切な技法によって除去され得る。適切な技法には、エッチング及び化学機械平坦化が含まれるが、これらに限定されない。
【0032】
［００７６］図７Ａ及び図７Ｂを参照すると、酸化物充填材２１０が開口部２００に堆積され、酸化物充填材２１０が誘電体層１０４の上面２１１と実質的に同一平面上になるように酸化物充填材２１０が平坦化されている。１又は複数の実施形態では、酸化物充填材２１０は、酸化物、炭素がドープされた酸化物、酸化ケイ素（ＳｉＯ）、多孔性二酸化ケイ素（ＳｉＯ２）、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸化ケイ素／窒化ケイ素、炭化物、酸炭化物、窒化物、酸窒化物、酸炭窒化物、ポリマー、ホスホシリケートガラス、フルオロシリケート（ＳｉＯＦ）ガラス、又はオルガノシリケートガラス（ＳｉＯＣＨ）のうちの１又は複数を含む。酸化物充填材２１０は、原子層堆積又は化学気相堆積を含むがこれらに限定されない、当業者に周知の任意の技法によって堆積され得る。
【0033】
［００７７］図８Ａ及び図８Ｂを参照すると、結晶化剤２０６はエッチングによって除去され、メモリデバイス１００は、スタック１０２を通してエッチングされて、単結晶様シリコン層２０８の少なくとも幾つか、又はそれぞれにプレワード線延長部１０８が形成されている。当業者によって認識されるように、プレワード線延長部１０８の形成により、メモリデバイスに２つの部分、部分３００ａ及び部分３００ｂができる。幾つかの実施形態では、単結晶様シリコン層２０８の少なくとも幾つか、又はそれぞれは、複数のプレワード線延長１０８を有する。当業者によって認識されるように、各単結晶様シリコン層２０８には多数のプレワード線延長部１０８が存在し得るが、描画を容易にするために、単一のプレワード線延長部１０８のみが示されている。図８Ｂは、図８Ａの軸Ａ－Ａ´に沿って取られた断面図１００ｂである。１又は複数の実施形態では、複数のプレワード線延長部１０８は、交互の誘電体層１０４及び単結晶様シリコン層２０８のスタック１０２を通して少なくとも１つのチャネルをエッチングし、誘電体層１０４を選択的に除去することによって形成される。
【0034】
［００７８］幾つかの実施形態では、少なくとも１つのチャネルは、スタック１０２に形成されたマスク（図示せず）の開口部を通してエッチングされ、続いて異方性エッチングプロセスが行われる。
【0035】
［００７９］メモリデバイス１００内に含まれる構造を見やすくするために、図９Ａ～図２１では、部分３００ｂは示されていない。図９Ａ及び図９Ｂを参照すると、ゲート酸化物層１１０が、プレワード線延長部１０８に形成されている。図９Ｂは、図９Ａの軸Ａ－Ａ´に沿って取られた断面図１００ｂである。図示した実施形態は、ゲート酸化物層１１０を均一な形状の共形層として示している。しかしながら、当業者は、これが単に例示の目的であり、ゲート酸化物層１１０が等方的に形成され得、その結果、ゲート酸化物層１１０が丸みを帯びた外観を有することを認識するであろう。
【0036】
［００８０］１又は複数の実施形態では、ゲート酸化物層１１０は、ゲート酸化物材料を含む。１又は複数の実施形態では、ゲート酸化物層１１０は、酸窒化ケイ素（ＳｉＯＮ）、酸化ケイ素、又は高誘電率誘電体材料のうちの１又は複数を含む。「酸化ケイ素」という用語は、ゲート酸化物層１１０を説明するために使用され得るが、当業者には、本開示が特定の化学量論に限定されないことが認識されるであろう。例えば、「酸化ケイ素」及び「二酸化ケイ素」という用語は両方とも、任意の適切な化学量論比でケイ素及び酸素原子を有する材料を説明するために使用され得る。同じことが、本開示に記載されている、例えば窒化ケイ素、酸窒化ケイ素、酸化タングステン、酸化ジルコニウム、酸化アルミニウム、酸化ハフニウム等の他の材料にも当てはまる。
【0037】
［００８１］図１０Ａ及び図１０Ｂを参照すると、ワード線１１４が、複数のプレワード線延長部１０８及びゲート酸化物層１１０にワード線金属１１２を堆積させることによって形成されている。図１０Ｂは、図１０Ａの軸Ａ－Ａ´に沿って取られた断面図１００ｂである。図示した実施形態は、均一な形状の共形層としてのワード線金属１１２を示している。しかしながら、当業者には、これが単に例示の目的であり、ゲート酸化物層１１０が等方的に形成され得、その結果、ゲート酸化物層１１０が丸みを帯びた外観を有することが認識されるであろう。ワード線金属１１２が複数のプレワード線延長部１０８に堆積されると、プレワード線延長部１０８は電気的に接続される。１又は複数の実施形態では、ワード線金属１１２は、ゲート酸化物層１１０に堆積される。１又は複数の実施形態では、ワード線金属１１２は、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又はロジウム（Ｒｈ）のうちの１又は複数を含む。ワード線金属１１２は、化学気相堆積、物理的気相堆積、又は原子層堆積を含むがこれらに限定されない、当業者に周知の幾つかの方法のいずれか１つを使用して堆積される。
【0038】
［００８２］本明細書で使用する「原子層堆積」又は「周期的堆積」は、基板表面に材料の層を堆積させるための２つ以上の反応性化合物の連続暴露を指すものである。基板、又は基板の一部は、処理チャンバの反応ゾーンに導入される２つ以上の反応性化合物に別々に曝露される。時間領域ＡＬＤプロセスでは、各反応性化合物への曝露は時間遅延によって分離され、各化合物が基板表面に付着及び／又は反応し、処理チャンバからパージされる。これらの反応性化合物は、基板に順次曝露されると言われている。空間ＡＬＤプロセスでは、基板上の任意の所与の点が実質的に同時に２つ以上の反応性化合物に曝露されないように、基板表面、又は基板表面上の材料の異なる部分が２つ以上の反応性化合物に同時に曝露される。本明細書及び添付の特許請求の範囲で使用する場合、この点における「実質的に」という用語は、当業者によって理解されるように、基板のごく一部が拡散により複数の反応性ガスに同時に曝露される可能性があり、また同時暴露が意図されていないことを意味する。
【0039】
［００８３］時間領域ＡＬＤプロセスの一態様では、第１の反応性ガス（すなわち、第１の前駆体又は化合物Ａ、例えば、アルミニウム前駆体）が反応ゾーンにパルスされ、その後、第１の時間遅延が続く。次に、第２の前駆体又は化合物Ｂ（例えば、酸化体）が反応ゾーンにパルスされ、続いて第２の遅延が行われる。各時間遅延の間に、アルゴン等のパージガスが処理チャンバに導入されて、反応ゾーンがパージされる、さもなければ、反応ゾーンからすべての残留反応性化合物又は反応副生成物が除去される。あるいは、パージガスは、反応性化合物のパルス間の時間遅延中にパージガスのみが流れるように、堆積プロセス全体にわたって連続的に流れていてよい。基板表面に所望の膜又は膜厚が形成されるまで、反応性化合物が交互にパルスされる。どちらのシナリオでも、化合物Ａ、パージガス、化合物Ｂ、及びパージガスをパルス化するＡＬＤプロセスはサイクルである。サイクルは、化合物Ａ又は化合物Ｂのいずれかで開始し、所定の厚さの膜が得られるまで、サイクルのそれぞれの順序を継続し得る。
【0040】
［００８４］空間ＡＬＤプロセスの一実施形態では、第１の反応性ガス及び第２の反応性ガス（例えば、窒素ガス）は、反応ゾーンに同時に送達されるが、不活性ガスカーテン及び／又は真空カーテンによって分離される。基板は、ガス供給装置に対して移動され、その結果、基板上の任意の所与の点が、第１の反応性ガス及び第２の反応性ガスに暴露される。
【0041】
［００８５］本明細書で使用する「化学気相堆積」は、基板表面が、前駆体及び／又は共試薬に同時に又は実質的に同時に曝露されるプロセスを指している。本明細書で使用する「実質的に同時に」は、並行流、又は前駆体の大部分の曝露について重複がある場合のいずれかを指している。
【0042】
［００８６］プラズマ化学気相堆積（ＰＥＣＶＤ）は、費用効率及び膜特性の多様性のため、薄膜を堆積させるのに広く使用されている。ＰＥＣＶＤプロセスでは、例えば、気相炭化水素又はキャリアガスに混入された液相炭化水素の蒸気等の炭化水素源がＰＥＣＶＤチャンバに導入される。プラズマ開始ガス、通常はヘリウムもチャンバに導入される。次に、プラズマがチャンバで開始され、励起されたＣＨラジカルが生じる。励起されたＣＨラジカルは、チャンバに位置づけされた基板の表面に化学的に結合し、その上に所望の膜が形成される。ＰＥＣＶＤプロセスに関して本明細書に記載されている実施形態は、任意の適切な薄膜堆積システムを使用して実行され得る。本明細書に記載のすべての装置の説明は例示的なものであり、本明細書に記載の実施形態の範囲を限定するものとして解釈又は判断されるべきではない。
【0043】
［００８７］次に、図１１Ａ及び図１１Ｂを参照すると、誘電体材料１１６が、ワード線１１４に（周囲に）堆積されている。図１１Ｂは、図１１Ａの軸Ａ－Ａ´に沿って取られた断面図１００ｂである。誘電体材料１１６は、化学気相堆積、物理的気相堆積、又は原子層堆積を含むがこれらに限定されない、当業者に周知の幾つかの方法のいずれか１つを使用して堆積される。誘電体材料１１６は、誘電体層１０４と同じ組成又は異なる組成であり得る。
【0044】
［００８８］次に、図１２Ａ～図１２Ｃを参照すると、複数のワード線１１４を有する交互誘電体層１０４及び単結晶様シリコン層２０８がパターニングされて、複数のビット線開口部１１８が形成されている。１又は複数の実施形態では、各ビット線開口部１１８は、交互の誘電体層１０４及び単結晶様シリコン層２０８を通って延在する。図１２Ｂは、図１２Ａの軸Ａ－Ａ´に沿って取られた断面図１００ｂである。図１２Ｃは、図７Ｂのエリア／正方形１２０の拡大図１００ｃである。
【0045】
［００８９］図１２Ｂのエリア／正方形１２０の拡大図１００ｃである図１３を参照すると、ワード線金属１１２が引っ込んでいる。ワード線金属１１２を引っ込ませることは、当業者に周知の任意の適切な技法によって行われ得る。ワード線金属１１２を引っ込ませると、ワード線金属１１２の上面１１３が、ゲート酸化物層１１０の上面１１１よりも低くなる。ワード線金属１１２を引っ込ませると、ゲート酸化物層１１０の上面１１１がビット線開口部１１８に露出する。
【0046】
［００９０］図１２Ｂのエリア／正方形１２０の拡大図１００ｃである図１４を参照すると、酸化物１２２が、複数のビット線開口部１１８に共形的に堆積され、誘電体材料１１６の露出面及びゲート酸化物層１１０に堆積されている。１又は複数の実施形態では、酸化物１２２は、当業者に周知の任意の適切な酸化物材料を含み得る。図示した実施形態では、酸化物１２２は、ゲート酸化物層１１０に対して誘電体材料に選択的に堆積される。幾つかの実施形態では、酸化物１２２は、ゲート酸化物層１１０及び誘電体材料に堆積される。
【0047】
［００９１］図１２Ｂのエリア／正方形１２０の拡大図１００ｃである図１５を参照すると、酸化物１２２が、酸化物の一部のみがワード線金属１１２及びゲート酸化物層１１０に隣接したままになるように、選択的に除去されている。酸化物１２２が選択的に除去されると、プレワード線延長部１０８上のゲート酸化物層１１０の一部も除去され、プレワード線延長部１０８の一部がビット線開口部１１８に露出したままになる。酸化物１２２は、化学機械研磨（ＣＭＰ）、エッチング等を含むがこれらに限定されない、当業者に周知の幾つかの方法のいずれか１つを使用して選択的に除去される。図示した実施形態では、酸化物１２２及びゲート酸化物層１１０は、酸化物１２２の上面１２３及びゲート酸化物層１１０の上面１１１が、プレワード線延長部１０８の上面１０９の下にほぼ同じ量だけ引っ込むように除去される。
【0048】
［００９２］図１２Ｂのエリア／正方形１２０の拡大図１００ｃである図１６を参照すると、ライナ１２４は、複数のビット線開口部１１８に共形的に堆積され、誘電体材料１１６、ゲート酸化物層１１０、プレワード線延長部１０８、及び酸化物１２２の露出面に堆積されている。ライナ１２４は、当業者に周知の任意の適切な技法によって堆積され得る。ライナ１２４は、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）を含むがこれらに限定されない任意の適切な材料であり得る。
【0049】
［００９３］図１２Ｂのエリア／正方形１２０の拡大図１００ｃである図１７を参照すると、ビット線金属１２６が複数のビット線開口部１１８に堆積されて、ビット線１２８が形成されている。１又は複数の実施形態では、ビット線金属１２６は、ＷＳｉ、ＷＮ、又はＷのうちの１又は複数を含む。ビット線金属１２６は、当業者に周知の任意の適切な技法によって堆積させることができ、任意の適切な材料であり得る。１又は複数の実施形態では、ワード線１１４を形成することは、ビット線金属１２８を堆積させる前に、酸化物層１２２にビット線金属シード層を形成することを更に含む。
【0050】
［００９４］図１８Ａ及び図１８Ｂを参照すると、メモリデバイス１００は、見やすくするために誘電体層１０４が除去された状態で示されている。図１８Ｂは、図１８Ａの軸Ｂ－Ｂ´に沿って取られた断面図１００ｄである。スタック１０２は、交互の誘電体層（見やすくするために除去されている）及び単結晶様シリコン層２０８を通って延在する少なくとも１つのビット線１２８を有する。各単結晶様シリコン層２０８は、プレワード線延長部１０８、ゲート酸化物層１１０、及び第１の金属層１１２を含む少なくとも１つのワード線１１４を有する。少なくとも１つのワード線１１４は、ビット線１２８に隣接する第１の側面１３０と、第１の側面１３０の反対側の第２の側面１３２とを有する。
【0051】
［００９５］図１９Ａ及び図１９Ｂを参照すると、少なくとも１つのプレキャパシタ延長部１３４が、単結晶様シリコン層２０８に形成されている。図１９Ｂは、図１９Ａの軸Ｂ－Ｂ´に沿って取られた断面図１００ｄである。プレキャパシタ延長部１３４は、ワード線１１４の第２の側面１３２と接触している。１又は複数の実施形態では、単結晶様シリコン層２０８に少なくとも１つのプレキャパシタ延長部１３４を形成することは、単結晶様シリコン層２０８にマスク層（図示せず）を形成し、マスク層を通して単結晶様シリコン層２０８をエッチングして、プレキャパシタ延長部１３４を形成することを含む。１又は複数の実施形態では、この方法は、誘電体層１０４の一部（見やすくするために図示せず）を選択的に除去し、プレキャパシタ延長部１３４をドープして下部電極を形成することを更に含む。
【0052】
［００９６］図１９Ａの軸Ｂ－Ｂ’に沿って取られた断面図である図２０では、少なくとも１つのプレキャパシタ延長部１３４は、最初にプレキャパシタ延長部１３４の高誘電率誘電体１３６を堆積させることによってキャパシタ１４０に形成される。１又は複数の実施形態では、「高誘電率誘電体」という用語は、（例えば、二酸化ケイ素と比較して）高い誘電率を有する材料を指している。１又は複数の実施形態では、高誘電率誘電体材料は、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化バナジウム（ＶＯ２）、酸化チタン（ＴｉＯ２）、酸化スズ（ＳｎＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化亜鉛（ＺｎＯ）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸化ジルコニウムシリコン（ＺｒＳｉＯ）、又は酸化ニオビウム（Ｎｂ２Ｏ５）のうちの１又は複数から選択される。
【0053】
［００９７］図１９Ａの軸Ｂ－Ｂ’に沿って取られた断面図である図２１では、キャパシタ１４０は、最初に、プレキャパシタ延長部１３４上の高誘電率誘電体１３６に上部接点１３８を堆積させることによって形成される。１又は複数の実施形態では、上部接点１３８は、当業者に周知の任意の適切な材料であり得る。１又は複数の実施形態では、上部接点１３８は、窒素（Ｎ）、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、金（Ａｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、又はプラチナ（Ｐｔ）のうちの１又は複数から選択される。
【0054】
［００９８］図２２を参照すると、１又は複数の実施形態は、交互のメモリ層１０６及び誘電体層１０４のスタック１０２を通って延在する複数のビット線１２８を備えるメモリデバイス１００を提供している。１又は複数の実施形態では、メモリ層１０６のそれぞれは、単結晶様シリコン層２０８と、複数のビット線１２８の第１の側面に隣接する第１の側面１３０、及び第１の側面１３０の反対側の第２の側面１３２を有する第１のワード線１１４ａと、複数のビット線１２８の第２の側面に隣接する第１の側面１３０ｂ、及び第１の側面１３０ｂの反対側の第２の側面１３２ｂを有する第２のワード線１１４ｂと、第１のワード線１１４ａの第２の側面１３２ａに隣接する少なくとも１つの第１のキャパシタ１４０と、第２のワード線１１４ｂの第２の側面１３２ｂに隣接する少なくとも１つの第２のキャパシタ１４０ｂとを含む。１又は複数の実施形態では、第１のワード線１１４ａ及び第２のワード線１１４ｂは、独立して、単結晶様シリコン層２０８、ゲート酸化物層１１０、及び第１の金属層１１２を含むプレワード線延長部１０８を含む。１又は複数の実施形態では、ゲート酸化物層１１０は、ゲート酸化物材料を含む。１又は複数の実施形態では、ゲート酸化物層１１０は、酸窒化ケイ素（ＳｉＯＮ）、酸化ケイ素、又は高誘電率誘電体材料のうちの１又は複数を含む。１又は複数の実施形態では、ワード線第１の金属層１１２は、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又はロジウム（Ｒｈ）のうちの１又は複数を含む。ワード線金属１１２は、化学気相堆積、物理的気相堆積、又は原子層堆積を含むがこれらに限定されない、当業者に周知の幾つかの方法のいずれか１つを使用して堆積される。
【0055】
［００９９］１又は複数の実施形態では、複数のビット線１２８は、ＷＳｉ、ＷＮ、又はＷのうちの１又は複数を含む。１又は複数の実施形態では、少なくとも１つの第１のキャパシタ１４０ａ及び少なくとも１つの第２のキャパシタ１４０ｂは、独立して、高誘電率誘電体、又は銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又はロジウム（Ｒｈ）のうちの１又は複数を含む金属層のうちの１又は複数を含む。
【0056】
［００１００］１又は複数の実施形態では、第１のワード線１１４ａ及び第２のワード線１１４ｂは、独立して、ゲート酸化物層１３６又は上部接点１３８のうちの１又は複数を含む。１又は複数の実施形態では、ゲート酸化物層１３６は、酸窒化ケイ素（ＳｉＯＮ）、酸化ケイ素（ＳｉＯ）、又は高誘電率誘電体材料のうちの１又は複数を含む。１又は複数の実施形態では、上部接点１３８は、窒素（Ｎ）、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、金（Ａｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、又はプラチナ（Ｐｔ）のうちの１又は複数を含む。
【0057】
［００１０１］１又は複数の実施形態では、メモリデバイス１００は、第１のワード線１１４ａと電気通信する少なくとも１つの第１のワード線接点１５０と、第２のワード線１１４ｂと電気通信する少なくとも１つの第２のワード線接点とを備える。１又は複数の実施形態では、少なくとも１つの第１のワード線接点及び少なくとも１つの第２のワード線接点は、単結晶様シリコン層２０８及び誘電体層１０４を含む交互のメモリ層１０６を通って、それぞれ、第１のワード線１１４ａ又は第２のワード線１１４ｂのうちの１つで終端するのに十分な距離だけ延在する。
【0058】
［００１０２］図２３Ａ～図２８は、１又は複数の代替実施形態を提供するものである。誘電体層１０４を示すために点線が引かれていることを除いて図１９Ａ及び図１９Ｂと同じである図２３Ａ及び図２３Ｂを参照すると、少なくとも１つのプレキャパシタ延長部１３４が単結晶様シリコン層２０８に形成されている。図２３Ｂは、図２３Ａの軸Ｂ－Ｂ´に沿って取られた断面図１００ｄである。プレキャパシタ延長部１３４は、ワード線１１４の第２の側面１３２と接触している。１又は複数の実施形態では、単結晶様シリコン層２０８に少なくとも１つのプレキャパシタ延長部１３４を形成することは、単結晶様シリコン層２０８にマスク層（図示せず）を形成し、マスク層を通して単結晶様シリコン層２０８をエッチングして、プレキャパシタ延長部１３４を形成することを含む。１又は複数の実施形態では、本方法は、誘電体層１０４の一部を選択的に除去し、プレキャパシタ延長部１３４をドープして下部電極を形成することを更に含む。
【0059】
［００１０３］図２４Ａ及び図２４Ｂでは、単結晶様シリコン層２０８が共形的にドープされて、高濃度にドープされたシリコン層２１２が形成される。例えば、１又は複数の実施形態では、単結晶様シリコン層２０８の一部を除去してプレキャパシタ延長部１３２を形成した後、残りの単結晶様シリコン層２０８は、ＰＬＡＤ（ＰＬＡｓｍａドーピング）又はリン（Ｐ）又はヒ素（Ａｓ）を用いたガス環境でのガス相ドーピングによってドープされ得る。図２４Ｂは、図２４Ａの軸Ｂ－Ｂ´に沿って取られた断面図１００ｄである。単結晶様シリコン層２０８が、ワード線１１４に残っている。
【0060】
［００１０４］図２５Ａ及び図２５Ｂを参照すると、高濃度にドープされたシリコン層２１２が引っ込んでおり、引っ込み部２１３を形成している。図２５Ｂは、図２５Ａの軸Ｂ－Ｂ´に沿って取られた断面図１００ｄである。１又は複数の実施形態では、高濃度にドープされたシリコン層２１２が引っ込むようにエッチングされる。引っ込み部の深さは、ワード線１１４のエッチングを防ぐように制御され、したがって、高濃度にドープされたシリコン層２１２のごく一部が、ワード線１１４の第２の側面１３２に隣接したままになる。
【0061】
［００１０５］図２６Ａ及び図２６Ｂを参照すると、金属が、開口部２１３を通して堆積されて、第２の金属材料２１４が形成されている。１又は複数の実施形態では、金属材料２１４は、物理的気相堆積、原子層堆積、又は化学気相堆積を含むがこれらに限定されない、当業者に周知の任意の技法によって堆積され得る。１又は複数の実施形態では、金属材料２１４は、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又はロジウム（Ｒｈ）等から選択される１又は複数の金属を含む。
【0062】
［００１０６］他の実施形態では、金属が、開口部２１３を通して堆積されて、金属窒化物材料２１４が形成されている。１又は複数の実施形態では、金属窒化物材料２１４は、物理的気相堆積、原子層堆積、又は化学気相堆積を含むがこれらに限定されない、当業者に周知の任意の技法によって堆積され得る。１又は複数の実施形態では、窒化金属窒化物材料２１４は、窒化チタン（ＴｉＮ）、窒化チタンシリコン（ＴｉＳｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタルシリコン（ＴａＳｉＮ）、窒化タングステン（ＷＮ）、窒化タングステンシリコン（ＷＳｉＮ）等から選択される１又は複数の金属窒化物を含む。
【0063】
［００１０７］図２６Ａの軸Ｂ－Ｂ’に沿って取られた断面図である図２７を参照すると、少なくとも１つのプレキャパシタ延長部１３４が、最初に第２の金属材料２１４及び高濃度にドープされたシリコン２１２を含むプレキャパシタ延長部１３４に高誘電率誘電体１３６を堆積させることによってキャパシタ１４０に形成されている。１又は複数の実施形態では、「高誘電率誘電体」という用語は、（例えば、二酸化ケイ素と比較して）高い誘電率を有する材料を指している。１又は複数の実施形態では、高誘電率誘電体材料は、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化バナジウム（ＶＯ２）、酸化チタン（ＴｉＯ２）、酸化スズ（ＳｎＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化亜鉛（ＺｎＯ）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸化ジルコニウムシリコン（ＺｒＳｉＯ）、又は酸化ニオビウム（Ｎｂ２Ｏ５）のうちの１又は複数から選択される。
【0064】
［００１０８］図２６Ａの軸Ｂ－Ｂ’に沿って取られた断面図である図２８において、キャパシタ１４０が、最初に、第２の金属材料２１４及び高濃度にドープされたシリコン２１２を含むプレキャパシタ延長部１３４上の高誘電率誘電体１３６に上部接点１３８を堆積させることによって形成されている。１又は複数の実施形態では、上部接点１３８は、当業者に周知の任意の適切な材料であり得る。１又は複数の実施形態では、上部接点１３８は、窒素（Ｎ）、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、金（Ａｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、又はプラチナ（Ｐｔ）のうちの１又は複数から選択される。
【0065】
［００１０９］図２９を参照すると、１又は複数の実施形態は、交互のメモリ層１０６及び誘電体層１０４のスタック１０２を通って延在する複数のビット線１２８を備えるメモリデバイス１００を提供している。１又は複数の実施形態では、メモリ層１０６のそれぞれは、単結晶様シリコン層２０８、金属窒化物材料２１４、及び高濃度にドープされたシリコン２１２を含む。メモリ層１０６のそれぞれは、単結晶様シリコン層２０８を含み、複数のビット線１２８の第１の側面に隣接する第１の側面１３０と、第１の側面１３０の反対側の第２の側面１３２とを有する第１のワード線１１４ａと、単結晶様シリコン層２０８を含み、複数のビット線１２８の第２の側面に隣接する第１の側面１３０ｂと、第１の側面１３０ｂの反対側の第２の側面１３２ｂとを有する第２のワード線１１４ｂと、金属窒化物材料２１４及び高濃度にドープされたシリコン２１２を含み、第１のワード線１１４ａの第２の側面１３２ａに隣接する少なくとも１つの第１のキャパシタ１４０と、金属窒化物材料２１４及び高濃度にドープされたシリコン２１２を含み、第２のワード線１１４ｂの第２の側面１３２ｂに隣接する少なくとも１つの第２のキャパシタ１４０ｂとを含む。１又は複数の実施形態では、第２の金属窒化物材料２１４は、窒化チタン（ＴｉＮ）、窒化チタンシリコン（ＴｉＳｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタルシリコン（ＴａＳｉＮ）、窒化タングステン（ＷＮ）、窒化タングステンシリコン（ＷＳｉＮ）等から選択される１又は複数の金属を含む。
【0066】
［００１１０］１又は複数の実施形態では、第１のワード線１１４ａ及び第２のワード線１１４ｂは、独立して、単結晶様シリコン層２０８、ゲート酸化物層１１０、及び第１の金属層１１２を含むプレワード線延長部１０８を含む。１又は複数の実施形態では、ゲート酸化物層１１０は、ゲート酸化物材料を含む。１又は複数の実施形態では、ゲート酸化物層１１０は、酸窒化ケイ素（ＳｉＯＮ）、酸化ケイ素、又は高誘電率誘電体材料のうちの１又は複数を含む。１又は複数の実施形態では、ワード線第１の金属層１１２は、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又はロジウム（Ｒｈ）のうちの１又は複数を含む。ワード線金属層１１２は、化学気相堆積、物理的気相堆積、又は原子層堆積を含むがこれらに限定されない、当業者に周知の幾つかの方法のいずれか１つを使用して堆積される。
【0067】
［００１１１］１又は複数の実施形態では、複数のビット線１２８は、ＷＳｉ、ＷＮ、又はＷのうちの１又は複数を含む。１又は複数の実施形態では、少なくとも１つの第１のキャパシタ１４０ａ及び少なくとも１つの第２のキャパシタ１４０ｂは、独立して、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又はロジウム（Ｒｈ）のうちの１又は複数を含む高誘電率誘電体又は金属層のうちの１又は複数を含む。
【0068】
［００１１２］１又は複数の実施形態では、第１のワード線１１４ａ及び第２のワード線１１４ｂは、独立して、ゲート酸化物層１３６又は上部接点１３８のうちの１又は複数を含む。１又は複数の実施形態では、ゲート酸化物層１３６は、酸窒化ケイ素（ＳｉＯＮ）、酸化ケイ素（ＳｉＯ）、又は高誘電率誘電体材料のうちの１又は複数を含む。１又は複数の実施形態では、上部接点１３８は、窒素（Ｎ）、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、金（Ａｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、又はプラチナ（Ｐｔ）のうちの１又は複数を含む。
【0069】
［００１１３］１又は複数の実施形態では、メモリデバイス１００は、第１のワード線１１４ａと電気通信する少なくとも１つの第１のワード線接点１５０と、第２のワード線１１４ｂと電気通信する少なくとも１つの第２のワード線接点とを備える。１又は複数の実施形態では、少なくとも１つの第１のワード線接点及び少なくとも１つの第２のワード線接点は、単結晶様シリコン層２０８及び誘電体層１０４を含む交互のメモリ層１０６を通って、それぞれ、第１のワード線１１４ａ又は第２のワード線１１４ｂのうちの１つで終端するのに十分な距離だけ延在する。
【0070】
［００１１４］本開示の追加の実施形態は、図３０に示すように、記載のメモリデバイスの形成及び方法のための処理ツール９００を対象としたものである。
【0071】
［００１１５］クラスタツール９００は、複数の側面を備えた少なくとも１つの中央移送ステーション９２１、９３１を備える。ロボット９２５、９３５は、中央移送ステーション９２１、９３１内に位置づけされ、ロボットブレード及びウエハを複数の側面のそれぞれに移動させるように構成される。
【0072】
［００１１６］クラスタツール９００は、中央移送ステーションに接続されたプロセスステーションとも呼ばれる複数の処理チャンバ９０２、９０４、９０６、９０８、９１０、９１２、９１４、９１６、及び９１８を備える。様々な処理チャンバは、隣接するプロセスステーションから分離された個別の処理領域を提供する。処理チャンバは、前洗浄チャンバ、バッファチャンバ、移送スペース、ウエハオリエンタ／ガス抜きチャンバ、低温冷却チャンバ、堆積チャンバ、アニーリングチャンバ、エッチングチャンバ及び結晶化剤除去チャンバを含むがこれらに限定されない任意の適切なチャンバであり得る。プロセスチャンバ及び構成要素の特定の配置は、クラスタツールに応じて変えることができ、本開示の範囲を限定するものと見なすべきではない。
【0073】
［００１１７］幾つかの実施形態では、クラスタツール９００は、結晶化剤堆積チャンバを含む。幾つかの実施形態の結晶化剤堆積チャンバは、原子層堆積チャンバ、プラズマ原子層堆積チャンバ、化学気相堆積チャンバ、プラズマ化学気相堆積チャンバ、又は物理的堆積チャンバのうちの１又は複数を含む。幾つかの実施形態では、クラスタツール９００は、中央移送ステーションに接続された前洗浄チャンバを含む。
【0074】
［００１１８］図３０に示す実施形態では、ファクトリインターフェース９５０がクラスタツール９００の前面に接続されている。ファクトリインターフェース９５０は、ファクトリインターフェース９５０の前面９５１上にローディングチャンバ９５４及びアンローディングチャンバ９５６を含む。ローディングチャンバ９５４を左側に示し、アンローディングチャンバ９５６を右側に示したが、当業者は、これが１つの可能な構成の単なる表現であると理解するであろう。
【0075】
［００１１９］ローディングチャンバ９５４及びアンローディングチャンバ９５６のサイズ及び形状は、例えば、クラスタツール９００で処理されている基板に応じて変わり得る。図示した実施形態では、ローディングチャンバ９５４及びアンローディングチャンバ９５６は、カセット内に位置づけされた複数のウエハを備えたウエハカセットを保持するようにサイズ設定される。
【0076】
［００１２０］ロボット９５２は、ファクトリインターフェース９５０内にあり、ローディングチャンバ９５４とアンローディングチャンバ９５６との間を移動し得る。ロボット９５２は、ローディングチャンバ９５４内のカセットからファクトリインターフェース９５０を介してロードロックチャンバ９６０にウエハを移送し得る。ロボット９５２はまた、ウエハをロードロックチャンバ９６２からファクトリインターフェース９５０を介してアンローディングチャンバ９５６のカセットに移送し得る。当業者によって理解されるように、ファクトリインターフェース９５０は、複数のロボット９５２を有し得る。例えば、ファクトリインターフェース９５０は、ローディングチャンバ９５４とロードロックチャンバ９６０との間でウエハを移送する第１のロボットと、ロードロック９６２とアンローディングチャンバ９５６との間でウエハを移送する第２のロボットとを有し得る。
【0077】
［００１２１］図示したクラスタツール９００は、第１のセクション９２０及び第２のセクション９３０を有する。第１のセクション９２０は、ロードロックチャンバ９６０、９６２を介してファクトリインターフェース９５０に接続されている。第１のセクション９２０は、その中に位置づけされた少なくとも１つのロボット９２５を備えた第１の移送チャンバ９２１を含む。ロボット９２５は、ロボットウエハ輸送機構とも呼ばれる。第１の移送チャンバ９２１は、ロードロックチャンバ９６０、９６２、プロセスチャンバ９０２、９０４、９１６、９１８、及びバッファチャンバ９２２、９２４に対して中央に位置している。幾つかの実施形態のロボット９２５は、一度に複数のウエハを独立して移動させることができるマルチアームロボットである。幾つかの実施形態では、第１の移送チャンバ９２１は、複数のロボットウエハ移送機構を含む。第１の移送チャンバ９２１内のロボット９２５は、第１の移送チャンバ９２１の周りのチャンバ間でウエハを移動させるように構成される。個々のウエハは、第１のロボット機構の遠位端に位置するウエハ輸送ブレード上で運ばれる。
【0078】
［００１２２］第１のセクション９２０でウエハを処理した後、ウエハは、パススルーチャンバを通して第２のセクション９３０に送られ得る。例えば、チャンバ９２２、９２４は、一方向又は双方向のパススルーチャンバであり得る。パススルーチャンバ９２２、９２４は、例えば、第２のセクション９３０で処理する前にウエハを低温冷却するために、又は第１のセクション９２０に戻る前にウエハ冷却又は後処理を可能にするために使用され得る。
【0079】
［００１２３］システムコントローラ９９０は、第１のロボット９２５、第２のロボット９３５、第１の複数の処理チャンバ９０２、９０４、９１６、９１８、及び第２の複数の処理チャンバ９０６、９０８、９１０、９１２、９１４と通信している。システムコントローラ９９０は、処理チャンバ及びロボットを制御することができる任意の適切な構成要素であり得る。例えば、システムコントローラ９９０は、中央処理装置、メモリ、適切な回路及びストレージを含むコンピュータであり得る。
【0080】
［００１２４］プロセスは、一般に、プロセッサによって実行されると、プロセスチャンバに本開示のプロセスを実行させるソフトウェアルーチンとして、システムコントローラ９９０のメモリに格納され得る。ソフトウェアルーチンはまた、プロセッサによって制御されているハードウェアから離れて位置する第２のプロセッサ（図示せず）によって格納及び／又は実行され得る。本開示の方法の幾つか又はすべてはまた、ハードウェアで実行され得る。したがって、プロセスは、ソフトウェアで実装され、コンピュータシステムを使用して、例えば、特定用途向け集積回路又は他のタイプのハードウェア実装としてのハードウェアで、又はソフトウェアとハードウェアの組み合わせとして実行され得る。ソフトウェアルーチンは、プロセッサによって実行されると、汎用コンピュータを、プロセスが実行されるようにチャンバの工程を制御する特定の目的のコンピュータ（コントローラ）に変換する。
【0081】
［００１２５］幾つかの実施形態では、システムコントローラ９９０は、アニーリングチャンバを制御して、約３００℃から約７００℃の範囲の温度で、約０．１時間から約１２時間の範囲の時間でウエハをアニール処理する構成を有する。幾つかの実施形態では、コントローラ９９０は、前洗浄チャンバを作動させてウエハから酸化物層を除去する構成を有する。
【0082】
［００１２６］「下（ｂｅｎｅａｔｈ）、（ｂｅｌｏｗ）」、「下方（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上方（ｕｐｐｅｒ）」等のような空間的に相対的な用語は、図に示すある要素又は特徴の別の要素又は特徴との関係を示す説明を容易にするために本明細書で使用され得る。空間的に相対的な用語は、図に示す配向に加えて、使用中又は動作中のデバイスの異なる配向を包含するものであることが理解されよう。例えば、図のデバイスがひっくり返された場合、他の要素又は特徴の「下（ｂｅｌｏｗ又はｂｅｎｅａｔｈ）」として記載される要素は、他の要素又は特徴の「上」に配向される。したがって、「下（ｂｅｌｏｗ）」という例示的な用語は、上と下の両方の配向を包含し得る。デバイスは、他の方法で配向され（９０度回転され又は他の配向にあり）得、本明細書で使用する空間的に相対的な記述子はそれに応じて解釈され得る。
【0083】
［００１２７］本明細書に記載の材料及び方法を説明する文脈での（特に以下の請求項の文脈で）「ａ」及び「ａｎ」及び「ｔｈｅ」という用語及び同様の指示対象の使用は、本書に別段の記載がない限り、又は文脈によって明確に矛盾しない限り、単数形及び複数形の両方を網羅すると解釈されるべきである。本明細書の値の範囲の列挙は、本明細書に別段の記載がない限り、範囲内にある各個別の値を個別に参照する簡略化された方法として役立つことを単に意図し、各個別の値は、本明細書に個別に記載されているかのように本明細書に組み込まれる。本明細書に記載のすべての方法は、本明細書に別段の記載がない限り、又は文脈によって明らかに矛盾しない限り、任意の適切な順序で実行され得る。本明細書で提供する任意の及び全ての例、又は例示的な文言（例えば、「等」）の使用は、単に材料及び方法をよりよく明らかにすることを意図しており、別段の請求がない限り、範囲に制限を課すものではない。本明細書のいかなる文言も、開示された材料及び方法の実施に不可欠であるとして、特許請求の範囲にない要素を示すと解釈されるべきではない。
【0084】
［００１２８］本明細書全体における「一実施形態」、「特定の実施形態」、「１又は複数の実施形態」又は「実施形態」への言及は、その実施形態に関連して説明した特定の特徴、構造、材料、又は特性が本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体の様々な場所での「１又は複数の実施形態では」、「特定の実施形態では」、「一実施形態では」又は「実施形態では」等の句の出現は、必ずしも本開示の同じ実施形態を指すとは限らない。１又は複数の実施形態において特定の特徴、構造、材料、又は特性を任意の適切な方法で組み合わせることができる。本明細書の開示を、特定の実施形態を参照しながら説明してきたが、これらの実施形態は、本開示の原理及び適用の単なる例示であることを理解されたい。当業者には、本開示の主旨及び範囲から逸脱することなく、本開示の方法及び装置に様々な修正及び変更を加えることができることが明らかであろう。したがって、本開示は、添付の特許請求の範囲及びそれらの同等物の範囲内である修正及び変更を含むことが意図される。
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図12C】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18A】
【図18B】
【図19A】
【図19B】
【図20】
【図21】
【図22】
【図23A】
【図23B】
【図24A】
【図24B】
【図25A】
【図25B】
【図26A】
【図26B】
【図27】
【図28】
【図29】
【図30】