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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-05-19
(45)【発行日】2023-05-29
(54)【発明の名称】表示ドライバ及び表示装置
(51)【国際特許分類】
G09G 3/36 20060101AFI20230522BHJP
G09G 3/20 20060101ALI20230522BHJP
G02F 1/133 20060101ALI20230522BHJP
【ＦＩ】
G09G3/36
G09G3/20 641C
G09G3/20 623G
G09G3/20 623F
G09G3/20 623R
G09G3/20 612J
G09G3/20 650C
G02F1/133 505
【請求項の数】
5
(21)【出願番号】P 2019185146
(22)【出願日】2019-10-08
(65)【公開番号】P2021060520
(43)【公開日】2021-04-15
【審査請求日】2022-06-15
(73)【特許権者】
【識別番号】308033711
【氏名又は名称】ラピスセミコンダクタ株式会社
(74)【代理人】
【識別番号】100079119
【弁理士】
【氏名又は名称】藤村 元彦
(72)【発明者】
【氏名】政井 英樹
【審査官】橋本 直明
(56)【参考文献】
【文献】特開平０７－００５８３８（ＪＰ，Ａ）
【文献】特開２００８－１９７５２０（ＪＰ，Ａ）
【文献】特開２００６－２９３０５６（ＪＰ，Ａ）
【文献】特開２０１８－１８９９９３（ＪＰ，Ａ）
【文献】中国特許出願公開第１４３３６３２（ＣＮ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｇ ３／３６
Ｇ０９Ｇ ３／２０
Ｇ０２Ｆ １／１３３
(57)【特許請求の範囲】
【請求項1】
ｍ本のデータ線及びｎ本のゲート線（ｍは２以上の整数、ｎは２以上の偶数）と、前記ｍ本のデータ線と前記ｎ本のゲート線との交差部の各々にマトリクス状に設けられたｍ×ｎ個の画素部と、を有する表示パネルに接続され、各々がｍ個の画素データ片からなるｎ／２個の画素データ片群が連続してなる１フレーム分の映像データ信号を受け、前記映像データ信号に基づいて前記ｍ×ｎ個の画素部の各々を供給対象とする階調電圧信号を生成する表示ドライバであって、前記ｍ本のデータ線に対応して設けられ、前記ｍ本のデータ線の各々に前記階調電圧信号を出力するｍ個の出力回路を有し、
前記ｍ個の出力回路の各々は、
前記画素データ片群から前記画素データ片を前記映像データ信号の１水平走査期間毎に順次取り込み、第１の画素データ片として保持する第１ラッチと、
前記第１ラッチによる前記画素データ片の取り込みが完了したタイミングで前記第１ラッチから前記第１の画素データ片を取り込み、第２の画素データ片として保持する第２ラッチと、
前記第１ラッチから前記第１の画素データ片を取得するとともに前記第２ラッチから前記第２の画素データ片を取得し、前記第１の画素データ片と前記第２の画素データ片との間を補間することにより補間データ片を生成する補間データ生成部と、
前記第２ラッチからの前記第２の画素データ片の取り込みと、前記補間データ生成部からの前記補間データ片の取り込みと、を交互に行い、第３の画素データ片として順次出力する第３ラッチと、
前記第３ラッチから出力された前記第３の画素データ片に基づいて、当該第３の画素データ片に対応する階調電圧信号を出力する階調電圧出力部と、
を有することを特徴とする表示ドライバ。
【請求項2】
前記第３ラッチは、前記映像データ信号の１水平走査期間の１／２の周期で前記第２の画素データ片及び前記補間データ片の取り込みを行うことを特徴とする請求項１に記載の表示ドライバ。
【請求項3】
前記補間データ生成部は、前記表示パネルの前記ｎ本のゲート線のうちの第ｋのゲート線（ｋはｎ以下の自然数）上の画素部に対応する画素データ片を前記第２の画素データ片として取得するとともに、第（ｋ＋２）のゲート線上の画素部に対応する画素データ片を前記第１の画素データ片として取得し、前記補間データ片を第（ｋ＋１）のゲート線上の画素部に対応する画素データとして生成することを特徴とする請求項１又は２に記載の表示ドライバ。
【請求項4】
前記補間データ生成部は、前記第１の画素データ片及び前記第２の画素データ片に対して線形補間の演算を行うことにより前記補間データ片を生成することを特徴とする請求項１乃至３のいずれか１に記載の表示ドライバ。
【請求項5】
ｍ本のデータ線及びｎ本のゲート線（ｍは２以上の整数、ｎは２以上の偶数）と、前記ｍ本のデータ線と前記ｎ本のゲート線との交差部の各々にマトリクス状に設けられたｍ×ｎ個の画素スイッチ及び画素部と、を有する表示パネルと、パルス幅に応じた選択期間において前記画素スイッチをオンに制御する走査信号を前記ｎ本のゲート線に供給するゲートドライバと、
各々がｍ個の画素データ片からなるｎ／２個の画素データ片群が連続してなる１フレーム分の映像データ信号を受け、前記映像データ信号に基づいて前記ｍ×ｎ個の画素部の各々を供給対象とする階調電圧信号を生成するデータドライバと、
前記映像データ信号を前記データドライバに供給する表示コントローラと、
を有し、
前記データドライバは、前記ｍ本のデータ線に対応して設けられ、前記ｍ本のデータ線の各々に前記階調電圧信号を出力するｍ個の出力回路を有し、
前記ｍ個の出力回路の各々は、
前記画素データ片群から前記画素データ片を前記映像データ信号の１水平走査期間毎に順次取り込み、第１の画素データ片として保持する第１ラッチと、
前記第１ラッチによる前記画素データ片の取り込みが完了したタイミングで前記第１ラッチから前記第１の画素データ片を取り込み、第２の画素データ片として保持する第２ラッチと、
前記第１ラッチから前記第１の画素データ片を取得するとともに前記第２ラッチから前記第２の画素データ片を取得し、前記第１の画素データ片と前記第２の画素データ片との間を補間することにより補間データ片を生成する補間データ生成部と、
前記第２ラッチからの前記第２の画素データ片の取り込みと、前記補間データ生成部からの前記補間データ片の取り込みと、を交互に行い、第３の画素データ片として順次出力する第３ラッチと、
前記第３ラッチから出力された前記第３の画素データ片に基づいて、当該第３の画素データ片に対応する階調電圧信号を出力する階調電圧出力部と、
を有することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示ドライバ及び表示装置に関する。
【背景技術】
【0002】
近年、所謂４Ｋ（例えば、３８４０×２１６０画素）の解像度に対応した表示装置が普及し始めている一方、４Ｋに対応した映像コンテンツは充実していない。このため、４Ｋに対応した表示装置で従来のハイビジョン放送を視聴する際には、例えばアップスキャンコンバータ等の変換装置を表示装置に外部接続し、映像信号の周波数を変換して視聴することが行われている。
【0003】
また、通常のデジタル放送で送出される映像信号にはインターレース方式が採用されているため、プログレッシブ方式に対応した表示装置でこれを視聴するためには映像信号の変換処理を行う必要がある。そこで、ゲートクロック信号のタイミングを変化させることにより、１水平走査ライン分の映像信号で２ライン分の水平走査ラインの表示を行うように映像信号を変換する処理を行う映像信号処理装置が提案されている（例えば、特許文献１）。
【0004】
今後、ハイビジョンや４Ｋを超える高画質である８Ｋ（例えば、７６８０×４３２０画素）に対応した映像コンテンツが充実しないまま、８Ｋに対応した表示装置が普及した場合には、同様に変換装置等を表示装置の外部に接続して映像信号の変換を行うことが予想される。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２００６－２９５５８８号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
上記のように、例えば８Ｋに対応した表示装置で４Ｋのテレビ放送を視聴する場合、ユーザが変換装置等を購入して表示装置に接続しないと、８Ｋに対応した表示装置の能力を十分に活用することができない。このため、装置規模やコストが増大するという問題があった。
【0007】
また、８Ｋの映像信号は符号化方式が１０ｂｉｔ、フレーム周波数が１２０Ｈｚであるため、ハイビジョン放送や４Ｋ放送と比べて情報量が極めて大きい。上記のような変換装置等を用いて映像信号の変換を行うと、情報量の増大に伴って通信速度が高速化するため、通信波形が劣化し、Ｔ－ＣＯＮから大型パネルのＰＣＢ基板へのデータ伝送に不具合が発生するという問題があった。
【0008】
本発明は上記問題点に鑑みてなされたものであり、外部装置の付加による装置規模の増大や通信波形の劣化を抑えつつ、画素を補間した映像を表示させることが可能なソースドライバを提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明に係る表示ドライバは、ｍ本のデータ線及びｎ本のゲート線（ｍは２以上の整数、ｎは２以上の偶数）と、前記ｍ本のデータ線と前記ｎ本のゲート線との交差部の各々にマトリクス状に設けられたｍ×ｎ個の画素部と、を有する表示パネルに接続され、各々がｍ個の画素データ片からなるｎ／２個の画素データ片群が連続してなる１フレーム分の映像データ信号を受け、前記映像データ信号に基づいて前記ｍ×ｎ個の画素部の各々を供給対象とする階調電圧信号を生成する表示ドライバであって、前記ｍ本のデータ線に対応して設けられ、前記ｍ本のデータ線の各々に前記階調電圧信号を出力するｍ個の出力回路を有し、前記ｍ個の出力回路の各々は、前記画素データ片群から前記画素データ片を前記映像データ信号の１水平走査期間毎に順次取り込み、第１の画素データ片として保持する第１ラッチと、前記第１ラッチによる前記画素データ片の取り込みが完了したタイミングで前記第１ラッチから前記第１の画素データ片を取り込み、第２の画素データ片として保持する第２ラッチと、前記第１ラッチから前記第１の画素データ片を取得するとともに前記第２ラッチから前記第２の画素データ片を取得し、前記第１の画素データ片と前記第２の画素データ片との間を補間することにより補間データ片を生成する補間データ生成部と、前記第２ラッチからの前記第２の画素データ片の取り込みと、前記補間データ生成部からの前記補間データ片の取り込みと、を交互に行い、第３の画素データ片として順次出力する第３ラッチと、前記第３ラッチから出力された前記第３の画素データ片に基づいて、当該第３の画素データ片に対応する階調電圧信号を出力する階調電圧出力部と、を有することを特徴とする。
【0010】
また、本発明に係る表示装置は、ｍ本のデータ線及びｎ本のゲート線（ｍは２以上の整数、ｎは２以上の偶数）と、前記ｍ本のデータ線と前記ｎ本のゲート線との交差部の各々にマトリクス状に設けられたｍ×ｎ個の画素スイッチ及び画素部と、を有する表示パネルと、パルス幅に応じた選択期間において前記画素スイッチをオンに制御する走査信号を前記ｎ本のゲート線に供給するゲートドライバと、各々がｍ個の画素データ片からなるｎ／２個の画素データ片群が連続してなる１フレーム分の映像データ信号を受け、前記映像データ信号に基づいて前記ｍ×ｎ個の画素部の各々を供給対象とする階調電圧信号を生成するデータドライバと、前記映像データ信号を前記データドライバに供給する表示コントローラと、を有し、前記データドライバは、前記ｍ本のデータ線に対応して設けられ、前記ｍ本のデータ線の各々に前記階調電圧信号を出力するｍ個の出力回路を有し、前記ｍ個の出力回路の各々は、前記画素データ片群から前記画素データ片を前記映像データ信号の１水平走査期間毎に順次取り込み、第１の画素データ片として保持する第１ラッチと、前記第１ラッチによる前記画素データ片の取り込みが完了したタイミングで前記第１ラッチから前記第１の画素データ片を取り込み、第２の画素データ片として保持する第２ラッチと、前記第１ラッチから前記第１の画素データ片を取得するとともに前記第２ラッチから前記第２の画素データ片を取得し、前記第１の画素データ片と前記第２の画素データ片との間を補間することにより補間データ片を生成する補間データ生成部と、前記第２ラッチからの前記第２の画素データ片の取り込みと、前記補間データ生成部からの前記補間データ片の取り込みと、を交互に行い、第３の画素データ片として順次出力する第３ラッチと、前記第３ラッチから出力された前記第３の画素データ片に基づいて、当該第３の画素データ片に対応する階調電圧信号を出力する階調電圧出力部と、を有することを特徴とする。
【発明の効果】
【0011】
本発明に係る表示ドライバによれば、外部装置の付加による装置規模の増大や通信波形の劣化を抑えつつ、画素を補間した映像を表示させることが可能となる。
【図面の簡単な説明】
【0012】
【図1】本発明に係る表示装置の構成を示すブロック図である。
【図2】実施例１のデータドライバの構成を示すブロック図である。
【図3】書込クロック信号を示すタイムチャートである。
【図4】データドライバの各部の動作を示すタイムチャートである。
【図5】データドライバの各部の動作を示すタイムチャートである。
【図6】実施例２のデータドライバの構成を示すブロック図である。
【図7】変形例のデータドライバの構成を示すブロック図である。
【発明を実施するための形態】
【0013】
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
【実施例1】
【0014】
図１は、本発明に係る表示装置１００の構成を示すブロック図である。表示装置１００は、アクティブマトリクス駆動方式の液晶表示装置である。表示装置１００は、表示パネル１１、表示コントローラ１２、ゲートドライバ１３Ａ及び１３Ｂ、及びデータドライバ１４－１～１４－ｐを含む。
【0015】
表示パネル１１は、複数の画素部Ｐ１１～Ｐｎｍ及び画素スイッチＭ１１～Ｍｎｍ（ｎ，ｍ：２以上の自然数）がｎ行×ｍ列のマトリクス状に配置された半導体基板から構成されている。表示パネル１１は、水平走査ラインであるｎ本のゲート線ＧＬ１～ＧＬｎと、これに交差して直交するように配されたｍ本のデータ線ＤＬ１～ＤＬｍと、を有する。画素部Ｐ１１～Ｐｎｍ及び画素スイッチＭ１１～Ｍｎｍは、ゲート線ＧＬ１～ＧＬｎ及びデータ線ＤＬ１～ＤＬｍの交差部に設けられている。
【0016】
表示パネル１１は、例えば７６８０×４３２０の画素数で規格された所謂８Ｋの解像度を有する表示パネルである。８Ｋの表示パネルでは、ｎ＝４３２０，ｍ＝７６８０であり、ゲート線の本数は４３２０本、データ線の本数は７６８０本となる。
【0017】
画素スイッチＭ１１～Ｍｎｍは、ゲートドライバ１３Ａ及び１３Ｂから供給されるゲート信号Ｖｇ１～Ｖｇｎに応じてオン又はオフに制御される。画素部Ｐ１１～Ｐｎｍは、データドライバ１４－１～１４－ｐから映像データに対応した階調電圧信号Ｖｄ１～Ｖｄｍの供給を受ける。画素スイッチＭ１１～Ｍｎｍがそれぞれオンのときに、階調電圧信号Ｖｄ１～Ｖｄｍが画素部Ｐ１１～Ｐｎｍの各画素電極に供給され、各画素電極が充電される。画素部Ｐ１１～Ｐｎｍの各画素電極における階調電圧信号Ｖｄ１～Ｖｄｍに応じて画素部Ｐ１１～Ｐｎｍの輝度が制御され、表示が行われる。
【0018】
表示装置１００が液晶表示装置である場合、画素部Ｐ１１～Ｐｎｍの各々は、画素スイッチを介してデータ線と接続される透明電極と、半導体基板と対向して設けられ且つ面全体に１つの透明な電極が形成された対向基板との間に封入された液晶と、を含む。表示装置内部のバックライトに対して、画素部Ｐ１１～Ｐｎｍに供給された階調電圧信号Ｖｄ１～Ｖｄｍと対向基板電圧との電圧差に応じて液晶の透過率が変化することにより、表示が行われる。
【0019】
表示コントローラ１２は、映像データＶＤに基づき各画素の輝度レベルを例えば８ビットの２５６段階の輝度階調で表す画素データ片ＰＤの系列を含む映像データ信号ＶＤＳを生成する。映像データ信号ＶＤＳは、所定数のデータ線毎に伝送路の数に応じてシリアル化された映像データ信号として構成されている。
【0020】
本実施例では、各々がｍ個の画素データ片ＰＤからなるｎ／２個の画素データ片群がシリアルに連続することにより、１フレーム分の映像データ信号ＶＤＳが構成されている。そして、後述するデータドライバ１４－１～１４－ｐの動作により、ｍ×（ｎ／２）個の画素データ片ＰＤに基づいて、ｎ×ｍ個の画素部（すなわち、画素部Ｐ１１～Ｐｎｍ）を供給対象とする階調電圧信号Ｖｄ１～Ｖｄｍが生成される。
【0021】
また、表示コントローラ１２は、映像データＶＤから水平同期信号を検出し、これに基づいてクロックパルスの周期（以下、クロック周期と称する）が一定のクロック信号ＣＬＫを生成する。クロック信号ＣＬＫは、例えば埋め込みクロック方式で形成されている。また、表示コントローラ１２は、各種の設定を含む制御信号ＣＳを生成する。表示コントローラ１２は、映像データ信号ＶＤＳ、制御信号ＣＳ、クロック信号ＣＬＫを一体化したシリアル信号として各データドライバ１４－１～１４－ｐに供給する。
【0022】
また、表示コントローラ１２は、表示パネル１１の両端に設けられたゲートドライバ１３Ａ及び１３Ｂに対し、ゲートクロック信号ＧＣＬＫを供給する。
【0023】
ゲートドライバ１３Ａ及び１３Ｂは、表示コントローラ１２から供給されたゲートクロック信号ＧＣＬＫに基づいて、ゲート信号Ｖｇ１～Ｖｇｎをゲート線ＧＬ１～ＧＬｎに供給する。
【0024】
データドライバ１４－１～１４－ｐは、半導体ＩＣ（Integrated Circuit）チップに形成されている。データドライバ１４－１～１４－ｐは、映像データ信号ＶＤＳ中の画素データ片ＰＤを１水平走査ライン分ずつ取込み、取り込んだ画素データ片に示される輝度階調に対応した階調電圧信号Ｖｄ１～Ｖｄｍを生成し、表示パネル１１のデータ線ＤＬ１～ＤＬｍに印加する。
【0025】
データドライバ１４－１～１４－ｐは、データ線ＤＬ１～ＤＬｍを表示パネル１１の解像度に応じて分割した本数のデータ線毎に設けられている。例えば、表示パネル１１が８Ｋのパネルである場合、データドライバは、各々が９６６本のデータ線を駆動する２４個のデータドライバＩＣ（すなわち、ｐ＝２４）から構成される。
【0026】
データドライバ１４－１～１４－ｐは、各々が駆動するデータ線の本数に対応するチャネル（以下、ｃｈと称する）の出力を有する。本実施例では、データドライバ１４－１～１４－ｐの各々が、９６６ｃｈの出力を有する場合を例として説明する。９６６ｃｈの出力は、３ｃｈ毎にＲ，Ｇ．Ｂの３つの画素に対応している。例えば、１ｃｈ、４ｃｈ、７ｃｈ等の（３ｊ＋１）ｃｈ（ｊは、０≦ｊ≦３２１の整数）が画素Ｒ、２ｃｈ、５ｃｈ、８ｃｈ等の（３ｊ＋２）ｃｈが画素Ｇ、３ｃｈ、６ｃｈ、９ｃｈ等の（３ｊ＋３）ｃｈが画素Ｂに対応している。
【0027】
本実施例のデータドライバ１４－１～１４－ｐの各々は、（１／２）ｎ行の水平走査ライン分の画素データ片ＰＤに基づいて、ｎ行の水平走査ライン分の画素データ片に対応する階調電圧信号Ｖｄ１～Ｖｄｍを生成する機能を有する。なお、以下の説明では、データドライバ１４－１～１４－ｐに共通の構成及び動作を説明する際、データドライバ１４－１～１４－ｐのうちの１つを単に「データドライバ１４」と称して説明を行う。
【0028】
図２は、データドライバ１４の内部構成を示すブロック図である。データドライバ１４は、ラッチクロック生成部２０と、１ｃｈ～９６６ｃｈの出力を行う９６６個の出力回路２１と、から構成されている。ここでは、１ｃｈの出力を行う出力回路２１－１と、９６６ｃｈの出力を行う出力回路２１－９６６とを抽出して示している。
【0029】
ラッチクロック生成部２０は、表示コントローラ１２から供給されたクロック信号ＣＬＫ及び映像データ信号ＶＤＳに基づいて、ラッチクロック信号ＬＣＬＫを生成する。ラッチクロック生成部２０は、生成したラッチクロック信号ＬＣＬＫを出力回路２１－１～２１－９６６の各々に供給する。
【0030】
図３は、ラッチクロック信号ＬＣＬＫの信号レベルの変化を模式的に示すタイムチャートである。ここでは、説明の簡略化のため、映像データ信号ＶＤＳの１水平走査期間の長さを短縮して示している。
【0031】
ゲートクロック信号ＣＬＫは映像データ信号ＶＤＳの水平同期信号ＨＢＫに応じたタイミングで立ち上がる信号である。ラッチクロック信号ＬＣＬＫは、ゲートクロック信号ＧＣＬＫの２倍の周波数を有し、且つ映像データ信号ＶＤＳ中の４８０ｃｈ分の映像データに相当する期間だけゲートクロック信号ＧＣＬＫの立ち上がりよりも遅延して立ち上がる信号である。
【0032】
再び図２を参照すると、出力回路２１－１は、第１ラッチ２２、第２ラッチ２３、演算部２４、補間ラッチ２５、第３ラッチ２６、レベルシフタ２７、Ｄ／Ａ変換部２８及び出力アンプ２９を有する。
【0033】
第１ラッチ２２は、表示コントローラ１２から供給された映像データ信号ＶＤＳから画素データ片ＰＤを取り込む。上記の通り、映像データ信号ＶＤＳは、１ライン９６６ｃｈ分毎の画素データ片ＰＤからなる画素データ片群の系列として表示コントローラ１２からデータドライバ１４に伝送される。このため、各ｃｈの出力回路における第１ラッチ２２は、１ラインの１ｃｈ分ずつ画素データ片ＰＤの取り込みを行う。第１ラッチ２２は、取り込んだ画素データ片ＰＤを第１の画素データ片ＰＤ１として保持する。
【0034】
第２ラッチ２３は、第１の画素データ片ＰＤ１を第１ラッチ２２から取り込む。その際、第２ラッチ２３は、出力回路２１－１から２１－９６６までの全ての第１ラッチ２２によって画素データ片ＰＤの取り込みが行われたタイミングで、第１ラッチ２２からの第１の画素データ片ＰＤ１の取り込みを行う。これにより、１水平走査ライン分の画素データ片が出力回路２１－１～２１－９６６の各々の第２ラッチ２３に一斉に取り込まれる。第２ラッチ２３は、取り込んだ画素データ片を第２の画素データ片ＰＤ２として保持する。
【0035】
演算部２４は、第１の画素データ片ＰＤ１を第１ラッチ２２から取得するとともに、第２の画素データ片ＰＤ２を第２ラッチ２３から取得する。
【0036】
なお、上記の通り各ｃｈの第１ラッチ２２が映像データ信号ＶＤＳから画素データ片ＰＤを順次取り込むのに対し、各ｃｈの第２ラッチ２３は共通のタイミングで第１の画素データ片ＰＤ１の取り込みを行う。このため、映像データ信号ＶＤＳの１水平走査期間分異なる画素データ片ＰＤが、第１の画素データ片ＰＤ１及び第２の画素データ片ＰＤ２として演算部２４に供給される。
【0037】
本実施例の映像データ信号ＶＤＳはｎ／２ライン分の画素データ片群の系列から構成されており、これらは表示パネル１１の１水平走査ラインおきの映像データ（すなわち、ゲート線１本おきの映像データ）に対応している。従って、第２ラッチ２３から演算部２４に供給される第２の画素データ片ＰＤ２は第ｋのゲート線ＧＬｋ（ｋは自然数）上の画素部に対応する画素データ片であり、第１ラッチ２２から演算部２４に供給される第１の画素データ片ＰＤ１は第（ｋ＋２）のゲート線ＧＬ（ｋ＋２）上の画素部に対応する画素データ片である。
【0038】
演算部２４は、第１ラッチ２２から取得した第１の画素データ片ＰＤ１と第２ラッチ２３から取得した第２の画素データ片ＰＤ２とに対して線形補間の演算を行い、補間データＰＤＭを生成する。具体的には、補間データＰＤＭは、ＰＤＭ＝（ＰＤ１＋ＰＤ２）／２となる。上記の通り、第１ラッチ２２から取得した第１の画素データ片ＰＤ１は第（ｋ＋２）のゲート線ＧＬ（ｋ＋２）上の画素部に対応する画素データ片であり、第２ラッチ２３から取得した第２の画素データ片ＰＤ２は第ｋのゲート線ＧＬｋ上の画素部に対応する画素データ片であるため、補間データ片ＰＤＭは、これらの中間に位置する第（ｋ＋１）のゲート線ＧＬ（ｋ＋１）上の画素部に対応する画素データ片となる。
【0039】
補間ラッチ２５は、演算部２４から出力された補間データ片ＰＤＭを取り込む。出力回路２１－１～２１－９６６の各々の補間ラッチ２５は、映像データ信号ＶＤＳの水平同期信号ＨＢＫに同期した共通のタイミングで補間データ片ＰＤＭの取り込みを行う。これにより、１水平走査ライン分の補間データ片ＰＤＭが出力回路２１－１～２１－９６６の補間ラッチ２５に取り込まれる。
【0040】
なお、演算部２４及び補間ラッチ２５は、それぞれ補間データＰＤＭの生成、取り込み及び保持を行う機能ブロックであり、一体として補間データ生成部を構成している。
【0041】
第３ラッチ２６は、ラッチクロック信号ＬＣＬＫのクロックタイミングに基づいて、第２ラッチ２３からの第２の画素データ片ＰＤ２の取り込みと、補間ラッチ２３からの補間データ片ＰＤＭの取り込みと、を交互に行う。第３ラッチ２６は、取り込んだ第２の画素データ片ＰＤ２及び補間データ片ＰＤＭを、第３の画素データ片ＰＤ３として順次出力する。
【0042】
上記の通り、補間データ片ＰＤＭは第（ｋ＋１）のゲート線ＧＬ（ｋ＋１）上の画素部に対応する画素データ片であるため、第３ラッチ２６からは、第ｋ、第（ｋ＋１）、第（ｋ＋２）の順で各ゲート線上の画素部に対応する画素データ片が出力される。
【0043】
レベルシフタ２７は、第３ラッチ２６から出力された第３の画素データ片ＰＤ３に対して信号振幅を増加させるレベルシフト処理を行い、Ｄ／Ａ変換部２８に供給する。
【0044】
Ｄ／Ａ変換部２８は、レベルシフタ２７から出力された画素データ片に対応する階調電圧を選択（デジタルアナログ変換）し、アナログの階調電圧信号として出力アンプ２９に供給する。
【0045】
出力アンプ２９は、Ｄ／Ａ変換部２８により選択された階調電圧信号を増幅し、データ線に出力する。
【0046】
次に、本実施例のデータドライバ１４の動作について説明する。図４及び図５は、データドライバ内の第１ラッチ２２、第２ラッチ２３、演算部２４、補間ラッチ２５、第３ラッチ２６による画素データ片ＰＤ及び補間データ片ＰＤＭの取り込みタイミングを示すタイムチャートである。なお、図５は、図４のタイムチャートの続きを示すタイムチャートである。
【0047】
出力回路２１－１の第１ラッチ２２は、表示コントローラ１２から伝送された映像データ信号ＶＤＳの１水平走査ライン毎の画素データ片群の系列から、１番目の画素データ片群（図４において、「１ｌｉｎｅ １－９６６」として示す）の中の１ｃｈに対応する画素データ片ＰＤを抽出して取り込む。同様に、隣接する出力回路２１－２及び２１－３の第１ラッチ２２も、同様に１番目の画素データ片群の中の２ｃｈに対応する画素データ片ＰＤ、１番目の画素データ片群の３ｃｈに対応する画素データ片ＰＤをそれぞれ取り込む。なお、１ｃｈの画素データ片ＰＤは画素Ｒ、２ｃｈの画素データ片ＰＤは画素Ｇ、３ｃｈの画素データ片ＰＤは画素Ｂを夫々担う画素データ片である。
【0048】
以下同様に、出力回路２１－４～２１－９６６の各々の第１ラッチ２２は、対応するｃｈの画素データ片ＰＤを順次取り込む。これにより、１ライン９６６ｃｈ分の画素データ片ＰＤが出力回路２１－１～２１－９６６の第１ラッチ２２に取り込まれる。第１ラッチ２２は、取り込んだ画素データ片ＰＤを第１の画素データ片ＰＤ１として保持する。
【0049】
第１ラッチ２２は、１番目の画素データ片群の対応するｃｈの画素データ片ＰＤの取り込み及び出力が完了すると、２番目の画素データ片群（図４において、「２ｌｉｎｅ １－９６６」として示す）の対応するｃｈの画素データ片ＰＤの取り込みを行う。第１ラッチ２２は、２番目の画素データ片群以降も順次画素データ片ＰＤの取り込みを行う。
【0050】
なお、１番目の画素データ片群は第１のゲート線ＧＬ１上の画素部を供給対象とする画素データ片群であり、２番目の画素データ片群は第３のゲート線ＧＬ３、３番目の画素データ片群（図５において、「３ｌｉｎｅ １－９６６」として示す）は第５のゲート線ＧＬ５、４番目の画素データ片群（図５において、「４ｌｉｎｅ １－９６６」として示す）は第７のゲート線ＧＬ７に夫々対応する画素データ片群である。
【0051】
第２ラッチ２３は、第１ラッチ２２から第１の画素データ片ＰＤ１の取り込みを行う。出力回路２１－１～２１－９６６の第２ラッチ２３による第１の画素データ片ＰＤ１の取り込みは、出力回路２１－１から出力回路２１－９６６までの全ての第１ラッチ２２において画素データ片ＰＤの取り込みが行われたタイミングに基づいて行われる。第２ラッチ２３は、取り込んだ第１の画素データ片ＰＤ１を第２の画素データ片ＰＤ２として保持する。出力された第２の画素データ片ＰＤ２は、第３ラッチ２６及び演算部２４に供給される。
【0052】
演算部２４は、第１ラッチ２２から第１の画素データ片ＰＤ１、第２ラッチ２３から第２の画素データ片ＰＤ２をそれぞれ取得する。第１の画素データ片ＰＤ１及び第２の画素データ片ＰＤ２は、同じ画素部を供給対象とし且つ１水平走査ライン分異なる画素データ片である。例えば、演算部２４には、第２ラッチ２３から出力された１番目の画素データ片群（すなわち、「１ｌｉｎｅ １－９６６」）の画素データ片ＰＤと、第１ラッチ２２から出力された２番目の画素データ片群（すなわち、「２ｌｉｎｅ １－９６６」）の画素データ片ＰＤとが供給される。
【0053】
演算部２４は、１番目の画素データ片群の画素データ片ＰＤ及び２番目の画素データ片群の画素データ片ＰＤに対して補間演算を行い、１．５番目の画素データ片群（図４及び図５において、「１．５ｌｉｎｅ １－９６６」として示す）の画素データ片ＰＤに相当する補間データＰＤＭを生成する。１．５番目の画素データ片群は、第２のゲート線ＧＬ２上の画素部を供給対象とする画素データ片群である。演算部２４は生成した補間データＰＤＭを出力する。
【0054】
以下同様に、演算部２４は、第２ラッチ２３から出力された２番目の画素データ片群の画素データ片ＰＤと第１ラッチ２２から出力された３番目の画素データ片群の画素データ片ＰＤとに対して演算を行い、２．５番目の画素データ片群（図５において、「２．５ｌｉｎｅ １－９６６」として示す）の画素データ片に相当する補間データＰＤＭを生成する。２．５番目の画素データ片群は、第４のゲート線ＧＬ４上の画素部を供給対象とする画素データ片群である。
【0055】
補間ラッチ２５は、演算部２４から出力された補間データＰＤＭを取り込み、映像データ信号ＶＤＳの１水平期間に同期したタイミングで出力する。
【0056】
出力回路２１－１～２１－９６６の各々の第３ラッチ２６は、第２ラッチ２３から出力された画素データ片ＰＤ（すなわち、第２の画素データ片ＰＤ２）と補間ラッチ２５から出力された補間データＰＤＭとを、書込クロック信号ＬＣＬＫにクロックタイミングに基づいて交互に取り込む。例えば、出力回路２１－１の第３ラッチ２６は、第２ラッチ２２から出力された１番目の画素データ片群の１ｃｈに対応する画素データ片ＰＤと、補間ラッチ２５から出力された補間データＰＤＭとを交互に取り込む。補間ラッチ２５から出力された補間データＰＤＭは１．５番目の画素データ片群の１ｃｈに相当する画素データ片であるため、第３ラッチ２６には、１番目の画素データ片群の画素データ片ＰＤに続いて１．５番目の画素データ片群の同じｃｈの画素データ片が取り込まれる。
【0057】
以下同様に、２番目の画素データ片群、２．５番目の画素データ片群、３番目の画素データ片群・・・の順にｃｈ毎の画素データ片ＰＤが第３ラッチ２６に取り込まれる。第３ラッチ２６は、取り込んだ画素データ片ＰＤを第３の画素データ片ＰＤ３として順次出力する。出力された第３の画素データ片ＰＤ３はレベルシフタ２７によるレベルシフト処理、Ｄ／Ａ変換部２８によるデジタルアナログ変換処理、及び出力アンプ２９による増幅処理を経て階調電圧信号として出力される。これにより、第１のゲート線ＧＬ１、第２のゲート線ＧＬ２、第３のゲート線ＧＬ３・・・の各々に対応する階調電圧信号が出力される。
【0058】
以上のように、本実施例のデータドライバ１４－１～１４－ｐは、各ｃｈに対応する出力回路２１－１～２１－９６６において、第２ラッチ２３から出力された第ｋのゲート線ＧＬｋ上の画素部に対応する画素データ片と第１ラッチ２２から出力された第（ｋ＋２）のゲート線ＧＬ（ｋ＋２）上の画素部に対応する画素データ片とに基づいて、第（ｋ＋１）のゲート線ＧＬ（ｋ＋１）上の画素部に対応する画素データ片を補間データとして生成する演算部２４を有する。第３ラッチ２６は、映像データ信号ＶＤＳの１水平期間の１／２の長さに相当するクロック周期を有する書込クロック信号ＬＣＬＫに基づくタイミングで、第２ラッチ２３から出力された画素データ片ＰＤと演算部２４によって生成された補間データＰＤＭとを交互に取り込み、順次出力する。
【0059】
かかる構成によれば、ｎ／２ライン分の画素データ片ＰＤに基づいて、ｎライン分の画像表示を行うことが可能となる。従って、例えば４Ｋの映像規格のコンテンツを８Ｋに対応した表示パネルに表示させる場合等に、水平走査ライン方向（すなわち、ゲート線方向）の画素データを補間して表示することが可能となる。
【0060】
本実施例のデータドライバによれば、外部装置等を付加することなく、映像信号の画素を補間して表示を行うことができる。従って、装置規模の増大を抑えつつ、画素を補間しての映像表示を行うことが可能となる。
【0061】
また、データドライバに供給する映像データ信号に対して周波数変換等を行う必要がなく、周波数変換等に伴う情報量の増大が生じないため、通信波形の劣化を抑えつつ画素を補間しての映像表示を行うことが可能となる。
【実施例2】
【0062】
次に、本発明の実施例２について説明する。本実施例のデータドライバは、走査線方向（すなわち、ライン方向）の画素データの補間に加えて、データ線方向（すなわち、ｃｈ方向）の画素データの補間を行う点で、実施例１のデータドライバと異なる。
【0063】
図６は、本実施例のデータドライバ１４の内部構成の一部を示すブロック図である。ここでは、データドライバ１４が有する出力回路２１－１～２１－９６６のうち、１ｃｈに対応する出力回路２１－１、４ｃｈに対応する出力回路２１－４、及び７ｃｈに対応する出力回路２１－７を抽出して示している。これらは、いずれも実施例１で説明した（３ｊ＋１）ｃｈ（ｊは、０≦ｊ≦３２１の整数）のｃｈであり、画素Ｒに対応する階調電圧信号を出力する出力回路である。
【0064】
出力回路２１－１及び２１－７は、実施例１の出力回路２１－１と同様の構成を有し、映像データ信号ＶＤＳから画素データ片ＰＤを取り込み、これに対応する階調電圧信号を出力する。
【0065】
一方、出力回路２１－４は、映像データ信号ＶＤＳから画素データ片ＰＤを取り込むのではなく、出力回路２１－１及び２１－７から出力されたデータに基づいて階調電圧信号を生成する。出力回路２１－４は、演算部３１及び演算部３２を有する。
【0066】
演算部３１は、出力回路２１－１の第１ラッチ２２から出力された第１の画素データ１と、出力回路２１－７の第１ラッチ２２から出力された第１の画素データ片ＰＤ１とに対して線形補間の演算を行い、補間データＰＤＭ１を生成する。例えば、出力回路２１－１の第１ラッチ２２から出力された第１の画素データをＰＤ１（１）、出力回路２１－７の第１ラッチ２２から出力された画素データをＰＤ１（７）とすると、補間データＰＤＭ１は、ＰＤＭ１＝（ＰＤ１（１）＋ＰＤ１（７））／２となる。
【0067】
演算部３２は、出力回路２１－１の演算部２４から出力された補間データＰＤＭと、出力回路２１－７の演算部２４から出力された補間データＰＤＭとに対して線形補間の演算を行い、補間データＰＤＭ２を生成する。例えば、出力回路２１－１の演算部２４から出力された補間データをＰＤＭ（１）、出力回路２１－７の演算部２４から出力された画素データをＰＤＭ（７）とすると、補間データＰＤＭ２＝（ＰＤＭ（１）＋ＰＤＭ（７））／２となる。
【0068】
出力回路２１－４の第２ラッチ２３は、演算部３１から出力された補間データＰＤＭ１の取り込みを行う。第２ラッチ２３は、取り込んだ補間データＰＤＭ１を出力する。
【0069】
出力回路２１－４の補間ラッチ２５は、演算部３２から出力された補間データＰＤＭ２を取り込み、映像データ信号ＶＤＳの１水平期間に同期したタイミングで出力する。
【0070】
出力回路２１－４の第３ラッチ２６は、ラッチクロック信号ＬＣＬＫのクロックタイミングに基づいて、第２ラッチ２３から出力された補間データＰＤＭ１と補間ラッチ２５から出力された補間データＰＤＭ２とを１ライン分ずつ交互に取り込む。第３ラッチ２６は、取り込んだ補間データＰＤＭ１及び補間データＰＤＭ２を、第３の画素データ片ＰＤ３として順次出力する。
【0071】
補間データＰＤＭ１は、出力回路２１－１及び２１－７の各々の第１ラッチ２２から出力された画素データ片ＰＤ１に対して線形補間の演算を行った補間データである。一方、補間データＰＤＭ２は、出力回路２１－１及び２１－７の各々の演算部２４から出力された補間データＰＤＭに対して線形補間の演算を行った補間データである。従って、第３ラッチ２６からは、第ｋのゲート線ＧＬｋ、第（ｋ＋１）のゲート線ＧＬ（ｋ＋１）、第（ｋ＋２）のゲート線ＧＬ（ｋ＋２）の順で、各ゲート線上の画素部に対応する第３の画素データ片ＰＤ３が出力される。
【0072】
レベルシフタ２７、Ｄ／Ａ変換部２８及び出力アンプ２９の構成及び動作については、実施例１と同様である。すなわち、出力された第３の画素データ片ＰＤ３はレベルシフタ２７によるレベルシフト処理、Ｄ／Ａ変換部２８によるデジタルアナログ変換処理、及び出力アンプ２９による増幅処理を経て階調電圧信号として出力される。
【0073】
以上のように、本実施例のデータドライバ１４では、出力回路２１－４は、出力回路２１－１が取りこんだ画素データ片ＰＤと出力回路２１－７が取り込んだ画素データ片ＰＤとに基づいて補間演算を行い、補間データＰＤＭ１を生成する。また、出力回路２１－４は、出力回路２１－１によって生成された補間データＰＤＭと出力回路２１－７によって生成された補間データＰＤＭとに基づいて補間演算を行い、補間データＰＤＭ２を生成する。従って、出力回路２１－４は、映像データ信号ＶＤＳから画素データ片ＰＤの取り込みを行うことなく、階調電圧信号を生成することができる。
【0074】
そして、本実施例のデータドライバ１４では、同じ色の画素に対応する階調電圧信号を出力する出力回路群において、出力回路２１－４と同様の構成を有する出力回路が１つおきに設けられている。例えば、画素Ｒに対応する階調電圧信号を出力する（３ｊ＋１）ｃｈに対応する出力回路群のうち、６ｔ－２（ｔは自然数）のｃｈに対応する出力回路が、出力回路２１－４と同様の構成を有する。同様に、画素Ｇに対応する階調電圧信号を出力する（３ｊ＋２）ｃｈに対応する出力回路群のうち、６ｔ－１（ｔは自然数）のｃｈに対応する出力回路が、出力回路２１－４と同様の構成を有する。また、画素Ｂに対応する階調電圧信号を出力する（３ｊ＋３）ｃｈに対応する出力回路群のうち、６ｔ（ｔは自然数）のｃｈに対応する出力回路が、出力回路２１－４と同様の構成を有する。
【0075】
かかる構成によれば、実施例１と同様のライン毎の画素データの補間に加えて、ｃｈ毎の画素データの補間を行うことができる。すなわち、本実施例のデータドライバ１４によれば、Ｑ／２ｃｈ分の画素データ片ＰＤに基づいて、Ｑｃｈ分の画像表示を行うことが可能となる。従って、例えば４Ｋの映像規格のコンテンツを８Ｋに対応した表示パネルに表示させる場合等に、ライン方向及びチャネル方向の双方の画素データを補間して表示することが可能となる。
【0076】
なお、上記のような画素データの補間を行う出力モードと画素データの補間を行わない出力モードと切り替え可能にする構成を本実施例のデータドライバ１４に付加してもよい。
【0077】
図７は、かかる変形例のデータドライバ１４の内部構成の一部を示すブロック図である。出力回路２１－１、２１－４及び２１－７の各々は、第２ラッチ２３及び補間ラッチ２５と第３ラッチ２６との間に設けられたセレクタ４１を有する。また、出力回路２１－４は、第１ラッチ２２及び演算部３１と第２ラッチ２３との間に設けられたセレクタ４２を有する。
【0078】
セレクタ４１は、補間ラッチ２５から出力された補間データＰＤＭを第３ラッチ２６に供給するか否かを選択的に切り替えるセレクタである。セレクタ４１の切り替えは、例えば表示コントローラ１２からの制御信号ＣＳの供給に基づいて行われる。
【0079】
例えば、水平走査ライン毎の画素データの補間に基づく階調電圧信号を出力する第１の出力モードに設定されると、セレクタ４１は、補間ラッチ２５から出力された補間データＰＤＭを第３ラッチ２６に供給する。これにより、上記実施例１で示したようなライン毎の画素データの補間に基づく階調電圧信号が出力される。
【0080】
一方、水平走査ライン毎の画素データの補間に基づく階調電圧信号の出力を行わない第２の出力モードに設定されると、セレクタ４１は、補間ラッチ２５から出力された補間データＰＤＭの第３ラッチへの供給を停止するように出力を切り替える。これにより、第３ラッチ２６には、第２ラッチ２３から出力された画素データ片ＰＤ２のみが供給される。
【0081】
セレクタ４２は、第１ラッチ２２から出力された第１の画素データ片ＰＤ１と、演算部３１から出力された補間データＰＤＭ１とのいずれを第２ラッチ２３に供給するかを選択的に切り替えるセレクタである。セレクタ４２の切り替えは、例えば表示コントローラ１２からの制御信号ＣＳの供給に基づいて行われる。
【0082】
例えば、ｃｈ毎の画素データの補間に基づく階調電圧信号を出力する第３の出力モードに設定されると、セレクタ４２は、演算部３１から出力された補間データＰＤＭ１を第２ラッチ２３に供給するように出力を切り替える。これにより、本実施例で示したようなｃｈ毎の画素データの補間に基づく階調電圧信号が出力される。
【0083】
一方、ｃｈ毎の画素データの補間に基づく階調電圧信号の出力を行わない第４の出力モードに設定されると、セレクタ４２は、第１ラッチ２２から出力された第１の画素データ片ＰＤ１を第２ラッチ２３に供給するように出力を切り替える。これにより、演算部３１を有しない出力回路２１－１や２１－７と同様に、第１ラッチ２２が映像データ信号ＶＤＳから取り込んだ画素データ片ＰＤに基づく第１の画素データ片ＰＤ１が、第２ラッチ２３に供給され、これに基づいて階調電圧信号が出力される。
【0084】
なお、第１の出力モード及び第２の出力モードの一方と、第３の出力モード及び第４の出力モードの一方とは、適宜組み合わせることが可能である。例えば、第１の出力モードと第３の出力モードとを組み合わせることにより、ライン方向及びｃｈ方向の双方について画素データの補間を行うことが可能である。また、第１の出力モードと第４の出力モードを組み合わせることによりライン方向のみ画素データの補間を行ったり、第２の出力モードと第３の出力モードを組み合わせることによりｃｈ方向のみ画素データの補間を行ったりすることが可能である。第２の出力モードと第４の出力モードとを組み合わせることにより、画素データの補間に基づく階調電圧信号の出力を行わないようにすることも可能である。
【0085】
かかる構成によれば、画素データの補間を行う出力モードと画素データの補間を行わない出力モードとを切り替えることが可能であるため、例えば８Ｋに対応した表示パネルを用いて表示を行う際、供給される映像データ信号が８Ｋの映像規格に基づくものなのか４Ｋの映像規格に基づくものなのかによって、表示態様を切り替えることが可能である。
【0086】
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、４Ｋの映像規格のコンテンツを８Ｋの表示パネルに表示させる場合を例として、画素データの補間を行う構成について説明した。しかし、本発明は、これに限られず画素データの補間を必要とする様々な場面に適用することが可能である。例えば、通常のハイビジョン放送のコンテンツを４Ｋの表示パネルに表示させるための表示ドライバとして、本発明の表示ドライバを用いてもよい。
【0087】
また、上記実施例では、表示装置１００が液晶表示装置である場合について説明したが、これとは異なり、有機ＥＬ（Electro Luminescence）表示装置であっても良い。
【符号の説明】
【0088】
１００ 表示装置
１１ 表示パネル
１２ 表示コントローラ
１３Ａ，１３Ｂ ゲートドライバ
１４－１～１４－ｐ データドライバ
２０ ラッチクロック生成部
２１、２１－１～２１－９６６ 出力回路
２２ 第１ラッチ
２３ 第２ラッチ
２４ 演算部
２５ 補間ラッチ
２６ 第３ラッチ
２７ レベルシフタ
２８ Ｄ／Ａ変換部
２９ 出力アンプ
３１，３２ 演算部
４１，４２ セレクタ
１１ 表示パネル
１２ 表示コントローラ
１３Ａ，１３Ｂ ゲートドライバ
１４－１～１４－ｐ データドライバ
２０ ラッチクロック生成部
２１、２１－１～２１－９６６ 出力回路
２２ 第１ラッチ
２３ 第２ラッチ
２４ 演算部
２５ 補間ラッチ
２６ 第３ラッチ
２７ レベルシフタ
２８ Ｄ／Ａ変換部
２９ 出力アンプ
３１，３２ 演算部
４１，４２ セレクタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】