特許 7285153 電流モード降圧型スイッチングレギュレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-05-24

(45)【発行日】2023-06-01

(54)【発明の名称】電流モード降圧型スイッチングレギュレータ

(51)【国際特許分類】

   H02M 3/155 20060101AFI20230525BHJP

【ＦＩ】

H02M3/155 P

【請求項の数】 4

(21)【出願番号】P 2019127140

(22)【出願日】2019-07-08

(65)【公開番号】P2021013269

(43)【公開日】2021-02-04

【審査請求日】2022-06-08

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】嶋田 充剛

(72)【発明者】

【氏名】森尻 敬治

【審査官】栗栖 正和

(56)【参考文献】

【文献】特開２０１５－０１２６９８（ＪＰ，Ａ）

【文献】特開２０１３－０７４６５７（ＪＰ，Ａ）

【文献】特開２００９－２７８７１９（ＪＰ，Ａ）

【文献】特開２００９－２７８７５６（ＪＰ，Ａ）

【文献】特開２００９－２６８２９０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ３／１５５

(57)【特許請求の範囲】

【請求項1】

クロック信号と該クロック信号に同期したランプ電圧を生成する発振器と、前記ランプ電圧とスイッチ電流検出電圧を加算する加算器と、目標の出力電圧を決める基準電圧と前記出力電圧を示す帰還電圧との誤差電圧を出力する誤差増幅器と、前記加算器から出力する加算電圧と前記誤差増幅器から出力する誤差電圧を比較してＰＷＭ制御電圧を生成する比較器と、前記クロック信号がセット端子に入力し前記ＰＷＭ制御電圧がリセット端子に入力するＲＳＦＦ回路と、該ＲＳＦＦ回路がセットされたときオンして負荷側に電流を供給するスイッチングトランジスタと、前記ＲＳＦＦ回路がリセットされたときオンして前記ＰＷＭ制御電圧をゼロリセットするリセットトランジスタとを備えた電流モード降圧型スイッチングレギュレータにおいて、
前記比較器の出力側と前記ＲＳＦＦ回路のリセット端子との間に、前記ＰＷＭ制御電圧が前記ＲＳＦＦ回路をリセットできる信号になって第１の時間が経過した時点から第２の時間だけ前記ＰＷＭ制御電圧をマスクするマスク回路を挿入したことを特徴とする電流モード降圧型のスイッチングレギュレータ。

【請求項2】

請求項１に記載の電流モード降圧型のスイッチングレギュレータにおいて、
前記マスク回路は、前記ＰＷＭ制御電圧が立上がると前記第２の時間のパルス幅のワンショットパルスを生成するワンショットマルチ回路と、該ワンショットパルスを前記第１の時間だけ遅延した信号によって前記ＰＷＭ制御電圧を前記第１の時間の経過後の前記ワンショットパルスの時間だけマスクするＡＮＤ回路と、を備えることを特徴とする電流モード降圧型のスイッチングレギュレータ。

【請求項3】

請求項２に記載の電流モード降圧型のスイッチングレギュレータにおいて、
前記ワンショットパルスのパルス幅は、前記クロック信号の周期よりも短いことを特徴とする電流モード降圧型のスイッチングレギュレータ。

【請求項4】

請求項１、２又は３に記載の電流モード降圧型のスイッチングレギュレータにおいて、
前記第１の時間は、前記クロック信号のパルス幅よりも短いことを特徴とする電流モード降圧型のスイッチングレギュレータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、動作電圧の低下を図りながら出力電圧の範囲を拡大した電流モード降圧型スイッチングレギュレータに関する。

【背景技術】

【0002】

図７に、従来の電流モード降圧型スイッチングレギュレータの回路構成を示す（例えば、特許文献１参照）。ＭＰ１はＰＭＯＳのスイッチングトランジスタであり、電圧がＶｉｎの電圧源１の正極端子にソースが接続され、ドレインはノードＮ１に接続されている。２はトランジスタＭＰ１のゲートを駆動する駆動回路、３は駆動回路２に入力する信号を反転するインバータ、４はインバータ３を介して駆動回路２を動作させるＲＳＦＦ回路、５はスイッチングトランジスタＭＰ１に流れる電流を検出する電流センス回路である。６はノードＮ２に入力する帰還電圧Ｖｆｂと電圧源７の目標出力電圧相当の基準電圧Ｖｒｅｆの差分を増幅する誤差増幅器、８はＲＳＦＦ回路４をセットするためのクロック信号ＣＬＫとそのクロック信号ＣＬＫに同期したランプ形状のランプ電圧Ｖｒａｍｐを生成する発振器、９は電流センス回路５で検出されたスイッチ電流検出電圧Ｖ５とランプ電圧Ｖｒａｍｐを加算する加算器、１０は加算器９から出力する加算電圧Ｖ９と誤差増幅器６から出力する誤差電圧Ｖ６を比較してＲＳＦＦ回路４をリセットまでの時間を設定するためのＰＷＭ制御電圧Ｖ１０を作成する比較器、ＭＮ１は加算器９の出力を“Ｌ”に落とすためのリセット用のＮＭＯＳトランジスタであり、ＲＳＦＦ回路４の端子ＱＢが“Ｈ”になることによりオンする。このトランジスタＭＮ１は加算電圧Ｖ９にノイズが乗って比較器１０が誤動作することを防止するためのものである。以上の回路を含む点線のブロックがＩＣ回路１１として構成される。Ｌ１はスイッチングトランジスタＭＰ１がオンしたときにエネルギーを蓄積するインダクタ、Ｃ１は平滑コンデンサ、Ｄ１はトランジスタＭＰ１がオフしたときにインダクタＬ１に蓄積されたエネルギーを平滑コンデンサＣ１や出力端子Ｎ３に接続された負荷に供給するスイッチ用のダイオード、Ｒ１，Ｒ２は端子Ｎ３の出力電圧Ｖｏｕｔを検出するための分圧用の抵抗であり、そこで得られた帰還電圧ＶｆｂがノードＮ２に入力される。

【0003】

この電流モード降圧型スイッチングレギュレータでは、クロック信号ＣＬＫでＲＳＦＦ回路４がセットされたとき端子Ｑが“Ｈ”となり、駆動回路２の出力電圧が“Ｌ”になってスイッチングトランジスタＭＰ１がオンする。また、誤差電圧Ｖ６と加算電圧Ｖ９が比較器１０で比較され、その結果がＶ９＞Ｖ６になったとき、比較器１０から出力するＰＷＭ制御電圧Ｖ１０が“Ｈ”となり、ＲＳＦＦ回路４がリセットされ、端子Ｑが“Ｌ”となって駆動回路２の出力電圧Ｖ２が“Ｈ”になり、スイッチングトランジスタＭＰ１がオフする。また、ＲＳＦＦ回路４の端子ＱＢが“Ｈ”になりトランジスタＭＮ１がオンして、ＰＷＭ制御電圧Ｖ１０を“Ｌ”にし、マスクする。

【0004】

以上の結果、スイッチングトランジスタＭＰ１はクロックＣＬＫの立上りからＰＷＭ制御電圧Ｖ１０が“Ｈ”になるまでの期間だけオンする。このオン期間は帰還電圧Ｖｆｂが低いほど、つまり負荷が重いほど長くなる。このようにして、スイッチングトランジスタＭＰ１はＰＷＭ制御され、Ｖｆｂ＝Ｖｒｅｆとなるように、出力電圧Ｖｏｕｔが制御される。

【0005】

この電流モード降圧型スイッチングレギュレータでは、出力電圧Ｖｏｕｔは下記式の通り、オンデューティのサイクルＤｏｎによって定義される。

ここで、ＴはクロックＣＬＫやランプ電圧Ｖｒａｍｐの周期、ＴｏｎはスイッチングトランジスタＭＰ１のオン時間、Ｔｏｆｆはオフ時間、Ｖｏｕｔ（ｍｉｎ）は最小出力電圧、Ｖｏｕｔ（ｍａｘ）は最大出力電圧、Ｔｏｎ（ｍｉｎ）は最小オン時間、Ｔｏｆｆ（ｍｉｎ）は最小オフ時間である。

【0006】

出力可能な最小オフ時間、最小オン時間はＩＣ回路１１の内部で決定される。上記の式（３），（４）で示される通り、最小オフ時間が小さいほど最大出力電圧が高くなり、最小オン時間が小さいほど最小出力電圧が低くなる。したがって、出力電圧Ｖｏｕｔの範囲を広くするためには、最小オフ時間と最小オン時間を小さくすることが要求される。

【0007】

また、入力電圧Ｖｉｎの低電圧化やＰＷＭゲイン上昇による過渡特性の改善を目的とするときは、比較器１０に入力する加算電圧Ｖ９の振幅を小さくすることが行われる。

【0008】

しかし、比較器１０に入力する加算電圧Ｖ９の振幅を小さくし、かつ最小オフ時間と最小オン時間を短縮しようとした場合、図７の回路構成では誤動作が発生して、正常なオンデューティＤｏｎを実現することができない場合がある。そのメカニズムを図８、図９を用いて以下に説明する。

【0009】

ランプ電圧Ｖｒａｍｐは、クロック信号ＣＬＫの立上りに同期して上昇し、予め内部で設定された電圧Ｖａに達すると下降し、その後、発振器８内で生成されるブランキング時間ｔａの間だけ“Ｌ”のままとなり、これが繰り返される鋸波である。ランプ電圧Ｖｒａｍｐとスイッチ電流検出電圧Ｖ５を足し合わせた加算電圧Ｖ９が、比較器１０の非反転入力となる。最小オン時間はクロック信号ＣＬＫのパルス幅ｔｂ、最小オフ時間はブランキング時間ｔａにより決定される。

【0010】

発振器８にて生成したクロック信号ＣＬＫが立ち上がると、ＲＳＦＦ回路４の端子Ｑが“Ｈ”となり、スイッチングトランジスタＭＰ１がオンして、ノードＮ１が“Ｈ”となり、インダクタＬ１にエネルギーが蓄積される。その後、加算電圧Ｖ９が誤差電圧Ｖ６を上回ると、比較器１０から出力するＰＷＭ制御電圧Ｖ１０が“Ｌ”→“Ｈ”に変化する。このため、ＲＳＦＦ回路４の端子Ｑが“Ｌ”、端子ＱＢが“Ｈ”になり、リセットトランジスタＭＮ１がターンオンする。このとき、図１０（ａ），（ｂ）に示すように、加算電圧Ｖ９が生じているライン１２の寄生インダクタＬｐや寄生キャパシタＣｐの成分等により、加算電圧Ｖ９にリンギングが発生する。

【0011】

ランプ電圧Ｖｒａｍｐの振幅が小さく加算電圧Ｖ９の振幅が小さい場合、リンギングの発生によりＲＳＦＦ回路４の端子Ｑが“Ｌ”となった後に、ＰＷＭ制御電圧Ｖ１０が“Ｌ”となる。そして、この後にリンギングによってＰＷＭ制御電圧Ｖ１０に“Ｈ”のパルスＰ１が発生しても、次にクロック信号ＣＬＫが立ち上がるまでに、スイッチ電流検出電圧Ｖ５が低下してから時間余裕がある場合は、図８に示すように、ＲＳＦＦ回路４はＱ＝“Ｌ”、ＱＢ＝“Ｈ”を維持して問題は発生しない。

【先行技術文献】

【特許文献】

【0012】

【文献】特許第５０６３４７４号公報

【発明の概要】

【発明が解決しようとする課題】

【0013】

ところが、スイッチ電流検出電圧Ｖ５が低下してからクロック信号ＣＬＫが立上がるまでに時間余裕がない場合は、ＰＷＭ制御電圧Ｖ１０が“Ｈ”に立上がった直後にクロック信号ＣＬＫが立上がってＲＳＦＦ回路４がセットされてＱ＝“Ｈ”、ＱＢ＝“Ｌ”になった際に、図９に示すように、リンギングによってＰＷＭ制御電圧Ｖ１０に“Ｈ”のパルスＰ１が発生すると、ＲＳＦＦ回路４がリセットされて、スイッチングトランジスタＭＰ１がオフする異常動作となる。

【0014】

このように、入力電圧Ｖｉｎの低電圧化やＰＷＭゲイン上昇による過渡特性の改善を目的としてランプ電圧Ｖｒａｍｐの振幅を小さくし加算電圧Ｖ９の振幅を小さくしたときは、スイッチ電流検出電圧Ｖ５が低下してからクロック信号ＣＬＫが立上がるまでに時間余裕がない場合に、スイッチングトランジスタＭＮ１のターンオン時のリンギングによる誤動作を防止するために、ランプ電圧Ｖｒａｍｐのブランキング時間ｔａとクロック信号ＣＬＫのパルス幅ｔｂの合計時間を、パルスＰ１がマスクされる程度に長くしなければならない。このため、最小オフ時間や最小オン時間を短縮することが困難となり、出力電圧Ｖｏｕｔの出力可能範囲が制限される。

【0015】

本発明の目的は、低電圧化への対応や過度特性の改善をはかるためにランプ電圧の振幅を小さくした場合でも、スイッチングトランジスタの最小オン時間と最小オフ時間を短縮できるようにした電流モード降圧型スイッチングレギュレータを提供することである。

【課題を解決するための手段】

【0016】

上記目的を達成するために、請求項１にかかる発明は、クロック信号と該クロック信号に同期したランプ電圧を生成する発振器と、前記ランプ電圧とスイッチ電流検出電圧を加算する加算器と、目標の出力電圧を決める基準電圧と前記出力電圧を示す帰還電圧との誤差電圧を出力する誤差増幅器と、前記加算器から出力する加算電圧と前記誤差増幅器から出力する誤差電圧を比較してＰＷＭ制御電圧を生成する比較器と、前記クロック信号がセット端子に入力し前記ＰＷＭ制御電圧がリセット端子に入力するＲＳＦＦ回路と、該ＲＳＦＦ回路がセットされたときオンして負荷側に電流を供給するスイッチングトランジスタと、前記ＲＳＦＦ回路がリセットされたときオンして前記ＰＷＭ制御電圧をゼロリセットするリセットトランジスタとを備えた電流モード降圧型スイッチングレギュレータにおいて、前記比較器の出力側と前記ＲＳＦＦ回路のリセット端子との間に、前記ＰＷＭ制御電圧が前記ＲＳＦＦ回路をリセットできる信号になって第１の時間が経過した時点から第２の時間だけ前記ＰＷＭ制御電圧をマスクするマスク回路を挿入したことを特徴とする。

【0017】

請求項２にかかる発明は、請求項１に記載の電流モード降圧型のスイッチングレギュレータにおいて、前記マスク回路は、前記ＰＷＭ制御電圧が立上がると前記第２の時間のパルス幅のワンショットパルスを生成するワンショットマルチ回路と、該ワンショットパルスを前記第１の時間だけ遅延した信号によって前記ＰＷＭ制御電圧を前記第１の時間の経過後の前記ワンショットパルスの時間だけマスクするＡＮＤ回路と、を備えることを特徴とする。

【0018】

請求項３にかかる発明は、請求項２に記載の電流モード降圧型のスイッチングレギュレータにおいて、前記ワンショットパルスのパルス幅は、前記クロック信号の周期よりも短いことを特徴とする。

【0019】

請求項４にかかる発明は、請求項１、２又は３に記載の電流モード降圧型のスイッチングレギュレータにおいて、前記第１の時間は、前記クロック信号のパルス幅よりも短いことを特徴とする。

【発明の効果】

【0020】

本発明によれば、比較器の出力側とＲＳＦＦ回路のリセット端子との間に、ＰＷＭ制御電圧がＲＳＦＦ回路をリセットできる信号になって第１の時間が経過した時点から第２の時間だけＰＷＭ制御電圧をマスクするマスク回路を挿入したので、低電圧化への対応や過度特性の改善をはかるためにランプ電圧の振幅を小さくした場合でも、スイッチングトランジスタの最小オン時間と最小オフ時間を短縮できる。

【図面の簡単な説明】

【0021】

【図1】本発明の電流モード降圧型スイッチングレギュレータの回路図である。

【図2】ワンショットマルチ回路の回路図である。

【図3】遅延回路の回路図である。

【図4】図１のスイッチングレギュレータのマスク回路１３の動作波形図である。

【図5】図１のスイッチングレギュレータの全体の動作波形図である。

【図6】図１のスイッチングレギュレータの全体の動作波形図である。

【図7】従来のスイッチングレギュレータの回路図である。

【図8】図７のスイッチングレギュレータの動作波形図である。

【図9】図７のスイッチングレギュレータの動作波形図である。

【図10】（ａ）は図７のスイッチングレギュレータのライン１２の寄生素子の説明図、（ｂ）はそのリンギングの波形図である。

【発明を実施するための形態】

【0022】

以下、本発明の電流モード降圧型スイッチングレギュレータの実施例について説明する。図１はその回路図であり、図７で説明したものと同じものには同じ符号を付けた。再掲すると、ＭＰ１はＰＭＯＳのスイッチングトランジスタであり、電圧がＶｉｎの電圧源１の正極端子にソースが接続され、ドレインはノードＮ１に接続されている。２はトランジスタＭＰ１のゲートを駆動する駆動回路、３は駆動回路２に入力する信号を反転するインバータ、４はインバータ３を介して駆動回路２を動作させるＲＳＦＦ回路、５はスイッチングトランジスタＭＰ１に流れる電流を検出する電流センス回路である。６はノードＮ２に入力する帰還電圧Ｖｆｂと電圧源７の目標出力電圧相当の基準電圧Ｖｒｅｆの差分を増幅する誤差増幅器、８はＲＳＦＦ回路４をセットするためのクロック信号ＣＬＫとそのクロック信号ＣＬＫに同期したランプ電圧Ｖｒａｍｐを生成する発振器、９は電流センス回路５で検出されたスイッチ電流検出電圧Ｖ５とランプ電圧Ｖｒａｍｐを加算する加算器、１０は加算器９から出力する加算電圧Ｖ９と誤差増幅器６から出力する誤差電圧Ｖ６を比較してＲＳＦＦ回路４をリセットまでの時間を設定するためのＰＷＭ制御電圧Ｖ１０を作成する比較器、ＭＮ１は加算器９の出力を“Ｌ”に落とすためのリセット用のＮＭＯＳトランジスタであり、ＲＳＦＦ回路４の端子ＱＢが“Ｈ”になることによりオンする。このトランジスタＭＮ１は加算電圧Ｖ９にノイズが乗って比較器１０が誤動作することを防止するためのものである。以上の回路を含む点線のブロックがＩＣ回路１１として構成される。Ｌ１はスイッチングトランジスタＭＰ１がオンしたときにエネルギーを蓄積するインダクタ、Ｃ１は平滑コンデンサ、Ｄ１はトランジスタＭＰ１がオフしたときにインダクタＬ１に蓄積されたエネルギーを平滑コンデンサＣ１や出力端子Ｎ３に接続された負荷に供給するスイッチ用のダイオード、Ｒ１，Ｒ２は端子Ｎ３の出力電圧Ｖｏｕｔを検出するための分圧用の抵抗であり、そこで得られた帰還電圧ＶｆｂがノードＮ２に入力する。

【0023】

点線で囲んだブロックは本実施例で追加したマスク回路１３である。マスク回路１３において、１４はワンショットマルチ回路であり、ＯＲ回路１５の出力電圧Ｖ１５が“Ｈ”になることによりパルス幅がＴ１のワンショットパルス電圧Ｖ１４を発生する。パルス幅Ｔ１はクロック信号ＣＬＫの周期よりは短い。１６はワンショットマルチ回路１４のワンショットパルス電圧Ｖ１４を反転するインバータ、１７はインバータ１６の出力電圧Ｖ１６を時間ｔｃだけ遅延させる遅延回路、１８は比較器１０から出力するＰＷＭ制御電圧Ｖ１０を遅延回路１７の出力電圧Ｖ１７によってマスクするためのＡＮＤ回路である。ＯＲ回路１５はワンショットパルス電圧Ｖ１４又はＰＷＭ制御電圧Ｖ１０のいずれかが“Ｈ”のとき出力電圧Ｖ１５を“Ｈ”にする。

【0024】

図２にワンショットマルチ回路１４の内部回路を示す。入力端子１４１に接続されるインバータ１４２の出力側が、電流源１４３に接続されたＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２からなるインバータ回路に接続され、両トランジスタＭＰ２，ＭＮ２の共通ドレインがキャパシタＣ２に接続されている。そして、キャパシタＣ２が閾値電圧Ｖｔｈ１４４のインバータ１４４に接続されている。１４５はインバータ１４４の出力電圧Ｖ１４４を反転するインバータ、１４６はインバータ１４５の出力電圧Ｖ１４５が“Ｌ”でインバータ１４２の出力電圧Ｖ１４２が“Ｌ”のとき“Ｈ”のワンショットパルス電圧Ｖ１４を出力するＮＯＲ回路である。

【0025】

このワンショットマルチ回路１４では、図４に示すように、ＯＲ回路１５の出力電圧Ｖ１５が“Ｈ”に立ち上がると、インバータ１４２の出力電圧Ｖ１４２が“Ｌ”に立ち下がって、トランジスタＭＰ２がオンすることにより、キャパシタＣ２が電流源１４３の電流で充電されその電圧ＶＣ２が上昇する。この電圧ＶＣ２が次段のインバータ１４４の閾値電圧Ｖｔｈ１４４を超えると、そのインバータ１４４の出力電圧Ｖ１４４が“Ｌ”になり、その次のインバータ１４５の出力電圧Ｖ１４５が“Ｈ”になる。この直前ではＮＯＲ回路１４６の一方の入力には“Ｌ”の電圧Ｖ１４２が入力してその出力電圧Ｖ１４は“Ｈ”になっているが、ＮＯＲ回路１４６の他方の入力電圧Ｖ１４５が“Ｈ”になることで、ＮＯＲ回路１４６の出力電圧Ｖ１４は“Ｌ”になる。このようにして、ワンショットマルチ回路１４の出力端子１４７には、パルス幅がＴ１のワンショットパルス電圧Ｖ１４が発生する。

【0026】

なお、ＯＲ回路１５を接続した理由は次の通りである。ＰＷＭ制御電圧Ｖ１０が“Ｈ”になっている時間が短く、キャパシタＣ２の電圧ＶＣ２が閾値電圧Ｖｔｈ１４４に到達しない場合は、電圧Ｖ１４４が常に“Ｈ”となり、電圧Ｖ１４５が常に“Ｌ”になり、電圧Ｖ１４が“Ｈ”を継続する。そこで、この“Ｈ”の電圧Ｖ１４をＯＲ回路１５を経由して電圧Ｖ１５として帰還させることにより、ＰＷＭ制御電圧Ｖ１０の持続時間が短くても、キャパシタＣ２の電圧ＶＣ２が閾値電圧Ｖｔｈ１４４に必ず到達するようにしたものである。

【0027】

図３に遅延回路１７の内部回路を示す。入力端子１７１に入力側が接続されたインバータ１７２の出力側にはインバータ１７３の入力側が接続され、その出力側が出力端子１７４に接続されている。Ｃ３はインバータ１７２，１７３の間と接地との間に接続されたキャパシタである。

【0028】

この遅延回路１７では、インバータ１７２の出力インピーダンスとキャパシタＣ３の容量で決まる時間ｔｃだけ、入力端子１７１に入力したワンショットパルス電圧Ｖ１４を遅延して出力端子１７４から出力する。

【0029】

以上から、図１の回路のマスク回路１３では、ＰＷＭ制御電圧Ｖ１０が“Ｈ”に立ち上がってから遅延回路１７で遅延された電圧Ｖ１７が“Ｌ”に立ち下がる期間ｔｃだけ、ＡＮＤ回路１８がゲートを開いて、比較器１０から出力するＰＷＭ制御電圧Ｖ１０をリセット用の電圧として、ＲＳＦＦ回路４のリセット端子Ｒに出力する。期間ｔｃが経過して電圧Ｖ１７が立下がった後は、ＡＮＤ回路１８はゲート閉じるので、意図しないパルスがＲＳＦＦ回路４のリセット端子Ｒに入力することが防止される。遅延時間ｔｃは短いほどマスク開始のタイミングが早くなるので、好ましい。この遅延時間ｔｃは例えば、クロック信号ＣＬＫのパルス幅ｔｂよりも短いことが好ましい。

【0030】

したがって、スイッチ電流検出電圧Ｖ５が低下してからクロック信号ＣＬＫが立上がるまでに時間余裕がある場合は（図５）はもちろん、時間余裕が無い場合（図６）においても、ＲＳＦＦ回路４のリセットによるトランジスタＭＮ１のターンオンによって加算器９の出力ライン１２の加算電圧Ｖ９にリンギングが発生し加算電圧Ｖ９が変動しても、その変動によりＰＷＭ制御電圧Ｖ１０に生じるパルスＰ１は、ＡＮＤ回路１８によってマスクされ、ＲＳＦＦ回路４がセットされた直後にそのパルスＰ１によってＲＳＦＦ回路４が再リセットされることはなく、駆動回路２が誤動作することが防止される。

【0031】

よって、本実施例では、ランプ電圧Ｖｒａｍｐの振幅を小さくし加算電圧Ｖ９の振幅を小さくした場合でも、トランジスタＭＮ１のターンオン時にライン１２に発生するリンギングの影響を回避するためにクロック信号ＣＬＫのパルス幅ｔｂとランプ電圧Ｖｒａｍｐのブランキング期間ｔａを制限する必要がない。このため、最小オフ時間や最小オン時間の短縮が可能となり、低電圧化や加算電圧Ｖ９の振幅低減による特性改善を図った場合でも、出力電圧Ｖｏｕｔの出力可能範囲の拡大が可能となる。

【符号の説明】

【0032】

１：電圧源、２：駆動回路、３：インバータ、４：ＲＳＦＦ回路、５：電流センス回路、６：誤差増幅器、７：電圧源、８：発振器、９：加算器、１０：比較器、１１：ＩＣ、１２：ライン、１３：マスク回路、１４：ワンショットマルチ回路、１４１：入力端子、１４２：インバータ、１４３：電流源、１４４，１４５：インバータ、１４６：ＮＯＲ回路、１４７：出力端子、１５：ＯＲ回路、１６：インバータ、１７：遅延回路、１７１：入力端子、１７２，１７３：インバータ、１７４：出力端子、１８：ＡＮＤ回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】