(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-06-16
(45)【発行日】2023-06-26
(54)【発明の名称】方法及び三次元（３Ｄ）メモリデバイス
(51)【国際特許分類】
G11C 16/34 20060101AFI20230619BHJP
G11C 16/04 20060101ALI20230619BHJP
G11C 16/08 20060101ALI20230619BHJP
H01L 21/336 20060101ALI20230619BHJP
H01L 29/788 20060101ALI20230619BHJP
H01L 29/792 20060101ALI20230619BHJP
H10B 41/27 20230101ALI20230619BHJP
H10B 43/27 20230101ALI20230619BHJP
【ＦＩ】
G11C16/34 116
G11C16/04 170
G11C16/08 130
H01L29/78 371
H10B41/27
H10B43/27
【請求項の数】
16
(21)【出願番号】P 2021557434
(86)(22)【出願日】2019-05-29
(65)【公表番号】
(43)【公表日】2022-06-15
(86)【国際出願番号】 CN2019088966
(87)【国際公開番号】W WO2020199335
(87)【国際公開日】2020-10-08
【審査請求日】2021-09-27
(31)【優先権主張番号】201910252053.5
(32)【優先日】2019-03-29
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ
(74)【代理人】
【識別番号】100109210
【弁理士】
【氏名又は名称】新居 広守
(72)【発明者】
【氏名】ワン・ミン
(72)【発明者】
【氏名】リウ・ホンタオ
(72)【発明者】
【氏名】ソン・ヤリ
【審査官】坂東 博司
(56)【参考文献】
【文献】米国特許出願公開第２０１２／０３０７５６１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／０２８７５６６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／００３３４９２（ＵＳ，Ａ１）
【文献】中国特許出願公開第１０８０２８０６６（ＣＮ，Ａ）
【文献】特表２０１８－５２３２５３（ＪＰ，Ａ）
【文献】中国特許出願公開第１０９４９３９０５（ＣＮ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １６／３４
Ｈ１０Ｂ ４３／２７
Ｈ１０Ｂ ４１／２７
Ｈ０１Ｌ ２１／３３６
Ｇ１１Ｃ １６／０８
Ｇ１１Ｃ １６／０４
(57)【特許請求の範囲】
【請求項1】
三次元（３Ｄ）メモリデバイスを動作させるための方法であって、前記３Ｄメモリデバイスは、各々が垂直方向に複数のメモリ層を備える複数のメモリデッキと周辺回路とを備え、前記周辺回路によって行われる前記方法は、
前記複数のメモリデッキのうちの第１のメモリデッキ内の各メモリ層に第１のプログラミングを行うステップであって、前記第１のプログラミングを行うステップは、前記メモリ層にプログラム電圧を印加し、前記第１のメモリデッキ内のうち前記プログラム電圧を印加された前記メモリ層を除く残りの前記メモリ層の各々に前記プログラム電圧よりも小さい第１のチャネルパス電圧を印加するステップを含む、第１のプログラミングを行うステップと、
前記第１のメモリデッキの上の前記複数のメモリデッキのうちの第２のメモリデッキ内の各メモリ層に第２のプログラミングを行うステップであって、前記第２のプログラミングを行うステップは、（ｉ）前記メモリ層に前記プログラム電圧を印加し、前記第２のメモリデッキ内のうち前記プログラム電圧を印加された前記メモリ層を除く残りの前記メモリ層の各々に前記第１のチャネルパス電圧を印加するステップと、（ｉｉ）前記第１のメモリデッキ内の各メモリ層に前記第１のチャネルパス電圧よりも小さい第２のチャネルパス電圧を印加するステップと、を含む、第２のプログラミングを行うステップと、を含み、
前記３Ｄメモリデバイスは、前記垂直方向に前記第１のメモリデッキと前記第２のメモリデッキとの間の複数のダミーメモリ層を備え、前記第２のプログラミングを行うステップは、前記ダミーメモリ層に前記第２のチャネルパス電圧を印加するステップをさらに含み、
前記３Ｄメモリデバイスは、各々が前記複数のメモリデッキを垂直に貫通し、各々がドレイン選択トランジスタを備える複数のＮＡＮＤメモリストリングを備え、
前記ＮＡＮＤメモリストリングのうちの第１のＮＡＮＤメモリストリングの前記ドレイン選択トランジスタに選択電圧を印加して、前記第１のＮＡＮＤメモリストリングを選択するステップと、
前記ＮＡＮＤメモリストリングのうちの第２のＮＡＮＤメモリストリングの前記ドレイン選択トランジスタに選択解除電圧を印加して、前記第２のＮＡＮＤメモリストリングを選択解除するステップと、をさらに含み、
前記第２のプログラミングを行うステップは、前記第２のメモリデッキ内の残りの前記メモリ層の各々に前記第１のチャネルパス電圧を印加し、前記第１のメモリデッキ内の各メモリ層に前記第２のチャネルパス電圧を印加するステップをさらに含み、その結果、前記選択解除された第２のＮＡＮＤメモリストリング内の部分結合電位が前記第１のメモリデッキに延在せず、
前記複数のダミーメモリ層のそれぞれは、当該ダミーメモリ層によって結合されたメモリセルがデータストレージに使用されない、方法。
【請求項2】
前記３Ｄメモリデバイスは、前記垂直方向に、前記第１のメモリデッキと前記複数のダミーメモリ層との間の第３のメモリデッキを備え、前記第２のプログラミングを行うステップは、前記第３のメモリデッキ内の前記メモリ層の各々に前記第２のチャネルパス電圧を印加するステップをさらに含む、請求項１に記載の方法。
【請求項3】
前記第２のチャネルパス電圧は、約０Ｖである、請求項１又は２に記載の方法。
【請求項4】
前記３Ｄメモリデバイスは、前記垂直方向に、前記第１のメモリデッキと前記第２のメモリデッキとの間の複数のダミーメモリ層をさらに備え、前記第２のプログラミングするステップが、前記ダミーメモリ層のうちの少なくとも１つの制御ゲートに、前記制御ゲートの閾値電圧よりも小さいカットオフ電圧を印加して、前記制御ゲートをオフにするステップをさらに含む、請求項１に記載の方法。
【請求項5】
前記第２のプログラミングするステップは、前記少なくとも１つのダミーメモリ層の上の１組の前記ダミーメモリ層に１組の電圧を印加するステップをさらに含む、請求項４に記載の方法。
【請求項6】
前記１組の電圧は、前記第１のチャネルパス電圧から前記カットオフ電圧に徐々に減少する、請求項５に記載の方法。
【請求項7】
前記カットオフ電圧は、約０Ｖである、請求項４から６のいずれか一項に記載の方法。
【請求項8】
前記少なくとも１つのダミーメモリ層は、前記ダミーメモリ層の最下部を含む、請求項４から６のいずれか一項に記載の方法。
【請求項9】
各々が垂直方向に複数のメモリ層を含む複数のメモリデッキと、前記複数のメモリデッキのうちの第１のメモリデッキ内の各メモリ層をプログラムし、次に前記第１のメモリデッキの上の前記複数のメモリデッキのうちの第２のメモリデッキ内の各メモリ層をプログラムするように構成された周辺回路と、を備え、
前記第１のメモリデッキ内の各メモリ層をプログラムするために、前記周辺回路は、前記メモリ層にプログラム電圧を印加し、前記第１のメモリデッキ内のうち前記プログラム電圧を印加された前記メモリ層を除く残りの前記メモリ層の各々に前記プログラム電圧よりも小さい第１のチャネルパス電圧を印加するようにさらに構成され、
前記第２のメモリデッキ内の各メモリ層をプログラムするために、前記周辺回路は、
前記メモリ層に前記プログラム電圧を印加し、前記第２のメモリデッキ内のうち前記プログラム電圧を印加された前記メモリ層を除く残りの前記メモリ層の各々に前記第１のチャネルパス電圧を印加することと、
前記第１のメモリデッキの各メモリ層に、前記第１のチャネルパス電圧よりも小さい第２のチャネルパス電圧を印加することと、を行うようにさらに構成され、
３Ｄメモリデバイスは、前記垂直方向に、前記第１のメモリデッキと前記第２のメモリデッキとの間の複数のダミーメモリ層を備え、第２のプログラミングを行うステップは、前記ダミーメモリ層に前記第２のチャネルパス電圧を印加するステップをさらに含み、
前記第２のメモリデッキ内の各メモリ層をプログラムするために、前記周辺回路は、前記ダミーメモリ層に前記第２のチャネルパス電圧を印加するようにさらに構成され、
前記３Ｄメモリデバイスは、各々が前記複数のメモリデッキを垂直に貫通し、ドレイン選択トランジスタを備える複数のＮＡＮＤメモリストリングを備え、
前記周辺回路は、前記ＮＡＮＤメモリストリングのうちの第１のＮＡＮＤメモリストリングの前記ドレイン選択トランジスタに選択電圧を印加して、前記第１のＮＡＮＤメモリストリングを選択することと、
前記ＮＡＮＤメモリストリングのうちの第２のＮＡＮＤメモリストリングの前記ドレイン選択トランジスタに選択解除電圧を印加して、前記第２のＮＡＮＤメモリストリングを選択解除することと、を行うようにさらに構成され、
前記第２のメモリデッキ内の各メモリ層をプログラムするために、前記周辺回路は、前記第２のメモリデッキ内の残りの前記メモリ層の各々に前記第１のチャネルパス電圧を印加し、前記第１のメモリデッキ内の各メモリ層に前記第２のチャネルパス電圧を印加するようにさらに構成され、その結果、前記選択解除された第２のＮＡＮＤメモリストリング内の部分結合電位が前記第１のメモリデッキに延在せず、
前記複数のダミーメモリ層のそれぞれは、当該ダミーメモリ層によって結合されたメモリセルがデータストレージに使用されない、三次元（３Ｄ）メモリデバイス。
【請求項10】
前記３Ｄメモリデバイスは、前記垂直方向に、前記第１のメモリデッキと前記複数のダミーメモリ層との間の第３のメモリデッキを備え、前記第２のメモリデッキ内の各メモリ層をプログラムするために、前記周辺回路は、前記第３のメモリデッキ内の前記メモリ層の各々に前記第２のチャネルパス電圧を印加するようにさらに構成される、請求項９に記載の３Ｄメモリデバイス。
【請求項11】
前記第２のチャネルパス電圧は、約０Ｖである、請求項９又は１０に記載の３Ｄメモリデバイス。
【請求項12】
前記３Ｄメモリデバイスは、前記垂直方向に、前記第１のメモリデッキと前記第２のメモリデッキとの間の複数のダミーメモリ層をさらに備え、前記周辺回路は、前記ダミーメモリ層のうちの少なくとも１つの制御ゲートに、前記制御ゲートの閾値電圧よりも小さいカットオフ電圧を印加して、前記制御ゲートをオフするようにさらに構成される、請求項９に記載の３Ｄメモリデバイス。
【請求項13】
前記第２のメモリデッキ内の各メモリ層をプログラムするために、前記周辺回路は、前記少なくとも１つのダミーメモリ層の上の１組の前記ダミーメモリ層に１組の電圧を印加するようにさらに構成される、請求項１２に記載の３Ｄメモリデバイス。
【請求項14】
前記１組の電圧は、前記第１のチャネルパス電圧から前記カットオフ電圧に徐々に減少する、請求項１３に記載の３Ｄメモリデバイス。
【請求項15】
前記カットオフ電圧は、約０Ｖである、請求項１２から１４のいずれか一項に記載の３Ｄメモリデバイス。
【請求項16】
前記少なくとも１つのダミーメモリ層は、前記ダミーメモリ層の最下部を含む、請求項１２から１４のいずれか一項に記載の３Ｄメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
［関連出願の相互参照］
本出願は、２０１９年３月２９日に出願された中国特許出願第２０１９１０２５２０５３．５号の優先権を主張し、その全体が参照により本明細書に組み込まれる。
本出願は、２０１９年３月２９日に出願された中国特許出願第２０１９１０２５２０５３．５号の優先権を主張し、その全体が参照により本明細書に組み込まれる。
【背景技術】
【0002】
本開示の実施形態は、三次元（３Ｄ）メモリデバイス及びその動作方法に関する。
【0003】
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、及び製造プロセスを改善することによって、より小さいサイズに縮小される。しかしながら、メモリセルの特徴サイズが下限に近づくにつれて、平面プロセス及び製造技術は困難になり、費用がかかるようになる。その結果、平面メモリセルのメモリ密度は上限に近づく。
【0004】
３Ｄメモリアーキテクチャは、平面メモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスとを含む。
【発明の概要】
【0005】
３Ｄメモリデバイス及び３Ｄメモリデバイスを動作させるための方法の実施形態が本明細書に開示される。
【0006】
一例では、３Ｄメモリデバイスを動作させるための方法が開示される。３Ｄメモリデバイスは、各々が垂直方向に複数のメモリ層を含む複数のメモリデッキを含む。複数のメモリデッキのうちの第１のメモリデッキ内の各メモリ層には第１のプログラムが行われる。第１のプログラミングは、メモリ層にプログラム電圧を印加し、第１のメモリデッキ内の残りのメモリ層の各々にプログラム電圧よりも小さい第１のチャネルパス電圧を印加することを含む。第１のメモリデッキの上の複数のメモリデッキのうちの第２のメモリデッキ内の各メモリ層には、第２のプログラムが行われる。第２のプログラミングは、メモリ層にプログラム電圧を印加することと、第２のメモリデッキ内の残りのメモリ層の各々に第１のチャネルパス電圧を印加することとを含む。第２のプログラミングは、第１のメモリデッキ内の各メモリ層に第１のチャネルパス電圧よりも小さい第２のチャネルパス電圧を印加することをさらに含む。
【0007】
別の例では、３Ｄメモリデバイスを動作させるための方法が開示される。３Ｄメモリデバイスは、各々が垂直方向に複数のメモリ層を含む複数のメモリデッキと、垂直方向に第１のメモリデッキと第２のメモリデッキの間に複数の第１のダミーメモリ層とを含む。複数のメモリデッキのうちの第１のメモリデッキ内の各メモリ層には第１のプログラムが行われる。第１のプログラミングは、メモリ層にプログラム電圧を印加し、第１のメモリデッキ内の残りのメモリ層の各々にプログラム電圧よりも小さいチャネルパス電圧を印加することを含む。第１のメモリデッキの上の複数のメモリデッキのうちの第２のメモリデッキ内の各メモリ層には、第２のプログラムが行われる。第２のプログラミングは、メモリ層にプログラム電圧を印加することと、第２のメモリデッキ内の残りのメモリ層の各々にチャネルパス電圧を印加することとを含む。第２のプログラミングは、第１のダミーメモリ層の少なくとも１つに０Ｖ電圧を印加することも含む。第２のプログラミングは、第１のメモリデッキ内の各メモリ層に０Ｖ電圧を印加することをさらに含む。
【0008】
さらに別の例では、３Ｄメモリデバイスは、周辺回路と、各々が垂直方向に複数のメモリ層を含む複数のメモリデッキとを含む。周辺回路は、複数のメモリデッキのうちの第１のメモリデッキ内の各メモリ層をプログラムし、次いで、第１のメモリデッキの上の複数のメモリデッキのうちの第２のメモリデッキ内の各メモリ層をプログラムするように構成される。第１のメモリデッキ内の各メモリ層をプログラムするために、周辺回路は、メモリ層にプログラム電圧を印加し、第１のメモリデッキ内の残りのメモリ層の各々にプログラム電圧よりも小さい第１のチャネルパス電圧を印加するようにさらに構成される。第２のメモリデッキ内の各メモリ層をプログラムするために、周辺回路は、メモリ層にプログラム電圧を印加し、第２のメモリデッキ内の残りのメモリ層の各々に第１のチャネルパス電圧を印加し、第１のメモリデッキ内の各メモリ層に第１のチャネルパス電圧よりも小さい第２のチャネルパス電圧を印加するようにさらに構成される。
【0009】
さらに別の例では、３Ｄメモリデバイスは、周辺回路と、各々が垂直方向に複数のメモリ層を含む複数のメモリデッキと、垂直方向に第１のメモリデッキと第２のメモリデッキとの間に複数の第１のダミーメモリ層とを含む。周辺回路は、複数のメモリデッキのうちの第１のメモリデッキ内の各メモリ層をプログラムし、次いで、第１のメモリデッキの上の複数のメモリデッキのうちの第２のメモリデッキ内の各メモリ層をプログラムするように構成される。第１のメモリデッキ内の各メモリ層をプログラムするために、周辺回路は、メモリ層にプログラム電圧を印加し、第１のメモリデッキ内の残りのメモリ層の各々にプログラム電圧よりも小さいチャネルパス電圧を印加するようにさらに構成される。第２のメモリデッキ内の各メモリ層をプログラムするために、周辺回路は、メモリ層にプログラム電圧を印加し、第２のメモリデッキ内の残りのメモリ層の各々にチャネルパス電圧を印加するようにさらに構成される。第２のメモリデッキ内の各メモリ層をプログラムするために、周辺回路は、第１のダミーメモリ層のうちの少なくとも１つに０Ｖ電圧を印加し、第１のメモリデッキ内の各メモリ層に０Ｖ電圧を印加するようにさらに構成される。
【図面の簡単な説明】
【0010】
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と共に、本開示の原理を説明し、当業者が本開示を作成及び使用することを有効にするのにさらに役立つ。
【図1】本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスの図を示す。
【図2】本開示のいくつかの実施形態による、例示的なメモリアレイデバイスの断面図を示す。
【図3A】シングルデッキ３Ｄ ＮＡＮＤメモリデバイスのプログラミング方式を示す。
【図3B】マルチデッキ３Ｄ ＮＡＮＤメモリデバイスのプログラミング方式を示す。
【図4】本開示のいくつかの実施形態による、マルチデッキ３Ｄ ＮＡＮＤメモリデバイスのための例示的なプログラミング方式を示す。
【図5A】本開示のいくつかの実施形態による、マルチデッキ３Ｄ ＮＡＮＤメモリデバイスのための別の例示的なプログラミング方式を示す。
【図5B】本開示のいくつかの実施形態による、マルチデッキ３Ｄ ＮＡＮＤメモリデバイスのための別の例示的なプログラミング方式を示す。
【図6】本開示のいくつかの実施形態による、マルチデッキ３Ｄ ＮＡＮＤメモリデバイスのためのさらに別の例示的なプログラミング方式を示す。
【図7】本開示のいくつかの実施形態による、３Ｄメモリデバイスを動作させるための例示的な方法のフローチャートである。
【0011】
本開示の実施形態について、添付の図面を参照しながら説明する。
【発明を実施するための形態】
【0012】
特定の構成及び配置について説明するが、これは例示的目的のみのために行われることを理解すべきである。当業者は、本開示の精神及び範囲から逸脱することなく、他の構成及び配置を使用できることを認識するであろう。本開示が様々な他の用途にも使用できることは、当業者には明らかであろう。
【0013】
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例示的な実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などへの言及は、記載された実施形態が特定の特徴、構造、又は特性を含み得ることを示すが、すべての実施形態が必ずしも特定の特徴、構造、又は特性を含むものではない可能性があることに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、又は特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造、又は特性を達成することは、当業者の知識の範囲内である。
【0014】
一般に、用語は、文脈における使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「１つ又は複数」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、又は特性を単数の意味で説明するために使用されてもよく、又は特徴、構造、又は特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」、又は「その（ｔｈｅ）」などの用語も、文脈に少なくとも部分的に依存して、単数形の用法を伝えるか、又は複数形の用法を伝えると理解されてもよい。さらに、「に基づく」という用語は、必ずしも排他的な要因のセットを伝達することを意図していないと理解されてもよく、代わりに、文脈に少なくとも部分的に依存して、必ずしも明示的に説明されていない追加の要因の存在を可能にしてもよい。
【0015】
本開示における「上に（ｏｎ）」、「より上に（ａｂｏｖｅ）」、及び「の上をおおって（ｏｖｅｒ）」の意味は、「上に（ｏｎ）」が何かの「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、中間の機能又はそれらの間に層を有する何かの「上に（ｏｎ）」の意味も含み、「より上に（ａｂｏｖｅ）」又は「の上をおおって（ｏｖｅｒ）」は、何か「より上に（ａｂｏｖｅ）」又は何か「の上をおおって（ｏｖｅｒ）」の意味を意味するだけでなく、中間の機能又はそれらの間に層を有さないで何か「より上に（ａｂｏｖｅ）」又は何か「の上をおおって（ｏｖｅｒ）」（すなわち、何かの上に直接）という意味も含むことができるように、最も広く解釈されるべきであることは容易に理解されるべきである。
【0016】
さらに、「真下（ｂｅｎｅａｔｈ）」、「より下に（ｂｅｌｏｗ）」、「下方（ｌｏｗｅｒ）」、「より上に（ａｂｏｖｅ）」、「上方（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素又は特徴と別の要素又は特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中又は動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく（９０度又は他の向きに回転されてもよく）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。
【0017】
本明細書で使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体をパターニングすることができる。基板の上に加えられる材料は、パターニングされてもよく、又はパターニングされないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの広範囲の半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、又はサファイアウェハなどの非導電性材料から作製することができる。
【0018】
本明細書で使用される場合、「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、下にある若しくは上にある構造体の全体にわたって延在することができ、又は下にある若しくは上にある構造体の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造体の厚さよりも厚さが薄い均一又は不均一な連続構造体の領域であり得る。例えば、層は、連続構造体の上面と底面との間の任意の対の水平面の間、又は上面と底面とに位置することができる。層は、水平方向、垂直方向、及び／又はテーパ面に沿って延在することができる。基板は、層とすることができ、その中に１つ又は複数の層を含むことができ、並びに／あるいはその上、それより上、及び／又はその下に１つ又は複数の層を有することができる。層は複数の層を含むことができる。例えば、相互接続層は、１つ又は複数の導体及び接触層（その中に相互接続線及び／又はビアコンタクトが形成される）並びに１つ又は複数の誘電体層を含むことができる。
【0019】
本明細書で使用される場合、「名目／名目上」という用語は、製品又はプロセスの設計段階中に設定される、構成要素又はプロセス動作の特性又はパラメータの所望の又は目標の値を、所望の値より上及び／又は下の値の範囲と共に指す。値の範囲は、製造プロセスにおけるわずかな変動又は公差に起因し得る。本明細書で使用される場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化し得る所与の量の値を示す。特定の技術ノードに基づいて、用語「約」は、例えば、値の１０～３０％（例えば、値の±１０％、±２０％、又は±３０％）の範囲内で変化する所与の量の値を示すことができる。
【0020】
本明細書で使用される場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように、メモリセルトランジスタの垂直に配向されたストリング（ＮＡＮＤメモリストリングなどの「メモリストリング」と本明細書では呼ばれる）を横方向に配向された基板上に有する半導体デバイスを指す。本明細書で使用される場合、「垂直／垂直に」という用語は、基板の側面に対して名目上垂直であることを意味する。
【0021】
本開示による様々な実施形態は、外乱が低減された３Ｄメモリデバイス、特にマルチデッキ３Ｄ ＮＡＮＤメモリデバイスのための新規なプログラミング方式を提供する。選択された３Ｄ ＮＡＮＤメモリストリングについて、本明細書で開示されるプログラミング方式は、チャネルパス電圧（別名「チャネルパス電圧外乱」）によって引き起こされるプログラムされたメモリ層への外乱を低減することができる。選択解除された３Ｄメモリストリングについて、本明細書で開示されるプログラミング方式はまた、プログラム電圧（別名「プログラム電圧外乱」）によって引き起こされるプログラミングメモリ層への外乱を低減することができる。任意の上部メモリデッキのプログラミング動作中、上部メモリデッキの下の各メモリ層又はダミーメモリ層に、チャネルパス電圧外乱を低減し、選択解除されたＮＡＮＤメモリストリングの下部領域におけるチャネル結合効果の発生を回避するために、低減されたチャネルパス電圧（例えば、０Ｖ）を印加することができる。いくつかの実施形態では、上部メモリデッキと下部メモリデッキとの間のダミーメモリ層の少なくとも１つは、例えば、その制御ゲートに０Ｖ電圧を印加することによって遮断され、それによって、上部メモリデッキと下部メモリデッキとの間の漏れ電流が防止される。いくつかの実施形態では、チャネルパス電圧から０Ｖまでの電圧勾配を形成するために、上部メモリデッキと下部メモリデッキとの間のダミーメモリ層に徐々に減少する１組の電圧が印加され、これにより、選択解除されたＮＡＮＤメモリストリングにおけるチャネルホットエレクトロン注入（ＣＨＥ）効果を回避することができる。
【0022】
図１は、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイス１００の図を示す。３Ｄメモリデバイス１００は、メモリアレイデバイス１０２と、メモリアレイデバイス１０２に結合された周辺回路１０４とを含むことができる。メモリアレイデバイス１０２は、各々が基板（図示せず）の上に垂直に延在するＮＡＮＤメモリストリング１０８のアレイの形態でメモリセル１０６が設けられる３Ｄ ＮＡＮＤフラッシュメモリデバイスとすることができる。いくつかの実施形態では、各ＮＡＮＤメモリストリング１０８は、直列に結合され、垂直方向に積層された複数のメモリセル１０６を含む。各メモリセル１０６は、メモリセル１０６の領域内に捕捉された電子の数に依存する電圧又は電荷などの連続的なアナログ値を保持することができる。各メモリセル１０６は、フローティングゲートトランジスタを含む「フローティングゲート」タイプのメモリセル、又は電荷トラップトランジスタを含む「電荷トラップ」タイプのメモリセルのいずれかとすることができる。
【0023】
いくつかの実施形態では、各メモリセル１０６は、２つの可能なメモリ状態を有し、したがって、１ビットのデータを格納することができるシングルレベルセル（ＳＬＣ）である。例えば、第１のメモリ状態「０」は第１の電圧範囲に対応することができ、第２のメモリ状態「１」は第２の電圧範囲に対応することができる。いくつかの実施形態では、各メモリセル１０６は、４つを超えるメモリ状態において単一ビットを超えるデータを格納することができるマルチレベルセル（ＭＬＣ）である。例えば、ＭＬＣは、セル当たり２ビット、セル当たり３ビット（トリプルレベルセル（ＴＬＣ）としても知られる）、又はセル当たり４ビット（クァッドレベルセル（ＱＬＣ）としても知られる）を格納することができる。各ＭＬＣは、可能な公称記憶値の範囲を想定するようにプログラムすることができる。一例では、各ＭＣＬが２ビットのデータを格納する場合、３つの可能な公称記憶値のうちの１つをセルに書き込むことによって、消去状態から３つの可能なプログラミングレベルのうちの１つを想定するようにＭＬＣをプログラムすることができる。第４の公称記憶値を消去状態に使用することができる。
【0024】
図１に示すように、各ＮＡＮＤメモリストリング１０８は、そのソース端にソース選択トランジスタ１１０を含み、そのドレイン端にドレイン選択トランジスタ１１２を含むことができる。ソース選択トランジスタ１１０及びドレイン選択トランジスタ１１２は、読み出し及びプログラミング動作中に選択されたＮＡＮＤメモリストリング１０８（アレイの列）を活性化するように構成することができる。いくつかの実施形態では、同じメモリブロック内のＮＡＮＤメモリストリング１０８のソース選択トランジスタ１１０は、同じソース線１１４、例えば共通のソース線を介して、例えば接地に結合される。いくつかの実施形態によれば、各ＮＡＮＤメモリストリング１０８のドレイン選択トランジスタ１１２は、それぞれのビット線１１６に結合され、そこから出力バス（図示せず）を介してデータを読み出すことができる。いくつかの実施形態では、各ＮＡＮＤメモリストリング１０８は、ソース選択トランジスタ１１０が共通の接地（すなわち、０Ｖ）に接続されている間に、選択電圧（例えば、ドレイン選択トランジスタ１１２の閾値電圧を上回る）又は選択解除電圧（例えば、０Ｖ）をそれぞれのドレイン選択トランジスタ１１２に印加することによって選択又は選択解除されるように構成される。
【0025】
隣接するＮＡＮＤメモリストリング１０８のメモリセル１０６は、メモリセルのどの行が読み出し及びプログラミング動作の影響を受けるかを選択するワード線１１８を介して結合することができる。いくつかの実施形態では、各ワード線１１８は、読み出し及びプログラミング動作のための最小の物理的にアドレス指定可能なデータユニットであるメモリセルのページ（メモリページ１２０）に結合される。ビット単位のメモリページ１２０のサイズは、ワード線１１８によって結合されたＮＡＮＤメモリストリング１０８の数に対応することができる。各ワード線１１８は、それぞれのメモリページ１２０内の各メモリセル１０６の複数の制御ゲートと、制御ゲートを結合するゲート線とを含むことができる。
【0026】
図２は、本開示のいくつかの実施形態による、例示的なメモリアレイデバイス２００の断面図を示す。メモリアレイデバイス２００は、図１に示すメモリアレイデバイス１０２の一例である。図２に示すように、メモリアレイデバイス２００は、基板２０２の上に垂直に延在する３Ｄ ＮＡＮＤメモリストリング２１０（例えば、図１のＮＡＮＤメモリストリング１０８）を含む。基板２０２は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、又は任意の他の適切な材料を含むことができる。図２では、メモリアレイデバイス２００内の構成要素の空間的関係をさらに示すために、ｘ軸及びｙ軸が含まれていることに留意されたい。基板２０２は、ｘ方向（すなわち、横方向）に横方向に延在する２つの側面（例えば、上面及び底面）を有する。本明細書で使用する場合、ある構成要素が半導体構造（例えば、メモリアレイデバイス２００）の別の構成要素の「上（ｏｎ）」、「上方（ａｂｏｖｅ）」、又は「下方（ｂｅｌｏｗ）」にあるかどうかは、基板が半導体構造のｙ方向の最下面に位置するときに、ｙ方向（すなわち、垂直方向又は深さ方向）における半導体構造（例えば、基板２０２）の基板との相関で判定される。空間的関係を説明するための同じ概念が本開示全体にわたって適用される。
【0027】
図２に示すように、３Ｄ ＮＡＮＤメモリストリング２１０は、交互に配置されたゲート導電層２０６（本明細書では「メモリ層」とも呼ばれる）及び基板２０２の上のゲート間誘電体層２０８を有するメモリスタック２０４を垂直に貫通する。メモリスタック２０４内のゲート導電層２０６及びゲート間誘電体層２０８は、垂直方向に交互にすることができる。言い換えれば、メモリスタック２０４の上部又は底部のものを除いて、各ゲート導電層２０６は両側に２つのゲート間誘電体層２０８が隣接することができ、各ゲート間誘電体層２０８は両側に２つのゲート導電層２０６が隣接することができる。メモリスタック２０４内のゲート導電層２０６及びゲート間誘電体層２０８の対の数（例えば、３２、６４、９６、又は１２８）は、メモリアレイデバイス２００内のメモリセルの数を決定する。各ゲート導電層２０６は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、ケイ化物、又はそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。いくつかの実施形態では、各ゲート導電層２０６は、タングステン層などの金属層を含む。いくつかの実施形態では、各ゲート導電層２０６は、ドープされたポリシリコン層を含む。各ゲート導電層／メモリ層２０６は、３Ｄ ＮＡＮＤメモリストリング２１０のメモリセル（例えば、図１のメモリセル１０６）を取り囲む制御ゲートを含むことができ、ワード線（例えば、図１のワード線１１８）として横方向に延在することができる。
【0028】
メモリスタック２０４は、図２に示すように、基板２０２の上の下部メモリデッキ２０４Ａと、下部メモリデッキ２０４Ａの上の上部メモリデッキ２０４Ｂとを含むデュアルデッキメモリスタックなどのマルチデッキアーキテクチャを有することができる。下部メモリデッキ２０４Ａ及び上部メモリデッキ２０４Ｂの各々におけるゲート導電層２０６及びゲート間誘電体層２０８の対の数は、同じであっても異なっていてもよい。下部メモリデッキ２０４Ａ及び上部メモリデッキ２０４Ｂの各々は、上述したように、交互に配置されたゲート導電層２０６及びゲート間誘電体層２０８を含むことができる。
【0029】
図２に示すように、３Ｄ ＮＡＮＤメモリストリング２１０は、下部メモリデッキ２０４Ａ及び上部メモリデッキ２０４Ｂを垂直に貫通するチャネル構造２１２を含む。いくつかの実施形態では、チャネル構造２１２は、半導体材料（複数可）（例えば、半導体チャネル２２０として）及び誘電体材料（複数可）（例えば、メモリ膜２１８として）で充填されたチャネルホールを含む。いくつかの実施形態では、半導体チャネル２２０は、アモルファスシリコン、ポリシリコン、又は単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリ膜２１８は、トンネル層２２６、記憶層２２４（「電荷トラップ／記憶層」としても知られる）、及びブロッキング層２２２を含む複合誘電体層である。チャネル構造２１２は、円筒形状（例えば、ピラー形状）を有することができる。いくつかの実施形態によれば、半導体チャネル２２０、トンネル層２２６、記憶層２２４、ブロッキング層２２２は、この順序でピラーの中心から外面に向かって半径方向に配置される。トンネル層２２６は、酸化ケイ素、酸窒化ケイ素、又はそれらの任意の組み合わせを含むことができる。記憶層２２４は、窒化ケイ素、酸窒化ケイ素、ケイ素、又はそれらの任意の組み合わせを含むことができる。ブロッキング層２２２は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、又はそれらの任意の組み合わせを含むことができる。一例では、メモリ膜２１８は、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＯＮＯ）の複合層を含むことができる。
【0030】
いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング２１０は、３Ｄ ＮＡＮＤメモリストリング２１０の下部（例えば、下端）に半導体プラグ２１４をさらに含む。半導体プラグ２１４は、基板２０２から任意の適切な方向にエピタキシャル成長される単結晶シリコンなどの半導体材料を含むことができる。半導体プラグ２１４は、３Ｄ ＮＡＮＤメモリストリング２１０のソース選択トランジスタ（例えば、図１のソース選択トランジスタ１１０）のチャネルの一部として機能することができる。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング２１０は、３Ｄ ＮＡＮＤメモリストリング２１０の上部部分（例えば、上端において）にチャネルプラグ２１６をさらに含む。いくつかの実施形態では、チャネルプラグ２１６は、３Ｄ ＮＡＮＤメモリストリング２１０のドレイン選択トランジスタ（例えば、図１のドレイン選択トランジスタ１１２）のチャネルとして機能することができる。本明細書で使用される場合、構成要素（例えば、チャネル構造２１２）の「上端」は、基板２０２からｙ方向により遠い端部であり、構成要素（例えば、チャネル構造２１２）の「下端」は、基板２０２がメモリアレイデバイス２００の最下面に位置するときに、ｙ方向に基板２０２により近い端部である。
【0031】
いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング２１０は、３Ｄ ＮＡＮＤメモリストリング２１０のメモリセル用の複数の制御ゲート（各々がゲート導電層／メモリ層２０６の一部である）を含む。ゲート導電層２０６は、複数の３Ｄ ＮＡＮＤメモリストリング２１０用の複数の制御ゲートを含むことができ、メモリスタック２０４の端部で終わるワード線として横方向に延在することができ、これは、例えば、読み出し、消去、及びプログラミング動作によって、メモリセルの動作を制御するためのワード線バイアス電圧ＶＷＬ（例えば、図１に示すように）を受けることができる。図２には示されていないが、ゲート線スリット／ソース接点、ローカル接点、相互接続層などを含むがこれらに限定されないメモリアレイデバイス２００の追加の構成要素が形成され得ることが理解される。
【0032】
図２では、３Ｄ ＮＡＮＤメモリストリング２１０は、単一セル形成（ＳＣＦ）構造として知られている単一チャネル構造２１２を含む。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング２１０は、デュアルセル形成（ＤＣＦ）構造としても知られるデッキ間プラグ（図示せず）によって電気的に接続された２つのチャネル構造を含むことができることが理解される。いくつかの実施形態では、メモリスタック２０４は、３つ以上のメモリデッキを含むことができ、３Ｄ ＮＡＮＤメモリストリング２１０は、メモリデッキを垂直に貫通する単一チャネル構造を含むか、又は３つ以上のチャネル構造を含むことができ、その各々は、メモリデッキのそれぞれを垂直に貫通することも理解されよう。マルチデッキメモリスタックを有する３Ｄメモリデバイスの場合、複数のメモリデッキの各々は、垂直方向に複数のメモリ層（例えば、ゲート導電層２０６）を含むことができる。いくつかの実施形態では、１組のダミーメモリ層が、図２に示すように下部メモリデッキ２０４Ａと上部メモリデッキ２０４Ｂとの間に垂直にダミーメモリ層２０４Ｃ、又はＤＣＦ構造内のデッキ間プラグを取り囲むダミーメモリ層（図示せず）など、隣接するメモリデッキ間に垂直に形成される。ダミーメモリ層は、ダミーメモリ層によって結合されたメモリセルがデータストレージ（すなわち、ダミーメモリセルとして）に使用されないため、メモリ層と同じ物理構造を有するが、異なる電気的構成を有することができる。
【0033】
再び図１を参照すると、周辺回路１０４は、３Ｄメモリデバイス１００の動作を容易にするために使用される任意の適切なデジタル、アナログ、及び／又は混合信号回路を含むことができる。例えば、周辺回路１０４は、データバッファ（例えば、ビット線ページバッファ）、デコーダ（例えば、行デコーダ及び列デコーダ）、センスアンプ、ドライバ（例えば、ワード線ドライバ）、チャージポンプ、電流若しくは電圧基準、又は回路の任意のアクティブ若しくはパッシブ構成要素（例えば、トランジスタ、ダイオード、レジスタ、又はコンデンサ）のうちの１つ又は複数を含むことができる。いくつかの実施形態では、周辺回路１０４は、相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用して形成される。
【0034】
いくつかの実施形態では、周辺回路１０４は、ワード線駆動回路１２２及びビット線駆動回路１２４を含む。ワード線駆動回路１２２は、メモリアレイデバイス１０２内のメモリセル１０６をプログラムするために、本明細書に開示されるプログラミング方式を実装することができる。プログラミング方式の波形は、周辺回路１０４によって、ワード線バイアス電圧ＶＷＬの形態のワード線１１８を介して各メモリページ１２０に提供することができる。以下で詳細に説明するように、ワード線１１８に印加することができるワード線バイアス電圧ＶＷＬは、プログラム電圧Ｖｐｒｏｇｒａｍ、チャネルパス電圧Ｖｐａｓｓ、カットオフ電圧Ｖｃｕｔなどを含む。ビット線駆動回路１２４は、選択されたメモリセル１０６のプログラミングなどの様々なメモリ動作のために、それぞれのビット線１１６を介してそれぞれのドレイン選択トランジスタ１１２に選択電圧又は選択解除電圧を印加することによって、ＮＡＮＤメモリストリング１０８（及びそのメモリセル１０６）を選択又は選択解除することができる。
【0035】
図３Ａは、シングルデッキ３Ｄ ＮＡＮＤメモリデバイス３００のプログラミング方式を示す。３Ｄ ＮＡＮＤメモリデバイス３００は、３Ｄ ＮＡＮＤメモリデバイス３００のワード線として機能する垂直方向の複数のメモリ層（例えば、ゲート導電層）を有するメモリスタック３０２を含む。３Ｄ ＮＡＮＤメモリデバイス３００は、メモリスタック３０２の下の１組の下部ダミーメモリ層３０４と、メモリスタック３０２の上の１組の上部ダミーメモリ層３０６とをさらに含む。図３Ａに示すように、３Ｄ ＮＡＮＤメモリデバイス３００はまた、各々がメモリスタック３０２を垂直に貫通する複数のＮＡＮＤメモリストリング３０８及び３１０を含む。各ＮＡＮＤメモリストリング３０８又は３１０は、下部ダミーメモリ層３０４の下にそれぞれソース選択トランジスタ３１２又は３１４を含む。各ＮＡＮＤメモリストリング３０８又は３１０はまた、上部ダミーメモリ層３０６の上方にそれぞれドレイン選択トランジスタ３１６又は３１８を含む。
【0036】
３Ｄ ＮＡＮＤメモリデバイス３００のプログラミング動作中、例えば、ソース選択トランジスタ３１２及び３１４を共通の接地に電気的に結合することによって、各ＮＡＮＤメモリストリング３０８又は３１０のソース選択トランジスタ３１２及び３１４の両方に０Ｖ電圧が印加される。３Ｄ ＮＡＮＤメモリデバイス３００のプログラミング動作中、ＮＡＮＤメモリストリング３０８のドレイン選択トランジスタ３１６に選択電圧Ｖｔｏｐを印加してＮＡＮＤメモリストリング３０８を選択し（すなわち、ＮＡＮＤメモリストリング３０８内のメモリセルを活性化する）、ＮＡＮＤメモリストリング３１０のドレイン選択トランジスタ３１８に選択解除電圧（例えば、０Ｖ）を印加してＮＡＮＤメモリストリング３１０を選択解除する（すなわち、ＮＡＮＤメモリストリング３０８内のメモリセルを非活性化する）。
【0037】
３Ｄ ＮＡＮＤメモリデバイス３００のプログラミング動作中、メモリスタック３０２内の各メモリ層は、各メモリ層にプログラム電圧Ｖｐｒｏｇｒａｍを順次印加することによって順次プログラムされる。例えば、メモリ層３２０をプログラムするとき、メモリ層３２０にプログラム電圧が印加されて、メモリ層３２０によって囲まれた選択されたＮＡＮＤメモリストリング３０８のメモリセルをプログラムする。メモリ層３２０をプログラムするとき、メモリスタック３０２内の残りのメモリ層の各々にチャネルパス電圧Ｖｐａｓｓを印加して、選択されたＮＡＮＤメモリストリング３０８のチャネル（例えば、図２の半導体チャネル２２０）を開き、メモリ層３２０のプログラミングを有効にする。３Ｄ ＮＡＮＤメモリデバイス３００のプログラミング動作中、１組の電圧が、下部ダミーメモリ層３０４又は上部ダミーメモリ層３０６の各組に印加される。図３Ａに示すように、１組の電圧Ｖｄｍｙ＿ｂｏｔｔｏｍ＿１～Ｖｄｍｙ＿ｂｏｔｔｏｍ＿ｎ１がそれぞれ下部ダミーメモリ層３０４に印加され、別の１組の電圧Ｖｄｍｙ＿ｔｏｐ＿１～Ｖｄｍｙ＿ｔｏｐ＿ｎ１がそれぞれ上部ダミーメモリ層３０６に印加される。
【0038】
３Ｄ ＮＡＮＤメモリデバイス３００のプログラミング動作中、選択解除されたＮＡＮＤメモリストリング３１０については、その各端部のドレイン選択トランジスタ３１８及びソース選択トランジスタ３１４がオフにされるため、選択解除されたＮＡＮＤメモリストリング３１０のチャネルはフローティング状態にある。メモリスタック３０２の各メモリ層が選択解除されたＮＡＮＤメモリストリング３１０も取り囲むと、メモリスタック３０２内の残りのメモリ層の各々に印加されるチャネルパス電圧は、選択解除されたＮＡＮＤメモリストリング３１０内に結合電位３２２を形成して、メモリ層３２０に印加されるプログラム電圧に起因する選択解除されたＮＡＮＤメモリストリング３１０内のメモリ層３２０のプログラミングを抑制する。結合電位３２２は、チャネルパス電圧がメモリスタック３０２内の残りのメモリ層に印加されると、フローティング状態にある選択解除されたＮＡＮＤメモリストリング３１０におけるチャネル結合効果によって形成される。メモリ層３２０に印加されるプログラム電圧に対する所望の抑制効果を達成するために、チャネルパス電圧は、プログラム電圧に匹敵する結合電位３２２を生成するのに十分な大きさである必要がある。しかしながら、選択されたＮＡＮＤメモリストリング３０８について、すでにプログラムされているメモリ層（例えば、メモリ層３２０の下の各メモリ層）に印加されるチャネルパス電圧は、チャネルパス電圧が高すぎる場合、プログラムされたメモリセルに外乱を引き起こす可能性があり、これは、選択されたＮＡＮＤメモリストリング３０８に対する「チャネルパス電圧外乱」として知られている。一方、選択解除されたＮＡＮＤメモリストリング３１０について、プログラム電圧が高すぎる場合、結合電位３２２は、選択解除されたＮＡＮＤメモリストリング３１０内のメモリセルへのプログラミングを効果的に抑制しない可能性があり、これは、選択解除されたＮＡＮＤメモリストリング３１０に対する「プログラム電圧外乱」として知られている。
【0039】
３Ｄ ＮＡＮＤメモリデバイスにおいて積層メモリ層の数が増加し続けるにつれて、チャネルパス電圧がプログラムされたメモリ層に印加される持続時間も増加するので、チャネルパス電圧外乱がより顕著になる。同時に、（垂直方向の）チャネル深さが増大し、それによって結合電位が低下するため、プログラム電圧外乱もより顕著になる。例えば、図３Ｂは、マルチデッキ３Ｄ ＮＡＮＤメモリデバイス３０１のプログラミング方式を示す。図３Ａの３Ｄ ＮＡＮＤメモリデバイス３００とは異なり、３Ｄ ＮＡＮＤメモリデバイス３０１は、下部メモリデッキ３０３と、下部メモリデッキ３０３の上の上部メモリデッキ３０５と、下部メモリデッキ３０３と上部メモリデッキ３０５との間に垂直方向に１組の中間ダミーメモリ層３０７とをさらに含み、これにより、３Ｄ ＮＡＮＤメモリデバイス３０１内のメモリセルの数が増加する。
【0040】
下部メモリデッキ３０３内のメモリ層は、第１のプログラムが行われる。上部メモリデッキ３０５内のメモリ層３２０をプログラムするとき、プログラム電圧Ｖｐｒｏｇｒａｍがメモリ層３２０に印加され、これにより、選択解除されたＮＡＮＤメモリストリング３１０にプログラム電圧外乱を引き起こす。マルチデッキ３Ｄ ＮＡＮＤメモリデバイス３０１におけるｙ方向のチャネル深さがシングルデッキ３Ｄ ＮＡＮＤメモリデバイス３００におけるチャネル深さよりも大きいとき、選択解除されたＮＡＮＤメモリストリング３１０内の下部メモリデッキ３０３及び上部メモリデッキ３０５の両方並びに中間ダミーメモリ層３０７に延在する結合電位３２２は、マルチデッキ３Ｄ ＮＡＮＤメモリデバイス３０１においてより小さくなる。このため、マルチデッキ３Ｄ ＮＡＮＤメモリデバイス３０１では、プログラム電圧外乱がより顕著になる。一方、上部メモリデッキ３０５内のメモリ層３２０をプログラムするとき、チャネルパス電圧Ｖｐａｓｓが、上部メモリデッキ３０５内の残りのメモリ層の各々、中間ダミーメモリ層３０７の各々、及び下部メモリデッキ３０３内のメモリ層の各々に印加され、それによって、選択されたＮＡＮＤメモリストリング３０８、特に、すでにプログラムされている下部メモリデッキ３０３内のメモリ層にチャネルパス電圧外乱を引き起こす。チャネルパス電圧が下部メモリデッキ３０３内の各プログラムされたメモリ層に印加される持続時間は、メモリ層の数の増加に起因して増加するので、チャネルパス電圧外乱は、マルチデッキ３Ｄ ＮＡＮＤメモリデバイス３０１においてもより顕著になる。
【0041】
図４～図７に関して以下で詳細に説明するように、本開示は、３Ｄメモリデバイス、特に複数のメモリデッキを有する３Ｄ ＮＡＮＤメモリデバイスに対し外乱が低減された（例えば、プログラム電圧外乱及びチャネルパス電圧外乱）新規なプログラミング方式を提供する。図４は、本開示のいくつかの実施形態による、マルチデッキ３Ｄ ＮＡＮＤメモリデバイス４００のための例示的なプログラミング方式を示す。３Ｄ ＮＡＮＤメモリデバイス４００の物理的構造は、図３Ｂの３Ｄ ＮＡＮＤメモリデバイス３０１の物理的構造と同様であるため、ここでは詳細に繰り返さなくてもよい。
【0042】
図４に示すように、３Ｄ ＮＡＮＤメモリデバイス４００は、選択されたＮＡＮＤメモリストリング４０２及び選択解除されたＮＡＮＤメモリストリング４０４を含む。ＮＡＮＤメモリストリング４０２を選択するために、ＮＡＮＤメモリストリング４０２のドレイン選択トランジスタ４０６に選択電圧Ｖｔｏｐを印加することができる。ドレイン選択トランジスタ４０６をオンにするために、選択電圧は、ドレイン選択トランジスタ４０６の閾値電圧よりも大きい任意の適切な電圧とすることができる。ＮＡＮＤメモリストリング４０４を選択解除するために、ＮＡＮＤメモリストリング４０４のドレイン選択トランジスタ４０８に選択解除電圧を印加することができる。ドレイン選択トランジスタ４０８をオフにするために、選択解除電圧は、０Ｖなど、ドレイン選択トランジスタ４０８の閾値電圧よりも小さい任意の適切な電圧とすることができる。
【0043】
図４に示すように、３Ｄ ＮＡＮＤメモリデバイス４００はまた、下部メモリデッキ４１０と、下部メモリデッキ４１０の上の上部メモリデッキ４１２と、下部メモリデッキ４１０と上部メモリデッキ４１２との間に垂直方向に１組の中間ダミーメモリ層４１４とを含む。選択されたＮＡＮＤメモリストリング４０２及び選択解除されたＮＡＮＤメモリストリング４０４の各々は、下部メモリデッキ４１０及び上部メモリデッキ４１２を垂直に貫通し、それらの交差部にメモリセルを形成することができる。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリデバイス４００は、ソース選択トランジスタ４２０と下部メモリデッキ４１０との間に垂直方向に１組の下部ダミーメモリ層４１６と、ドレイン選択トランジスタ４０６及び４０８と上部メモリデッキ４１２との間に垂直方向に１組の上部ダミーメモリ層４１８とをさらに含む。
【0044】
３Ｄ ＮＡＮＤメモリデバイス４００のプログラミング動作中、下部メモリデッキ４１０内の各メモリ層は、プログラミング順に第１に順次プログラムされる。いくつかの実施形態では、プログラミング順序はボトムアップ、すなわち、下部メモリデッキ４１０内の底部メモリ層から頂部メモリ層へである。他の実施形態では、任意の他の適切なプログラミング順序が適用されてもよいことが理解される。下部メモリデッキ４１０をプログラムするために、プログラム電圧Ｖｐｒｏｇｒａｍが続いてプログラミング順に各メモリ層に印加され、第１のチャネルパス電圧Ｖｐａｓｓ＿１が下部メモリデッキ４１０内の残りのメモリ層の各々に印加され得る。プログラム電圧は、メモリセルの制御ゲートの閾値電圧よりも大きく、また、選択されたＮＡＮＤメモリストリング４０２のメモリ膜（例えば、図２のメモリ膜２１８のＯＮＯ構造）に電子を注入するのに十分な高い電圧とすることができる。例えば、プログラム電圧は、２０Ｖなど、約２０Ｖであってもよい。第１のチャネルパス電圧は、選択されたＮＡＮＤメモリストリング４０２のチャネル（例えば、図２の半導体チャネル２２０）を開くためメモリセルの制御ゲートの閾値電圧よりも大きくすることができる。いくつかの実施形態では、第１のチャネルパス電圧はプログラム電圧よりも小さい。例えば、第１のチャネルパス電圧は、８Ｖ、９Ｖ、又は１０Ｖなど、約８Ｖ、９Ｖ、又は１０Ｖであってもよい。いくつかの実施形態では、下部メモリデッキ４１０のプログラミング方式は、図３Ｂの３Ｄ ＮＡＮＤメモリデバイス３０１の下部メモリデッキ３０３のプログラミング方式と実質的に同様であってもよいことが理解される。
【0045】
３Ｄ ＮＡＮＤメモリデバイス４００のプログラミング動作中、メモリデッキ４１０及び４１２のプログラミング順序がボトムアップであると仮定すると、次に、上部メモリデッキ４１２内の各メモリ層がプログラミング順に順次プログラムされる。いくつかの実施形態では、プログラミング順序はボトムアップ、すなわち、上部メモリデッキ４１２内の底部メモリ層から頂部メモリ層へである。他の実施形態では、任意の他の適切なプログラミング順序が適用されてもよいことが理解される。上部メモリデッキ４１２をプログラムするために、プログラム電圧Ｖｐｒｏｇｒａｍが続いてプログラミング順に各メモリ層４２２に印加され、第１のチャネルパス電圧Ｖｐａｓｓ＿１が上部メモリデッキ４１２内の残りのメモリ層の各々に印加され得る。上部メモリデッキ３０５をプログラムする間、同じチャネルパス電圧が下部メモリデッキ３０３内の各プログラムされたメモリ層に印加される、図３Ｂで上述した上部メモリデッキ３０５の従来のプログラム方式とは異なり、上部メモリデッキ４１２内のメモリ層４２２をプログラムするために、第１のチャネルパス電圧よりも小さい第２のチャネルパス電圧が下部メモリデッキ４１０内の各プログラムされたメモリ層に印加される。図４に示すように、第２のチャネルパス電圧は、０Ｖなど、約０Ｖとすることができる。上部メモリデッキ４１２をプログラムするときに、下部メモリデッキ４１０内のプログラムされたメモリ層に低減されたチャネルパス電圧（例えば、０Ｖ）を印加することによって、選択されたＮＡＮＤメモリストリング４０２に対するチャネルパス電圧外乱を低減することができる。
【0046】
一方、チャネルパス電圧がメモリセルの制御ゲートの閾値電圧より下まで低下すると（例えば、０Ｖ）、選択解除されたＮＡＮＤメモリストリング４０４内の部分結合電位４２４は、下部メモリデッキ４１０内に延在できない。いくつかの実施形態によれば、図３Ｂの選択解除されたＮＡＮＤメモリストリング３１０内の下部メモリデッキ３０３及び上部メモリデッキ３０５の両方内に延在する結合電位３２２と比較して、垂直方向の部分結合電位４２４の寸法は減少する。これにより、部分結合電位４２４の強度を高めることができ、選択解除されたＮＡＮＤメモリストリング４０４へのプログラム電圧外乱を抑制することができる。
【0047】
いくつかの実施形態では、上部メモリデッキ４１２をプログラムするときに下部メモリデッキ４１０と上部メモリデッキ４１２との間の漏れ電流を低減するために、メモリセルの制御ゲートの閾値電圧よりも小さいカットオフ電圧が中間ダミーメモリ層４１４のうちの少なくとも１つの制御ゲートに印加されて制御ゲートをオフにする。いくつかの実施形態によれば、カットオフ電圧は約０Ｖ、例えば０Ｖである。図４に示すように、最下部の中間ダミーメモリ層４２６にカットオフ電圧（例えば、０Ｖ）を印加することができる。いくつかの実施形態では、最下部の中間ダミーメモリ層４２６は、最初にプログラム電圧（閾値電圧より上）が印加され、次いでカットオフ電圧（閾値電圧より下）に切り替えられて制御ゲートをオフにする。いくつかの実施形態では、カットオフ電圧は、２つ以上の中間ダミーメモリ層４１４に印加される。
【0048】
いくつかの実施形態によれば、最下部の中間ダミーメモリ層４２６などの少なくとも１つのダミーメモリ層の上の１組の中間ダミーメモリ層４１４に１組の電圧が印加される。選択解除されたＮＡＮＤメモリストリング４０４におけるＣＨＥ効果を回避するために、１組の電圧は、第１のチャネルパス電圧Ｖｐａｓｓ＿１からカットオフ電圧（例えば、０Ｖ）に徐々に減少することができる。図４に示すように、中間ダミーメモリ層４１４のうちの最上部の中間ダミーメモリ層に印加される電圧Ｖｄｍｙ＿ｍｉｄｄｌｅ＿ｎ３は、名目上、第１のチャネルパス電圧と同じか、又はそれよりわずかに小さくすることができ、最下部の中間ダミーメモリ層４２６に印加される電圧は、０Ｖなどの約０Ｖとすることができる。隣接する中間ダミーメモリ層４１４間の電圧オフセットは、同じであっても異なっていてもよい。いくつかの実施形態では、カットオフ電圧の上の電圧勾配を形成するために、カットオフ電圧が印加される層の上に少なくとも２つの中間ダミーメモリ層４１４がある。
【0049】
２つのメモリデッキを有する３Ｄ ＮＡＮＤメモリデバイス４００に関して上述したプログラム方式は、３つ以上のメモリデッキを有する３Ｄ ＮＡＮＤメモリデバイスに拡張することができる。例えば、図５Ａ及び図５Ｂは、本開示のいくつかの実施形態による、マルチデッキ３Ｄ ＮＡＮＤメモリデバイス５００のための別の例示的なプログラミング方式を示す。図５Ａ及び図５Ｂに示すように、３Ｄ ＮＡＮＤメモリデバイス５００は、垂直方向に、下部メモリデッキ５０２と、下部メモリデッキ５０２の上の中間メモリデッキ５０４と、中間メモリデッキ５０４の上の上部メモリデッキ５０６とを含む。３Ｄ ＮＡＮＤメモリデバイス５００は、下部メモリデッキ５０２と中間メモリデッキ５０４との間に垂直方向に１組の第１の中間ダミーメモリ層５０８の他、中間メモリデッキ５０４と上部メモリデッキ５０６との間に垂直方向に１組の第２の中間ダミーメモリ層５１０とをさらに含むことができる。３Ｄ ＮＡＮＤメモリデバイス５００の残りの物理的構成要素は、図４の３Ｄ ＮＡＮＤメモリデバイス４００の対応物と同様であり、したがって、ここでは詳細に繰り返さなくてもよい。
【0050】
３Ｄ ＮＡＮＤメモリデバイス５００のプログラミング動作中、下部メモリデッキ５０２内の各メモリ層は、プログラミング順に第１に順次プログラムされる。下部メモリデッキ５０２のプログラミング方式は、図４の３Ｄ ＮＡＮＤメモリデバイス４００の下部メモリデッキ４１０のプログラミング方式と実質的に同様であってもよく、したがって、ここでは詳細に繰り返さなくてもよいことが理解される。メモリデッキ５０２、５０４、及び５０６のプログラミング順序がボトムアップであると仮定すると、３Ｄ ＮＡＮＤメモリデバイス５００のプログラミング動作中、中間メモリデッキ５０４内の各メモリ層は、その後、プログラミング順に、例えばボトムアップで順次プログラムされる。中間メモリデッキ５０４内のメモリ層５１２をプログラムするために、プログラム電圧Ｖｐｒｏｇｒａｍをメモリ層５１２に印加することができ、第１のチャネルパス電圧Ｖｐａｓｓ＿１をメモリ層５１２の上にある中間メモリデッキ５０４内の残りのメモリ層の各々に印加することができ、第２のチャネルパス電圧Ｖｐａｓｓ＿２をメモリ層５１２の下にある中間メモリデッキ５０４内の残りのメモリ層の各々に印加することができる。いくつかの実施形態では、中間メモリデッキ５０４をプログラムするとき、第１のチャネルパス電圧は、上部メモリデッキ５０６内の各メモリ層及び各第２の中間ダミーメモリ層５１０にも印加される。第１のチャネルパス電圧Ｖｐａｓｓ＿１は、名目上、第２のチャネルパス電圧Ｖｐａｓｓ＿２と同じであり得る。
【0051】
いくつかの実施形態によれば、中間メモリデッキ５０４内のメモリ層５１２をプログラムするために、第１及びチャネルパス電圧よりも小さい第３のチャネルパス電圧が、下部メモリデッキ５０２内の各プログラムされたメモリ層に印加される。第３のチャネルパス電圧は、０Ｖなど、約０Ｖとすることができる。中間メモリデッキ５０４をプログラムするときに、下部メモリデッキ５０２内のプログラムされたメモリ層に低減されたチャネルパス電圧（例えば、０Ｖ）を印加することによって、図４に関して詳細に上述したように、選択されたＮＡＮＤメモリストリング４０２に対するチャネルパス電圧外乱及び選択解除されたＮＡＮＤメモリストリング４０４に対するプログラム電圧外乱の両方を低減することができる。
【0052】
いくつかの実施形態では、中間メモリデッキ５０４をプログラムするときに下部メモリデッキ５０２と中間メモリデッキ５０４との間の漏れ電流を低減するために、メモリセルの制御ゲートの閾値電圧よりも小さいカットオフ電圧が、第１の中間ダミーメモリ層５０８（例えば、最下部の第１の中間ダミーメモリ層５１４）の少なくとも１つの制御ゲートに印加されて、制御ゲートをオフにする。カットオフ電圧は、０Ｖなど、約０Ｖとすることができる。選択解除されたＮＡＮＤメモリストリング４０４におけるＣＨＥ効果を回避するために、第２のチャネルパス電圧Ｖｐａｓｓ＿２からカットオフ電圧（例えば、０Ｖ）に徐々に減少する１組の電圧、少なくとも１つの第１の中間ダミーメモリ層（例えば、最下部の第１の中間ダミーメモリ層５１４）の上の１組の第１の中間ダミーメモリ層５０８に印加することができる。
【0053】
同様に、図５Ｂでは、３Ｄ ＮＡＮＤメモリデバイス５００のプログラミング動作中に、上部メモリデッキ５０６内の各メモリ層は、その後、プログラミング順に、例えばボトムアップで順次プログラムされる。上部メモリデッキ５０６内のメモリ層５１６をプログラムするために、プログラム電圧Ｖｐｒｏｇｒａｍをメモリ層５１６に印加することができ、第１のチャネルパス電圧Ｖｐａｓｓ＿１を上部メモリデッキ５０６内の残りのメモリ層の各々に印加することができ、第３のチャネルパス電圧（例えば、０Ｖ）を下部メモリデッキ５０２及び中間メモリデッキ５０４内の各プログラムされたメモリ層並びに各第１の中間ダミーメモリ層５０８に印加することができる。いくつかの実施形態では、メモリセルの制御ゲートの閾値電圧よりも小さい第３のチャネルパス電圧を下部メモリデッキ５０２及び中間メモリデッキ５０４内の各メモリ層に印加することによって、部分結合電位５１５は、選択解除されたＮＡＮＤメモリストリング４０４内でさらに制限される可能性があり、中間メモリデッキ５０４及び下部メモリデッキ５０２内に延在できない。
【0054】
いくつかの実施形態では、上部メモリデッキ５０６をプログラムするときに中間メモリデッキ５０４と上部メモリデッキ５０６との間の漏れ電流を低減するために、第２の中間ダミーメモリ層５１０（例えば、最下部の第２の中間ダミーメモリ層５１８）の少なくとも１つの制御ゲートにカットオフ電圧を印加して制御ゲートをオフにする。選択解除されたＮＡＮＤメモリストリング４０４におけるＣＨＥ効果を回避するために、第１のチャネルパス電圧Ｖｐａｓｓ＿１からカットオフ電圧（例えば、０Ｖ）に徐々に減少する１組の電圧を、少なくとも１つの第２の中間ダミーメモリ層（例えば、最下部の第２の中間ダミーメモリ層５１８）の上の１組の第２の中間ダミーメモリ層５１０に印加することができる。
【0055】
図４、図５Ａ、及び図５Ｂの２つ又は３つのメモリデッキを有する３Ｄ ＮＡＮＤメモリデバイスに関して上述したプログラミング方式は、ｎ個のメモリデッキを有する任意の３Ｄ ＮＡＮＤメモリデバイスに拡張することができ、ｎは１より大きい正の整数である。例えば、図６は、本開示のいくつかの実施形態による、マルチデッキ３Ｄ ＮＡＮＤメモリデバイス６００のためのさらに別の例示的なプログラミング方式を示す。図６に示すように、３Ｄ ＮＡＮＤメモリデバイス６００は、垂直方向にｎ個のメモリデッキ（例えば、ＭＤ１、、、、ＭＤｉ－１、ＭＤｉ、、、、ＭＤｎ）を含む。３Ｄ ＮＡＮＤメモリデバイス６００は、各々が２つの隣接するメモリデッキの間に垂直にある、ｋ組の中間ダミーメモリ層（例えば、ＤＭ１、、、、ＤＭｉ－１、ＤＭｉ、、、、ＤＭｋ）をさらに含むことができる。３Ｄ ＮＡＮＤメモリデバイス６００の残りの物理的構成要素は、図４の３Ｄ ＮＡＮＤメモリデバイス４００の対応物と同様であり、したがって、ここでは詳細に繰り返さなくてもよい。
【0056】
ｎ個のメモリデッキのプログラミング順序がボトムアップであると仮定すると、３Ｄ ＮＡＮＤメモリデバイス６００のプログラミング動作中、ＭＤ１（最下部のメモリデッキ）の各メモリ層は、第１にプログラミング順に順次プログラムされる。ＭＤ１のプログラミング方式は、図４の３Ｄ ＮＡＮＤメモリデバイス４００の下部メモリデッキ４１０のプログラミング方式と実質的に同様であってもよく、したがって、ここでは詳細に繰り返さなくてもよいことが理解される。図６に示すように、ＭＤｉ内のメモリ層６０２（すなわち、ＭＤ１の上の任意のメモリデッキ）をプログラムするとき、プログラム電圧Ｖｐｒｏｇｒａｍをメモリ層６０２に印加することができ、チャネルパス電圧ＶｐａｓｓをＭＤｉ内の残りのメモリ層の各々並びにＭＤｉ＋１～ＭＤｎ内（すなわち、ＭＤｉの上の任意のメモリデッキ）の各メモリ層に印加することができる。いくつかの実施形態では、ＭＤｉをプログラムするとき、ＭＤ１～ＭＤｉ－１内の各メモリ層（すなわち、ＭＤｉの下の任意のメモリデッキ）並びに各ＤＭ１～ＤＭｉ－１（すなわち、ＭＤｉ－１の下の任意の中間ダミーメモリ層）に０Ｖ電圧が印加される。その結果、部分結合電位６０４は、ＭＤ１～ＭＤｉ－１（すなわち、ＭＤｉの下の任意のメモリデッキ）内に延在できない。ＭＤｉをプログラムするときにＭＤ１～ＭＤｉ－１内のプログラムされたメモリ層に０Ｖ電圧を印加することによって、図４に関して詳細に上述したように、選択されたＮＡＮＤメモリストリング４０２に対するチャネルパス電圧外乱及び選択解除されたＮＡＮＤメモリストリング４０４に対するプログラム電圧外乱の両方を低減することができる。
【0057】
いくつかの実施形態では、ＭＤｉをプログラムするときにＭＤｉとＭＤｉ－１との間の漏れ電流を低減するために、０Ｖ電圧がＤＭｉ（例えば、最低部のＤＭｉ６０６）の少なくとも１つの制御ゲートに印加されて制御ゲートをオフにする。選択解除されたＮＡＮＤメモリストリング４０４におけるＣＨＥ効果を回避するために、チャネルパス電圧Ｖｐａｓｓから０Ｖに徐々に減少する１組の電圧を、少なくとも１つのＤＭｉ（例えば、最低部のＤＭｉ６０６）の上のＤＭｉに印加することができる。いくつかの実施形態では、０Ｖカットオフ電圧は、ＤＭ１～ＤＭｉ（すなわち、ＭＤｉの下の任意の中間ダミーメモリ層）のいずれか１つに印加されてもよいことが理解される。
【0058】
図７は、本開示のいくつかの実施形態による、３Ｄメモリデバイスを動作させるための例示的な方法７００のフローチャートである。図７に示す３Ｄメモリデバイスの例は、それぞれ図４、図５Ａ、図５Ｂ、及び図６に示す３Ｄ ＮＡＮＤメモリデバイス４００、５００、及び６００を含む。方法７００に示される動作は網羅的ではなく、図示された動作のいずれかの前、後、又は間に他の動作も実施できることが理解される。さらに、動作のいくつかは、同時に、又は図７に示す順序とは異なる順序で実施されてもよい。
【0059】
図７を参照すると、方法７００は工程７０２で開始し、複数のメモリデッキのうちの第１のメモリデッキ内の各メモリ層がプログラムされる。第１のプログラミングは、メモリ層にプログラム電圧を印加し、第１のメモリデッキ内の残りのメモリ層の各々にプログラム電圧よりも小さい第１のチャネルパス電圧を印加することを含む。いくつかの実施形態では、第１のプログラミング動作は、ワード線１１８を介して周辺回路１０４（例えば、ワード線駆動回路１２２）によって実施される。
【0060】
方法７００は、図７に示すように、工程７０４に進み、第１のメモリデッキの上の複数のメモリデッキのうちの第２のメモリデッキ内の各メモリ層がプログラムされる。第２のプログラミングは、メモリ層にプログラム電圧を印加することと、第２のメモリデッキ内の残りのメモリ層の各々に第１のチャネルパス電圧を印加することとを含む。第２のプログラミングはまた、第１のチャネルパス電圧よりも小さい第２のチャネルパス電圧を第１のメモリデッキ内の各メモリ層に印加することを含む。いくつかの実施形態では、第２のプログラミングは、制御ゲートの閾値電圧よりも小さいカットオフ電圧をダミーメモリ層のうちの少なくとも１つの制御ゲートに印加して、制御ゲートをオフにすることをさらに含む。いくつかの実施形態によれば、第２のチャネルパス電圧及びカットオフ電圧の各々は０Ｖである。いくつかの実施形態では、第２のプログラミング動作は、ワード線１１８を介して周辺回路１０４（例えば、ワード線駆動回路１２２）によって第１のプログラミング動作の後に実施される。
【0061】
方法７００は、図７に示すように、工程７０６に進み、選択電圧が第１のＮＡＮＤメモリストリングのドレイン選択トランジスタに印加されて、第１のＮＡＮＤメモリストリングを選択する。方法７００は、図７に示すように、工程７０８に進み、第２のＮＡＮＤメモリストリングのドレイン選択トランジスタに選択解除電圧が印加されて、第２のＮＡＮＤメモリストリングを選択解除する。いくつかの実施形態では、第１のチャネルパス電圧は、第２のメモリデッキ内の残りのメモリ層の各々に印加され、第２のチャネルパス電圧は、第１のメモリデッキ内の各メモリ層に印加され、その結果、選択解除された第２のＮＡＮＤメモリストリング内の部分結合電位は、第１のメモリデッキに延在しない。いくつかの実施形態では、選択及び選択解除動作は、ビット線１１６を介して周辺回路１０４（例えば、ビット線駆動回路１２４）によって実施される。
【0062】
本開示の１つの態様によれば、３Ｄメモリデバイスを動作させるための方法が開示される。３Ｄメモリデバイスは、各々が垂直方向に複数のメモリ層を含む複数のメモリデッキを含む。複数のメモリデッキのうちの第１のメモリデッキ内の各メモリ層には第１のプログラムが行われる。第１のプログラミングは、メモリ層にプログラム電圧を印加し、第１のメモリデッキ内の残りのメモリ層の各々にプログラム電圧よりも小さい第１のチャネルパス電圧を印加することを含む。第１のメモリデッキの上の複数のメモリデッキのうちの第２のメモリデッキ内の各メモリ層には、第２のプログラムが行われる。第２のプログラミングは、メモリ層にプログラム電圧を印加することと、第２のメモリデッキ内の残りのメモリ層の各々に第１のチャネルパス電圧を印加することとを含む。第２のプログラミングは、第１のメモリデッキ内の各メモリ層に第１のチャネルパス電圧よりも小さい第２のチャネルパス電圧を印加することをさらに含む。
【0063】
いくつかの実施形態では、３Ｄメモリデバイスは、垂直方向に、第１のメモリデッキと第２のメモリデッキとの間の第３のメモリデッキと、第１のメモリデッキと第３のメモリデッキとの間の複数のダミーメモリ層とを含む。いくつかの実施形態によれば、第２のプログラミングは、第３のメモリデッキ内のメモリ層及びダミーメモリ層の各々に第２のチャネルパス電圧を印加することをさらに含む。
【0064】
いくつかの実施形態では、第２のチャネルパス電圧は約０Ｖである。
【0065】
いくつかの実施形態では、３Ｄメモリデバイスは、各々が複数のメモリデッキを垂直に貫通し、各々がドレイン選択トランジスタを含む複数のＮＡＮＤメモリストリングを含む。ＮＡＮＤメモリストリングのうちの第１のＮＡＮＤメモリストリングのドレイン選択トランジスタに選択電圧を印加して、第１のＮＡＮＤメモリストリングを選択することができる。ＮＡＮＤメモリストリングのうちの第２のＮＡＮＤメモリストリングのドレイン選択トランジスタに選択解除電圧を印加して、第２のＮＡＮＤメモリストリングを選択解除することができる。いくつかの実施形態では、第１のチャネルパス電圧は、第２のメモリデッキ内の残りのメモリ層の各々に印加され、第２のチャネルパス電圧は、第１のメモリデッキ内の各メモリ層に印加され、その結果、選択解除された第２のＮＡＮＤメモリストリング内の部分結合電位は、第１のメモリデッキに延在しない。
【0066】
いくつかの実施形態では、３Ｄメモリデバイスは、垂直方向に第１のメモリデッキと第２のメモリデッキとの間に複数のダミーメモリ層をさらに含む。ダミーメモリ層のうちの少なくとも１つの制御ゲートに、制御ゲートの閾値電圧よりも小さいカットオフ電圧を印加して、制御ゲートをオフにすることができる。１組の電圧は、少なくとも１つのダミーメモリ層の上の１組のダミーメモリ層に印加することができる。いくつかの実施形態では、１組の電圧は、第１のチャネルパス電圧からカットオフ電圧に徐々に減少する。いくつかの実施形態では、カットオフ電圧は約０Ｖである。いくつかの実施形態によれば、少なくとも１つのダミーメモリ層は、ダミーメモリ層のうちの最下部を含む。
【0067】
本開示の別の態様によれば、３Ｄメモリデバイスを動作させるための方法が開示される。３Ｄメモリデバイスは、各々が垂直方向に複数のメモリ層を含む複数のメモリデッキと、垂直方向に第１のメモリデッキと第２のメモリデッキの間に複数の第１のダミーメモリ層とを含む。複数のメモリデッキのうちの第１のメモリデッキ内の各メモリ層には第１のプログラムが行われる。第１のプログラミングは、メモリ層にプログラム電圧を印加し、第１のメモリデッキ内の残りのメモリ層の各々にプログラム電圧よりも小さいチャネルパス電圧を印加することを含む。第１のメモリデッキの上の複数のメモリデッキのうちの第２のメモリデッキ内の各メモリ層には、第２のプログラムが行われる。第２のプログラミングは、メモリ層にプログラム電圧を印加することと、第２のメモリデッキ内の残りのメモリ層の各々にチャネルパス電圧を印加することとを含む。第２のプログラミングは、第１のダミーメモリ層の少なくとも１つに０Ｖ電圧を印加することも含む。第２のプログラミングは、第１のメモリデッキ内の各メモリ層に０Ｖ電圧を印加することをさらに含む。
【0068】
いくつかの実施形態では、少なくとも１つの第１のダミーメモリ層の上の１組の第１のダミーメモリ層に１組の電圧が印加される。１組の電圧は、チャネルパス電圧から約０Ｖに徐々に減少することができる。
【0069】
いくつかの実施形態では、少なくとも１つの第１のダミーメモリ層は、第１のダミーメモリ層の最下部を含む。
【0070】
いくつかの実施形態では、３Ｄメモリデバイスは、垂直方向に、第１のメモリデッキと第２のメモリデッキとの間の第３のメモリデッキと、第１のメモリデッキと第３のメモリデッキとの間の複数の第２のダミーメモリ層とを含む。第３のメモリデッキ内のメモリ層及び第２のダミーメモリ層のそれぞれに０Ｖ電圧を印加することができる。
【0071】
本開示のさらに別の態様によれば、３Ｄメモリデバイスは、周辺回路と、各々が垂直方向に複数のメモリ層を含む複数のメモリデッキとを含む。周辺回路は、複数のメモリデッキのうちの第１のメモリデッキ内の各メモリ層をプログラムし、次いで、第１のメモリデッキの上の複数のメモリデッキのうちの第２のメモリデッキ内の各メモリ層をプログラムするように構成される。第１のメモリデッキ内の各メモリ層をプログラムするために、周辺回路は、メモリ層にプログラム電圧を印加し、第１のメモリデッキ内の残りのメモリ層の各々にプログラム電圧よりも小さい第１のチャネルパス電圧を印加するようにさらに構成される。第２のメモリデッキ内の各メモリ層をプログラムするために、周辺回路は、メモリ層にプログラム電圧を印加し、第２のメモリデッキ内の残りのメモリ層の各々に第１のチャネルパス電圧を印加し、第１のメモリデッキ内の各メモリ層に第１のチャネルパス電圧よりも小さい第２のチャネルパス電圧を印加するようにさらに構成される。
【0072】
いくつかの実施形態では、３Ｄメモリデバイスは、垂直方向に、第１のメモリデッキと第２のメモリデッキとの間の第３のメモリデッキと、第１のメモリデッキと第３のメモリデッキとの間の複数のダミーメモリ層とを含む。第２のメモリデッキ内の各メモリ層をプログラムするために、周辺回路は、第３のメモリデッキ内のメモリ層及びダミーメモリ層の各々に第２のチャネルパス電圧を印加するようにさらに構成することができる。いくつかの実施形態では、第２のチャネルパス電圧は約０Ｖである。
【0073】
いくつかの実施形態では、３Ｄのメモリデバイスは、各々が複数のメモリデッキを垂直方向に貫通し、ドレイン選択トランジスタを含む複数のＮＡＮＤメモリストリングを含む。周辺回路は、ＮＡＮＤメモリストリングのうちの第１のＮＡＮＤメモリストリングのドレイン選択トランジスタに選択電圧を印加して第１のＮＡＮＤメモリストリングを選択し、ＮＡＮＤメモリストリングのうちの第２のＮＡＮＤメモリストリングのドレイン選択トランジスタに選択解除電圧を印加して第２のＮＡＮＤメモリストリングを選択解除するようにさらに構成することができる。
【0074】
いくつかの実施形態では、第２のメモリデッキ内の各メモリ層をプログラムするために、周辺回路は、第１のチャネルパス電圧を第２のメモリデッキ内の残りのメモリ層の各々に印加し、第２のチャネルパス電圧を第１のメモリデッキ内の各メモリ層に印加するようにさらに構成され、その結果、選択解除された第２のＮＡＮＤメモリストリング内の部分結合電位が第１のメモリデッキに延在しない。
【0075】
いくつかの実施形態では、３Ｄメモリデバイスは、垂直方向に第１のメモリデッキと第２のメモリデッキとの間に複数のダミーメモリ層をさらに含む。周辺回路は、制御ゲートの閾値電圧よりも小さいカットオフ電圧をダミーメモリ層のうちの少なくとも１つのダミーメモリ層の制御ゲートに印加して、制御ゲートをオフにするようにさらに構成される。いくつかの実施形態では、第２のメモリデッキ内の各メモリ層をプログラムするために、周辺回路は、少なくとも１つのダミーメモリ層の上の１組のダミーメモリ層に１組の電圧を印加するようにさらに構成される。電圧の組は、第１のチャネルパス電圧からカットオフ電圧まで徐々に減少することができる。いくつかの実施形態によれば、カットオフ電圧は約０Ｖである。いくつかの実施形態では、少なくとも１つのダミーメモリ層は、ダミーメモリ層の最下部を含む。
【0076】
本開示のさらに別の態様によれば、３Ｄメモリデバイスは、周辺回路と、各々が垂直方向に複数のメモリ層を含む複数のメモリデッキと、垂直方向において第１のメモリデッキと第２のメモリデッキとの間の複数の第１のダミーメモリ層とを含む。周辺回路は、複数のメモリデッキのうちの第１のメモリデッキ内の各メモリ層をプログラムし、次いで、第１のメモリデッキの上の複数のメモリデッキのうちの第２のメモリデッキ内の各メモリ層をプログラムするように構成される。第１のメモリデッキ内の各メモリ層をプログラムするために、周辺回路は、メモリ層にプログラム電圧を印加し、第１のメモリデッキ内の残りのメモリ層の各々にプログラム電圧よりも小さいチャネルパス電圧を印加するようにさらに構成される。第２のメモリデッキ内の各メモリ層をプログラムするために、周辺回路は、メモリ層にプログラム電圧を印加し、第２のメモリデッキ内の残りのメモリ層の各々にチャネルパス電圧を印加するようにさらに構成される。第２のメモリデッキ内の各メモリ層をプログラムするために、周辺回路は、第１のダミーメモリ層のうちの少なくとも１つに０Ｖ電圧を印加し、第１のメモリデッキ内の各メモリ層に０Ｖ電圧を印加するようにさらに構成される。
【0077】
いくつかの実施形態では、第２のメモリデッキ内の各メモリ層をプログラムするために、周辺回路は、少なくとも１つの第１のダミーメモリ層の上の１組の第１のダミーメモリ層に１組の電圧を印加するようにさらに構成される。いくつかの実施形態では、１組の電圧は、チャネルパス電圧から約０Ｖに徐々に減少する。
【0078】
いくつかの実施形態では、少なくとも１つの第１のダミーメモリ層は、第１のダミーメモリ層の最下部を含む。
【0079】
いくつかの実施形態では、３Ｄメモリデバイスは、垂直方向に、第１のメモリデッキと第２のメモリデッキとの間の第３のメモリデッキと、第１のメモリデッキと第３のメモリデッキとの間の複数の第２のダミーメモリ層とを含む。第２のメモリデッキ内の各メモリ層をプログラムするために、周辺回路は、第３のメモリデッキ内のメモリ層及び第２のダミーメモリ層の各々に０Ｖ電圧を印加するようにさらに構成することができる。
【0080】
特定の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、他者は、当業者の技能の範囲内で知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正及び／又は適合させることができる。したがって、そのような適合及び修正は、本明細書に提示された教示及びガイダンスに基づいて、開示された実施形態の均等物の意味及び範囲内にあることが意図されている。本明細書の表現又は用語は、本明細書の用語又は表現が教示及びガイダンスに照らして当業者によって解釈されるように、限定ではなく説明を目的とするものであることを理解されたい。
【0081】
本開示の実施形態は、指定された機能及びその関係の実装を示す機能的構成要素を用いて上述されている。これらの機能的構成要素の境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能及びそれらの関係が適切に実行される限り、代替の境界を定義することができる。
【0082】
発明の概要及び要約のセクションは、発明者によって企図される本開示のすべてではないが１つ又は複数の典型的な実施形態を記載することができ、したがって、本開示及び添付の特許請求の範囲を決して限定することを意図するものではない。
【0083】
本開示の幅及び範囲は、上述の典型的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲及びそれらの均等物に従ってのみ定義されるべきである。
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図6】
【図7】