(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-07-24
(45)【発行日】2023-08-01
(54)【発明の名称】電力コンバータの電力段の適応型制御のためのボディダイオード導通検出器
(51)【国際特許分類】
H02M 3/155 20060101AFI20230725BHJP
【FI】
H02M3/155 H
H02M3/155 C
【外国語出願】
(21)【出願番号】P 2018198926
(22)【出願日】2018-10-23
【審査請求日】2021-09-27
(32)【優先日】2017-10-25
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】501209070
【氏名又は名称】インフィネオン テクノロジーズ アーゲー
【氏名又は名称原語表記】INFINEON TECHNOLOGIES AG
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】ミハル, ヴラチスラフ
(72)【発明者】
【氏名】アゴスティネッリ, マッテオ
(72)【発明者】
【氏名】スボツカヤ, フォルハ
【審査官】麻生 哲朗
(56)【参考文献】
【文献】特開2013-201857(JP,A)
【文献】特開2007-006555(JP,A)
【文献】特開2016-046881(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H02M 3/155
(57)【特許請求の範囲】
【請求項1】
回路であって、
第1のスイッチと、
第1のフェーズの終わりにおける電圧を蓄えるように構成されるコンデンサであって、前記コンデンサが、第1の端子と第2の端子とを備え、前記第1のフェーズおよび第2のフェーズの間、前記第1のスイッチが、前記コンデンサの前記第1の端子を入力電圧に接続し、前記蓄えられた電圧が、前記第1のフェーズの終わりにおける前記入力電圧と基準電圧との和を含む、コンデンサと、
反転入力端子、非反転入力端子、および出力端子を有する演算増幅器であって、
前記コンデンサの前記第2の端子が、前記反転入力端子に接続し、
前記基準電圧が、前記非反転入力端子に接続し、
前記演算増幅器は、
前記第1のフェーズの間、電圧フォロワとして構成され、前記第1のフェーズの間、第2のスイッチが、前記反転入力端子に前記出力端子を接続し、
前記第2のフェーズの間、コンパレータとして構成され、前記第2のフェーズの間、前記第2のスイッチが、前記反転入力端子から前記出力端子を切り離し、前記演算増幅器は、
前記第2のフェーズの間、前記入力電圧は変化していて、前記第2のフェーズの間、前記入力電圧と前記蓄えられた電圧との和を前記基準電圧に対して比較することと、
前記入力電圧と前記蓄えられた電圧との前記和の大きさが、前記基準電圧の大きさより大きいことに応答して、第1の論理レベルから第2の論理レベルに前記演算増幅器の出力信号を切り換えることであって、第3のフェーズの間、前記第1のスイッチが、前記コンデンサの前記第1の端子を前記入力電圧から切り離
すことと
を行うように構成される、演算増幅器と、
を備える、回路。
【請求項2】
前記演算増幅器は、前記入力電圧と前記蓄えられた電圧との前記和が、前記基準電圧より負の方向に大きいことに応答して、前記第1の論理レベルから前記第2の論理レベルに前記出力信号を切り換えるように構成される、請求項1に記載の回路。
【請求項3】
前記入力電圧が、スイッチモード電源の電力段のスイッチングノード電圧である、請求項1に記載の回路。
【請求項4】
前記第2の論理レベルが、前記電力段の第1のスイッチのボディダイオードの導通を示す、請求項3に記載の回路。
【請求項5】
前記演算増幅器の前記出力信号が、前記電力段のデッドタイムを制御する、請求項3に記載の回路。
【請求項6】
前記第2のスイッチを閉じることにより、前記演算増幅器が電圧フォロワとして構成され、前記第2のスイッチが、前記反転入力端子に前記出力端子を接続し、
前記第2のスイッチを開くことにより、前記演算増幅器がコンパレータとして構成される、請求項1に記載の回路。
【請求項7】
第3のスイッチをさらに備え、
前記第3のフェーズの間、前記第3のスイッチが、前記コンデンサの前記第1の端子をグラウンドに接続し、
前記第1のフェーズおよび前記第2のフェーズの間、前記第3のスイッチが、前記コンデンサの前記第1の端子をグラウンドから切り離す、請求項6に記載の回路。
【請求項8】
前記演算増幅器が、オフセット電圧入力を受信するようにさらに構成され、前記オフセット電圧入力が、
プログラム可能な電圧であり、
前記第2のフェーズの間、前記第1の論理レベルから前記第2の論理レベルへの前記出力信号の前記切り換えを遅延させる、請求項1に記載の回路。
【請求項9】
回路の第1の部分を電圧フォロワとして構成するステップであって、前記回路の前記第1の部分の出力端子における出力信号が、基準電圧に追従するように構成される、ステップと、
回路動作の第1のフェーズの間、前記基準電圧に追従するステップであって、前記第1のフェーズが、始まりと終わりとを含む、ステップと、
前記第1のフェーズの前記終わりにおいて、前記回路の第2の部分によって、コンデンサの電圧を蓄えるステップであって、前記コンデンサの前記蓄えられた電圧が、前記第1のフェーズの終わりにおける入力電圧と前記基準電圧との和を含む、ステップと、
を含み、
前記コンデンサが、第1の端子と第2の端子とを備え、前記第1のフェーズおよび第2のフェーズの間、第1のスイッチが、前記コンデンサの前記第1の端子を前記入力電圧に接続する、方法であって、
回路動作の前記第2のフェーズの間、
前記回路の前記第1の部分を電圧コンパレータとして構成するステップであって、前記回路の前記第1の部分の前記出力端子における前記出力信号が、複数の論理レベルを含む、ステップと、
前記第2のフェーズの間、前記入力電圧は変化していて、前記蓄えられた電圧と前記入力電圧との和を前記基準電圧に対して比較するステップと、
前記蓄えられた電圧と前記入力電圧との前記和が、前記基準電圧より負の方向に大きいことに応答して、第1の論理レベルから第2の論理レベルに前記回路の前記第1の部分の前記出力信号を切り換えるステップと、
第3のフェーズの間、前記第1のスイッチが、前記コンデンサの前記第1の端子を前記入力電圧から切り離すステップと、
を含み、
前記回路の前記第1の部分が、演算増幅器を備え、
前記基準電圧が、前記演算増幅器の非反転入力に接続し、
前記回路の前記第1の部分を電圧フォロワとして構成するステップが、前記演算増幅器の反転入力端子に前記出力端子を接続する第2のスイッチを閉じるステップを含み、
前記回路の前記第1の部分を電圧コンパレータとして構成するステップが、
前記第2のスイッチを開くステップと、
前記演算増幅器の前記反転入力端子において、前記入力電圧と前記コンデンサの前記蓄えられた電圧との前記和を受信するステップであって、前記コンデンサの前記第2の端子が、前記演算増幅器の前記反転入力端子に接続するステップと、
を含む、方法。
【請求項10】
前記入力電圧が、スイッチモード電源の電力段のスイッチングノード電圧である、請求項9に記載の方法。
【請求項11】
前記第2の論理レベルが、前記電力段の第1のスイッチのボディダイオードの導通を示す、請求項
10に記載の方法。
【請求項12】
演算増幅器の前記出力信号が、前記電力段のデッドタイムを制御する、請求項
10に記載の方法。
【請求項13】
スイッチモード電源の電力段を駆動するように構成される制御回路を備えるシステムであって、前記制御回路が、
前記電力段の少なくとも1つのスイッチを駆動するように構成される駆動要素と、
ボディダイオード導通検出(BDCD)回路であって、
第1のスイッチと、
第1のフェーズの終わりにおける電圧を蓄えるように構成されるコンデンサであって、前記コンデンサが、第1の端子と第2の端子とを備え、前記蓄えられた電圧が、基準電圧と前記第1のフェーズの終わりにおける前記電力段のスイッチングノード電圧との和を含む、コンデンサと、
を備え、前記第1のフェーズおよび第2のフェーズの間、前記第1のスイッチが、前記コンデンサの前記第1の端子を前記スイッチングノード電圧に接続し、第3のフェーズの間、前記第1のスイッチが、前記コンデンサの前記第1の端子を前記スイッチングノード電圧から切り離す、ボディダイオード導通検出(BDCD)回路と、
反転入力端子、非反転入力端子、および出力端子を有する演算増幅器であって、前記コンデンサの前記第2の端子が、前記反転入力端子に接続し、前記基準電圧が、前記非反転入力端子に接続し、前記演算増幅器は、
前記第1のフェーズの間、電圧フォロワとして構成され、前記第1のフェーズの間、第2のスイッチが、前記反転入力端子に前記出力端子を接続し、
前記第2のフェーズの間、コンパレータとして構成され、前記第2のフェーズの間、前記第2のスイッチが、前記反転入力端子から前記出力端子を切り離し、前記演算増幅器は、
前記第2のフェーズの間、前記スイッチングノード電圧は変化していて、前記蓄えられた電圧と前記スイッチングノード電圧との和を前記基準電圧に対して比較することと、
前記スイッチングノード電圧と前記蓄えられた電圧との前記和が、前記基準電圧より負の方向に大きいことに応答して、第1の論理レベルから第2の論理レベルに前記演算増幅器の出力信号を切り変えることと
を行うように構成される、演算増幅器と、
を備える、システム。
【請求項14】
前記演算増幅器が、所定の正のオフセット電圧を受信することと、前記スイッチングノード電圧と前記蓄えられた電圧と前記所定の正のオフセット電圧との和が、前記基準電圧より負の方向に大きいことに応答して、第1の論理レベルから第2の論理レベルに前記演算増幅器の出力信号を切り換えることとを行うようにさらに構成される、請求項
13に記載のシステム。
【請求項15】
デッドタイム発生器回路をさらに備え、前記演算増幅器の前記出力信号が、前記デッドタイム発生器回路を制御する、請求項
13に記載のシステム。
【請求項16】
前記電力段が、第1の集積回路(IC)上に実装され、前記制御回路が、前記第1のICとは別個の第2のIC上に実装される、請求項
13に記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、スイッチモード電力コンバータに関する。
【背景技術】
【0002】
スイッチモード電源のための制御信号は、ハイサイドスイッチをターンオンする信号とローサイドスイッチをターンオンする信号と間においていくらかのデッドタイムを含み得る。デッドタイムにより、電力段を損傷させ得る相互導通を回避できる。スイッチが、他方のスイッチのターンオン前に、確実に完全にオフになるように、固定デッドタイムが選択され得る。固定デッドタイムは、回路用途における差、ならびにスイッチの製造上の公差からのばらつきを考慮する、安全のためのマージンを含むことができる。必要以上に長いデッドタイムは、電力損失および効率低下の原因となり得る。
【発明の概要】
【課題を解決するための手段】
【0003】
一般的に、本開示は、スイッチにおけるボディダイオードの導通を検出するための回路を対象としている。ボディダイオードの導通を検出することによって、スイッチモード電源用のコントローラが、適応型デッドタイムスキームを備えることができる。本開示のボディダイオード導通検出回路は、スイッチングノード電圧(VLX)の相対解析を提供する。相対解析により、ボディダイオード導通検出(BDCD)回路は、電圧の絶対測定を必要とすることなしに、VLX電圧の微分の符号を判定できる。
【0004】
本開示のBDCD回路の動作は、少なくとも2つのフェーズに基づく。第1のフェーズの間、BDCD回路は、ローサイド(LS)スイッチ導通サイクルの間、VREFに追従する。LSスイッチが導通しているとき、VLXは、LSスイッチのVDSに略等しい。LS導通サイクルの終わりは、第1のフェーズの終わりである。LSスイッチ導通サイクルの終わりにおいて、BDCD回路は、LSスイッチのドレイン-ソース電圧VDSと基準電圧VREFとの和をサンプリングし、ホールドする。ここで、VREFは任意の基準電圧であり、VDS+VREF=VHOLDとなる。第2のフェーズの間、すなわち、非オーバーラップフェーズの間、BDCD回路は、VLX+VHOLDの挙動を評価し、次いで、これを基準電圧VREFと比較する。例示的なBDCD回路は、第1のフェーズでは電圧フォロワとして作用し、第2のフェーズではコンパレータとして作用する演算増幅器を含む。
【0005】
LSスイッチのボディダイオードが導通した場合、VLXは、VDSよりも負の方向に大きくなり、そのため、VLXの微分が負となる。その結果、VLX+VHOLDは減少し始め、VLX+VHOLDはVREF未満に降下し、これにより、コンパレータの出力が、LSスイッチのボディダイオードが導通したことを示す。LSスイッチのボディダイオードが導通するということは、LSスイッチがオフであり、ハイサイド(HS)スイッチをターンオンできることを意味する。
【0006】
一例では、本開示は、第1のフェーズの終わりにおける電圧を蓄えるように構成されるコンデンサであって、蓄えられた電圧が入力電圧と基準電圧との和を含む、コンデンサと、演算増幅器であって、第1のフェーズの間、基準電圧に追従することと、第2のフェーズの間、入力電圧と蓄えられた電圧との和を基準電圧に対して比較することと、入力電圧と蓄えられた電圧との和の大きさが、基準電圧の大きさより大きいことに応答して、第1の論理レベルから第2の論理レベルに演算増幅器の出力信号を切り換えることとを行うように構成される演算増幅器と、を備える、回路を対象としている。
【0007】
別の例では、本開示は、回路の第1の部分を電圧フォロワとして構成するステップであって、回路の第1の部分の出力要素における出力信号が、基準電圧に追従するように構成される、ステップと、回路動作の第1のフェーズの間、基準電圧に追従するステップであって、第1のフェーズが、始まりと終わりとを含む、ステップと、第1のフェーズの終わりにおいて、回路の第2の部分によって、電圧を蓄えるステップであって、蓄えられた電圧が、入力電圧と基準電圧との和を含む、ステップと、を含む、方法を対象としている。
【0008】
別の例では、本開示は、スイッチモード電源の電力段を駆動するように構成される制御回路を備える、システムを対象としている。制御回路は、電力段の少なくとも1つのスイッチを駆動するように構成される駆動要素と、第1のフェーズの終わりにおける電圧を蓄えるように構成されるコンデンサを備える、ボディダイオード導通検出(BDCD)回路であって、蓄えられた電圧が、電力段の基準電圧とスイッチングノード電圧との和を含む、BDCD回路と、を備える。制御回路は、演算増幅器であって、第1のフェーズの間、基準電圧に追従することと、第2のフェーズの間、蓄えられた電圧とスイッチングノード電圧との和を基準電圧に対して比較することと、スイッチングノード電圧と蓄えられた電圧との和が、基準電圧より負の方向に大きいことに応答して、第1の論理レベルから第2の論理レベルに演算増幅器の出力信号を切り換えることとを行うように構成される、演算増幅器をさらに備える。
【0009】
添付の図面および以下の説明において、本開示の1つ以上の例の詳細を説明する。本開示の他の特徴、目的、および利点は、説明および図面、ならびに特許請求の範囲から明らかになる。
【図面の簡単な説明】
【0010】
【
図1】本開示の1つ以上の技法による、BDCD回路を備えるスイッチモード電源の電力段を制御するように構成される、例示的な回路を示すブロック図である。
【
図2】本開示の1つ以上の技法による、BDCD回路を備えるスイッチモード電源の電力段を制御するように構成される、例示的な回路を示す概略図である。
【
図3A】スイッチモード電源を制御するように構成される制御回路の動作を示すタイミング図である。
【
図3B】スイッチモード電源を制御するように構成される制御回路の動作を示すタイミング図である。
【
図4】本開示の1つ以上の技法による、BDCD回路の動作を示すタイミング図である。
【
図5】本開示の1つ以上の技法による、例示的なBDCD回路の概略図である。
【
図6】適応型タイミングスキームの電力消費量に対する影響を示すタイミング図である。
【
図7A】本開示の1つ以上の技法による、寄生素子を無視した、例示的なBDCD回路の例示的な信号を示すタイミング図である。
【
図7B】本開示の1つ以上の技法による、寄生素子を考慮した、例示的なBDCD回路の例示的な信号を示すタイミング図である。
【
図8】本開示の1つ以上の技法による、V
REFおよび決定レベル整合回路を備える制御回路の実施例を示す概略図である。
【
図9】本開示の1つ以上の技法による、例示的なV
REFおよび決定レベル整合回路の詳細を示す概略図である。
【
図10】負のV
LX電圧を扱う能力および高いdv/dt電圧遷移イミュニティを有する入力スイッチを備える例示的な制御回路を示す概略図である。
【
図11】本開示の1つ以上の技法による、BDCD回路の動作を示す流れ図である。
【発明を実施するための形態】
【0011】
本開示は、スイッチにおけるボディダイオードの導通を検出するための回路を対象としている。ボディダイオードの導通を検出することによって、スイッチモード電源用のコントローラが、適応型デッドタイムスキームを備えることができる。本開示のボディダイオード導通検出回路は、スイッチングノード電圧(VLX)の相対解析によって、ボディダイオードの導通を検出する。相対解析により、ボディダイオード導通検出(BDCD)回路は、電圧の絶対測定を必要とすることなしに、VLX電圧の微分の符号を判定できる。
【0012】
本開示のBDCD回路の動作は、2つのフェーズに基づく。第1のフェーズの間、BDCD回路は、ローサイド(LS)スイッチ導通サイクルΦ1の間、VREFに追従する。LSスイッチが導通しているとき、VLXは、LSスイッチのVDSに略等しい。LS導通サイクルの終わりは、第1のフェーズの終わりである。LSスイッチ導通サイクルの終わりにおいて、BDCD回路は、LSスイッチのドレイン-ソース電圧VDSと基準電圧VREFとの和をサンプリングし、ホールドする。ここで、VREFは任意の基準電圧であり、VDS+VREF=VHOLDとなる。第2のフェーズΦ2の間、すなわち、非オーバーラップフェーズの間、BDCD回路は、VLX+VHOLDの挙動を評価し、次いで、これを基準電圧VREFと比較する。BDCD回路は、第1のフェーズでは電圧フォロワとして作用し、第2のフェーズではコンパレータとして作用する演算増幅器を含む。
【0013】
LSスイッチのボディダイオードが導通した場合、VLXは、より負の方向に大きくなり、VLXの微分が負となる。VLX+VHOLDは減少し始め、VLX+VHOLDはVREF未満に降下し、これにより、コンパレータの出力が、LSスイッチのボディダイオードが電流を流し始めたことを示す。LSスイッチのボディダイオードが導通するということは、LSスイッチがオフであり、電力段を損傷させることなしにハイサイド(HS)スイッチをターンオンできることを意味する。
【0014】
適応型デッドタイムスキームを有するコントローラは、トランジスタの種類や製造プロセスまたは環境条件からのばらつきに関わらず、多種多様なパワートランジスタを制御可能であり得る。積極的なタイミングスキームを可能にすることによって、電力段への損傷を防止しつつも、このようなコントローラを高効率化できる。加えて、このようなコントローラは、逆回復電荷を最小化することによって、例えば基板における電荷蓄積時間を短くすることによって、パワートランジスタの信頼性を高めることができる。BDCD回路は、スイッチングノード電圧を測定するだけでよく、これは、パワートランジスタがオンであるか、オフであるか、なんらかの他の状態にあるかを判定し得る、より複雑なパワートランジスタ状態検出回路と比べて簡素化されたスキームであり得る。
【0015】
本開示のボディダイオード導通検出回路は、BDCD回路とは別個の回路上にある電力段の制御に関連する問題を克服する。一部の例では、電力段回路は、個別のパワートランジスタを備え得る。他の例では、電力段回路は、ボディダイオード導通検出回路とは別個の集積回路(IC)上にあり得る。BDCD回路を含む検知ICのグラウンドは、電力段回路の電力用グラウンドとは異なる場合があり、その結果、単純な電圧測定を信頼できないものにし得るなどのために、ボディダイオードの導通を正確に検知することは、難しい場合がある。電力段回路および検知ICが印刷回路基板(PCB)に取り付けられる場合、検知ICのピンとPCBパッドと間のボンディング、ならびにPCB上の他の寄生素子が、電圧、タイミング、および他の測定値に影響を与え得る。加えて、スイッチングノードは、検出を難しくする、高い共振周波数、およびシステム電源(例えば、VPWRまたはVDD)などに由来する他の高周波ノイズを含み得る。絶対電圧ではなく相対電圧を検知することによって、本開示のBDCD回路は、別個のIC上にある電力段のボディダイオードの導通を正確に検知できる。1ナノ秒(ns)程度の高速な検出速度などの本開示のBDCD回路の他の利点については、以下に詳述する。
【0016】
図1は、本開示の1つ以上の技法による、BDCD回路を備えるスイッチモード電源の電力段を制御するように構成される、例示的な回路を示すブロック図である。システム10の回路コンポーネントは、単一のIC、2つ以上のIC、またはICおよび個別コンポーネントの組み合わせ上に実装され得る。
【0017】
システム10は、制御およびドライバ回路20と、スイッチモード電源30と、制御およびドライバ回路20と電源30との間の接続と、を備え得る。システム10は、マイクロプロセッサ、マイクロコントローラ、またはスイッチモード電源により供給を受け得る任意の他の負荷を含む様々な回路のために電力を供給し得る。
【0018】
スイッチモード電源30(SMPS 30)は、整流およびフィルタリングを行い得る電力段サブ回路、ならびに追加的なフィルタリングを含み得る出力サブ回路(
図1に示さず)などのサブ回路を備えてもよい。スイッチモード電源の一部の例としては、DC-DCコンバータおよびフライバックコンバータが挙げられる。
【0019】
制御およびドライバ回路20は、パルス幅変調(PWM)入力信号22を受信でき、ドライバおよびBDCD回路24を備え得る。PWM入力信号は、ドライバおよびBDCD回路24のドライバ部分の出力を制御することによって、SMPS 30の出力電圧および電流を制御できる。一部の例では、制御およびドライバ回路20はまた、ハイサイドスイッチとローサイドスイッチとの両方が同時にターンオンされないこと、すなわち相互導通されないことを確実にすることによって、電力段を損傷しないよう保護するために、デッドタイム発生器回路を備え得る。
【0020】
ドライバおよびBDCD回路24は、SMPS 30などのスイッチモード電源の電力段を駆動するように構成される制御回路とみなすことができる。ドライバおよびBDCD回路24は、電力段の少なくとも1つのスイッチを駆動するように構成される駆動要素を備え得る。つまり、ドライバおよびBDCD回路24は、ハイサイドゲート信号(G_HS 26)およびローサイドゲート信号(G_LS 28)を出力することによって、SMPS 30を制御し得る。ドライバおよびBDCD回路24は、スイッチングノード電圧(VLX 132)を監視するフィードバック信号を受信し得る。上述のように、ドライバおよびBDCD回路24は、個別のパワートランジスタ回路として、または別個のIC上に実装され得るSMPS 30の電力段サブ回路のボディダイオードの導通を正確に検知するために、VLX 132の相対電圧を検知し得る。
【0021】
システム10の構成は、パワートランジスタなどの多種多様な個別の外部装置を扱うように構成され得る、制御およびドライバ回路20などの電力段ドライバの自己適応型制御を提供し得る。ボディダイオードの導通を検知することによって、システム10は、固定デッドタイムスキームを実施するよりも積極的なタイミングスキームを可能にし得る。より積極的なタイミングスキームは、固定デッドタイムスキームを有する電力段ドライバ回路よりも、効率を改善し得る。追加的な利点は、より複雑な制御スキームではなく、スイッチングノード電圧VLX 132を受信することによる、制御およびドライバ回路20とSMPS 30との間の単純化された相互作用を含み得る。一部の例では、本開示のボディダイオードは、金属酸化膜半導体電界効果トランジスタ(MOSFET)、および絶縁ゲートバイポーラ接合トランジスタ(IGBT)、または同様のパワートランジスタなどのパワートランジスタの寄生成分であり得る。
【0022】
図2は、本開示の1つ以上の技法による、BDCD回路を備えるスイッチモード電源の電力段を制御するように構成される、例示的な回路を示す概略図である。システム10Aは、本開示の技法の一実施例である。他の例では、本開示による制御およびドライバ回路は、より多くの、またはより少ないコンポーネントを備えることができ、
図2に示されていない他の構成を含むことができる。説明を簡単にするために、本開示は、降圧電力段を有するSMPS DC-DCコンバータ、すなわち、LC-DC-DC降圧コンバータに焦点を合わせる。ただし、本開示の技法は、利用可能なスイッチングノード電圧フィードバックを有するスイッチモードコンバータ用の任意のゲートドライバ回路に適用できる。
【0023】
システム10Aは、
図1に関連して上述したシステム10と同様に機能し得る。システム10Aは、上述のSMPS 30などのスイッチモード電源のサブ回路であり得る電力段34を備え得る。電力段34は、上述の制御およびドライバ回路20の機能と同様に、制御およびドライバ回路20Aによって制御され得る。
【0024】
電力段34は、SMPSの電力段の一実施例である。電力段の他の例は、
図2に示されているものとは異なる構成の異なるコンポーネントを含み得る。
図2の例では、電力段34は、PMOSハイサイド(HS)スイッチM1と、NMOSローサイド(LS)スイッチM2と、を備える。LSスイッチM2のソースは、グラウンドに接続し、LSスイッチM2のドレインは、スイッチングノード32において、HSスイッチM1のドレインに接続する。スイッチングノード32における電圧は、V
LXである。HSスイッチM1のソースは、電力段の電力V
PWR 130に接続する。
【0025】
スイッチングノード32は、インダクタ138(LCOIL 138)の第1の端子に接続し、インダクタ138の第2の端子は、抵抗器140(RCOIL 140)を介して、出力VOUT 146に接続する。一部の例では、抵抗器140は、別個の抵抗器ではなく、寄生素子、すなわちインダクタ138の固有抵抗を表す場合もある。VOUT 146は、出力コンデンサ142(COUT 142)を介して、グラウンドに接続する。インダクタ電流IL 136は、インダクタ138および抵抗器140を通って流れる。
【0026】
電力段34は、コントローラおよびドライバ回路20Aに、スイッチングノード32における電圧VLXのフィードバック信号を供給する。HSスイッチM1は、HSドライバ112からゲート制御信号G_HS 26を受信する。LSスイッチM2は、LSドライバ114からゲート制御信号G_LS 28を受信する。
【0027】
制御およびドライバ回路20Aは、プロセッサ、または
図1に示すSMPS 30などのSMPSの電圧もしくは電流出力を判定する他のコントローラから、PWM信号PWM_IN 22を受信し得る。制御およびドライバ回路20Aは、グラウンドに接続され、V
DD、温度検知信号、または他の類似の検知もしくは制御信号などの
図2に示されていない他の入力を受信し得る。制御およびドライバ回路20Aは、デッドタイム発生器110と、ドライバ回路と、BDCD 100とを備え得る。
【0028】
BDCD 100は、電力段34からのVLXを受信し、出力要素out 102において、デッドタイム発生器110に信号を出力する。一部の例では、BDCD 100の出力信号は、デッドタイム発生器110を制御し得る。他の例では、BDCD 100の出力要素は、スイッチM1およびM2を制御するために、ドライバ制御信号CMD_HS 106およびCMD_LS 108をバイパスまたはオーバーライドし得る。LSスイッチのボディダイオードが導通した場合、VLXは、負の方向に大きくなり、VLXの微分が負となる。BDCD 100は、LSスイッチM2のボディダイオードが電流を流し始めたときを正確に検出する。LSスイッチM2のボディダイオードが導通するということは、LSスイッチM2がオフであり、電力段を損傷させることなしにHSスイッチM1をターンオンできることを意味する。
【0029】
一部の例では、デッドタイム発生器110への信号は、V
LXの立ち下がりエッジ検出するために、インバータ105を介してスイッチングノード電圧V
LXを反転したものを含み得る。デッドタイム発生器110はまた、非オーバーラップ信号の発生器とみなすことができる。デッドタイム発生器110は、BDCD 100からのタイミング情報およびドライバ回路への出力制御信号とともに、PWM_IN 22からの制御情報を受信し得る。
図2の例では、ドライバ制御信号は、CMD_HS 106とCMD_LS 108とを含み得る。ドライバ回路、すなわちHSドライバ112およびLSドライバ114は、ゲート制御信号G_HS 26およびG_LS 28を電力段34に出力し得る。
【0030】
動作させた場合、システム10は、デッドタイムを固定値に設定した電力段制御回路よりも効率的であり得る。制御およびドライバ回路20および20Aなどの適応型スキームを有する本開示の技法は、V
LX電圧の立ち下がりおよび立ち上がりエッジを検出するために、2つのセンサを使用し得る。この検出については、
図3および
図4に関連してより詳細に後述する。
【0031】
一部の例では、電力段34は、制御およびドライバ回路20Aと同じIC上に実装されてもよい。したがって、スイッチM1およびM2は、「内部スイッチ」とみなすことができる。内部スイッチに関するRONなどの特性は、正確に規定され得る。M1およびM2のVDSなどの同じICの測定はまた、電圧ノイズ(スパイク、共振など)なしにできる。したがって、ボディダイオードの導通は、スイッチングノード32のVLXを検知する電圧によって検出され得る。内部スイッチに関する1つの可能な技法としては、GND未満の検知を可能にする、ゲート共通差動対を挙げることができる。一部の例では、内部スイッチの場合、ボディダイオードの検知は、ゲート電圧の検知によって正確に置き換えることができる。
【0032】
しかしながら、本開示の技法の1つの利点は、電力段34が検知ICとは別個である例において検知回路を使用できることである。制御およびドライバ回路20Aは、一部の例では電力段34とは別個であり得る単一のIC上に実装できる。この例では、スイッチM1およびM2は、「外部スイッチ」とみなすことができる。電力段回路、すなわち電力段34と、検知IC、すなわち制御およびドライバ回路20Aとは、PCBに取り付けされてもよい。制御およびドライバ回路20AのピンとPCBパッドと間のボンディング、ならびにPCB上の他の寄生素子が、電圧、タイミング、および他の測定値に影響を与え得る。電力段34のコンポーネントとPCBとの間のボンディングはまた、検知および回路性能に影響を与え得る抵抗、インダクタンス、および電気容量などの寄生素子を含み得る。
【0033】
製造の際には、外部スイッチとして使用されるパワートランジスタのRONは、適切に制御されない場合もあるし、制御およびドライバ回路20Aなどの検知回路では利用できない場合もある。また、検知回路のGNDは、電力段の電力用グラウンドとは異なる場合もあり、したがって、スイッチングノードおよび他のノードの単純な直接電圧測定は、信頼できない場合がある。さらに、PCBボンディングおよび他の寄生素子のために、スイッチングノードは、高い共振周波数、および他の高周波ノイズを含んで、検出を難しくする場合がある。BDCD 100などの本開示のBDCD回路は、スイッチングノード電圧32(VLX)の相対解析によって、ボディダイオードの導通を検出し得る。以下に詳述する相対解析により、ボディダイオード導通検出(BDCD)回路は、電圧の絶対測定を必要とすることなしに、VLXの微分の符号を判定できる。
【0034】
図3Aおよび
図3Bは、スイッチモード電源を制御するように構成される制御回路の動作を示すタイミング図である。
図3Bは、本開示のBDCD回路の検出窓動作をさらに詳しく示したものである。
【0035】
図3Aは、LSスイッチ導通サイクルの間、正の出力電流(すなわち、正インダクタ電流I
COIL)を供給する、スイッチングノードV
LXの波形を示す。
図3Aの波形は、寄生素子、ノイズまたは他の類似の要因を無視するように単純化されている場合がある。本開示のBDCD回路を持たない回路では、相互導通および電力段への損傷を回避するために、デッドタイムフェーズを長くする必要があり得る。デッドタイムは、
図6に関連して以下に詳述する、電力損失による効率低下を招き得る。
【0036】
LSスイッチ導通サイクルの前に、HSスイッチM1などのHSスイッチがターンオフすると、VLX 132Aがハイからローに遷移する。固定デッドタイム曲線151は、LSスイッチM2などのLSスイッチがターンオンする前のデッドタイムを示す。固定デッドタイム曲線151は、LSスイッチM2がターンオフした後、HSスイッチM1が再びターンオンしたときにVLXがハイになる前の第2のデッドタイム153を示す。
【0037】
VLX 132Aを監視することによって、制御およびドライバ回路20Aなどの電力段コントローラは、インバータ105などの、スイッチングノード32に接続されたインバータを介して立ち下がり遷移を検出することによって、LSスイッチM2のターンオン(150)を予期できる。立ち下がり遷移は、例えばスイッチ閾値電圧(VTH)付近の、GNDに近いスイッチングポイントにより、インバータによって検出され得る。制御およびドライバ回路20Aなどの検知回路が立ち下がり遷移を検出すると、デッドタイム発生器110は、直ちにLSスイッチM2を作動させる(150)。
【0038】
第2の遷移152はより複雑になり得るが、それは、正のインダクタ電流の場合、スイッチングノードVLXは、なんらかの未知の負のLSスイッチM2の電圧VDS(一部の例では、~100mV)から、順方向のダイオード電圧まで変わり得るためである。LSスイッチM2の順方向のダイオード電圧は、概ね、ショットキーボディダイオードでは、300mVであり、シリコンボディダイオードでは、-600mVであり得る。さらに、GNDの絶対値(位置)は、チップ内で未知である場合があり、共振などに由来する電圧スパイクが遷移中に発生する場合がある。これらの3つの影響により、ボディダイオードの導通の検出が複雑になる。本開示の技法によるBDCD 100を有する制御およびドライバ回路の1つの利点は、様々なパワートランジスタ(例えば、ショットキー、シリコン、IGBTおよび他の種類)を制御できることを含む。
【0039】
本開示の制御およびドライバ回路20および20Aは、LSスイッチのボディダイオードの導通156を判定でき、CMD_LSの立ち下がりエッジ信号152のタイミングを組み合わせて、LSスイッチM2がターンオフされたときを判定できる。制御およびドライバ回路20は、LSスイッチM2のターンオフを予期し、デッドタイム153より短いデッドタイムでHSスイッチM1をターンオン(154)できる。
【0040】
図3Bは、ローサイドスイッチ導通サイクルのスイッチのターンオフイベントにおけるスイッチングノード波形V
LX 132Bを示し、これは、LSスイッチのボディダイオードの導通を検出することの難しさを示している。
図3Bは、寄生素子、ノイズまたは他の類似の要因を無視するように単純化されている場合がある。電力段34などの電力段が制御およびドライバ回路と同じIC上に実装され得る例では、R
ONなどの内部スイッチの特性は、上述のように、正確に規定され得る。測定は電圧ノイズがなくなり、ボディダイオードの導通は、スイッチングノード32の絶対電圧V
LXを検知する電圧によって検出され得る。上述のように、内部スイッチに関する可能な技法としては、GND未満の検知を可能にする、ゲート共通差動対を挙げることができる。一部の例では、内部スイッチの場合、ボディダイオードの検知は、ゲート電圧の検知によって正確に置き換えることができる。
【0041】
したがって、内部スイッチでは、検知回路は、検出窓160を正確に規定できる。また、検知回路は、CMD_LSからのオフコマンド(152)のタイミング、およびオフコマンド152と検出窓160との間のタイミング162(τ)を正確に判定できる。内部スイッチのRONが、適切に制御され、かつ検知回路に把握され得るため、一例では、検知回路は、電力段34に示されているLSスイッチM2のVDSを次式により正確に判定できる(158)。
VDS_LS=RON_N×ICOIL
【0042】
しかしながら、外部スイッチでは、上述のように、RON_Nが未知であり、また検知回路と電力段との間でグラウンドが異なり得るため、検知回路によるゼロボルトの判定が不正確になり得る。不正確なグラウンドにより、絶対電圧の測定が不正確になる。また、外部スイッチでは、検出窓160は、未規定の電圧範囲および未知のRON_Nならびに他の寄生素子およびグラウンドオフセットに由来するノイズを有し得る。これらの問題のために、検出時間が長くなり得る。ボディダイオード導通検出回路の一部の例では、約115mV程度の検出閾値(VTH)および30ns程度の検出時間を有し得る。以下に詳述する本開示の技法は、これらの問題を克服するための一技法として、相対電圧解析を使用する。
【0043】
図4は、本開示の1つ以上の技法による、BDCD回路の動作を示すタイミング図である。
図4に示すように、本開示のBDCD回路の動作は、LSスイッチ導通サイクルの終わりにおけるスイッチングノード電圧をサンプリングし、蓄えることに基づく。この蓄えられた電圧に基づいて、BDCD回路は、残る時間において、すなわち非オーバーラップフェーズの間に、V
LXの挙動を評価する。
【0044】
一部の例では、スイッチングノード電圧の挙動に関して2つの可能性が生じ得る。シナリオA(206)では、例えばLSスイッチのボディダイオードの導通が発生しないとき、スイッチングノード電圧V
LXは増加する。シナリオAでは、スイッチングノード電圧が増加することは、dV/dt>0であり、
図2に示すインダクタ電流I
L 136などのコイルの電流が負であることを意味する。シナリオB(208)では、LSスイッチボディダイオードが導通したときなど、ノード電圧V
LXは減少する。上述のように、LSスイッチのボディダイオードが導通することは、LSスイッチ、すなわちLSスイッチM2が既にオフであり、相互導通および電力段の損傷なしに、HSスイッチM1をターンオンできることを示す。BDCD回路は、ボディダイオードが導通したときを判定するために、電圧の減少、すなわちdV/dt<0を検出できる。
【0045】
シナリオB(208)に着目すると、LSスイッチ導通サイクルの終わりは、CMD_LS 108(またはG_LS 28)がハイからローに遷移するときに生じ得る(202)。BDCD回路、例えばBDCD 100は、この時の電圧(VHOLD)をサンプリングし、蓄えることができる(200)。VHOLDのサンプル時間202は、Φ1で示す第1のフェーズの終わりにある。非オーバーラップフェーズとも呼ばれるデッドタイムフェーズ230は、Φ2で示されている。デッドタイムフェーズ230は、CMD_HS 106(またはG_HS 26)がハイからローに遷移し、HSスイッチM1をターンオンしたときに終わる。本開示の技法により、デッドタイムフェーズ230(Φ2)をより短くでき、したがって、回路の効率を上げることができる。
【0046】
本開示のBDCD 100は、ボディダイオードが導通したときを判定するために、蓄えられた電圧200(VHOLD)に対してVLXを比較して、dV/dt<0となるときを検出できる。この相対電圧解析は、外部スイッチのゼロ電圧レベルに関連する不正確さが関係しないことを意味する。
【0047】
一部の例では、BDCD 100はまた、ローサイドスイッチのターンオフ遅延から生じるオフセット電圧204を含むことができる。このオフセット電圧は、ノイズイミュニティを高めるのに有用であり得る。一部の例では、本開示の技法は、このオフセット電圧204をさらに増加して、ノイズイミュニティをさらに高める。換言すれば、BDCD 100は、フェーズΦ2の間に有効にされる人為的な正のオフセットを導入するために、内部回路を含み得る。このオフセットの値は、プログラム可能な電圧であり、ノイズイミュニティを高めることができる。別の言い方をすれば、一部の例では、BDCD 100は、ボディダイオードの導通によるわずかな電圧降下(例えば、1mV未満)を検出できる。正のオフセット204を導入することにより、BDCD 100は、いくらか大きい値、例えば-10mVまたは-50mVで規定される電圧降下に関して、ボディダイオードの導通を検出できる。オフセット204は、ボディダイオード導通の検出を遅延させ得るが、安全因子を導入して、ノイズに起因する起こり得る誤検出を防止できる。このようにして、オフセット204は、相互導通および電力段34の損傷を防止する安全因子となり得る。
【0048】
ハイからローへのCMD_LSの遷移(228)は、HSスイッチM1がPMOSであり、LSスイッチM2がNMOSである
図2の例に対応することに留意されたい。異なる電力段34構成などの他の例では、CMD_LSは、第1のフェーズΦ
1の終わりを示すのにローからハイに遷移する場合もある。
図2~
図4などに示す本開示の例示的な説明は、説明のためのものにすぎない。カスコード構成の電力段、HSスイッチとLSスイッチとの両方がPMOSまたはNMOSのいずれかである電力段、および他の例など、他の類似の回路が本開示の技法を使用することもできる。
【0049】
図5は、本開示の1つ以上の技法による、例示的なBDCD回路の概略図である。簡単のために、寄生素子は考慮せず、スイッチを単純な理想的なスイッチとみなす。
図5の例示的なBDCDは、本開示のBDCD回路のアナログ回路実装の唯一の可能な例である。他の例は、デジタル回路などの構成またはコンポーネントを含み得る。
【0050】
図5の例は、説明のため、電力段34の一部分を含む。電力段34の一部分は、スイッチングノード32(V
LX)と、LSスイッチM2Aと、電力用グラウンド240と、を備える。電力用グラウンド240は、例えばPCB上の接続を介して、グラウンド242に接続していてもよい。
【0051】
図5の例では、BDCD 100Aの第1の部分は、電圧フォロワまたはコンパレータとして構成され得る演算増幅器250(オペアンプ250)を備える。フェーズ1(Φ
1)の間、スイッチ3(SW3)を閉じることによって、オペアンプ250の出力は、オペアンプ250の反転入力に接続する。したがって、フェーズ1の間、オペアンプ250は、オペアンプ250の非反転入力に接続するV
REF254に追従するように電圧フォロワとして構成される。一部の例では、V
REFを約0.6Vに設定できるが、V
REFには他の値を使用することもできる。
【0052】
BDCD 100は、スイッチ1(SW1)を介して、スイッチングノード電圧V
LXを受信し、スイッチ1(SW1)はまた、コンデンサC1の第1のノード260に接続されている。ノード260は、スイッチ2(SW2)を介して、グラウンド242(GND 242)に接続する。第2のノード258は、コンデンサC1を、オペアンプ250の反転入力に接続し、かつSW3を介してBDCDの出力要素252に接続する。ノード260およびノード258はまた、コンデンサC1の第1の端子および第2の端子とみなすことができる。BDCDの出力要素out 252は、オペアンプ250の出力要素と同じである。一部の例では、オペアンプ250はまた、オフセット電圧入力256(V
OS)を備え得る。オフセット電圧入力256は、
図4に関連して上述した所定のオフセット204に対応する。オフセット電圧入力256(V
OS)は、フェーズ2(Φ
2)の間に適用され得る。
【0053】
動作の際、SW1は、フェーズ1とフェーズ2との両方の間、閉じられる。SW2は、フェーズ1とフェーズ2との両方の間、開かれる。SW3は、フェーズ1の間、閉じられ、フェーズ2の間、開かれる。フェーズ1の間、BDCD 100Aは、トラックアンドホールド回路として動作する。このことは、SW1がオンであり、サンプリングコンデンサC1の極板(260)に電圧V
LXを供給することを意味する。SW3がオンであり、したがって、オペアンプ250は、電圧フォロワとして挙動する。その結果、オペアンプ250の非反転入力は、V
REFに等しくなる。上述のように、フェーズ1の終わりは、LSスイッチの導通の終わりにおけるCMD_LSまたはG_LS(
図4の228参照)のいずれかによってトリガされる。フェーズ1の終わりは、コンデンサC1の電圧をホールドするようにBDCD 100Aにトリガをかける。これにより、コンデンサC1は、ローサイドスイッチM2の電圧V
DSに関する情報を次式に従って蓄える。
V
C1=V
REF-V
DS_LS=V
HOLD
換言すれば、コンデンサC1は、第1のフェーズ(Φ
1)の終わりにおける電圧(V
HOLD)を蓄えるように構成される。蓄えられた電圧(V
HOLD)は、入力電圧(V
LX)と基準電圧V
REFとの和を含む。蓄えられた電圧V
HOLDはまた、以下に詳述する追加的な情報を蓄えることもできる。
【0054】
フェーズ2(Φ
2)の間、SW3はオフに設定され、したがって、オペアンプ250は、コンパレータとして振る舞うように構成される。コンデンサC1は、値V
C1を蓄える。
図4に関連して上述したように、V
C1=V
HOLDである。SW3がターンオフされるのと同時に、G_LS 28の立ち下がりエッジがLSスイッチM2のゲートに伝わり、
図4に示す時間162(τ)において、ボディダイオード導通およびV
LXの減少によって示されるように、LSスイッチM2がターンオフされる。インダクタ電流の極性に応じて、スイッチングノード32の電圧V
LXは、(シナリオAの負の電流では)V
DDまで増加する、または
図4に示すように、ボディダイオードの順方向電圧(-Vf)まで減少する。換言すれば、オペアンプ250は、フェーズ1の間、基準電圧V
REFに追従するように構成される。フェーズ2の間、オペアンプ250は、入力電圧と蓄えられた電圧(V
LX+V
HOLD)との和を、基準電圧V
REFに対して比較するために、コンパレータとして構成される。
【0055】
シナリオAでは、V
LXが増加すると、コンパレータ(オペアンプ250)の非反転入力がV
REFよりも大きくなり、コンパレータの出力out 252が、論理ローに切り換わる。反対の場合、
図4および
図5の例では、ボディダイオードが導通すると、V
LXは、概ね時間162(τ)において負の方向に大きくなる。したがって、ノード258は、V
REF未満に降下し、コンパレータの出力out 252は、論理ハイに切り換わる。ノード258における電圧は、V
HOLD+V
LXである。上述のように、V
HOLDは、フェーズ1の終わりにおけるサンプリング時間における和V
LX+V
REFである、蓄えられた電圧である。V
LXが概ねスイッチM2AのV
DSであることにも留意されたい。相対電圧解析は、和V
HOLD+V
LXをV
REFに対して比較する。したがって、
図5の例では、入力電圧(V
LX)と蓄えられた電圧(V
HOLD)との和の大きさが、基準電圧(V
REF)の大きさより大きいことに応答して、第1の論理レベル(ロー)から第2の論理レベル(ハイ)にオペアンプ250の出力信号(out 252)を切り換える。この例では、オペアンプ250は、入力電圧と蓄えられた電圧(V
HOLD+V
LX)との和が基準電圧(V
REF)よりも負の方向に大きいことに応答して、出力信号をローからハイに切り換えるように構成される。out 252をローからハイに切り換えることは、LSスイッチM2Aのボディダイオードが導通し、HSスイッチM1をターンオンできることを意味する。
【0056】
オフセット256を含むBDCD 100Aの例では、入力(V
OS)は、所定の正のオフセット電圧であり得る。オフセット電圧は、
図4に関して上述したように、ノイズイミュニティに関する安全のためのマージンを提供し得る。BDCD 100Aでは、スイッチングノード電圧と蓄えられた電圧(V
HOLD+V
LX)と所定の正のオフセット電圧(V
OS)との和が、基準電圧(V
REF)より負の方向に大きいことに応答して、オペアンプ250が、out 252からの出力信号をローからハイに切り換えることができる。
図3Bおよび
図4に示すように、フェーズ1の終わりにおけるサンプリングの瞬間の後、電圧V
DS(V
LX)が増加することにも留意されたい。このことにより、安全のためのマージンが検出閾値にも追加され、ノイズイミュニティの向上を助け得る。
【0057】
上記の説明は、
図4および
図5の例に当てはまる。他の例では、本開示のBDCD回路は、他の構成を有してもよい。一部の例は、オペアンプ250の反転入力と非反転入力とを逆にすること、SW2を介して、V
DDにコンデンサC1を接続すること、および他の構成を含むことができる。
【0058】
電力段スイッチングサイクルの残りの間、例えばフェーズ2の終わりの後から次のフェーズ1の始まりまで、SW1は開いたままとなる。電力段スイッチングサイクルの残りは、第3のフェーズ(Φ
3)とみなすことができ、第3のフェーズ(Φ
3)では、SW1がV
LXからノード260を切り離す。電力段スイッチングサイクルの残りの間、SW2およびSW3は閉じられたままであり得る。電力段スイッチングサイクルの残りは、HSスイッチが導通している間を含む。フェーズ1とフェーズ2と電力段スイッチングサイクルの残りとの間の関係については、
図7Aおよび
図7Bに示すようにより詳細にみることができる。電力段スイッチングサイクルの残りの間、例えばHSスイッチM1が導通しているとき、V
LX≒V
DDである。SW1がオフに設定され、SW2およびSW3がオンに設定された状態で、コンデンサC1は、電圧V
REFに略等しくなるように予めバイアスをかけられている。
【0059】
図5に示す構造は、線形(予めバイアスをかけた)電圧フォロワ動作からコンパレータモードにオペアンプ250を切り換えることができるという利点を有し得る。コンデンサC1に約V
REFとなるバイアスを予めかけることは、時間応答が他の構成よりずっと速くなることを意味する。一部の例では、
図5の構成は、一般的な低消費の演算増幅器コンポーネントであっても、ナノ秒範囲(例えば、<3ns)のボディダイオード導通検出を有し得る。外部スイッチ用の他のボディダイオード導通検出回路は、30ns以上の検出時間を有し得る。
【0060】
他の利点としては、製造時のばらつきに影響されないことを挙げることができる。オペアンプ250などのオペアンプは、製造時のばらつきに起因する固有のランダムなオフセットを有する場合がある。しかしながら、電圧フォロワモードにおけるオペアンプのこのランダムなオフセットは、コンパレータモードでも同じである。したがって、いかなるオフセットも、ボディダイオード導通検出を変えることはない。同様に、寄生抵抗(ボンディング、PCBなど)に由来するいかなる電圧降下もサンプリングされ、コンデンサC1に蓄えられる。その結果、
図5のBDCD回路100Aは、プロセス、材料、および類似の状況によって変わり得るアナログ(オンチップ)GNDレベルに影響されない。また、V
LX立ち下がりエッジ後の非オーバーラップ期間の間、ノード260に接続されたC1の極板は、SW2を介して、GNDに短絡され得る。その結果、動作の際、コンデンサ電圧(V
C1)が、より安定に(例えば、一定に)保たれ得る。
【0061】
まとめると、本開示のボディダイオード導通検出回路は、未規定の検出窓、不正確な測定を引き起こし得るPCBおよびパッケージの寄生素子(例えば、R、L、C)、および高速時間応答の要件などの制約を克服する。絶対電圧測定方法を回避し、スイッチングノード電圧の相対解析を使用することによって、本開示の技法は、電圧V
LXの微分の符号を判定できる。したがって、本開示のBDCD回路は、ボディダイオードの導通を判定し、SMPSのHSスイッチおよびLSスイッチ導通サイクル間のデッドタイムを減らすことができる。本明細書で説明したように、
図5の例示的なBDCD回路は特定の利点を提供するが、BDCD回路は、例えばプロセッサ、マイクロコントローラ、論理回路、または他の実装を含む、様々な他の構成で実施できる。
【0062】
図6は、適応型タイミングスキームの電力消費量に対する影響を示すタイミング図である。スイッチングノード電圧V
LX曲線302は、HSスイッチの導通およびLSスイッチの導通の完全なスイッチングサイクルを示す。
図6は、スイッチングノード電圧V
LXの立ち下がりエッジ後のデッドタイムを減らしたことによる電力消費量に対する影響と、HSスイッチM1をターンオンする前のデッドタイムを減らしたことによる影響と、を示す。
図2および
図3Aに関連して説明したように、スイッチングノード電圧V
LXの立ち下がりエッジは、インバータ105によって予期されたLSスイッチのターンオン150に対応する。
【0063】
適応型非オーバーラップスキーム曲線270は、LSスイッチがオフであることを示す、LSスイッチM2のボディダイオードの導通を、BDCD回路が判定したポイント(277)を示している。制御およびドライバ回路20Aは、短い、HSスイッチターンオン遅延278を含み得る。比較すると、固定タイムスキーム曲線272は、固定タイムスキームの開ループの性質に起因して、それよりもずっと長いターンオン遅延を含み得る。固定タイムスキームでは、LSスイッチが実際にオフであることは示されないため、比較的長いデッドタイム(非オーバーラップタイムともいう)の安全のための因子を含まなければならない。
【0064】
同様に、上述のように、制御およびドライバ回路20Aなどに含まれ得る検知回路は、HSスイッチM1がターンオフしたことを示す、VLX曲線302の立ち下がりエッジ279を検出できる。本開示の技法は、スイッチングノード電圧VLXを監視することによって、HSスイッチがオフであるときを判定できる。したがって、適応型スキーム270により、制御およびドライバ回路20Aは、固定タイムスキームのLSターンオン遅延より比較的短いLSターンオン遅延(280)を含むことができる。
【0065】
電力消費量曲線274は、固定デッドタイム曲線272に対応する一方、電力消費量曲線276は、適応型デッドタイム曲線270に対応する。電力損失、すなわち消費電力(303)は、次式により記述できる。
適応型スキーム276と固定タイムスキーム274と両方の第1の部分281は、LSスイッチのドレイン-ソース抵抗を流れる電流に対応し得る(R
ON(LS)×I
2)。第2の部分282は、LSスイッチのボディダイオードの順方向の電圧降下に対応し得る(V
F(LS)×I)。適応型スキーム276では、第2の部分282における時間が、固定タイムスキーム電力曲線274における時間よりも短い。第3の部分283は、HSスイッチのドレイン-ソース抵抗に対応し得る(R
ON(HS)×I
2)。第4の部分284は、HSスイッチのボディダイオードの順方向の電圧降下に対応し得る(V
F(HS)×I)。適応型スキーム電力曲線276と固定タイムスキーム電力曲線274との間の電力損失の差が285に示されている。
【0066】
曲線274で示すように、固定デッドタイム、すなわち非オーバーラップタイムでは、電力消費量は、曲線276で示す電力消費量より大きい。(
図1Aの例示的なI
COILを使用する)このシミュレーションは、例えばHSスイッチの導通後およびLSスイッチの導通前において、デッドタイム部分を減らすことにより、SMPSの総電力消費量を減らし得ることを示している。本開示の技法は、第1および第2のデッドタイムの両方を減らすことができ、それによって、SMPSの電力消費量を減らすことができる。また、上述のように、本開示の技法は、電力段のスイッチングノード電圧V
LXを監視することによって、内部スイッチおよび外部スイッチの両方とともに使用することを含む、他の種類のSMPS制御回路を超える利点を有し得る。
【0067】
図7Aは、本開示の1つ以上の技法による、寄生素子を無視した、例示的なBDCD回路の例示的な信号を示すタイミング図である。このシミュレーションは、ボディダイオード検出器の概念の単純化した(寄生素子なしの)挙動を例証する。
【0068】
図7Aには、スイッチングノードV
LX(302)と、コンデンサC1の下部極板のサンプリングされるノード260(298)と、基準電圧V
REF(288)と、コンパレータ出力294と、検出器出力290と、が含まれている。コンパレータ出力294は、
図2および
図5に示されているOUT 252およびOUT 102に対応する。検出器出力290は、
図8および
図9に示されている決定回路322の出力要素に対応する。明確にするために、スイッチングノードの波形302は、負のインダクタ電流(I
L)を有する1サイクルと、正のインダクタ電流を有する1サイクルと、を含む。
図7Aはまた、フェーズ1(Φ
1)と、フェーズ2(Φ
2)と、第3のフェーズ(Φ
3)とみなされ得る電力段スイッチングサイクルの残りとの間の関係を示している。
【0069】
負のインダクタ電流の場合では、LS導通フェーズΦ1(301)の終わりにおいて、電圧VLX、ひいてはコンデンサC1のサンプリングされるノード260(曲線298)も増加する。コンパレータ出力294はゼロに下がる。
【0070】
正のインダクタ電流の場合では、Φ
1(303)の終わりにおいて、V
LXノードがボディダイオード順方向電圧(-Vf)に向かって降下し始めると、コンパレータ(オペアンプ250)の非反転入力(ノード258)が、V
REF未満に同時に降下し始める。
図3A、
図3B、
図4および
図5に関連して上述したように、フェーズ1の終わりおよびフェーズ2の始まりにおけるノード258は、V
HOLD+V
LXである。その結果、コンパレータ出力294は、V
DD、すなわち論理ハイまで上昇し得る。
図5に関連して上述したように、フェーズ2の間、コンパレータモードが予めバイアスをかけた(不安定な)状態から開始し、したがって、コンパレータは、OUT 252から極めて短時間に(約0.5ns~2ns)出力を生成する。検出遅延292は、上述したように、ノイズイミュニティに関する安全のためのマージンを提供する。
【0071】
図7Aの例のシミュレーションは、本開示の技法によるBDCD回路が、正のインダクタ電流の場合と負のインダクタ電流の場合との両方についてボディダイオードの導通を検出するように機能でき、負のインダクタ電流の場合に誤検出しないことを例証している。
【0072】
図7Bは、本開示の1つ以上の技法による、寄生素子を考慮した、例示的なBDCD回路の例示的な信号を示すタイミング図である。
図7Bの例は、現実的用途における本開示のBDCD回路のロバスト性を評価できる。
図7Bの例におけるシミュレーションは、非理想的な電圧電源、各電源ワイヤ上の寄生RLC、またRLCセルの連結を含む、現実的なPCBモデルを含む。一例として、
図7Bの例では、全体的なGNDの不安定性は、転流時に+/-1Vの間となるように設定した。
【0073】
図7Bは、いくつかのスイッチングサイクルにわたる、本開示のBDCD回路の挙動を示している。タイミング図は、スイッチングノード電圧V
LX(302A)と、コンパレータの反転ノード(304)と、V
REF288と、コンパレータ出力294Aと、を含む。ノイズの多い環境における例示的なシミュレーションは、本開示のBDCD回路が、寄生素子、ノイズまたは他の同様の要因を無視している場合がある
図7Aのより単純化したシミュレーションよりもわずかに長い検出時間で、安定な結果を提供し得ることを例証している。上述のように、検出遅延292Aは、ノイズイミュニティを高め得る。
図7Bのシミュレーション例はまた、本開示のBDCD回路が、ノイズの多い環境において誤検出を回避するように構成され、したがって、相互導通および起こり得る電力段の損傷を回避できることを例証している。
【0074】
図8は、本開示の1つ以上の技法による、V
REFおよび決定レベル整合回路を備える制御回路の実施例を示す概略図である。
図8の例示的な回路は、
図9に示す出力インバータ352などの出力インバータによって、ボディダイオード導通の誤検出を生じ得る未規定の論理出力電圧を回避できる。誤検出は、相互導通を引き起こし、出力段を損傷させ得る。換言すれば、本開示の技法は、決定回路322の出力インバータのスイッチングポイントより常に低いV
REFを生成することを含み、未規定の論理レベルの危険性を回避する。
【0075】
図5の例では、出力要素252における出力電圧は、決定回路における出力インバータのスイッチングポイントに近い場合がある。つまり、フェーズ1の間、オペアンプの出力電圧は、論理ハイでもローでもない未規定の論理状態になり得る。
【0076】
図8の回路は、電力段34と、オペアンプ250Aと、V
REF回路320と、決定回路322と、スイッチSW3と、サンプリングコンデンサC1と、スイッチ340、342、344および346を含む入力スイッチングネットワークと、を備える。
図8の例示的な回路は、本開示のBDCD回路とともに使用され得る。
【0077】
電力段34は、
図2に関連して上述した電力段34と同じであり、明確にするために、
図8に提示されている。V
REF回路320は、オペアンプ250Aの非反転入力に接続する。決定回路322は、オペアンプ250Aの出力要素252に接続し、出力要素DET_OUT 324を有する。
図5と同様に、スイッチSW3は、オペアンプ250Aの反転入力ならびにノード258に、出力要素252を接続する。ノード260は、スイッチ340および342を介して、スイッチングノード32に接続する。スイッチ340および342は、フェーズ1およびフェーズ2の間、閉じられる。コンデンサC1は、ノード260とノード258との間に接続する。ノード260は、スイッチ346を介して、グラウンドに接続する。スイッチ344は、スイッチ342とスイッチ340との間のノードをグラウンドに接続する。スイッチ344および346は、
図5に示されているSW2と同様に、フェーズ1およびフェーズ2の間、開かれる。
【0078】
オペアンプ250Aはまた、オフセット電圧入力326を備え得る。V
REF回路320と決定回路322との間の相互作用を
図9に示す。決定回路322の出力インバータと基準発生器とは、整合されているが、異なるV
REFおよびスイッチングポイント電圧を有し得る。
【0079】
図9は、本開示の1つ以上の技法による、例示的なV
REFおよび決定レベル整合回路の詳細を示す概略図である。V
REF回路320Aおよび決定回路322Aは、
図8に示すV
REF回路320および決定回路322に対応する。
【0080】
図9の例では、基準電圧V
REFは、「線形」インバータ、すなわち相互に接続された入出力を有するインバータによって生成される。V
REF回路320Aは、PMOSトランジスタ362および364と、NMOSトランジスタ366と、を備える。トランジスタ362のソースは、V
DDに接続し、トランジスタ362のドレインは、トランジスタ364のソースに接続する。トランジスタ364のドレインは、トランジスタ366のドレインに接続する。トランジスタ366のドレインは、グラウンドに接続する。トランジスタ362~366のすべてのゲートは、互いに接続し、かつトランジスタ364および366のドレインに接続する。トランジスタ364および366のドレインは、オペアンプ250Bの非反転入力に接続するV
REFを出力する。一部の例では、トランジスタ362~366のドレイン-ソース電流は、約2μAであり得る(360)。
【0081】
決定回路322Aは、出力インバータ352と、窓回路350と、を備える。窓回路350は、フェーズ2(Φ2)の間に作動され、決定回路出力DET_OUT 324に接続する。窓回路350の入力は、PMOSトランジスタ368のドレインおよびNMOSトランジスタ370のドレインに接続する。トランジスタ368のソースは、VDDに接続する。トランジスタ370のソースは、NMOSトランジスタ372のドレインに接続する。トランジスタ372のソースは、グラウンドに接続する。トランジスタ368~372のゲートは、ともに接続され、かつオペアンプ250Bの出力要素252に接続する。
【0082】
VREF回路320Aにおいて2つの弱いPMOS装置をカスケード接続することによって、VREFは、大きいW/LのNMOSトランジスタ366が支配的になる。弱いPMOS装置は、低W/L比で実装され得る。同様に、決定回路322Aの出力インバータ352のトリガポイントは、強いgmのPMOSトランジスタ368によって主に決定される一方、2つの弱い積層されたNMOSトランジスタ370および372は、スイッチングポイントに与える影響が小さい。このようにして、出力インバータ352のスイッチングポイント(トリガポイントともいう)は、基準電圧VREFより常に高く、このことにより、本開示のBDCD回路に接続されたときの検出の信頼性を高めることができる。
【0083】
図10は、負のV
LX電圧を扱う能力および高いdv/dt電圧遷移イミュニティを有する入力スイッチを備える例示的な制御回路を示す概略図である。
図5の回路実装は、高い電圧範囲のスイッチングノード32(V
LX)を有し得る。一部の例では、電圧範囲は、過渡的瞬間の間、GND-V
DDヘッドルームを超え得る。
図10は、高い電圧範囲に起因する問題を緩和し得る、
図5に示すアナログサンプリング入力スイッチSW1の例示的な実装である。スイッチ回路400は、2段のカスケードされたスイッチであり、高い分離レートを提供し、このことは、
図2および
図5に示すBDCD回路などの検出器の高精度な入力回路には有益であり得る。
【0084】
例示的なスイッチ回路400は、クランプ回路402の入力段、ならびにレベルシフタ408およびバックツーバック構成で実装された専用電圧スイッチを備える。スイッチ回路400は、静的条件においても有効にされる、負の方向に高い電圧と、スイッチングノード32の高いdV/dt遷移とを維持し得る。静的条件は、例えば負の電圧が絶えず存在する条件である。スイッチ回路400の開閉は、フェーズ1のための駆動信号の値、
図4に関連して上述したような例えばCMD_LSまたはG_LS(228)に追従することによって制御され得る。
【0085】
クランプ回路402は、トランジスタM10と、トランジスタM7と、インバータ406と、を備える。NMOSトランジスタM10のドレインは、スイッチングノード32に接続し、電圧VLXを監視する。トランジスタM10のソースは、PMOSトランジスタM7のドレインに接続する。トランジスタM7のソースは、トランジスタM10のゲートおよび電源に接続する。スイッチ回路400の例では、電源は、VDDの半分、すなわちVDD/2とすることができる。トランジスタM7のゲートは、インバータ406の出力に接続する。インバータ406の入力は、トランジスタM10のソースおよびレベルシフタ408に接続する。この例では、クランプ回路402は、VLX_CLAMPED信号(404)を+VDD/2に制限する。これは、スイッチ回路400におけるトランジスタの電圧範囲を2倍に延ばす。
【0086】
レベルシフタ408は、フェーズ1駆動信号(Φ1)、ならびにトランジスタM3のソースに接続する。レベルシフタ408はまた、インバータ410の入力に接続する同じノードにおいて、トランジスタM3、M5およびM4のゲートに接続する。トランジスタM3のドレインは、トランジスタM5のドレインに接続する。トランジスタM5のソースは、トランジスタM4のソースに接続する。トランジスタM4のドレインは、スイッチ回路400の出力412およびトランジスタM9のソースに接続する。
【0087】
トランジスタM9のドレインは、トランジスタM11のドレインに接続する。トランジスタM11のソースは、グラウンドに接続する。トランジスタM6のソースは、トランジスタM5およびM4のソースに接続する。トランジスタM6のドレインは、トランジスタM8のドレインに接続する。トランジスタM8のソースは、グラウンドに接続する。トランジスタM6、M8、M9およびM11のゲートは、インバータ410の出力に接続する。インバータ410の入力電圧は、+VDD/2であり、インバータ410のグラウンドまたはVSSは、トランジスタM4、M5およびM8のソースに接続する(414)。入力レベルシフタLS 408は、全(負の)電圧範囲に関して、入力スイッチ回路400のトランジスタを正確に駆動する。追加的に、専用電圧スイッチM3~M6、M8、M9およびM11をバックツーバック構成で実装し、信頼できる負の電圧の取り扱いを可能にした。
【0088】
本開示の技法は、絶対DC電圧測定の代わりに、スイッチングノード電圧VLXの相対測定を使用する。例示的なBDCD回路は、トラックアンドホールド回路に基づいている。BDCD回路は、演算増幅器を、トラックアンドホールドフェーズの間は電圧フォロワとして、また検出フェーズの間はコンパレータとして構成するための特定のタイミングを含み得る。本開示の技法は、ボディダイオード導通検出精度および速さ、ならびにPCBおよびボンディング寄生素子に対するイミュニティを含む利点を提供し得る。他の利点は、変換効率の改善、ひいては放熱の減少、他のパワートランジスタ状態検出回路と比べて、レジスタの数が減ったことによる、簡素化されたドライバ/コンバータ構成を含み得る。加えて、本開示のBDCD回路を備える制御およびドライバ回路は、ドライバタイミング、すなわちデッドタイムを自動調整するため、外部コンポーネントのより容易な選択および置き換えを可能にし得る。
【0089】
図11は、本開示の1つ以上の技法による、BDCD回路の動作を示す流れ図である。BDCD回路の動作は、特に指定しない限り、
図5に関連して説明される。
【0090】
LSスイッチ導通フェーズ(Φ1)の間、SW3は閉じられ、オペアンプ250が電圧フォロワとして構成され得る(88)。オペアンプ250およびSW3は、BDCD回路100Aの第1の部分とみなすことができる。VREF254に追従(90)し、ノード258がVREFに略等しくなるようにすることによって、VREFに追従し、BDCD回路100Aのオペアンプ250に予めバイアスをかけることができる。フェーズ1の間、SW1がオンであり、サンプリングコンデンサC1の一方の極板(260)にスイッチングノード32の電圧VLX電圧を供給する。
【0091】
図2および
図4に示す、CMD_LS 108またはG_LS 28のいずれかによってトリガされる、フェーズ1の終わりにおいて、BDCD回路100Aは、BDCD回路100Aの第2の部分とみなされ得るコンデンサC1に電圧を蓄える(92)。蓄えられた電圧V
HOLDは、サンプリング時間におけるV
LX+V
REFの和である。
【0092】
また、フェーズ1の終わりにおいて、BDCD回路100Aは、SW3を開くことによって、オペアンプ250をコンパレータとして構成し得る(94)。フェーズ2(Φ2)の間、コンパレータとして、オペアンプ250は、反転入力258における入力電圧VLXと蓄えられた電圧VHOLDとの和を、非反転入力におけるVREF 254に対して比較するように構成され得る(96)。これは、上述のように、相対解析技法であり、BDCD回路100Aは、電圧の絶対測定を必要とすることなしに、VLXの微分の符号を判定するために使用され得る。VLXの微分の符号を判定することによって、BDCD回路100Aは、LSスイッチM1などのパワートランジスタのボディダイオードが導通し始めたときを判定できる。ボディダイオードの導通を判定することによって、BDCD 100Aは、パワートランジスタの状態、例えばパワートランジスタが導通している(オン)かオフかを判定できる。したがって、BDCD回路100Aは、SMPSのHSスイッチおよびLSスイッチ導通サイクル間のデッドタイムを減らす。
【0093】
蓄えられた電圧と入力電圧との和(V
HOLD+V
LX)が、基準電圧V
REFより負の方向に大きいことに応答して、第1の論理レベルから第2の論理レベルにオペアンプ250、すなわち回路の第1の部分の出力信号252を切り換える(98)。
図5の例では、V
HOLD+V
LXが、負の方向にV
REFよりも大きくなったとき、オペアンプ250は、論理ローから論理ハイに切り換える。
【0094】
1つ以上の例において、上述の機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実装できる。例えば、
図1および
図5の様々なコンポーネントは、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実装できる。ソフトウェアで実装される場合、機能は、1つ以上の命令またはコードとして、コンピュータ可読媒体に記憶される、またはコンピュータ可読媒体上を伝送され、ハードウェアベースの処理装置によって実行されてもよい。コンピュータ可読媒体は、データ記憶媒体などの有形媒体に対応する、コンピュータ可読記憶媒体、または例えば通信プロトコルに従って、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体を含み得る。このようにして、コンピュータ可読媒体は、一般的に、(1)非一時的な有形コンピュータ可読記憶媒体、または(2)信号または搬送波などの通信媒体に対応し得る。データ記憶媒体は、本開示で説明した技法を実施するための命令、コードおよび/またはデータ構造を読み出すために、1つ以上のコンピュータまたは1つ以上のプロセッサによってアクセスされ得る、任意の利用可能な媒体とすることができる。コンピュータプログラム製品は、コンピュータ可読媒体を含むことができる。
【0095】
限定ではなく例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROMもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気ストレージデバイス、フラッシュメモリ、または命令またはデータ構造の形態の所望のプログラムコードを記憶するために使用でき、コンピュータによってアクセスできる、任意の他の媒体を含むことができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。例えば、命令が、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線(DSL)、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、DSL、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。しかしながら、コンピュータ可読記憶媒体およびデータ記憶媒体は、接続、搬送波、信号、または他の一時的媒体を含まないが、代わりに非一時的な有形記憶媒体を対象とすることを理解されたい。本明細書で使用する場合、ディスク(disk)およびディスク(disc)は、コンパクトディスク(disc)(CD)、レーザディスク(disc)、光ディスク(disc)、デジタル多用途ディスク(disc)(DVD)、フロッピーディスク(disk)およびブルーレイディスク(disc)を含み、ディスク(disk)は、通常、データを磁気的に再生し、ディスク(disc)は、データをレーザで光学的に再生する。上記の組み合わせもコンピュータ可読媒体の範囲内に含めるべきである。
【0096】
命令は、1つ以上のDSPなどの1つ以上のプロセッサ、汎用マイクロプロセッサ、ASIC、FPGA、または他の等価な集積回路もしくは個別の論理回路によって実行され得る。したがって、本明細書で使用する場合、「プロセッサ」という用語は、前述の構造、または本明細書で説明する技法の実装に適する他の任意の構造のいずれかを指す場合がある。加えて、一部の態様では、本明細書で説明した機能は、符号化および復号のために構成された専用のハードウェアおよび/もしくはソフトウェアモジュール内に設けることができる、または複合コーデックに組み込むことができる。また、本技法は、1つ以上の回路または論理要素中に完全に実装され得る。
【0097】
本開示の技法は、ワイヤレスハンドセット、集積回路(IC)またはICのセット(例えば、チップセット)を含む、多種多様なデバイスまたは装置において実装され得る。本開示では、開示される技法を行うように構成されたデバイスの機能的態様を強調するために様々な構成要素、モジュール、またはユニットについて説明したが、それらの様々な構成要素、モジュール、またはユニットを、必ずしも異なるハードウェアユニットによって実現する必要はない。むしろ、上述のように、様々なユニットが、適切なソフトウェアおよび/またはファームウェアとともに、上述の1つ以上のプロセッサを含む、ハードウェアユニットにおいて組み合わせてもよいし、相互動作ハードウェアユニットの集合によって設けられてもよい。
【実施例】
【0098】
実施例1
第1のフェーズの終わりにおける電圧を蓄えるように構成されるコンデンサであって、蓄えられた電圧が、入力電圧と基準電圧との和を含む、コンデンサと、演算増幅器であって、第1のフェーズの間、基準電圧に追従することと、第2のフェーズの間、入力電圧と蓄えられた電圧との和を基準電圧に対して比較することと、入力電圧と蓄えられた電圧との和の大きさが、基準電圧の大きさより大きいことに応答して、第1の論理レベルから第2の論理レベルに演算増幅器の出力信号を切り換えることとを行うように構成される演算増幅器と、を備える、回路。
【0099】
実施例2
演算増幅器は、入力電圧と蓄えられた電圧との和が、基準電圧より負の方向に大きいことに応答して、第1の論理レベルから第2の論理レベルに出力信号を切り換えるように構成される、実施例1に記載の回路。
【0100】
実施例3
入力電圧が、スイッチモード電源の電力段のスイッチングノード電圧である、実施例1もしくは2に記載の回路、またはこれらの任意の組み合わせの回路。
【0101】
実施例4
第2の論理レベルが、電力段の第1のスイッチのボディダイオードの導通を示す、実施例1~3の任意の組み合わせの回路。
【0102】
実施例5
演算増幅器の出力信号が、電力段のデッドタイムを制御する、実施例1~4の任意の組み合わせの回路。
【0103】
実施例6
第1のスイッチをさらに備え、第1のスイッチを閉じることにより、演算増幅器が電圧フォロワとして構成され、第1のスイッチを開くことにより、演算増幅器がコンパレータとして構成される、実施例1~5の任意の組み合わせの回路。
【0104】
実施例7
コンデンサが、第1の端子と第2の端子とを備え、コンデンサの第1の端子が、入力電圧に接続し、コンデンサの第2の端子が、演算増幅器の反転入力に接続し、基準電圧が、演算増幅器の非反転入力に接続する、実施例1~6の任意の組み合わせの回路。
【0105】
実施例8
第2のスイッチをさらに備え、第1のフェーズおよび第2のフェーズの間、第2のスイッチが、コンデンサの第1の端子に入力電圧を接続し、第3のフェーズの間、第2のスイッチが、コンデンサの第1の端子を入力電圧から切り離す、実施例1~7の任意の組み合わせの回路。
【0106】
実施例9
第3のスイッチをさらに備え、第3のフェーズの間、第3のスイッチが、コンデンサの第1の端子をグラウンドに接続し、第1のフェーズおよび第2のフェーズの間、第3のスイッチが、コンデンサの第1の端子をグラウンドから切り離す、実施例1~8の任意の組み合わせの回路。
【0107】
実施例10
オフセット電圧入力をさらに備え、オフセット電圧入力が、プログラム可能な電圧であり、第2のフェーズの間、第1の論理レベルから第2の論理レベルへの出力信号の切り換えを遅延させる、実施例1~9の任意の組み合わせの回路。
【0108】
実施例11
回路の第1の部分を電圧フォロワとして構成するステップであって、回路の第1の部分の出力要素における出力信号が、基準電圧に追従するように構成される、ステップと、回路動作の第1のフェーズの間、基準電圧に追従するステップであって、第1のフェーズが、始まりと終わりとを含む、ステップと、第1のフェーズの終わりにおいて、回路の第2の部分によって、電圧を蓄えるステップであって、蓄えられた電圧が、入力電圧と基準電圧との和を含む、ステップと、回路動作の第2のフェーズの間、回路の第1の部分を電圧コンパレータとして構成するステップであって、回路の第1の部分の出力要素における出力信号が、複数の論理レベルを含む、ステップと、蓄えられた電圧と入力電圧との和を基準電圧に対して比較するステップと、蓄えられた電圧と入力電圧との和が、基準電圧より負の方向に大きいことに応答して、第1の論理レベルから第2の論理レベルに回路の第1の部分の出力信号を切り換えるステップと、を含む、方法。
【0109】
実施例12
回路の第1の部分が、演算増幅器を備え、回路の第1の部分を電圧フォロワとして構成するステップが、演算増幅器の反転入力要素に出力要素を接続するスイッチを閉じるステップを含む、実施例11に記載の方法。
【0110】
実施例13
回路の第1の部分を電圧コンパレータとして構成するステップが、スイッチを開くステップと、演算増幅器の反転入力要素において、入力電圧と蓄えられた電圧との和を受信するステップと、を含む、実施例11~12の任意の組み合わせの方法。
【0111】
実施例14
入力電圧が、スイッチモード電源の電力段のスイッチングノード電圧である、実施例11~13の任意の組み合わせの方法。
【0112】
実施例15
第2の論理レベルが、電力段の第1のスイッチのボディダイオードの導通を示す、実施例11~14の任意の組み合わせの方法。
【0113】
実施例16
演算増幅器の出力信号が、電力段のデッドタイムを制御する、実施例11~15の任意の組み合わせの方法。
【0114】
実施例17
スイッチモード電源の電力段を駆動するように構成される制御回路を備える、システム。制御回路は、電力段の少なくとも1つのスイッチを駆動するように構成される駆動要素と、第1のフェーズの終わりにおける電圧を蓄えるように構成されるコンデンサを備える、ボディダイオード導通検出(BDCD)回路であって、蓄えられた電圧が、電力段の基準電圧とスイッチングノード電圧との和を含む、BDCD回路と、を備える。制御回路は、演算増幅器であって、第1のフェーズの間、基準電圧に追従することと、第2のフェーズの間、蓄えられた電圧とスイッチングノード電圧との和を基準電圧に対して比較することと、スイッチングノード電圧と蓄えられた電圧との和が、基準電圧より負の方向に大きいことに応答して、第1の論理レベルから第2の論理レベルに演算増幅器の出力信号を切り変えることとを行うように構成される、演算増幅器をさらに備える。
【0115】
実施例18
演算増幅器が、所定の正のオフセット電圧を受信することと、スイッチングノード電圧と蓄えられた電圧と所定の正のオフセット電圧との和が、基準電圧より負の方向に大きいことに応答して、第1の論理レベルから第2の論理レベルに演算増幅器の出力信号を切り換えることとを行うようにさらに構成される、実施例17に記載のシステム。
【0116】
実施例19
デッドタイム発生器回路をさらに備え、演算増幅器の出力信号が、デッドタイム発生器回路を制御する、実施例17~18の任意の組み合わせのシステム。
【0117】
実施例20
電力段が、第1の集積回路(IC)上に実装され、制御回路が、第1のICとは別個の第2のIC上に実装される、実施例17~19の任意の組み合わせのシステム。
【0118】
本開示の様々な実施例を説明した。これらおよび他の実施例は、以下の特許請求の範囲内に含まれる。
【符号の説明】
【0119】
10、10A システム
20、20A 制御回路
24、100、100A ボディダイオード導通検出(BDCD)回路
30 スイッチモード電源
32 スイッチングノード電圧
34 電力段
242、GND グラウンド
250 演算増幅器
252 出力要素
256、326、VOS オフセット電圧入力
C1 コンデンサ
Φ1 第1のフェーズ
Φ2 第2のフェーズ
Φ3 第3のフェーズ
VLX 入力電圧
VREF 基準電圧
VHOLD 蓄えられた電圧