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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-07-26
(45)【発行日】2023-08-03
(54)【発明の名称】エッチング方法
(51)【国際特許分類】
H01L 21/3065 20060101AFI20230727BHJP
【ＦＩ】
H01L21/302 105A
H01L21/302 101C
【請求項の数】
8
(21)【出願番号】P 2021075098
(22)【出願日】2021-04-27
(65)【公開番号】P2022169215
(43)【公開日】2022-11-09
【審査請求日】2022-02-08
(73)【特許権者】
【識別番号】000231464
【氏名又は名称】株式会社アルバック
(74)【代理人】
【識別番号】100141139
【弁理士】
【氏名又は名称】及川 周
(74)【代理人】
【識別番号】100134359
【弁理士】
【氏名又は名称】勝俣 智夫
(72)【発明者】
【氏名】鈴木 大地
(72)【発明者】
【氏名】森川 泰宏
(72)【発明者】
【氏名】土居 謙太
(72)【発明者】
【氏名】中村 敏幸
【審査官】加藤 芳健
(56)【参考文献】
【文献】国際公開第２０１７／１５０６２８（ＷＯ，Ａ１）
【文献】特開２０１７－１０８１８２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３０６５
Ｈ０５Ｈ １／４６
(57)【特許請求の範囲】
【請求項1】
被処理体をエッチングするエッチング方法であって、前記被処理体に樹脂からなるパターンを有するレジスト層を形成するレジストパターン形成工程と、
レジストパターン形成された前記被処理体をエッチングするエッチング工程と、
前記レジストパターンにレジスト保護膜を形成するレジスト保護膜形成工程と、を有し、
前記レジスト保護膜形成工程において、処理ガスには、Ｓｉ ｘ Ｏ ｙ α ｚ を形成可能なガスを含み、
複数回繰り返す前記エッチング工程に対して、所定の頻度で前記レジスト保護膜形成工程を挿入する、
ことを特徴とするエッチング方法。
【請求項2】
被処理体をエッチングするエッチング方法であって、前記被処理体に樹脂からなるパターンを有するレジスト層を形成するレジストパターン形成工程と、
レジストパターン形成された前記被処理体をエッチングするエッチング工程と、
前記レジストパターンにレジスト保護膜を形成するレジスト保護膜形成工程と、を有し、
複数回繰り返す前記エッチング工程に対して、所定の頻度で前記レジスト保護膜形成工程を挿入し、
前記レジスト保護膜形成工程は、前記エッチング工程による前記被処理体のエッチングが所定の状態となるまでおこなわない、
ことを特徴とするエッチング方法。
【請求項3】
前記レジスト保護膜形成工程において、処理ガスには、Ｓｉ
ｘ
Ｏ
ｙ
α
ｚ
を形成可能なガスを含む、
ことを特徴とする請求項２に記載のエッチング方法。
【請求項4】
前記レジスト保護膜形成工程が、プラズマ成膜工程である、ことを特徴とする請求項１から請求項３のいずれか記載のエッチング方法。
【請求項5】
前記レジスト保護膜形成工程を、前記エッチング工程による前記被処理体が所定のアスペクト比となった後におこなう、ことを特徴とする請求項２記載のエッチング方法。
【請求項6】
前記被処理体がシリコンから構成される、ことを特徴とする請求項１から５のいずれか記載のエッチング方法。
【請求項7】
前記エッチング工程が、前記レジストパターンに応じて、第１ガスを導入してシリコンの前記被処理体にデポ層を形成するデポ工程と、
前記レジストパターンに応じて、第２ガスを導入してシリコンの前記被処理体にドライエッチング処理をおこなうドライエッチング工程と、
第３ガスを導入してアッシング処理するアッシング工程と、を有し、
前記デポ工程において、前記第１ガスがフルオロカーボンを含み、
前記ドライエッチング工程において、前記第２ガスがフッ化硫黄およびフッ化シリコンを含み、
前記アッシング工程を、前記ドライエッチング工程の後におこなうとともに、
前記アッシング工程において、前記第３ガスが酸素ガスを含み、前記アッシング工程が、シリコンの前記被処理体表面に対して凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理され、
前記異方性プラズマ処理が、シリコンの前記被処理体に対向配置される電極に対してシリコンの前記被処理体表面の中央部と周縁部とで周波数の異なる交流電圧を印加して誘導結合プラズマを発生させて処理する、
ことを特徴とする請求項６記載のエッチング方法。
【請求項8】
その内部の減圧が可能で、前記内部でシリコンの前記被処理体に対してプラズマ処理されるように構成されるチャンバと、前記チャンバ内に配され、前記被処理体を載置する平板状の第一電極と、
前記第一電極に対して、第一の周波数λ１のバイアス電圧が印加されるように構成された第一の電源と、
前記チャンバ外に配置され、前記チャンバの上蓋を挟んで、前記第一電極と対向し、かつ、中央部に配置された螺旋状の第二電極、及び、前記第二電極より外周部に配置された螺旋状の第三電極と、
前記第二電極に対して、第二の周波数λ２の交流電圧を印加する第二の高周波電源と、
前記第三電極に対して、第三の周波数λ３の交流電圧を印加する第三の高周波電源と、
前記チャンバ内にフッ素を含有するプロセスガスを導入するガス導入手段と、を備え、
前記チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有するプラズマ処理装置によって、前記異方性プラズマ処理をおこなう際に、
前記第二の周波数λ２と前記第三の周波数λ３が、λ２＞λ３の関係にある場合は、
前記ガス導入手段が前記上蓋の中央部に配置されている、ことを特徴とする請求項７記載のエッチング方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はエッチング方法に関し、特にレジストを用いるエッチング方法に用いて好適な技術に関する。
【背景技術】
【0002】
シリコン基板から部品、たとえば、電子装置用の半導体部品または微小機械部品用のパーツなどを製造する際に、いわゆるボッシュ法など、プラズマによる異方性の（ａｎｉｓｏｔｒｏｐｉｃ）化学侵食（ａｔｔａｃｋ）によって作ることが知られている（特許文献１）。
【0003】
また、そのような高アスペクト比の加工をおこなう際に、ＲＩＥ－ｌａｇの問題を最小に抑えまたは解消するという目的が特許文献２に記載されている。
【0004】
シリコンウェーハに高アスペクト比となるビアやトレンチをドライエッチングによって形成する場合で、同ウェーハ上にアスペクト比の異なるパターンが混在する場合には、高アスペクト比のパターンに比べて、低アスペクト比のパターンにてエッチングレートが高くなる。このため、ＲＩＥ－ｌａｇ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ－ｌａｇ）と称する深さの差が発生するという問題があった。
【0005】
ＲＩＥ－ｌａｇとは、プラズマエッチングにおいてマスク開口の大きさによりエッチング速度に差が出る現象のことである。このエッチング速度の差はビアやトレンチ等の溝（凹部）のアスペクト比（溝の幅に対する深さの比）に依存する。
【先行技術文献】
【特許文献】
【0006】
【文献】米国特許第５５０１８９３号明細書
【文献】特開２００２－０３３３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
例えば、ＲＩ－ｌａｇの問題を解消するための処理など、フッ素や酸素を含むエッチング処理や、アッシング処理をおこなった場合に、樹脂性のレジストが消失してしまうという問題があった。
これにより、例えば、シリコンのドライエッチング処理をおこなう際などに、エッチング処理対象と樹脂レジストとの選択比が不足して、形成されるパターンの正確性が維持できないという問題があった。
これにより、例えば、シリコンのドライエッチング処理をおこなう際などに、エッチング処理対象と樹脂レジストとの選択比が不足して、形成されるパターンの正確性が維持できないという問題があった。
【0008】
これを防止するためには、金属などから形成されてフッ素系あるいは酸素系のプラズマガスに耐性を有する保護膜、いわゆるハードマスク層と称される膜を、樹脂などのレジスト膜に積層する必要がある。しかし、フォトリソグラフィー工程によって、ハードマスク層に樹脂レジストと同じパターンを形成するためには、フッ素系や酸素系のエッチングやアッシングで用いる真空装置とは別に、金属等のハードマスク層を積層する装置、さらに、樹脂レジストへの処理とは別にハードマスク層にパターン形成するエッチング等の処理や洗浄処理工程をおこなう装置が必要となる。
【0009】
このため、シリコン基板等にビアやホール等を形成するなどの加工をおこなうためには必要な工程数が多くなる上に、複数の装置が必要であり、さらに、これらの装置間で、汚染の可能性を増加させてもシリコン基板を移動させる必要があるという問題があった。
しかも、ハードマスク層を積層しても、樹脂レジストがサイドから浸食されてしまい、樹脂レジストのパターン正確性が低下するという問題があった。
しかも、ハードマスク層を積層しても、樹脂レジストがサイドから浸食されてしまい、樹脂レジストのパターン正確性が低下するという問題があった。
【0010】
特に、特許文献２に記載されるようなＲＩ－ｌａｇの問題を最小にしようとする場合に、上記のようなフッ素や酸素系のプラズマ処理を用いていたため、樹脂レジストに関する問題を解決したいという要求があった。
【0011】
本発明は、上記の事情に鑑みてなされたもので、以下の目的を達成しようとするものである。
１．フッ素系や酸素系ガスを用いたプラズマ処理において、樹脂系のレジストパターンが減厚するあるいは消滅することを防止すること。
２．シリコンエッチングや、導体、絶縁物等の処理において形成パターンの正確性を維持すること。
３．いわゆるボッシュプロセスのような多段階シリコンエッチングプロセスにおいて、レジストパターンの消耗を防ぎ、かつ形成パターンの正確性を維持すること。
４．さらに他の上記導体、絶縁物の微細パターン形成プロセスにおいても、レジストパターンの消耗を防ぎ、かつ形成パターンの正確性を維持すること。
１．フッ素系や酸素系ガスを用いたプラズマ処理において、樹脂系のレジストパターンが減厚するあるいは消滅することを防止すること。
２．シリコンエッチングや、導体、絶縁物等の処理において形成パターンの正確性を維持すること。
３．いわゆるボッシュプロセスのような多段階シリコンエッチングプロセスにおいて、レジストパターンの消耗を防ぎ、かつ形成パターンの正確性を維持すること。
４．さらに他の上記導体、絶縁物の微細パターン形成プロセスにおいても、レジストパターンの消耗を防ぎ、かつ形成パターンの正確性を維持すること。
【課題を解決するための手段】
【0012】
本発明のエッチング方法は、
被処理体をエッチングするエッチング方法であって、
前記被処理体に樹脂からなるパターンを有するレジスト層を形成するレジストパターン形成工程と、
レジストパターン形成された前記被処理体をエッチングするエッチング工程と、
前記レジストパターンにレジスト保護膜を形成するレジスト保護膜形成工程と、
を有し、
複数回繰り返す前記エッチング工程に対して、所定の頻度で前記レジスト保護膜形成工程を挿入する、
ことにより上記課題を解決した。
本発明のエッチング方法は、
前記レジスト保護膜形成工程が、プラズマ成膜工程である、
ことができる。
本発明のエッチング方法は、
前記レジスト保護膜形成工程において、処理ガスには、ＳｉｘＯｙαｚを形成可能なガスを含む、
ことができる。
本発明のエッチング方法は、
前記レジスト保護膜形成工程を、前記エッチング工程による前記被処理体のエッチングが所定の状態となるまでおこなわない、
ことができる。
本発明のエッチング方法は、
前記レジスト保護膜形成工程を、前記エッチング工程による前記被処理体が所定のアスペクト比となった後におこなう、
ことができる。
本発明のエッチング方法は、
前記被処理体がシリコンから構成される、
ことができる。
本発明のエッチング方法は、
前記エッチング工程が、
前記レジストパターンに応じて、第１ガスを導入してシリコンの前記被処理体にデポ層を形成するデポ工程と、
前記レジストパターンに応じて、第２ガスを導入してシリコンの前記被処理体にドライエッチング処理をおこなうドライエッチング工程と、
第３ガスを導入してアッシング処理するアッシング工程と、
を有し、
前記デポ工程において、前記第１ガスがフルオロカーボンを含み、
前記ドライエッチング工程において、前記第２ガスがフッ化硫黄およびフッ化シリコンを含み、
前記アッシング工程を、前記ドライエッチング工程の後におこなうとともに、
前記アッシング工程において、前記第３ガスが酸素ガスを含み、前記アッシング工程が、シリコンの前記被処理体表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理され、
前記異方性プラズマ処理が、シリコンの前記被処理体に対向配置される電極に対してシリコンの前記被処理体表面の中央部と周縁部とで周波数の異なる交流電圧を印加して誘導結合プラズマを発生させて処理する、
ことができる。
本発明のエッチング方法は、
その内部の減圧が可能で、前記内部でシリコンの前記被処理体に対してプラズマ処理されるように構成されるチャンバと、
前記チャンバ内に配され、前記被処理体を載置する平板状の第一電極と、
前記第一電極に対して、第一の周波数λ１のバイアス電圧が印加されるように構成された第一の電源と、
前記チャンバ外に配置され、前記チャンバの上蓋を挟んで、前記第一電極と対向し、かつ、中央部に配置された螺旋状の第二電極、及び、前記第二電極より外周部に配置された螺旋状の第三電極と、
前記第二電極に対して、第二の周波数λ２の交流電圧を印加する第二の高周波電源と、
前記第三電極に対して、第三の周波数λ３の交流電圧を印加する第三の高周波電源と、
前記チャンバ内にフッ素を含有するプロセスガスを導入するガス導入手段と、
を備え、
前記チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有するプラズマ処理装置によって、
前記異方性プラズマ処理をおこなう際に、
前記第二の周波数λ２と前記第三の周波数λ３が、λ２＞λ３の関係にある場合は、
前記ガス導入手段が前記上蓋の中央部に配置されている、
ことができる。
被処理体をエッチングするエッチング方法であって、
前記被処理体に樹脂からなるパターンを有するレジスト層を形成するレジストパターン形成工程と、
レジストパターン形成された前記被処理体をエッチングするエッチング工程と、
前記レジストパターンにレジスト保護膜を形成するレジスト保護膜形成工程と、
を有し、
複数回繰り返す前記エッチング工程に対して、所定の頻度で前記レジスト保護膜形成工程を挿入する、
ことにより上記課題を解決した。
本発明のエッチング方法は、
前記レジスト保護膜形成工程が、プラズマ成膜工程である、
ことができる。
本発明のエッチング方法は、
前記レジスト保護膜形成工程において、処理ガスには、ＳｉｘＯｙαｚを形成可能なガスを含む、
ことができる。
本発明のエッチング方法は、
前記レジスト保護膜形成工程を、前記エッチング工程による前記被処理体のエッチングが所定の状態となるまでおこなわない、
ことができる。
本発明のエッチング方法は、
前記レジスト保護膜形成工程を、前記エッチング工程による前記被処理体が所定のアスペクト比となった後におこなう、
ことができる。
本発明のエッチング方法は、
前記被処理体がシリコンから構成される、
ことができる。
本発明のエッチング方法は、
前記エッチング工程が、
前記レジストパターンに応じて、第１ガスを導入してシリコンの前記被処理体にデポ層を形成するデポ工程と、
前記レジストパターンに応じて、第２ガスを導入してシリコンの前記被処理体にドライエッチング処理をおこなうドライエッチング工程と、
第３ガスを導入してアッシング処理するアッシング工程と、
を有し、
前記デポ工程において、前記第１ガスがフルオロカーボンを含み、
前記ドライエッチング工程において、前記第２ガスがフッ化硫黄およびフッ化シリコンを含み、
前記アッシング工程を、前記ドライエッチング工程の後におこなうとともに、
前記アッシング工程において、前記第３ガスが酸素ガスを含み、前記アッシング工程が、シリコンの前記被処理体表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理され、
前記異方性プラズマ処理が、シリコンの前記被処理体に対向配置される電極に対してシリコンの前記被処理体表面の中央部と周縁部とで周波数の異なる交流電圧を印加して誘導結合プラズマを発生させて処理する、
ことができる。
本発明のエッチング方法は、
その内部の減圧が可能で、前記内部でシリコンの前記被処理体に対してプラズマ処理されるように構成されるチャンバと、
前記チャンバ内に配され、前記被処理体を載置する平板状の第一電極と、
前記第一電極に対して、第一の周波数λ１のバイアス電圧が印加されるように構成された第一の電源と、
前記チャンバ外に配置され、前記チャンバの上蓋を挟んで、前記第一電極と対向し、かつ、中央部に配置された螺旋状の第二電極、及び、前記第二電極より外周部に配置された螺旋状の第三電極と、
前記第二電極に対して、第二の周波数λ２の交流電圧を印加する第二の高周波電源と、
前記第三電極に対して、第三の周波数λ３の交流電圧を印加する第三の高周波電源と、
前記チャンバ内にフッ素を含有するプロセスガスを導入するガス導入手段と、
を備え、
前記チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有するプラズマ処理装置によって、
前記異方性プラズマ処理をおこなう際に、
前記第二の周波数λ２と前記第三の周波数λ３が、λ２＞λ３の関係にある場合は、
前記ガス導入手段が前記上蓋の中央部に配置されている、
ことができる。
【0013】
本発明のエッチング方法は、
被処理体をエッチングするエッチング方法であって、
前記被処理体に樹脂からなるパターンを有するレジスト層を形成するレジストパターン形成工程と、
レジストパターン形成された前記被処理体をエッチングするエッチング工程と、
前記レジストパターンにレジスト保護膜を形成するレジスト保護膜形成工程と、
を有し、
複数回繰り返す前記エッチング工程に対して、所定の頻度で前記レジスト保護膜形成工程を挿入する。
これにより、レジスト保護膜を形成してエッチング工程においてレジストパターンが減厚、あるいは、除去されてしまうことを防止または抑制して、被処理体に対するエッチング処理の正確性を維持することが可能となる。したがって、レジストパターンを形成するレジスト膜厚を小さくすることが可能となる。被処理体を低負荷で加工処理することができる。
さらに、レジスト膜厚を小さくすることによって、パターン精度を向上することができる。レジスト膜厚を小さくすることによって、露光光の波長が短い処理にも対応することが可能となる。同時に、プラズマ等に対するレジストの耐性を向上して、従来プラズマ処理に用いることができなかった種類のレジストで、プラズマ処理に対する脆弱性を持ったままでも、プラズマ処理を可能とすることができる。
被処理体をエッチングするエッチング方法であって、
前記被処理体に樹脂からなるパターンを有するレジスト層を形成するレジストパターン形成工程と、
レジストパターン形成された前記被処理体をエッチングするエッチング工程と、
前記レジストパターンにレジスト保護膜を形成するレジスト保護膜形成工程と、
を有し、
複数回繰り返す前記エッチング工程に対して、所定の頻度で前記レジスト保護膜形成工程を挿入する。
これにより、レジスト保護膜を形成してエッチング工程においてレジストパターンが減厚、あるいは、除去されてしまうことを防止または抑制して、被処理体に対するエッチング処理の正確性を維持することが可能となる。したがって、レジストパターンを形成するレジスト膜厚を小さくすることが可能となる。被処理体を低負荷で加工処理することができる。
さらに、レジスト膜厚を小さくすることによって、パターン精度を向上することができる。レジスト膜厚を小さくすることによって、露光光の波長が短い処理にも対応することが可能となる。同時に、プラズマ等に対するレジストの耐性を向上して、従来プラズマ処理に用いることができなかった種類のレジストで、プラズマ処理に対する脆弱性を持ったままでも、プラズマ処理を可能とすることができる。
【0014】
本発明のエッチング方法は、
前記レジスト保護膜形成工程が、プラズマ成膜工程である。
これにより、プラズマＣＶＤによってレジスト保護膜を形成可能として、エッチング工程をおこなうプラズマ装置のチャンバと同じチャンバ内で、レジスト保護膜を形成することが可能となる。
前記レジスト保護膜形成工程が、プラズマ成膜工程である。
これにより、プラズマＣＶＤによってレジスト保護膜を形成可能として、エッチング工程をおこなうプラズマ装置のチャンバと同じチャンバ内で、レジスト保護膜を形成することが可能となる。
【0015】
本発明のエッチング方法は、
前記レジスト保護膜形成工程において、処理ガスには、ＳｉｘＯｙαｚを形成可能なガスを含む。
これにより、レジストパターン上にフッ化酸化シリコンＳｉＯＦからなるレジスト保護膜を形成して、エッチング工程におけるレジストパターンが減厚、あるいは、除去されてしまうことを防止または抑制することができる。
また、フッ化酸化シリコンＳｉＯＦからなるレジスト保護膜を形成することで、レジストパターンに対する影響をほとんど与えないで保護性能を呈示することが可能となる。
ここで、レジスト保護膜形成工程における処理ガスは、ＳｉｘＯｙαｚを形成可能なガスまたは混合ガスであれば、これ以外にも適応可能である。たとえば、ＳｉｘＯｙαｚを形成可能なガスとして、ＳｉＦ４ガス、ＳｉＣｌ４ガス、ＳｉＨ４ガスの少なくとも１つを含むガスと酸素ガスとの混合ガス、または、ＴＥＯＳ（tetra ethoxy silane；正珪酸四エチルＳｉ（ＯＣ２Ｈ５）４）ガス等、を挙げることができる。
前記レジスト保護膜形成工程において、処理ガスには、ＳｉｘＯｙαｚを形成可能なガスを含む。
これにより、レジストパターン上にフッ化酸化シリコンＳｉＯＦからなるレジスト保護膜を形成して、エッチング工程におけるレジストパターンが減厚、あるいは、除去されてしまうことを防止または抑制することができる。
また、フッ化酸化シリコンＳｉＯＦからなるレジスト保護膜を形成することで、レジストパターンに対する影響をほとんど与えないで保護性能を呈示することが可能となる。
ここで、レジスト保護膜形成工程における処理ガスは、ＳｉｘＯｙαｚを形成可能なガスまたは混合ガスであれば、これ以外にも適応可能である。たとえば、ＳｉｘＯｙαｚを形成可能なガスとして、ＳｉＦ４ガス、ＳｉＣｌ４ガス、ＳｉＨ４ガスの少なくとも１つを含むガスと酸素ガスとの混合ガス、または、ＴＥＯＳ（tetra ethoxy silane；正珪酸四エチルＳｉ（ＯＣ２Ｈ５）４）ガス等、を挙げることができる。
【0016】
本発明のエッチング方法は、
前記レジスト保護膜形成工程を、前記エッチング工程による前記被処理体のエッチングが所定の状態となるまでおこなわない。
これにより、エッチング工程が、例えばシリコン基板に対して深掘りする処理など、所定の回数を繰り返しておこなう処理である場合に、処理開始直後にはレジストパターンへの減厚等のダメージがそれほどない場合に、レジスト保護膜形成をおこなわないことができる。したがって、例えば、エッチング加工が進んでおらず、加工深度が小さい間は、加工底面に対してレジスト保護膜が形成されて、処理の進度が抑制されてしまうことを防止できる。また、例えば、エッチング加工が進んで、加工深度が大きくなると、加工底面に対してレジスト保護膜が形成されず、処理の進度が抑制されないで処理をおこなうことができる。
前記レジスト保護膜形成工程を、前記エッチング工程による前記被処理体のエッチングが所定の状態となるまでおこなわない。
これにより、エッチング工程が、例えばシリコン基板に対して深掘りする処理など、所定の回数を繰り返しておこなう処理である場合に、処理開始直後にはレジストパターンへの減厚等のダメージがそれほどない場合に、レジスト保護膜形成をおこなわないことができる。したがって、例えば、エッチング加工が進んでおらず、加工深度が小さい間は、加工底面に対してレジスト保護膜が形成されて、処理の進度が抑制されてしまうことを防止できる。また、例えば、エッチング加工が進んで、加工深度が大きくなると、加工底面に対してレジスト保護膜が形成されず、処理の進度が抑制されないで処理をおこなうことができる。
【0017】
本発明のエッチング方法は、
前記レジスト保護膜形成工程を、前記エッチング工程による前記被処理体が所定のアスペクト比となった後におこなう。
これにより、エッチング工程が、例えばシリコン基板に対して深掘りする処理など、所定の回数を繰り返しておこなう処理である場合に、処理開始直後でエッチング箇所のアスペクト比がそれほど大きくなく、レジストパターンへの減厚等のダメージがそれほどない場合には、レジスト保護膜形成をおこなわないことができる。したがって、例えば、エッチング加工が進んでおらず、アスペクト比が小さい間は、加工底面に対してレジスト保護膜が形成されて、処理の進度が抑制されてしまうことを防止できる。また、例えば、エッチング加工が進んで、アスペクト比が大きくなると、加工底面に対してレジスト保護膜が形成されず、処理の進度が抑制されないで処理をおこなうことができる。
前記レジスト保護膜形成工程を、前記エッチング工程による前記被処理体が所定のアスペクト比となった後におこなう。
これにより、エッチング工程が、例えばシリコン基板に対して深掘りする処理など、所定の回数を繰り返しておこなう処理である場合に、処理開始直後でエッチング箇所のアスペクト比がそれほど大きくなく、レジストパターンへの減厚等のダメージがそれほどない場合には、レジスト保護膜形成をおこなわないことができる。したがって、例えば、エッチング加工が進んでおらず、アスペクト比が小さい間は、加工底面に対してレジスト保護膜が形成されて、処理の進度が抑制されてしまうことを防止できる。また、例えば、エッチング加工が進んで、アスペクト比が大きくなると、加工底面に対してレジスト保護膜が形成されず、処理の進度が抑制されないで処理をおこなうことができる。
【0018】
本発明のエッチング方法は、
前記被処理体がシリコンから構成される。
これにより、シリコン基板を用いる半導体製造、ＭＥＭＳ等の素子製造における加工精度向上や、処理工程数の削減、処理コストの削減を可能とすることができる。
前記被処理体がシリコンから構成される。
これにより、シリコン基板を用いる半導体製造、ＭＥＭＳ等の素子製造における加工精度向上や、処理工程数の削減、処理コストの削減を可能とすることができる。
【0019】
本発明のエッチング方法は、
前記エッチング工程が、
前記レジストパターンに応じて、第１ガスを導入してシリコンの前記被処理体にデポ層を形成するデポ工程と、
前記レジストパターンに応じて、第２ガスを導入してシリコンの前記被処理体にドライエッチング処理をおこなうドライエッチング工程と、
第３ガスを導入してアッシング処理するアッシング工程と、
を有し、
前記デポ工程において、前記第１ガスがフルオロカーボンを含み、
前記ドライエッチング工程において、前記第２ガスがフッ化硫黄およびフッ化シリコンを含み、
前記アッシング工程を、前記ドライエッチング工程の後におこなうとともに、
前記アッシング工程において、前記第３ガスが酸素ガスを含み、前記アッシング工程が、シリコンの前記被処理体表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理され、
前記異方性プラズマ処理が、シリコンの前記被処理体に対向配置される電極に対してシリコンの前記被処理体表面の中央部と周縁部とで周波数の異なる交流電圧を印加して誘導結合プラズマを発生させて処理する。
これにより、レジストパターンの開口内周付近に付着したデポ層を、アッシング工程によって除去した状態で、ドライエッチング工程によって、シリコンの被処理体に凹部パターン形成することができる。したがって、レジストパターンの開口内周付近に付着したデポ層によって、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。
また、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、ＲＩＥ－ｌａｇの発生を防止することができる。しかも、薄いレジストパターンを用いて、レジストパターンの減厚や消滅を来すことなく処理をおこなうことができる。
つまり、このシリコンドライエッチング手法は、デポジション堆積によるエッチングストップ効果を利用することで、シリコン基板に形成した異なる寸法の凹部パターン（ホールやトレンチなど）の処理後の深さの差を抑制することができる。
前記エッチング工程が、
前記レジストパターンに応じて、第１ガスを導入してシリコンの前記被処理体にデポ層を形成するデポ工程と、
前記レジストパターンに応じて、第２ガスを導入してシリコンの前記被処理体にドライエッチング処理をおこなうドライエッチング工程と、
第３ガスを導入してアッシング処理するアッシング工程と、
を有し、
前記デポ工程において、前記第１ガスがフルオロカーボンを含み、
前記ドライエッチング工程において、前記第２ガスがフッ化硫黄およびフッ化シリコンを含み、
前記アッシング工程を、前記ドライエッチング工程の後におこなうとともに、
前記アッシング工程において、前記第３ガスが酸素ガスを含み、前記アッシング工程が、シリコンの前記被処理体表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理され、
前記異方性プラズマ処理が、シリコンの前記被処理体に対向配置される電極に対してシリコンの前記被処理体表面の中央部と周縁部とで周波数の異なる交流電圧を印加して誘導結合プラズマを発生させて処理する。
これにより、レジストパターンの開口内周付近に付着したデポ層を、アッシング工程によって除去した状態で、ドライエッチング工程によって、シリコンの被処理体に凹部パターン形成することができる。したがって、レジストパターンの開口内周付近に付着したデポ層によって、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。
また、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、ＲＩＥ－ｌａｇの発生を防止することができる。しかも、薄いレジストパターンを用いて、レジストパターンの減厚や消滅を来すことなく処理をおこなうことができる。
つまり、このシリコンドライエッチング手法は、デポジション堆積によるエッチングストップ効果を利用することで、シリコン基板に形成した異なる寸法の凹部パターン（ホールやトレンチなど）の処理後の深さの差を抑制することができる。
【0020】
本発明のエッチング方法は、
その内部の減圧が可能で、前記内部でシリコンの前記被処理体に対してプラズマ処理されるように構成されるチャンバと、
前記チャンバ内に配され、前記被処理体を載置する平板状の第一電極と、
前記第一電極に対して、第一の周波数λ１のバイアス電圧が印加されるように構成された第一の電源と、
前記チャンバ外に配置され、前記チャンバの上蓋を挟んで、前記第一電極と対向し、かつ、中央部に配置された螺旋状の第二電極、及び、前記第二電極より外周部に配置された螺旋状の第三電極と、
前記第二電極に対して、第二の周波数λ２の交流電圧を印加する第二の高周波電源と、
前記第三電極に対して、第三の周波数λ３の交流電圧を印加する第三の高周波電源と、
前記チャンバ内にフッ素を含有するプロセスガスを導入するガス導入手段と、
を備え、
前記チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有するプラズマ処理装置によって、
前記異方性プラズマ処理をおこなう際に、
前記第二の周波数λ２と前記第三の周波数λ３が、λ２＞λ３の関係にある場合は、
前記ガス導入手段が前記上蓋の中央部に配置されている。
これにより、チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有することにより、固体ソースからプラズマ中に、不足するたとえば酸素元素が逐次導入される。これにより、被処理体であるシリコン基板に対して、基板の半径方向において酸素元素が均一に供給される。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができるので、シリコン基板に加工される凹部パターンの側壁形状が、凹部パターンの深さ方向において略直線状に保たれる。ゆえに、シリコン基板の表面に沿った方向において、シリコン基板の半径方向の位置に依存せず、すなわち、シリコン基板の中央部と同様に外周部においても、エッチング形状が垂直（ストレート型）な凹部パターン（ホールやトレンチ等）を安定して作製することが可能となる。
したがって、基板サイズや基板形状に依存することなく、エッチング形状が垂直な凹部パターンをシリコン基板における処理面の全域に亘って作製できる。これらを低負荷でかつ薄いレジストパターンを用いて、レジストパターンの減厚や消滅を来すことなく処理をおこなうことができる。
その内部の減圧が可能で、前記内部でシリコンの前記被処理体に対してプラズマ処理されるように構成されるチャンバと、
前記チャンバ内に配され、前記被処理体を載置する平板状の第一電極と、
前記第一電極に対して、第一の周波数λ１のバイアス電圧が印加されるように構成された第一の電源と、
前記チャンバ外に配置され、前記チャンバの上蓋を挟んで、前記第一電極と対向し、かつ、中央部に配置された螺旋状の第二電極、及び、前記第二電極より外周部に配置された螺旋状の第三電極と、
前記第二電極に対して、第二の周波数λ２の交流電圧を印加する第二の高周波電源と、
前記第三電極に対して、第三の周波数λ３の交流電圧を印加する第三の高周波電源と、
前記チャンバ内にフッ素を含有するプロセスガスを導入するガス導入手段と、
を備え、
前記チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有するプラズマ処理装置によって、
前記異方性プラズマ処理をおこなう際に、
前記第二の周波数λ２と前記第三の周波数λ３が、λ２＞λ３の関係にある場合は、
前記ガス導入手段が前記上蓋の中央部に配置されている。
これにより、チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有することにより、固体ソースからプラズマ中に、不足するたとえば酸素元素が逐次導入される。これにより、被処理体であるシリコン基板に対して、基板の半径方向において酸素元素が均一に供給される。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができるので、シリコン基板に加工される凹部パターンの側壁形状が、凹部パターンの深さ方向において略直線状に保たれる。ゆえに、シリコン基板の表面に沿った方向において、シリコン基板の半径方向の位置に依存せず、すなわち、シリコン基板の中央部と同様に外周部においても、エッチング形状が垂直（ストレート型）な凹部パターン（ホールやトレンチ等）を安定して作製することが可能となる。
したがって、基板サイズや基板形状に依存することなく、エッチング形状が垂直な凹部パターンをシリコン基板における処理面の全域に亘って作製できる。これらを低負荷でかつ薄いレジストパターンを用いて、レジストパターンの減厚や消滅を来すことなく処理をおこなうことができる。
【発明の効果】
【0021】
本発明によれば、フッ素系や酸素系ガスを用いたプラズマ処理において、樹脂系のレジストパターンが減厚するあるいは消滅することを防止し、より薄いレジストパターンを用いて、低負荷で、加工精度を向上することができるという効果を奏することが可能となる。
【図面の簡単な説明】
【0022】
【図1】本発明に係るエッチング方法の第１実施形態によって製造された被処理体であるシリコン基板を示す模式断面図である。
【図2】本発明に係るエッチング方法の第１実施形態を示すフローチャートである。
【図3】本発明に係るエッチング方法の第１実施形態を示す工程断面図である。
【図4】本発明に係るエッチング方法の第１実施形態を示す工程断面図である。
【図5】本発明に係るエッチング方法の第１実施形態を示す工程断面図である。
【図6】本発明に係るエッチング方法の第１実施形態を示す工程断面図である。
【図7】本発明に係るエッチング方法の第１実施形態を示す工程断面図である。
【図8】本発明に係るエッチング方法の第１実施形態を示す工程断面図である。
【図9】本発明に係るエッチング方法の第１実施形態を示す工程断面図である。
【図10】本発明に係るエッチング方法の第１実施形態を示す工程断面図である。
【図11】本発明に係るエッチング方法の第１実施形態を示す工程断面図である。
【図12】本発明に係るエッチング方法の第１実施形態を示す工程断面図である。
【図13】本発明に係るエッチング方法の第１実施形態を示す工程断面図である。
【図14】本発明に係るエッチング方法の第１実施形態を示す工程断面図である。
【図15】本発明に係るエッチング方法の第１実施形態で用いられる装置を示す模式断面図である。
【図18】本発明に係るエッチング方法の第１実施形態で用いられる装置の他の例を示す模式断面図である。
【図19】本発明に係るエッチング方法の第１実施形態で用いられる装置の他の例を示す模式断面図である。
【図20】本発明に係るエッチング方法の第１実施形態で用いられる装置の他の例を示す模式断面図である。
【図21】本発明に係るエッチング方法の第１実施形態で用いられる装置の他の例を示す模式断面図である。
【図22】本発明に係るエッチング方法の第１実施形態で用いられる装置の他の例を示す模式断面図である。
【図23】本発明に係るエッチング方法の第２実施形態によって製造された被処理体である基板を示す模式断面図である。
【図24】本発明に係るエッチング方法の第２実施形態を示すフローチャートである。
【図25】本発明に係るエッチング方法の第２実施形態を示す工程断面図である。
【図26】本発明に係るエッチング方法の第２実施形態を示す工程断面図である。
【図27】本発明に係るエッチング方法の第２実施形態を示す工程断面図である。
【図28】本発明に係るエッチング方法の実施例を示す模式断面図である。
【図29】本発明に係るエッチング方法の実施例を示す模式断面図である。
【発明を実施するための形態】
【0023】
以下、本発明に係るエッチング方法の第１実施形態を、図面に基づいて説明する。
図１は、本実施形態におけるエッチング方法によって製造されたシリコン基板を示す模式断面図である。図２は、本実施形態におけるエッチング方法を示すフローチャートである。図において、符号Ｓは、シリコン基板（被処理体）である。
図１は、本実施形態におけるエッチング方法によって製造されたシリコン基板を示す模式断面図である。図２は、本実施形態におけるエッチング方法を示すフローチャートである。図において、符号Ｓは、シリコン基板（被処理体）である。
【0024】
本実施形態に係るエッチング方法は、シリコン基板Ｓを被処理体として、樹脂等のレジストを保護しつつエッチングをおこなうシリコンのドライエッチング方法である。なお、レジストを保護しつつエッチングをおこなうエッチング方法であれば、これに限定されない。
【0025】
本実施形態に係るシリコンのドライエッチング方法は、図１に示すように、シリコン基板Ｓの表面に凹部パターンＶＳおよび凹部パターンＶＬを形成する。
凹部パターンＶＳは、径寸法ΦＳを有する。凹部パターンＶＬは、径寸法ΦＬを有する。径寸法ΦＬは、径寸法ΦＳよりも大きく設定される。
凹部パターンＶＳは、径寸法ΦＳを有する。凹部パターンＶＬは、径寸法ΦＬを有する。径寸法ΦＬは、径寸法ΦＳよりも大きく設定される。
【0026】
凹部パターンＶＳと凹部パターンＶＬとの深さは等しく設定される。
凹部パターンＶＳと凹部パターンＶＬとは、例えば４～８程度、より好ましくは、８～１４程度の高アスペクト比である形状に形成される。
なお、凹部パターンＶＳと凹部パターンＶＬとは、シリコン基板Ｓを貫通していることもできる。
凹部パターンＶＳと凹部パターンＶＬとは、例えば４～８程度、より好ましくは、８～１４程度の高アスペクト比である形状に形成される。
なお、凹部パターンＶＳと凹部パターンＶＬとは、シリコン基板Ｓを貫通していることもできる。
【0027】
本実施形態に係るシリコンのドライエッチング方法は、図２に示すように、前工程Ｓ０１と、レジストパターン形成工程Ｓ０２と、デポ工程Ｓ０３と、ドライエッチング工程Ｓ０４と、アッシング工程Ｓ０５と、深さ判断工程Ｓ０６ａと、レジスト保護判断工程Ｓ０６と、レジスト保護膜形成工程Ｓ０７と、後工程Ｓ０８と、を有する。
【0028】
図２に示す前工程Ｓ０１では、公知のランプヒータ等を用いた２００℃以上の熱処理として、シリコン基板Ｓの前処理をおこなう。
【0029】
図３は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示すレジストパターン形成工程Ｓ０２では、図３に示すように、シリコン基板Ｓの表面にパターンを有するレジスト層（マスク層）Ｍを形成する。
レジスト層（マスク層）Ｍは、公知の樹脂レジストから形成することができる。ポジ型、ネガ型、露光波長などの選択、塗布方法、成膜方法等、これらの条件を適宜選択して所定の厚さに形成することができる。レジスト層（マスク層）Ｍを構成する材質は、一例として、感光性絶縁体、その他公知のものを挙げることができる。
図２に示すレジストパターン形成工程Ｓ０２では、図３に示すように、シリコン基板Ｓの表面にパターンを有するレジスト層（マスク層）Ｍを形成する。
レジスト層（マスク層）Ｍは、公知の樹脂レジストから形成することができる。ポジ型、ネガ型、露光波長などの選択、塗布方法、成膜方法等、これらの条件を適宜選択して所定の厚さに形成することができる。レジスト層（マスク層）Ｍを構成する材質は、一例として、感光性絶縁体、その他公知のものを挙げることができる。
【0030】
さらに、レジストパターン形成工程Ｓ０２では、図３に示すように、レジスト層（マスク層）Ｍにシリコン基板Ｓにおける凹部パターンＶＳの形状に対応するように処理領域を設定する開口パターン（マスクパターン）ＭＳと、凹部パターンＶＬの形状に対応するように処理領域を設定する開口パターン（マスクパターン）ＭＬと、を形成する。
具体的には、レジストパターン形成工程Ｓ０２では、フォトレジストであるレジスト層（マスク層）Ｍを積層して、露光現像等の処理をおこない、さらに、ウェットエッチング処理、ドライエッチング処理等公知の処理をおこなうことで、開口パターンＭＳと開口パターンＭＬとを有するレジスト層（マスク層）Ｍを形成する。
具体的には、レジストパターン形成工程Ｓ０２では、フォトレジストであるレジスト層（マスク層）Ｍを積層して、露光現像等の処理をおこない、さらに、ウェットエッチング処理、ドライエッチング処理等公知の処理をおこなうことで、開口パターンＭＳと開口パターンＭＬとを有するレジスト層（マスク層）Ｍを形成する。
【0031】
図４は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示すデポ工程Ｓ０３は、ドライエッチング工程Ｓ０４において、凹部パターンＶＳと凹部パターンＶＬとの側壁をエッチングから保護することができるように、図４に示すように、シリコン基板Ｓ全面にフルオロカーボン等のポリマーからなるデポ層Ｄ１を異方性プラズマ処理により形成する。
図２に示すデポ工程Ｓ０３は、ドライエッチング工程Ｓ０４において、凹部パターンＶＳと凹部パターンＶＬとの側壁をエッチングから保護することができるように、図４に示すように、シリコン基板Ｓ全面にフルオロカーボン等のポリマーからなるデポ層Ｄ１を異方性プラズマ処理により形成する。
【0032】
デポ層Ｄ１は、フッ素化合物を使用したエッチングであるドライエッチング工程Ｓ０４において、垂直な側壁ＶＳｑ、ＶＬｑを達成するために、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ、ＶＬｑをエッチングから保護するとともに、エッチングを凹部パターンＶＳ，ＶＬの底部ＶＳｂ，ＶＬｂに限定する。
【0033】
デポ層Ｄ１は、レジスト層（マスク層）Ｍの表面および凹部パターンＶＳ，ＶＬの底部ＶＳｂ，ＶＬｂに積層する。また、図４においては、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ、ＶＬｑにおいてはデポ層Ｄ１を示しているが、実際にはあまり積層されない。
【0034】
デポ工程Ｓ０３は、ＣＨＦ３、Ｃ２Ｆ６、Ｃ２Ｆ４、またはＣ４Ｆ８などの過フッ化炭化水素ガスを用いて、プラズマ処理をおこなう。ここで、後述するプラズマ処理装置１０を用いる。
【0035】
このとき、プラズマ処理装置１０においては、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。デポ工程Ｓ０３においては、内外の電力のいずれも電源が出力可能な最大値とし、レートを向上させることができる。
【0036】
また、プラズマ処理装置１０においては、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２である電力が、後述するドライエッチング工程Ｓ０４およびアッシング工程Ｓ０５における値よりも小さく設定することができる。また、プラズマ処理装置１０においては、第一電極１２に対して、バイアス電圧を印加しないことができる。
デポ工程Ｓ０３においては、所定の雰囲気圧力として処理をおこなう。さらに、デポ工程Ｓ０３においては、Ａｒなどの希ガスを所定量添加してもよい。
デポ工程Ｓ０３においては、所定の雰囲気圧力として処理をおこなう。さらに、デポ工程Ｓ０３においては、Ａｒなどの希ガスを所定量添加してもよい。
【0037】
デポ工程Ｓ０３で形成されるデポ層Ｄ１は、径寸法の小さい開口パターンＭＳに対応する底部ＶＳｂに比べて、径寸法の大きい開口パターンＭＬに対応する底部ＶＬｂにおける膜厚が大きくなる。なお、開口パターンＭＳ，ＭＬの外方となるレジスト層（マスク層）Ｍの表面におけるデポ層Ｄ１の膜厚に比べて、開口パターンＭＬの底部ＶＬｂにおけるデポ層Ｄ１の膜厚は同等かあるいは小さくなる。
【0038】
つまり、デポ層Ｄ１の膜厚は、開口パターンＭＳ，ＭＬの外方となるレジスト層（マスク層）Ｍの表面におけるデポ層Ｄ１の膜厚ＴＤ１、開口パターンＭＬの底部ＶＬｂにおけるデポ層Ｄ１の膜厚ＴＬＤ１、開口パターンＭＳの底部ＶＳｂにおけるデポ層Ｄ１の膜厚ＴＳＤ１、の順に小さくなる。
【0039】
デポ工程Ｓ０３において、上記のように条件設定をおこなうことにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ，ＶＬｂにおけるデポ層Ｄ１のデポジションカバレージをそれぞれ最適化するように制御することが可能となる。ここで、デポジションカバレージとして望ましい条件の方向は、必要な膜厚となるデポ層Ｄ１を底部ＶＳｂ，ＶＬｂに積層する処理時間を短くすることである。つまり、デポ層Ｄ１を底部ＶＳｂ，ＶＬｂに積層する成膜速度を増大することである。
【0040】
また、デポジションカバレージとして望ましい条件としては、エッチング深さおよびアスペクト比に応じてデポジションカバレージを調整することである。つまり、後述するように、底部ＶＳｂ，ＶＬｂの深さ変化に対応してアスペクト比が変化した場合でも、所望の厚さのデポ層Ｄ１を所定の積層成膜速度で成膜することを可能にできる。
さらに、底部ＶＳｂに積層するデポ層Ｄ１に対する均一性および確実性と、底部ＶＬｂに積層するデポ層Ｄ１に対する均一性および確実性とを、それぞれ向上することである。
さらに、底部ＶＳｂに積層するデポ層Ｄ１に対する均一性および確実性と、底部ＶＬｂに積層するデポ層Ｄ１に対する均一性および確実性とを、それぞれ向上することである。
【0041】
図５は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示すドライエッチング工程Ｓ０４は、図５に示すように、異方性プラズマエッチングにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ，ＶＬｂを掘り下げて、底部ＶＳｂ１，ＶＬｂ１を形成する。
図２に示すドライエッチング工程Ｓ０４は、図５に示すように、異方性プラズマエッチングにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ，ＶＬｂを掘り下げて、底部ＶＳｂ１，ＶＬｂ１を形成する。
【0042】
このとき、ドライエッチング工程Ｓ０４における処理条件、プラズマの異方性、および、デポ工程Ｓ０３によって積層したデポ層Ｄ１の膜厚差等によって、ドライエッチング工程Ｓ０４において形成する開口パターンＭＳに対応する底部ＶＳｂ１および開口パターンＭＬに対応する底部ＶＬｂ１の深さを均一になるように設定する。
【0043】
具体的には、開口パターンＭＳに対応する底部ＶＳｂに積層したデポ層Ｄ１の膜厚ＴＳＤ１が、開口パターンＭＬに対応する底部ＶＬｂに積層したデポ層Ｄ１の膜厚ＴＬＤ１に比べて小さく、かつ、開口パターンＭＳに対応する底部ＶＳｂに対するエッチング量が、開口パターンＭＬに対応する底部ＶＬｂに対するエッチング量に比べて小さいために、これらが相殺されて、開口パターンＭＳに対応する底部ＶＳｂ１の深さと開口パターンＭＬに対応する底部ＶＬｂ１の深さとが均一になる。
【0044】
また、ドライエッチング工程Ｓ０４において処理条件、プラズマの異方性、および、デポ層Ｄ１によって、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑに及ぼすエッチングの影響を極めて低減させる。これにより、側壁ＶＳｑ，ＶＬｑがシリコン基板Ｓの表面と垂直で、かつ、略面一となり凹凸のない側壁ＶＳｑ，ＶＬｑを深さ方向に延長して形成する。
つまり、凹部パターンＶＳ，ＶＬとして均一径寸法となるように底部ＶＳｂ１，ＶＬｂ１を形成する。
つまり、凹部パターンＶＳ，ＶＬとして均一径寸法となるように底部ＶＳｂ１，ＶＬｂ１を形成する。
【0045】
この形状を実現するように、ドライエッチング工程Ｓ０４においては、プラズマ処理に強い異方性を持たせるために、後述するプラズマ処理装置１０を用いる。
このとき、プラズマ処理装置１０においては、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
このとき、プラズマ処理装置１０においては、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
【0046】
また、プラズマ処理装置１０においては、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、デポ工程Ｓ０３における値よも大きく、また、アッシング工程Ｓ０５における値と同じ値に設定することができる。
【0047】
また、プラズマ処理装置１０においては、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３の供給電力と同じ値に設定することができる。
【0048】
また、プラズマ処理装置１０においては、第一電極１２に対して、周波数λ１であるバイアス電圧を印加することが好ましい。周波数λ１は、外周側の第三電極Ｅ３に印加する高周波の周波数λ３よりも低い値に設定することができる。周波数λ１は、たとえば、４００ｋＨｚとすることができる。
【0049】
また、ドライエッチング工程Ｓ０４における異方性プラズマエッチングでは、ＳＦ６とＯ２の混合ガスをプラズマ分解して、Ｓｉの異方性エッチングをおこなうものである。これにより、ＳＦ６が分解して生成するＦラジカルが、Ｓｉをエッチングする（Ｆ＋Ｓｉ→ＳｉＦ４）。このエッチング反応は、等方性エッチングのため、異方性エッチングを行うために、側壁ＶＳｑ，ＶＬｑに絶縁層（保護膜）を付着させて、側壁ＶＳｑ，ＶＬｑのエッチング反応を抑制してもよい。
【0050】
ドライエッチング工程Ｓ０４におけるＳＦ６／Ｏ２の混合ガス系異方性プラズマエッチングでは、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑにおいてデポ層Ｄ１が除去されて側壁ＶＳｑ，ＶＬｑが露出する。
【0051】
ここで、ドライエッチング工程Ｓ０４におけるＳＦ６／Ｏ２の混合ガス系異方性プラズマエッチングでは、絶縁層を形成して、側壁ＶＳｑ，ＶＬｑが保護されてもよい。同時に、Ｏによる側壁ＶＳｑ，ＶＬｑの酸化と、エッチング生成物であるＳｉＦ４が再分解されたＳｉとＯの反応によるＳｉＯｘのデポ膜の形成とによって側壁ＶＳｑ，ＶＬｑが保護される。
【0052】
また、ドライエッチング工程Ｓ０４では、エッチング生成物であるＳｉＦ４が不足することを防止するために、ＳｉＦ４をガスとして供給することもできる。
【0053】
さらに、ドライエッチング工程Ｓ０４においては、エッチングガスとしてＳＦ６またはＮＦ３を使用し、エッチングガスにケイ素化合物としてＳｉＦ４を、反応体としてＯ２、Ｎ２、Ｎ２Ｏ、ＮＯ、ＮＯｘまたはＣＯ２を添加して、底部ＶＳｂ，ＶＬｂを集中的にエッチングすることができる。
さらに、ドライエッチング工程Ｓ０４においては、冷媒経路を内部に有した静電チャックを第一電極１２に用いて処理中の基板温度を低温にすることで異方性を高めることができる。例えば、冷媒温度は１０℃以下に設定される。
さらに、ドライエッチング工程Ｓ０４においては、冷媒経路を内部に有した静電チャックを第一電極１２に用いて処理中の基板温度を低温にすることで異方性を高めることができる。例えば、冷媒温度は１０℃以下に設定される。
【0054】
図６は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示すアッシング工程Ｓ０５は、図６に示すように、ドライエッチング工程Ｓ０４の終了後において、残存したデポ層Ｄ１を除去する。
特に、アッシング工程Ｓ０５においては、レジスト層（マスク層）Ｍの開口パターンＭＳおよび開口パターンＭＬの内周付近に残存したデポ層Ｄ１を確実に除去するように、その条件が設定される。
図２に示すアッシング工程Ｓ０５は、図６に示すように、ドライエッチング工程Ｓ０４の終了後において、残存したデポ層Ｄ１を除去する。
特に、アッシング工程Ｓ０５においては、レジスト層（マスク層）Ｍの開口パターンＭＳおよび開口パターンＭＬの内周付近に残存したデポ層Ｄ１を確実に除去するように、その条件が設定される。
【0055】
アッシング工程Ｓ０５においては、ドライエッチング工程Ｓ０４の終了した後に、レジスト層（マスク層）Ｍの表面に付着しているデポ層Ｄ１と、レジスト層（マスク層）Ｍの開口パターンＭＳおよび開口パターンＭＬの内周付近に残存したデポ層Ｄ１と、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑに残存したデポ層Ｄ１と、を除去する。また、開口パターンＭＳに対応する底部ＶＳｂ１に残存したデポ層Ｄ１と、開口パターンＭＬに対応する底部ＶＬｂ１に残存したデポ層Ｄ１とがあった場合には、これを除去する。
【0056】
アッシング工程Ｓ０５において、開口パターンＭＳの内周位置に残存したデポ層Ｄ１と、開口パターンＭＬの内周位置に残存したデポ層Ｄ１と、が除去しきれずに残存していた場合、好ましくない。
すなわち、繰り返しサイクルの次のサイクルとして後工程である、次のデポ工程Ｓ０３において、残存したデポ層Ｄ１にさらにデポ層Ｄ２が堆積してしまい、レジスト層（マスク層）Ｍにおける開口パターンＭＳおよび開口パターンＭＬの開口径（開口面積）が減少してしまう。
すなわち、繰り返しサイクルの次のサイクルとして後工程である、次のデポ工程Ｓ０３において、残存したデポ層Ｄ１にさらにデポ層Ｄ２が堆積してしまい、レジスト層（マスク層）Ｍにおける開口パターンＭＳおよび開口パターンＭＬの開口径（開口面積）が減少してしまう。
【0057】
すると、繰り返しサイクルの１サイクル目のアッシング工程Ｓ０５に対する後工程である２サイクル目のドライエッチング工程Ｓ０４において、異方性を強めたエッチングをおこなっても、デポ層Ｄ１およびデポ層Ｄ２によって底部ＶＳｂ１および底部ＶＬｂ１までエッチングプラズマが到達することが阻害される。したがって、底部ＶＳｂ１および底部ＶＬｂ１におけるエッチングが好適におこなわれない可能性がある。このため、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑが垂直ではなくなり、凹部パターンＶＳ，ＶＬの形状が先細りとなってしまう可能性を排除できなくなる。
【0058】
これに対して、開口パターンＭＳの内周位置にデポ層Ｄ１が残存せず、また、開口パターンＭＬの内周位置にデポ層Ｄ１が残存しない状態にした場合には、繰り返しサイクルの次のサイクルとして後工程である、次の２サイクル目となるデポ工程Ｓ０３において、残存したデポ層Ｄ１にさらにデポ層Ｄ２が堆積することがなく、レジスト層（マスク層）Ｍにおける開口パターンＭＳおよび開口パターンＭＬの開口径（開口面積）が所定の大きさを維持している状態に維持することができる。
【0059】
すると、繰り返しサイクルの次のサイクルである２サイクル目のドライエッチング工程Ｓ０４において、後工程として異方性を強めたエッチングをおこなうことで、デポ層Ｄ１およびデポ層Ｄ２によって底部ＶＳｂ１および底部ＶＬｂ１までエッチングプラズマが到達することが阻害されない。したがって、底部ＶＳｂ１および底部ＶＬｂ１におけるエッチングが好適におこなわれて、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑが垂直な状態で伸長され、凹部パターンＶＳ，ＶＬの形状が先細りとなってしまうことを防止して、同径の凹部パターンＶＳ，ＶＬを高アスペクト比で形成することが可能となる。
【0060】
１サイクル目のアッシング工程Ｓ０５において、上記のように、開口パターンＭＳとＭＬとの内周位置に残存したデポ層Ｄ１を確実に除去するために、使用ガスＯ２の解離度の高いプラズマ処理をおこなう必要がある。このために、１サイクル目のアッシング工程Ｓ０５においても、後述するプラズマ処理装置１０を用いる。
【0061】
このとき、１サイクル目のアッシング工程Ｓ０５におけるプラズマ処理装置１０では、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
【0062】
また、１サイクル目のアッシング工程Ｓ０５におけるプラズマ処理装置１０では、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、デポ工程Ｓ０３における値よも大きく、また、ドライエッチング工程Ｓ０４における値と同じか高い値に設定することができる。
【0063】
また、１サイクル目のアッシング工程Ｓ０５におけるプラズマ処理装置１０では、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３の供給電力と同じ値に設定することができる。
【0064】
また、１サイクル目のアッシング工程Ｓ０５におけるプラズマ処理装置１０では、第一電極１２に対して、周波数λ１であるバイアス電圧を印加することが好ましい。周波数λ１は、外周側の第三電極Ｅ３に印加する高周波の周波数λ３よりも低い値に設定することができる。１サイクル目のアッシング工程Ｓ０５におけるバイアス電圧の電力は、１サイクル目のドライエッチング工程Ｓ０４におけるバイアス電圧の電力と等しいか、１サイクル目のドライエッチング工程Ｓ０４におけるバイアス電圧の電力よりも高く設定することができる。
【0065】
１サイクル目のアッシング工程Ｓ０５において、Ｏ２ガスを供給してアッシングすることができる。Ｏ２ガス系異方性プラズマ処理では、開口パターンＭＳ，ＭＬの内周付近、および開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑにおいてデポ層Ｄ１が確実に除去されて側壁ＶＳｑ，ＶＬｑが露出する。同時に、１サイクル目のアッシング工程Ｓ０５において、Ｏ２ガスを供給してアッシングするため、この工程では、樹脂からなるレジスト層（マスク層）Ｍが、多少除去されて減厚されることもある。
【0066】
本実施形態に係るシリコンのドライエッチング方法は、図２に示すように、デポ工程Ｓ０３と、ドライエッチング工程Ｓ０４と、アッシング工程Ｓ０５と、を１サイクルとして繰り返す。これにより、凹部パターンＶＳ，ＶＬの深さを長くする。
また、１サイクル目のデポ工程Ｓ０３～アッシング工程Ｓ０５のエッチング工程が終了した際に、図２に示すように、深さ判断工程Ｓ０６ａと、レジスト保護判断工程Ｓ０６を有する。
また、１サイクル目のデポ工程Ｓ０３～アッシング工程Ｓ０５のエッチング工程が終了した際に、図２に示すように、深さ判断工程Ｓ０６ａと、レジスト保護判断工程Ｓ０６を有する。
【0067】
深さ判断工程Ｓ０６ａにおいては、次のレジスト保護判断工程Ｓ０６へと進むかを判断する。このとき、深さ判断工程Ｓ０６ａにおける判断基準は、凹部パターンＶＳ，ＶＬの深さ、言い換えると、凹部パターンＶＳ，ＶＬのアスペクト比である。
凹部パターンＶＳ，ＶＬの深さが足りない場合、次サイクルのエッチング工程へとサイクルを重ねるために、まず、後述するレジスト保護膜形成工程Ｓ０７へと進むかを判断するために、レジスト保護判断工程Ｓ０６へと進む。また、凹部パターンＶＳ，ＶＬの深さが足りている場合、エッチングを終了して、後工程Ｓ０８へと進む。
凹部パターンＶＳ，ＶＬの深さが足りない場合、次サイクルのエッチング工程へとサイクルを重ねるために、まず、後述するレジスト保護膜形成工程Ｓ０７へと進むかを判断するために、レジスト保護判断工程Ｓ０６へと進む。また、凹部パターンＶＳ，ＶＬの深さが足りている場合、エッチングを終了して、後工程Ｓ０８へと進む。
【0068】
レジスト保護判断工程Ｓ０６においては、次サイクルのエッチング工程へとサイクルを重ねるか、後述するレジスト保護膜形成工程Ｓ０７へと進むかを判断する。
ここで、レジスト保護判断工程Ｓ０６における判断基準は、凹部パターンＶＳ，ＶＬの深さである。
ここで、レジスト保護判断工程Ｓ０６における判断基準は、凹部パターンＶＳ，ＶＬの深さである。
【0069】
凹部パターンＶＳ，ＶＬの深さが足りない場合、後述するレジスト保護膜形成工程Ｓ０７においてレジスト保護膜Ｍｍを形成した場合に不具合が生じるからである。具体的には、後述するレジスト保護膜形成工程Ｓ０７において、レジスト層（マスク層）Ｍの表面のみならず、開口パターンＭＳ，ＭＬの底部ＶＳｂ，ＶＬｂにレジスト保護膜Ｍｍを形成が形成されてしまう。開口パターンＭＳ，ＭＬの底部ＶＳｂ，ＶＬｂにレジスト保護膜Ｍｍを形成が形成された場合、底部ＶＳｂ，ＶＬｂでのエッチングが進行しないなど、エッチングに好ましくない影響を与える可能性がある。
【0070】
レジスト保護判断工程Ｓ０６における判断基準は、凹部パターンＶＳ，ＶＬの深さ、言い換えると、凹部パターンＶＳ，ＶＬのアスペクト比である。具体的には、凹部パターンＶＳ，ＶＬのアスペクト比が例えば１～２程度である場合には、次サイクルのエッチング工程へとサイクルを進め、凹部パターンＶＳ，ＶＬのアスペクト比が３～４程度である場合には、後述するレジスト保護膜形成工程Ｓ０７へと進める。つまり、凹部パターンＶＳ，ＶＬの開口面積と、１サイクル目のエッチング工程における底部ＶＳｂ，ＶＬｂのエッチング量に基づいて判断をおこなうことになる。
【0071】
なお、レジスト保護判断工程Ｓ０６における判断は、前工程である１サイクル目後に、シリコン基板Ｓにおいて、凹部パターンＶＳ，ＶＬの深さを測定した結果から判断してもよいし、前工程におけるエッチング条件から類推して２サイクル目への移行を判断してもよい。エッチング条件による判断では、あらかじめ、所定の条件によるエッチング深さを設定して判断することになる。
【0072】
次に、２サイクル目にサイクルを進めた場合について説明する。
【0073】
図７は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示す２サイクル目のデポ工程Ｓ０３は、深さ判断工程Ｓ０６ａおよびレジスト保護判断工程Ｓ０６による判断後におこなわれる。２サイクル目のデポ工程Ｓ０３は、２サイクル目における後工程のドライエッチング工程Ｓ０４において、凹部パターンＶＳと凹部パターンＶＬとの側壁をエッチングから保護可能とする。２サイクル目のデポ工程Ｓ０３は、図７に示すように、シリコン基板Ｓ全面にフルオロカーボン等のポリマーからなるデポ層Ｄ２を異方性プラズマ処理により形成する。
図２に示す２サイクル目のデポ工程Ｓ０３は、深さ判断工程Ｓ０６ａおよびレジスト保護判断工程Ｓ０６による判断後におこなわれる。２サイクル目のデポ工程Ｓ０３は、２サイクル目における後工程のドライエッチング工程Ｓ０４において、凹部パターンＶＳと凹部パターンＶＬとの側壁をエッチングから保護可能とする。２サイクル目のデポ工程Ｓ０３は、図７に示すように、シリコン基板Ｓ全面にフルオロカーボン等のポリマーからなるデポ層Ｄ２を異方性プラズマ処理により形成する。
【0074】
デポ層Ｄ２は、２サイクル目における後工程として、フッ素化合物を使用したエッチングであるドライエッチング工程Ｓ０４において、垂直な側壁ＭＳｑ、ＭＬｑを達成するために、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ、ＶＬｑをエッチングから保護するとともに、エッチングを凹部パターンＶＳ，ＶＬの底部ＶＳｂ１，ＶＬｂ１に限定する。
【0075】
デポ層Ｄ２は、レジスト層（マスク層）Ｍの表面および凹部パターンＶＳ，ＶＬの底部ＶＳｂ１，ＶＬｂ１に積層する。また、図７においては、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ、ＶＬｑにおいてはデポ層Ｄ２を示しているが、実際にはあまり積層されない。
【0076】
２サイクル目のデポ工程Ｓ０３は、１サイクル目のデポ工程Ｓ０３と同様に、過フッ化炭化水素ガスを用いて、異方性プラズマ処理をおこなう。デポ工程Ｓ０３においては、１サイクル目のデポ工程Ｓ０３と同様に、後述するプラズマ処理装置１０を用いる。
【0077】
２サイクル目のデポ工程Ｓ０３において、プラズマ処理装置１０では、印加周波数λ２および周波数λ３、雰囲気圧力などの条件を、１サイクル目のデポ工程Ｓ０３と同様に設定することができる。ここで、２サイクル目以降のデポ工程Ｓ０３における処理条件は、１サイクル目のデポ工程Ｓ０３と同じであっても、異なる設定としてもよい。
【0078】
なお、２サイクル目のデポ工程Ｓ０３においては、１サイクル目のデポ工程Ｓ０３と同等の設定とすることもできるが、凹部パターンＶＳ，ＶＬの底部ＶＳｂ１，ＶＬｂ１へのデポジションレートの低下に対応するため、内周側の第二電極Ｅ２に印加する高周波または外周側の第三電極Ｅ３に印加する高周波の電力、もしくはその両方を増大させてもよく、デポジション粒子を引き込むためにバイアス電圧を印加する条件とすることができる。
【0079】
２サイクル目のデポ工程Ｓ０３で形成されるデポ層Ｄ２は、１サイクル目のデポ工程Ｓ０３と同様に、径寸法の小さい開口パターンＭＳに対応する底部ＶＳｂに比べて、径寸法の大きい開口パターンＭＬに対応する底部ＶＬｂにおける膜厚が大きくなる。なお、開口パターンＭＳ，ＭＬの外方となるレジスト層（マスク層）Ｍの表面におけるデポ層Ｄ２の膜厚に比べて、開口パターンＭＬの底部ＶＬｂにおけるデポ層Ｄ２の膜厚は同等かあるいは小さくなる。
【0080】
つまり、デポ層Ｄ３の膜厚は、開口パターンＭＳ，ＭＬの外方となるレジスト層（マスク層）Ｍの表面におけるデポ層Ｄ２の膜厚ＴＤ２、開口パターンＭＬの底部ＶＬｂ１におけるデポ層Ｄ２の膜厚ＴＬＤ２、開口パターンＭＳの底部ＶＳｂ１におけるデポ層Ｄ２の膜厚ＴＳＤ２、の順に小さくなる。
【0081】
２サイクル目のデポ工程Ｓ０３において、上記の条件設定により、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ１，ＶＬｂ１におけるデポ層Ｄ２のデポジションカバレージをそれぞれ最適化するように制御する。ここで、デポジションカバレージとして望ましい条件の方向は、必要な膜厚となるデポ層Ｄ２を底部ＶＳｂ１，ＶＬｂ１に積層する処理時間を短くすることである。つまり、デポ層Ｄ２を底部ＶＳｂ１，ＶＬｂ１に積層する成膜速度を増大することである。
【0082】
２サイクル目のデポ工程Ｓ０３において、デポジションカバレージとして望ましい条件としては、エッチング深さおよびアスペクト比に対応してデポジションカバレージを調整することである。つまり、後述するように、底部ＶＳｂ，ＶＬｂからの底部ＶＳｂ１，ＶＬｂ１の深さ変化に対応してアスペクト比が変化した場合でも、所望の厚さのデポ層Ｄ２を所定の積層成膜速度で成膜可能とする。
【0083】
さらに、底部ＶＳｂ１に積層するデポ層Ｄ２に対する均一性および確実性と、底部ＶＬｂ１に積層するデポ層Ｄ２に対する均一性および確実性とを、向上することである。
さらに、２サイクル目のデポ工程Ｓ０３において、１サイクル目のデポ工程Ｓ０３に対して、長い時間とすることができる。なお、３サイクル目以降のデポ工程Ｓ０３においても同様である。
さらに、２サイクル目のデポ工程Ｓ０３において、１サイクル目のデポ工程Ｓ０３に対して、長い時間とすることができる。なお、３サイクル目以降のデポ工程Ｓ０３においても同様である。
【0084】
図８は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示す２サイクル目のドライエッチング工程Ｓ０４は、図８に示すように、異方性プラズマエッチングにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ１，ＶＬｂ１を掘り下げて、底部ＶＳｂ２，ＶＬｂ２を形成する。
図２に示す２サイクル目のドライエッチング工程Ｓ０４は、図８に示すように、異方性プラズマエッチングにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ１，ＶＬｂ１を掘り下げて、底部ＶＳｂ２，ＶＬｂ２を形成する。
【0085】
このとき、２サイクル目のドライエッチング工程Ｓ０４における処理条件、プラズマの異方性、および、２サイクル目のデポ工程Ｓ０３によって積層したデポ層Ｄ２の膜厚差等によって、ドライエッチング工程Ｓ０４において形成する開口パターンＭＳに対応する底部ＶＳｂ２および開口パターンＭＬに対応する底部ＶＬｂ２の深さを均一になるように設定する。
【0086】
具体的には、開口パターンＭＳに対応する底部ＶＳｂ１に積層したデポ層Ｄ２の膜厚ＴＳＤ２が、開口パターンＭＬに対応する底部ＶＬｂ１に積層したデポ層Ｄ２の膜厚ＴＬＤ２に比べて小さく、かつ、開口パターンＭＳに対応する底部ＶＳｂ１に対するエッチング量が、開口パターンＭＬに対応する底部ＶＬｂ１に対するエッチング量に比べて小さいために、これらが相殺されて、開口パターンＭＳに対応する底部ＶＳｂ２の深さと開口パターンＭＬに対応する底部ＶＬｂ２の深さとが均一になる。
【0087】
また、２サイクル目のドライエッチング工程Ｓ０４において処理条件、プラズマの異方性、および、デポ層Ｄ２によって、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑに及ぼすエッチングの影響を極めて低減させる。これにより、側壁ＶＳｑ，ＶＬｑがシリコン基板Ｓの表面と垂直で、かつ、略面一となり凹凸のない側壁ＶＳｑ，ＶＬｑを深さ方向に延長して形成する。
つまり、凹部パターンＶＳ，ＶＬとして均一径寸法となるように底部ＶＳｂ２，ＶＬｂ２を形成する。
つまり、凹部パターンＶＳ，ＶＬとして均一径寸法となるように底部ＶＳｂ２，ＶＬｂ２を形成する。
【0088】
この形状を実現するように、２サイクル目のドライエッチング工程Ｓ０４においても、プラズマ処理に強い異方性を持たせる。２サイクル目のドライエッチング工程Ｓ０４は、後述するプラズマ処理装置１０を用いる。
このとき、２サイクル目のドライエッチング工程Ｓ０４におけるプラズマ処理装置１０では、１サイクル目のドライエッチング工程Ｓ０４と同様の条件とすることができる。
このとき、２サイクル目のドライエッチング工程Ｓ０４におけるプラズマ処理装置１０では、１サイクル目のドライエッチング工程Ｓ０４と同様の条件とすることができる。
【0089】
また、２サイクル目のドライエッチング工程Ｓ０４においても、プラズマ処理装置１０では、１サイクル目のドライエッチング工程Ｓ０４と同様に、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、２サイクル目のデポ工程Ｓ０３における値よも大きく、また、２サイクル目のアッシング工程Ｓ０５における値と同じ値に設定することができる。
【0090】
また、２サイクル目のドライエッチング工程Ｓ０４においても、プラズマ処理装置１０では、１サイクル目のドライエッチング工程Ｓ０４と同様に、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３の供給電力と同じ値に設定することができる。
【0091】
また、２サイクル目のドライエッチング工程Ｓ０４においても、プラズマ処理装置１０では、１サイクル目のドライエッチング工程Ｓ０４と同様に、第一電極１２に対して、周波数λ１であるバイアス電圧を印加することが好ましい。周波数λ１は、外周側の第三電極Ｅ３に印加する高周波の周波数λ３よりも低い値に設定することができる。周波数λ１は、たとえば、４００ｋＨｚとすることができる。
【0092】
また、２サイクル目のドライエッチング工程Ｓ０４における異方性プラズマエッチングでは、１サイクル目と同様に、ＳＦ６とＯ２の混合ガスをプラズマ分解して、Ｓｉの異方性エッチングをおこなうものである。これにより、ＳＦ６が分解して生成するＦラジカルが、Ｓｉをエッチングする（Ｆ＋Ｓｉ→ＳｉＦ４）。このエッチング反応は、等方性エッチングのため、異方性エッチングを行うために、側壁ＶＳｑ，ＶＬｑに保護膜を付着させており、側壁ＶＳｑ，ＶＬｑのエッチング反応を抑制してもよい。
【0093】
２サイクル目のドライエッチング工程Ｓ０４におけるＳＦ６／Ｏ２の混合ガス系異方性プラズマエッチングでは、１サイクル目のドライエッチング工程Ｓ０４と同様に、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑにおいてデポ層Ｄ２が除去されて側壁ＶＳｑ，ＶＬｑが露出する。
【0094】
ここで、２サイクル目のドライエッチング工程Ｓ０４におけるＳＦ６／Ｏ２の混合ガス系異方性プラズマエッチングでは、１サイクル目のドライエッチング工程Ｓ０４と同様に、絶縁層を形成して、側壁ＶＳｑ，ＶＬｑが保護されてもよい。同時に、Ｏによる側壁ＶＳｑ，ＶＬｑの酸化と、エッチング生成物であるＳｉＦ４が再分解されたＳｉとＯの反応によるＳｉＯｘのデポ膜の形成とによって側壁ＶＳｑ，ＶＬｑが保護される。
【0095】
また、２サイクル目のドライエッチング工程Ｓ０４では、１サイクル目のドライエッチング工程Ｓ０４と同様に、エッチング生成物であるＳｉＦ４が不足することを防止するために、ＳｉＦ４をガスとして供給することもできる。
【0096】
さらに、２サイクル目のドライエッチング工程Ｓ０４においては、１サイクル目のドライエッチング工程Ｓ０４と同様に、エッチングガスとしてＳＦ６又はＮＦ３を使用し、エッチングガスにケイ素化合物としてＳｉＦ４を、反応体としてＯ２、Ｎ２、Ｎ２Ｏ、ＮＯ、ＮＯｘまたはＣＯ２を添加して、底部ＶＳｂ１，ＶＬｂ１を集中的にエッチングすることができる。
さらに、２サイクル目のドライエッチング工程Ｓ０４においては、１サイクル目のドライエッチング工程Ｓ０４に対して、長い時間とすることもできる。なお、３サイクル目以降のドライエッチング工程Ｓ０４においても同様である。
さらに、２サイクル目のドライエッチング工程Ｓ０４においては、１サイクル目のドライエッチング工程Ｓ０４に対して、長い時間とすることもできる。なお、３サイクル目以降のドライエッチング工程Ｓ０４においても同様である。
【0097】
図９は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示す２サイクル目のアッシング工程Ｓ０５は、図９に示すように、２サイクル目のドライエッチング工程Ｓ０４の終了後において、残存したデポ層Ｄ２を除去する。
特に、２サイクル目のアッシング工程Ｓ０５においては、レジスト層（マスク層）Ｍの開口パターンＭＳおよび開口パターンＭＬの内周付近に残存したデポ層Ｄ２を確実に除去するように、その条件が設定される。
図２に示す２サイクル目のアッシング工程Ｓ０５は、図９に示すように、２サイクル目のドライエッチング工程Ｓ０４の終了後において、残存したデポ層Ｄ２を除去する。
特に、２サイクル目のアッシング工程Ｓ０５においては、レジスト層（マスク層）Ｍの開口パターンＭＳおよび開口パターンＭＬの内周付近に残存したデポ層Ｄ２を確実に除去するように、その条件が設定される。
【0098】
２サイクル目のアッシング工程Ｓ０５においては、１サイクル目のアッシング工程Ｓ０５と同様に、２サイクル目のドライエッチング工程Ｓ０４の終了した後に、レジスト層（マスク層）Ｍの表面に付着しているデポ層Ｄ２と、レジスト層（マスク層）Ｍの開口パターンＭＳおよび開口パターンＭＬの内周付近に残存したデポ層Ｄ２と、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑに残存したデポ層Ｄ２と、を除去する。
さらに、開口パターンＭＳに対応する底部ＶＳｂ２に残存したデポ層Ｄ２と、開口パターンＭＬに対応する底部ＶＬｂ２に残存したデポ層Ｄ２と、があればこれを除去する。
さらに、開口パターンＭＳに対応する底部ＶＳｂ２に残存したデポ層Ｄ２と、開口パターンＭＬに対応する底部ＶＬｂ２に残存したデポ層Ｄ２と、があればこれを除去する。
【0099】
ここで、最も重要なのは、開口パターンＭＳの内周位置に残存したデポ層Ｄ２と、開口パターンＭＬの内周位置に残存したデポ層Ｄ２と、を除去することである。もしも、このデポ層Ｄ２が除去しきれずに残存していた場合には、繰り返しサイクルの次のサイクルとして後工程である、次のデポ工程Ｓ０５において、残存したデポ層Ｄ２にさらにデポ層Ｄ３が堆積してしまい、レジスト層（マスク層）Ｍにおける開口パターンＭＳおよび開口パターンＭＬの開口径（開口面積）が減少してしまう。
【0100】
すると、２サイクル目の次サイクルである後工程として、３サイクル目となるドライエッチング工程Ｓ０４において、異方性を強めたエッチングをおこなっても、デポ層Ｄ２およびデポ層Ｄ３によって底部ＶＳｂ１および底部ＶＬｂ１までエッチングプラズマが到達することが阻害される。したがって、底部ＶＳｂ１および底部ＶＬｂ１におけるエッチングが好適におこなわれず、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑが垂直ではなくなり、凹部パターンＶＳ，ＶＬの形状が先細りとなってしまう可能性を排除できなくなる。
【0101】
これに対して、開口パターンＭＳの内周位置にデポ層Ｄ２が残存せず、また、開口パターンＭＬの内周位置にデポ層Ｄ２が残存しない状態にした場合には、繰り返しサイクルの次のサイクルとして後工程である、次の３サイクル目となるデポ工程Ｓ０３において、残存したデポ層Ｄ２にさらにデポ層Ｄ３が堆積することがなく、レジスト層（マスク層）Ｍにおける開口パターンＭＳおよび開口パターンＭＬの開口径（開口面積）が所定の大きさを維持している状態に維持することができる。
【0102】
すると、繰り返しサイクルの次のサイクルである３サイクル目のドライエッチング工程Ｓ０４において、後工程として異方性を強めたエッチングをおこなうことで、デポ層Ｄ２およびデポ層Ｄ３によって底部ＶＳｂ２および底部ＶＬｂ２までエッチングプラズマが到達することが阻害されない。したがって、底部ＶＳｂ２および底部ＶＬｂ２におけるエッチングが好適におこなわれて、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑが垂直な状態で伸長され、凹部パターンＶＳ，ＶＬの形状が先細りとなってしまうことを防止して、同径の凹部パターンＶＳ，ＶＬを高アスペクト比で形成することが可能となる。
【0103】
２サイクル目のアッシング工程Ｓ０５において、上記のように、開口パターンＭＳとＭＬとの内周位置に残存したデポ層Ｄ２を確実に除去するために、１サイクル目のアッシング工程Ｓ０５と同様に、プラズマ処理に強い異方性を持たせる必要がある。このために、２サイクル目のアッシング工程Ｓ０５においても、後述するプラズマ処理装置１０を用いる。
【0104】
このとき、２サイクル目のアッシング工程Ｓ０５におけるプラズマ処理装置１０では、１サイクル目のアッシング工程Ｓ０５と同様に、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
【0105】
また、２サイクル目のアッシング工程Ｓ０５におけるプラズマ処理装置１０では、１サイクル目と同様に、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、デポ工程Ｓ０３における値よも大きく、また、２サイクル目のドライエッチング工程Ｓ０４における値と同じ値に設定することができる。
【0106】
また、２サイクル目のアッシング工程Ｓ０５におけるプラズマ処理装置１０では、１サイクル目のアッシング工程Ｓ０５と同様に、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３の供給電力と同じ値に設定することができる。
【0107】
また、２サイクル目のアッシング工程Ｓ０５におけるプラズマ処理装置１０では、１サイクル目のアッシング工程Ｓ０５と同様に、第一電極１２に対して、周波数λ１であるバイアス電圧を印加することが好ましい。周波数λ１は、外周側の第三電極Ｅ３に印加する高周波の周波数λ３よりも低い値に設定することができる。周波数λ１は、たとえば、４００ｋＨｚとすることができる。
【0108】
また、２サイクル目のアッシング工程Ｓ０５におけるプラズマ処理装置１０では、１サイクル目のアッシング工程Ｓ０５と同様に、第一電極１２に対して、バイアス電圧を印加することが好ましい。２サイクル目のアッシング工程Ｓ０５におけるバイアス電圧の電力は、２サイクル目のドライエッチング工程Ｓ０４におけるバイアス電圧の電力と等しいか、２サイクル目のドライエッチング工程Ｓ０４におけるバイアス電圧の電力よりも高く設定することができる。
【0109】
２サイクル目のアッシング工程Ｓ０５において、Ｏ２ガスを供給してアッシングすることができる。Ｏ２ガス系異方性プラズマ処理では、開口パターンＭＳ，ＭＬの内周付近、および開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑにおいてデポ層Ｄ２が確実に除去されて側壁ＶＳｑ，ＶＬｑが露出する。同時に、２サイクル目のアッシング工程Ｓ０５において、Ｏ２ガスを供給してアッシングするため、この工程では、樹脂からなるレジスト層（マスク層）Ｍが、多少除去されて減厚されることもある。
【0110】
２サイクル目のアッシング工程Ｓ０５が終了した際に、２サイクル目のレジスト保護判断工程Ｓ０６は、１サイクル目の深さ判断工程Ｓ０６ａおよびレジスト保護判断工程Ｓ０６と同様に、次サイクルのエッチング工程へとサイクルを重ねるか、後述するレジスト保護膜形成工程Ｓ０７へと進むか、後工程Ｓ０８へと進むかを判断する。
【0111】
２サイクル目の深さ判断工程Ｓ０６ａにおいては、次のレジスト保護判断工程Ｓ０６へと進むかを判断する。このとき、深さ判断工程Ｓ０６ａにおける判断基準は、凹部パターンＶＳ，ＶＬの深さ、言い換えると、凹部パターンＶＳ，ＶＬのアスペクト比である。
凹部パターンＶＳ，ＶＬの深さが足りない場合、次サイクルのエッチング工程へとサイクルを重ねるために、まず、後述するレジスト保護膜形成工程Ｓ０７へと進むかを判断するために、レジスト保護判断工程Ｓ０６へと進む。また、凹部パターンＶＳ，ＶＬの深さが足りている場合、エッチングを終了して、後工程Ｓ０８へと進む。
凹部パターンＶＳ，ＶＬの深さが足りない場合、次サイクルのエッチング工程へとサイクルを重ねるために、まず、後述するレジスト保護膜形成工程Ｓ０７へと進むかを判断するために、レジスト保護判断工程Ｓ０６へと進む。また、凹部パターンＶＳ，ＶＬの深さが足りている場合、エッチングを終了して、後工程Ｓ０８へと進む。
【0112】
２サイクル目のレジスト保護判断工程Ｓ０６において、１サイクル目のレジスト保護判断工程Ｓ０６と同様に、判断基準は、凹部パターンＶＳ，ＶＬの深さ、言い換えると、凹部パターンＶＳ，ＶＬのアスペクト比である。
【0113】
２サイクル目のレジスト保護判断工程Ｓ０６は、１サイクル目のレジスト保護判断工程Ｓ０６と同様に、凹部パターンＶＳ，ＶＬの深さが足りている場合、および、凹部パターンＶＳ，ＶＬのアスペクト比が上述した範囲より大きい場合に、レジスト保護膜形成工程Ｓ０７においてレジスト保護膜Ｍｍを形成するという判断をおこなう。
つまり、凹部パターンＶＳ，ＶＬの開口面積と、２サイクル目のエッチング工程における底部ＶＳｂ１，ＶＬｂ１のエッチング量に基づいて判断をおこなうことになる。
つまり、凹部パターンＶＳ，ＶＬの開口面積と、２サイクル目のエッチング工程における底部ＶＳｂ１，ＶＬｂ１のエッチング量に基づいて判断をおこなうことになる。
【0114】
なお、レジスト保護判断工程Ｓ０６における判断は、前工程である２サイクル目後に、シリコン基板Ｓにおいて、凹部パターンＶＳ，ＶＬの深さを測定した結果から判断してもよいし、前工程におけるエッチング条件から類推して３サイクル目への移行を判断してもよい。エッチング条件による判断では、あらかじめ、所定の条件によるエッチング深さを設定して判断することになる。
【0115】
さらに、２サイクル目のレジスト保護判断工程Ｓ０６において追加される判断基準としては、アッシング工程Ｓ０５によってレジスト層（マスク層）Ｍの減厚量が所定の値より小さい場合には、次サイクルのエッチング工程へとサイクルを重ねる判断をおこなう。また、２サイクル目のレジスト保護判断工程Ｓ０６における判断基準としては、アッシング工程Ｓ０５によってレジスト層（マスク層）Ｍの減厚量が所定の値より大きい場合には、レジスト保護膜形成工程Ｓ０７へと進む判断をおこなう。
【0116】
これは、レジスト層（マスク層）Ｍの減厚量が所定の値より大きい状態で、３サイクル目のエッチング工程へと進んだ場合、レジスト層（マスク層）Ｍの膜厚が足りなくなる可能性があり、エッチング加工による形状の正確性が維持できないためである。
【0117】
次に、レジスト保護膜形成工程Ｓ０７へと進んだ場合を説明する。
【0118】
レジスト保護膜形成工程Ｓ０７は、図２に示すように、３サイクル目にサイクルを進める前におこなう。
図１０は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示すレジスト保護膜形成工程Ｓ０７は、図１０に示すように、レジスト層（マスク層）Ｍの表面にレジスト保護膜Ｍｍを異方性プラズマ処理により形成する。
レジスト保護膜Ｍｍは、３サイクル目以降における後工程のエッチング工程におけるドライエッチング工程Ｓ０４およびアッシング工程Ｓ０５において、レジスト層（マスク層）Ｍをエッチングから保護することが可能な膜である。
図１０は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示すレジスト保護膜形成工程Ｓ０７は、図１０に示すように、レジスト層（マスク層）Ｍの表面にレジスト保護膜Ｍｍを異方性プラズマ処理により形成する。
レジスト保護膜Ｍｍは、３サイクル目以降における後工程のエッチング工程におけるドライエッチング工程Ｓ０４およびアッシング工程Ｓ０５において、レジスト層（マスク層）Ｍをエッチングから保護することが可能な膜である。
【0119】
レジスト保護膜形成工程Ｓ０７において、デポ層Ｄ２に比べて、レジスト保護膜Ｍｍのデポジションレートは高く設定される。デポ層Ｄ２のデポジションレートに比べて、レジスト保護膜Ｍｍのデポジションレートは１．５倍程度高く設定される。
レジスト保護膜形成工程Ｓ０７におけるプラズマＣＶＤでは、ＳｉＦ４とＯ２の混合ガス、または、ＳｉＣｌ４とＯ２の混合ガス、または、ＳｉＨ４とＯ２の混合ガス、あるいは、ＴＥＯＳ（Tetraethyl orthosilicate , Tetraethoxysilane）等のＳｉｘＯｙαｚを形成可能なガスによって、プラズマＣＶＤをおこなう。これにより、ＳｉＯＦの膜構成を有するレジスト保護膜Ｍｍを形成することができる。
レジスト保護膜形成工程Ｓ０７におけるプラズマＣＶＤでは、ＳｉＦ４とＯ２の混合ガス、または、ＳｉＣｌ４とＯ２の混合ガス、または、ＳｉＨ４とＯ２の混合ガス、あるいは、ＴＥＯＳ（Tetraethyl orthosilicate , Tetraethoxysilane）等のＳｉｘＯｙαｚを形成可能なガスによって、プラズマＣＶＤをおこなう。これにより、ＳｉＯＦの膜構成を有するレジスト保護膜Ｍｍを形成することができる。
【0120】
ここで、レジスト保護膜形成工程Ｓ０７においてＳｉＦ４とＯ２の混合ガスを用いた場合には、ドライエッチング工程Ｓ０４で供給するガスと共通のガスであるＳｉＦ４を用いることができる。この場合、ガス供給に関する構成を共通化できるため好ましい。
【0121】
ＳｉＯＦ膜は、ＳｉＯ２膜に似た構成となる。したがって、ＳｉＯＦ膜は、後工程である３サイクル目以降のエッチング工程である、デポ工程Ｓ０３と、ドライエッチング工程Ｓ０４と、アッシング工程Ｓ０５と、においては減厚しない。
【0122】
つまり、レジスト保護膜Ｍｍは、後工程である３サイクル目以降のエッチング工程である、デポ工程Ｓ０３と、ドライエッチング工程Ｓ０４と、アッシング工程Ｓ０５と、においてレジスト層（マスク層）Ｍの減厚を防止することができる。
【0123】
レジスト保護膜Ｍｍは、異方性プラズマ処理によりレジスト層（マスク層）Ｍの表面に形成されるが、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ，ＶＬｑには形成されない。また、レジスト保護膜Ｍｍは、凹部パターンＶＳ，ＶＬの底部ＶＳｂ２，ＶＬｂ２には形成されない。これは、深さ判定工程Ｓ０６ａおよびレジスト保護判断工程Ｓ０６において凹部パターンＶＳ，ＶＬのアスペクト比が所定の値以上に設定されているためである。
【0124】
３サイクル目としてはじめておこなうレジスト保護膜形成工程Ｓ０７において、プラズマ処理に強い異方性を持たせるために、後述するプラズマ処理装置１０を用いる。
このとき、３サイクル目でのレジスト保護膜形成工程Ｓ０７におけるプラズマ処理装置１０では、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
このとき、３サイクル目でのレジスト保護膜形成工程Ｓ０７におけるプラズマ処理装置１０では、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
【0125】
レジスト保護膜形成工程Ｓ０７においても、プラズマ処理装置１０では、ドライエッチング工程Ｓ０４とアッシング工程Ｓ０５と同様に、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、２サイクル目のデポ工程Ｓ０３における値よも大きく、また、２サイクル目のドライエッチング工程Ｓ０４、アッシング工程Ｓ０５における値と同じ値に設定することができる。
【0126】
また、３サイクル目でのレジスト保護膜形成工程Ｓ０７においても、プラズマ処理装置１０では、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３の供給電力と同じ値に設定することができる。
【0127】
また、３サイクル目でのレジスト保護膜形成工程Ｓ０７において、デポ工程Ｓ０３と同様に、バイアス電圧を印加しないことができる。３サイクル目でのレジスト保護膜形成工程Ｓ０７において、雰囲気圧力は、２サイクル目のドライエッチング工程Ｓ０４、アッシング工程Ｓ０５における値と同じ値に設定することができる。
【0128】
ＳｉＯＦという構成を有するレジスト保護膜Ｍｍがレジスト層（マスク層）Ｍの表面に積層された状態として、後工程である３サイクル目以降のエッチング工程のアッシング工程Ｓ０５を重ねた場合、レジスト層（マスク層）Ｍの消耗を抑制することができる。
【0129】
しかし、ＳｉＯＦという構成を有するレジスト保護膜Ｍｍは、後工程である３サイクル目以降のエッチング工程である、デポ工程Ｓ０３におけるＣＦ系、つまり、ＣＨＦ３、Ｃ２Ｆ６、Ｃ２Ｆ４、またはＣ４Ｆ８などの過フッ化炭化水素ガス、あるいは、ドライエッチング工程Ｓ０４におけるエッチングガスとしてＳＦ６又はＮＦ３を使用し、エッチングガスにケイ素化合物としてＳｉＦ４を、反応体としてＯ２、Ｎ２、Ｎ２Ｏ、ＮＯ、ＮＯｘまたはＣＯ２を添加したガス、例えば、ＳＦ６とＯ２の混合ガスによる異方性プラズマエッチングの処理により次第に消耗していく。
【0130】
したがって、凹部パターンＶＳ，ＶＬが所望の深さまで、所定数のサイクルを可能なように、レジスト保護膜Ｍｍの膜厚を設定する。
さらに、所定数のサイクルが過ぎた場合には、後述するように、消耗したレジスト保護膜Ｍｍの膜厚を回復するために、さらなるレジスト保護膜形成工程Ｓ０７により、レジスト保護膜Ｍｍをレジスト層（マスク層）Ｍの表面に再積層する。
さらに、所定数のサイクルが過ぎた場合には、後述するように、消耗したレジスト保護膜Ｍｍの膜厚を回復するために、さらなるレジスト保護膜形成工程Ｓ０７により、レジスト保護膜Ｍｍをレジスト層（マスク層）Ｍの表面に再積層する。
【0131】
本実施形態に係るシリコンのドライエッチング方法は、図２に示すように、デポ工程Ｓ０３と、ドライエッチング工程Ｓ０４と、アッシング工程Ｓ０５と、を１サイクルとして繰り返す。これにより、凹部パターンＶＳ，ＶＬの深さをさらに長くする。さらに、所定のサイクル数ごとに、つまり、所定の頻度で、レジスト保護膜形成工程Ｓ０７により、レジスト保護膜Ｍｍをレジスト層（マスク層）Ｍの表面に積層する。
レジスト保護膜形成工程Ｓ０７に続いて、次の３サイクル目となるエッチング工程に進む。
レジスト保護膜形成工程Ｓ０７に続いて、次の３サイクル目となるエッチング工程に進む。
【0132】
次に、３サイクル目にサイクルを進めた場合について説明する。
【0133】
図１１は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示す３サイクル目のデポ工程Ｓ０３は、３サイクル目における後工程のドライエッチング工程Ｓ０４において、凹部パターンＶＳと凹部パターンＶＬとの側壁をエッチングから保護することができるように、図１１に示すように、レジスト保護膜Ｍｍ表面にフルオロカーボン等のポリマーからなるデポ層Ｄ３を異方性プラズマ処理により形成する。
このとき、レジスト保護膜Ｍｍの膜厚は多少減厚するが、１サイクル分としてのデポ工程Ｓ０３において、レジスト保護膜Ｍｍはほぼ残存する。
図２に示す３サイクル目のデポ工程Ｓ０３は、３サイクル目における後工程のドライエッチング工程Ｓ０４において、凹部パターンＶＳと凹部パターンＶＬとの側壁をエッチングから保護することができるように、図１１に示すように、レジスト保護膜Ｍｍ表面にフルオロカーボン等のポリマーからなるデポ層Ｄ３を異方性プラズマ処理により形成する。
このとき、レジスト保護膜Ｍｍの膜厚は多少減厚するが、１サイクル分としてのデポ工程Ｓ０３において、レジスト保護膜Ｍｍはほぼ残存する。
【0134】
デポ層Ｄ２は、３サイクル目における後工程として、フッ素化合物を使用したエッチングであるドライエッチング工程Ｓ０４において、垂直な側壁ＭＳｑ、ＭＬｑを達成するために、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ、ＶＬｑをエッチングから保護するとともに、エッチングを凹部パターンＶＳ，ＶＬの底部ＶＳｂ２，ＶＬｂ２に限定する。
【0135】
デポ層Ｄ３は、レジスト保護膜Ｍｍの表面および凹部パターンＶＳ，ＶＬの底部ＶＳｂ２，ＶＬｂ２に積層する。また、図１１においては、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ、ＶＬｑにおいてはデポ層Ｄ３を示しているが、実際にはあまり積層されない。
【0136】
３サイクル目のデポ工程Ｓ０３は、２サイクル目と同様に、ＣＨＦ３、Ｃ２Ｆ６、Ｃ２Ｆ４、またはＣ４Ｆ８などの過フッ化炭化水素ガスを用いて、異方性プラズマ処理をおこなう。デポ工程Ｓ０３においては、プラズマ処理に強い異方性を持たせるために、後述するプラズマ処理装置１０を用いる。
【0137】
３サイクル目のデポ工程Ｓ０３において、プラズマ処理装置１０では、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
このとき、１サイクル目、および／または、２サイクル目のデポ工程Ｓ０３と同等の設定とすることもできる。
このとき、１サイクル目、および／または、２サイクル目のデポ工程Ｓ０３と同等の設定とすることもできる。
【0138】
また、３サイクル目のデポ工程Ｓ０３において、プラズマ処理装置１０では、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２である電力が、後述するドライエッチング工程Ｓ０４およびアッシング工程Ｓ０５における値よりも小さく設定することができる。また、プラズマ処理装置１０においては、第一電極１２に対して、バイアス電圧を印加しないことができる。
３サイクル目のデポ工程Ｓ０３においては、所定の雰囲気圧力として処理をおこなう。さらに、３サイクル目のデポ工程Ｓ０３においては、１サイクル目、および／または、２サイクル目のデポ工程Ｓ０３と同等の設定とすることもできる。
３サイクル目のデポ工程Ｓ０３においては、所定の雰囲気圧力として処理をおこなう。さらに、３サイクル目のデポ工程Ｓ０３においては、１サイクル目、および／または、２サイクル目のデポ工程Ｓ０３と同等の設定とすることもできる。
【0139】
３サイクル目のデポ工程Ｓ０３で形成されるデポ層Ｄ３は、２サイクル目のデポ工程Ｓ０３と同様に、径寸法の小さい開口パターンＭＳに対応する底部ＶＳｂ２に比べて、径寸法の大きい開口パターンＭＬに対応する底部ＶＬｂ２における膜厚が大きくなる。なお、開口パターンＭＳ，ＭＬの外方となるレジスト保護膜Ｍｍの表面におけるデポ層Ｄ３の膜厚に比べて、開口パターンＭＬの底部ＶＬｂ２におけるデポ層Ｄ３の膜厚は同等かあるいは小さくなる。
【0140】
つまり、デポ層Ｄ３の膜厚は、開口パターンＭＳ，ＭＬの外方となるレジスト保護膜Ｍｍの表面におけるデポ層Ｄ３の膜厚ＴＤ３、開口パターンＭＬの底部ＶＬｂ２におけるデポ層Ｄ３の膜厚ＴＬＤ３、開口パターンＭＳの底部ＶＳｂ２におけるデポ層Ｄ３の膜厚ＴＳＤ３、の順に小さくなる。
【0141】
３サイクル目のデポ工程Ｓ０３において、上記のように条件設定をおこなうことにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ２，ＶＬｂ２におけるデポ層Ｄ３のデポジションカバレージをそれぞれ最適化するように制御することが可能となる。ここで、デポジションカバレージとして望ましい条件の方向は、必要な膜厚となるデポ層Ｄ３を底部ＶＳｂ２，ＶＬｂ２に積層する処理時間を短くすることである。つまり、デポ層Ｄ３を底部ＶＳｂ２，ＶＬｂ２に積層する成膜速度を増大することである。
【0142】
また、３サイクル目のデポ工程Ｓ０３において、デポジションカバレージとして望ましい条件としては、エッチング深さおよびアスペクト比に対応してデポジションカバレージを調整することである。つまり、後述するように、底部ＶＳｂ１，ＶＬｂ１からの底部ＶＳｂ２，ＶＬｂ２の深さ変化に対応してアスペクト比が変化した場合でも、所望の厚さのデポ層Ｄ３を所定の積層成膜速度で成膜することを可能にできる。
【0143】
さらに、底部ＶＳｂ２に積層するデポ層Ｄ３に対する均一性および確実性と、底部ＶＬｂ１に積層するデポ層Ｄ３に対する均一性および確実性とを、それぞれ向上することである。
さらに、３サイクル目のデポ工程Ｓ０３において、１サイクル目のデポ工程Ｓ０３、および／または、２サイクル目のデポ工程Ｓ０３に対して、同様におこなうことができる。
さらに、３サイクル目のデポ工程Ｓ０３において、１サイクル目のデポ工程Ｓ０３、および／または、２サイクル目のデポ工程Ｓ０３に対して、同様におこなうことができる。
【0144】
図１２は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示す３サイクル目のドライエッチング工程Ｓ０４は、図１２に示すように、異方性プラズマエッチングにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ２，ＶＬｂ２を掘り下げて、底部ＶＳｂ３，ＶＬｂ３を形成する。
このとき、レジスト保護膜Ｍｍの膜厚は多少減厚するが、１サイクル分としてのドライエッチング工程Ｓ０４において、レジスト保護膜Ｍｍはほぼ残存する。
図２に示す３サイクル目のドライエッチング工程Ｓ０４は、図１２に示すように、異方性プラズマエッチングにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ２，ＶＬｂ２を掘り下げて、底部ＶＳｂ３，ＶＬｂ３を形成する。
このとき、レジスト保護膜Ｍｍの膜厚は多少減厚するが、１サイクル分としてのドライエッチング工程Ｓ０４において、レジスト保護膜Ｍｍはほぼ残存する。
【0145】
このとき、３サイクル目のドライエッチング工程Ｓ０４における処理条件、プラズマの異方性、および、３サイクル目のデポ工程Ｓ０３によって積層したデポ層Ｄ３の膜厚差等によって、このドライエッチング工程Ｓ０４において形成する開口パターンＭＳに対応する底部ＶＳｂ３および開口パターンＭＬに対応する底部ＶＬｂ３の深さを均一になるように設定する。
【0146】
具体的には、開口パターンＭＳに対応する底部ＶＳｂ２に積層したデポ層Ｄ３の膜厚ＴＳＤ３が、開口パターンＭＬに対応する底部ＶＬｂ２に積層したデポ層Ｄ３の膜厚ＴＬＤ３に比べて小さく、かつ、開口パターンＭＳに対応する底部ＶＳｂ２に対するエッチング量が、開口パターンＭＬに対応する底部ＶＬｂ２に対するエッチング量に比べて小さいために、これらが相殺されて、開口パターンＭＳに対応する底部ＶＳｂ３の深さと開口パターンＭＬに対応する底部ＶＬｂ３の深さとが均一になる。
【0147】
また、３サイクル目のドライエッチング工程Ｓ０４において処理条件、プラズマの異方性、および、デポ層Ｄ３によって、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑに及ぼすエッチングの影響を極めて低減させてもよい。これにより、側壁ＶＳｑ，ＶＬｑがシリコン基板Ｓの表面と垂直で、かつ、略面一となり凹凸のない側壁ＶＳｑ，ＶＬｑを深さ方向に延長して形成する。
つまり、凹部パターンＶＳ，ＶＬとして均一径寸法となるように底部ＶＳｂ３，ＶＬｂ３を形成する。
つまり、凹部パターンＶＳ，ＶＬとして均一径寸法となるように底部ＶＳｂ３，ＶＬｂ３を形成する。
【0148】
この形状を実現するように、３サイクル目のドライエッチング工程Ｓ０４においても、プラズマ処理に強い異方性を持たせるために、後述するプラズマ処理装置１０を用いる。
このとき、３サイクル目のドライエッチング工程Ｓ０４におけるプラズマ処理装置１０では、２サイクル目のドライエッチング工程Ｓ０４と同様に、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
このとき、３サイクル目のドライエッチング工程Ｓ０４におけるプラズマ処理装置１０では、２サイクル目のドライエッチング工程Ｓ０４と同様に、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
【0149】
また、３サイクル目のドライエッチング工程Ｓ０４においても、プラズマ処理装置１０では、２サイクル目と同様に、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、３サイクル目のデポ工程Ｓ０３における値よも大きく、また、３サイクル目のアッシング工程Ｓ０５における値と同じ値に設定することができる。
【0150】
また、３サイクル目のドライエッチング工程Ｓ０４においても、プラズマ処理装置１０では、２サイクル目と同様に、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３の供給電力と同じ値に設定することができる。
【0151】
また、３サイクル目のドライエッチング工程Ｓ０４においても、プラズマ処理装置１０では、２サイクル目のドライエッチング工程Ｓ０４と同様に、第一電極１２に対して、周波数λ１であるバイアス電圧を印加することが好ましい。周波数λ１は、外周側の第三電極Ｅ３に印加する高周波の周波数λ３よりも低い値に設定することができる。周波数λ１は、たとえば、４００ｋＨｚとすることができる。
【0152】
また、３サイクル目のドライエッチング工程Ｓ０４における異方性プラズマエッチングでは、２サイクル目のドライエッチング工程Ｓ０４と同様に、ＳＦ６とＯ２の混合ガスをプラズマ分解して、Ｓｉの異方性エッチングをおこなうものである。これにより、ＳＦ６が分解して生成するＦラジカルが、Ｓｉをエッチングする（Ｆ＋Ｓｉ→ＳｉＦ４）。このエッチング反応は、等方性エッチングのため、異方性エッチングを行うために、側壁ＶＳｑ，ＶＬｑに保護膜を付着させて、側壁ＶＳｑ，ＶＬｑのエッチング反応を抑制してもよい。
【0153】
３サイクル目のドライエッチング工程Ｓ０４におけるＳＦ６／Ｏ２の混合ガス系異方性プラズマエッチングでは、２サイクル目のドライエッチング工程Ｓ０４と同様に、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑにおいてデポ層Ｄ２が除去されて側壁ＶＳｑ，ＶＬｑが露出する。
【0154】
ここで、３サイクル目のドライエッチング工程Ｓ０４におけるＳＦ６／Ｏ２の混合ガス系異方性プラズマエッチングでは、２サイクル目のドライエッチング工程Ｓ０４と同様に、絶縁層を形成して、側壁ＶＳｑ，ＶＬｑが保護されてもよい。同時に、Ｏによる側壁ＶＳｑ，ＶＬｑの酸化と、エッチング生成物であるＳｉＦ４が再分解されたＳｉとＯの反応によるＳｉＯｘのデポ膜の形成とによって側壁ＶＳｑ，ＶＬｑが保護される。
【0155】
また、３サイクル目のドライエッチング工程Ｓ０４では、２サイクル目のドライエッチング工程Ｓ０４と同様に、エッチング生成物であるＳｉＦ４が不足することを防止するために、ＳｉＦ４をガスとして供給することもできる。
【0156】
さらに、３サイクル目のドライエッチング工程Ｓ０４においては、２サイクル目のドライエッチング工程Ｓ０４と同様に、エッチングガスとしてＳＦ６又はＮＦ３を使用し、エッチングガスにケイ素化合物としてＳｉＦ４を、反応体としてＯ２、Ｎ２、Ｎ２Ｏ、ＮＯ、ＮＯｘまたはＣＯ２を添加して、底部ＶＳｂ２，ＶＬｂ２を集中的にエッチングすることができる。
さらに、３サイクル目のドライエッチング工程Ｓ０４においては、１サイクル目のドライエッチング工程Ｓ０４、および／または、２サイクル目のドライエッチング工程Ｓ０４に対して、長い時間とすることもできる。
さらに、３サイクル目のドライエッチング工程Ｓ０４においては、１サイクル目のドライエッチング工程Ｓ０４、および／または、２サイクル目のドライエッチング工程Ｓ０４に対して、長い時間とすることもできる。
【0157】
図１３は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示す３サイクル目のアッシング工程Ｓ０５は、図１３に示すように、３サイクル目のドライエッチング工程Ｓ０４の終了後において、残存したデポ層Ｄ３を除去する。
特に、３サイクル目のアッシング工程Ｓ０５においては、開口パターンＭＳおよび開口パターンＭＬの内周付近に残存したレジスト保護膜Ｍｍ表面付近のデポ層Ｄ３を確実に除去するように、その条件が設定される。
図２に示す３サイクル目のアッシング工程Ｓ０５は、図１３に示すように、３サイクル目のドライエッチング工程Ｓ０４の終了後において、残存したデポ層Ｄ３を除去する。
特に、３サイクル目のアッシング工程Ｓ０５においては、開口パターンＭＳおよび開口パターンＭＬの内周付近に残存したレジスト保護膜Ｍｍ表面付近のデポ層Ｄ３を確実に除去するように、その条件が設定される。
【0158】
３サイクル目のアッシング工程Ｓ０５においては、１サイクル目および／または２サイクル目と同様に、３サイクル目のドライエッチング工程Ｓ０４の終了した後に、レジスト保護膜Ｍｍの表面に付着しているデポ層Ｄ３と、開口パターンＭＳおよび開口パターンＭＬの開口内周付近に残存したデポ層Ｄ３と、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑに残存したデポ層Ｄ３と、を除去する。
【0159】
さらに、３サイクル目のアッシング工程Ｓ０５において、開口パターンＭＳに対応する底部ＶＳｂ３に残存したデポ層Ｄ３と、開口パターンＭＬに対応する底部ＶＬｂ３に残存したデポ層Ｄ３と、があればこれを除去する。
このとき、レジスト保護膜Ｍｍの膜厚は変化せず、３サイクル目のアッシング工程Ｓ０５において、レジスト保護膜Ｍｍはほぼ残存する。
このとき、レジスト保護膜Ｍｍの膜厚は変化せず、３サイクル目のアッシング工程Ｓ０５において、レジスト保護膜Ｍｍはほぼ残存する。
【0160】
ここで、最も重要なのは、開口パターンＭＳの内周位置に残存したデポ層Ｄ３と、開口パターンＭＬの内周位置に残存したデポ層Ｄ３と、を除去することである。もしも、このデポ層Ｄ３が除去しきれずに残存していた場合には、繰り返しサイクルの次のサイクルにおける後工程である、４サイクル目以降のデポ工程Ｓ０３において、残存したデポ層Ｄ３にさらに次のデポ層Ｄ４が堆積してしまい、レジスト層（マスク層）Ｍおよびレジスト保護膜Ｍｍにおける開口パターンＭＳおよび開口パターンＭＬの開口径（開口面積）が減少してしまう。
【0161】
すると、３サイクル目より次以降のサイクルである後工程として、４サイクル目以降となるドライエッチング工程Ｓ０４において、異方性を強めたエッチングをおこなっても、デポ層Ｄ２およびデポ層Ｄ３によって底部ＶＳｂ２および底部ＶＬｂ２までエッチングプラズマが到達することが阻害される。したがって、底部ＶＳｂ２および底部ＶＬｂ２におけるエッチングが好適におこなわれず、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑが垂直ではなくなり、凹部パターンＶＳ，ＶＬの形状が先細りとなってしまう可能性を排除できなくなる。
【0162】
これに対して、開口パターンＭＳの内周位置にデポ層Ｄ３が残存せず、また、開口パターンＭＬの内周位置にデポ層Ｄ３が残存しない状態にした場合には、繰り返しサイクルの次のサイクルとして後工程である、次以降のサイクルにおけるデポ工程Ｓ０３において、残存したデポ層Ｄ３にさらにデポ層Ｄ４が堆積することがなく、レジスト層（マスク層）Ｍおよびレジスト保護膜Ｍｍにおける開口パターンＭＳおよび開口パターンＭＬの開口径（開口面積）が所定の大きさを維持している状態に維持することができる。
【0163】
すると、繰り返しサイクルの次以降のサイクルにおけるドライエッチング工程Ｓ０４において、後工程として異方性を強めたエッチングをおこなうことで、デポ層Ｄ３およびデポ層Ｄ４によって底部ＶＳｂ２および底部ＶＬｂ２までエッチングプラズマが到達することが阻害されない。したがって、底部ＶＳｂ２および底部ＶＬｂ２におけるエッチングが好適におこなわれて、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑが垂直な状態で伸長され、凹部パターンＶＳ，ＶＬの形状が先細りとなってしまうことを防止して、同径の凹部パターンＶＳ，ＶＬを高アスペクト比で形成することが可能となる。
【0164】
同時に、レジスト保護膜Ｍｍは、アッシング工程Ｓ０５においてレジスト層（マスク層）Ｍがなくならないように、充分な膜厚を維持していることが重要である。
【0165】
３サイクル目のアッシング工程Ｓ０５において、上記のように、開口パターンＭＳとＭＬとの内周位置に残存したデポ層Ｄ３を確実に除去するために、１サイクル目および／または２サイクル目のアッシング工程Ｓ０５と同様に、プラズマ処理に強い異方性を持たせる必要がある。このために、３サイクル目のアッシング工程Ｓ０５においても、後述するプラズマ処理装置１０を用いる。
【0166】
このとき、３サイクル目のアッシング工程Ｓ０５におけるプラズマ処理装置１０では、１サイクル目および／または２サイクル目のアッシング工程Ｓ０５と同様に、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
【0167】
また、３サイクル目のアッシング工程Ｓ０５におけるプラズマ処理装置１０では、１サイクル目および／または２サイクル目のアッシング工程Ｓ０５と同様に、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、デポ工程Ｓ０３における値よも大きく、また、３サイクル目のドライエッチング工程Ｓ０４における値と同じ値に設定することができる。
【0168】
また、３サイクル目のアッシング工程Ｓ０５におけるプラズマ処理装置１０では、１サイクル目および／または２サイクル目のアッシング工程Ｓ０５と同様に、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３の供給電力と同じ値に設定することができる。
【0169】
また、３サイクル目のアッシング工程Ｓ０５におけるプラズマ処理装置１０では、１サイクル目および／または２サイクル目のアッシング工程Ｓ０５と同様に、第一電極１２に対して、周波数λ１であるバイアス電圧を印加することが好ましい。周波数λ１は、外周側の第三電極Ｅ３に印加する高周波の周波数λ３よりも低い値に設定することができる。周波数λ１は、たとえば、４００ｋＨｚとすることができる。
【0170】
また、３サイクル目のアッシング工程Ｓ０５におけるプラズマ処理装置１０では、１サイクル目および／または２サイクル目のアッシング工程Ｓ０５と同様に、第一電極１２に対して、バイアス電圧を印加することが好ましい。３サイクル目のアッシング工程Ｓ０５におけるバイアス電圧の電力は、３サイクル目のドライエッチング工程Ｓ０４におけるバイアス電圧の電力と等しいか、３サイクル目のドライエッチング工程Ｓ０４におけるバイアス電圧の電力よりも高く設定することができる。
【0171】
３サイクル目のアッシング工程Ｓ０５において、Ｏ２ガスを供給してアッシングすることができる。Ｏ２ガス系異方性プラズマ処理では、開口パターンＭＳ，ＭＬの内周付近、および開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑにおいてデポ層Ｄ３が確実に除去されて側壁ＶＳｑ，ＶＬｑが露出する。同時に、３サイクル目のアッシング工程Ｓ０５において、Ｏ２ガスを供給してアッシングするが、レジスト層（マスク層）Ｍにはレジスト保護膜Ｍｍが積層されていることで、レジスト層（マスク層）ＭはＯ２プラズマによって除去されない。
【0172】
本実施形態に係るシリコンのドライエッチング方法は、図２に示すように、デポ工程Ｓ０３と、ドライエッチング工程Ｓ０４と、アッシング工程Ｓ０５と、を１サイクルとして繰り返す。これにより、凹部パターンＶＳ，ＶＬの深さをさらに長くする。
３サイクル目のデポ工程Ｓ０３～アッシング工程Ｓ０５のエッチング工程が終了した際に、図２に示すように、深さ判断工程Ｓ０６ａおよびレジスト保護判断工程Ｓ０６を有する。
３サイクル目のデポ工程Ｓ０３～アッシング工程Ｓ０５のエッチング工程が終了した際に、図２に示すように、深さ判断工程Ｓ０６ａおよびレジスト保護判断工程Ｓ０６を有する。
【0173】
３サイクル目の深さ判断工程Ｓ０６ａにおいては、次のレジスト保護判断工程Ｓ０６へと進むかを判断する。このとき、深さ判断工程Ｓ０６ａにおける判断基準は、凹部パターンＶＳ，ＶＬの深さ、言い換えると、凹部パターンＶＳ，ＶＬのアスペクト比である。
凹部パターンＶＳ，ＶＬの深さが足りない場合、次サイクルのエッチング工程へとサイクルを重ねるために、まず、後述するレジスト保護膜形成工程Ｓ０７へと進むかを判断するために、レジスト保護判断工程Ｓ０６へと進む。また、凹部パターンＶＳ，ＶＬの深さが足りている場合、エッチングを終了して、後工程Ｓ０８へと進む。
凹部パターンＶＳ，ＶＬの深さが足りない場合、次サイクルのエッチング工程へとサイクルを重ねるために、まず、後述するレジスト保護膜形成工程Ｓ０７へと進むかを判断するために、レジスト保護判断工程Ｓ０６へと進む。また、凹部パターンＶＳ，ＶＬの深さが足りている場合、エッチングを終了して、後工程Ｓ０８へと進む。
【0174】
３サイクル目のレジスト保護判断工程Ｓ０６においては、次サイクルのエッチング工程へとサイクルを重ねるか、後述するレジスト保護膜形成工程Ｓ０７へと進むかを判断する。
ここで、３サイクル目のレジスト保護判断工程Ｓ０６における判断基準としては、凹部パターンＶＳ，ＶＬの深さに加えて、レジスト保護膜Ｍｍのエッチング程度、つまり、レジスト保護膜Ｍｍの減厚程度とされる。
ここで、３サイクル目のレジスト保護判断工程Ｓ０６における判断基準としては、凹部パターンＶＳ，ＶＬの深さに加えて、レジスト保護膜Ｍｍのエッチング程度、つまり、レジスト保護膜Ｍｍの減厚程度とされる。
【0175】
凹部パターンＶＳ，ＶＬの深さ、あるいはアスペクト比は、３サイクル目以降のアッシング工程Ｓ０５の終了時には充分な大きさを有している。したがって、３サイクル目以降のレジスト保護判断工程Ｓ０６における基準は、レジスト保護膜Ｍｍのエッチング程度、つまり、レジスト保護膜Ｍｍの減厚程度によって判断される。
【0176】
３サイクル目のレジスト保護判断工程Ｓ０６においては、３サイクル目のデポ工程Ｓ０３～アッシング工程Ｓ０５のエッチング工程が終了した時点で、次以降のサイクルにおけるデポ工程Ｓ０３とドライエッチング工程Ｓ０４とにおいて、レジスト保護膜Ｍｍが充分な膜厚を維持し、充分なレジスト層（マスク層）Ｍに対する保護能すなわちエッチング耐性を保持している場合には、次サイクルである４サイクル目のエッチング工程へと進む判断をする。
【0177】
また、３サイクル目のレジスト保護判断工程Ｓ０６においては、レジスト保護膜Ｍｍが充分な膜厚を維持しておらず、充分なレジスト層（マスク層）Ｍに対する保護能すなわちエッチング耐性を有していないと予想される場合には、レジスト保護膜形成工程Ｓ０７へと進む判断をする。
【0178】
なお、レジスト保護判断工程Ｓ０６における判断は、前工程である３サイクル目後に、レジスト保護膜Ｍｍの膜厚を測定した結果から判断してもよいし、前工程におけるエッチング条件から、レジスト保護膜Ｍｍが充分な膜厚を維持していることを類推して、４サイクル目への移行を判断してもよい。エッチング条件による判断では、あらかじめ、所定の条件によるレジスト保護膜Ｍｍの減厚程度を設定して判断することになる。
【0179】
なお、通常、シリコン基板Ｓのエッチングで、上述するようなデポ工程Ｓ０３と、ドライエッチング工程Ｓ０４と、アッシング工程Ｓ０５と、を１サイクルとした場合、５～２０サイクル、好ましくは、８～１２サイクル程度で、一回のレジスト保護膜形成工程Ｓ０７を挿入することができる。
【0180】
次に、４サイクル目について説明する。
【0181】
図１４は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示す４サイクル目のデポ工程Ｓ０３は、４サイクル目における後工程のドライエッチング工程Ｓ０４において、凹部パターンＶＳと凹部パターンＶＬとの側壁をエッチングから保護することができるように、図１４に示すように、レジスト保護膜Ｍｍの表面にフルオロカーボン等のポリマーからなるデポ層Ｄ４を異方性プラズマ処理により形成する。
このとき、レジスト保護膜Ｍｍの膜厚は多少減厚するが、１サイクル分としてのデポ工程Ｓ０３において、レジスト保護膜Ｍｍはほぼ残存する。
図２に示す４サイクル目のデポ工程Ｓ０３は、４サイクル目における後工程のドライエッチング工程Ｓ０４において、凹部パターンＶＳと凹部パターンＶＬとの側壁をエッチングから保護することができるように、図１４に示すように、レジスト保護膜Ｍｍの表面にフルオロカーボン等のポリマーからなるデポ層Ｄ４を異方性プラズマ処理により形成する。
このとき、レジスト保護膜Ｍｍの膜厚は多少減厚するが、１サイクル分としてのデポ工程Ｓ０３において、レジスト保護膜Ｍｍはほぼ残存する。
【0182】
デポ層Ｄ４は、４サイクル目における後工程として、フッ素化合物を使用したエッチングであるドライエッチング工程Ｓ０４において、垂直な側壁ＭＳｑ、ＭＬｑを達成するために、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ、ＶＬｑをエッチングから保護するとともに、エッチングを凹部パターンＶＳ，ＶＬの底部ＶＳｂ３，ＶＬｂ３に限定する。
【0183】
デポ層Ｄ４は、レジスト保護膜Ｍｍの表面および凹部パターンＶＳ，ＶＬの底部ＶＳｂ３，ＶＬｂ３に積層する。また、図１４においては、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ、ＶＬｑにおいてはデポ層Ｄ４を示しているが、実際にはあまり積層されない。
【0184】
４サイクル目のデポ工程Ｓ０３は、３サイクル目と同様に、ＣＨＦ３、Ｃ２Ｆ６、Ｃ２Ｆ４、またはＣ４Ｆ８などの過フッ化炭化水素ガスを用いて、異方性プラズマ処理をおこなう。デポ工程Ｓ０５においては、プラズマ処理に強い異方性を持たせるために、後述するプラズマ処理装置１０を用いる。
【0185】
４サイクル目のデポ工程Ｓ０３において、プラズマ処理装置１０では、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
このとき、１サイクル目～３サイクル目におけるいずれかのデポ工程Ｓ０３と同等の設定とすることもできる。
このとき、１サイクル目～３サイクル目におけるいずれかのデポ工程Ｓ０３と同等の設定とすることもできる。
【0186】
また、４サイクル目のデポ工程Ｓ０３において、プラズマ処理装置１０では、後述する内周側の第二電極Ｅ２に印加する高周波の周波数λ２である電力が、後述するドライエッチング工程Ｓ０４およびアッシング工程Ｓ０５における値よりも小さく設定することができる。また、プラズマ処理装置１０においては、第一電極１２に対して、バイアス電圧を印加しないことができる。
４サイクル目のデポ工程Ｓ０３においては、所定の雰囲気圧力として処理をおこなう。さらに、４サイクル目のデポ工程Ｓ０３においては、１サイクル目～３サイクル目におけるいずれかのデポ工程Ｓ０３と同等の設定とすることもできる。
４サイクル目のデポ工程Ｓ０３においては、所定の雰囲気圧力として処理をおこなう。さらに、４サイクル目のデポ工程Ｓ０３においては、１サイクル目～３サイクル目におけるいずれかのデポ工程Ｓ０３と同等の設定とすることもできる。
【0187】
４サイクル目のデポ工程Ｓ０３で形成されるデポ層Ｄ４は、１サイクル目～３サイクル目におけるいずれかのデポ工程Ｓ０３と同様に、径寸法の小さい開口パターンＭＳに対応する底部ＶＳｂ３に比べて、径寸法の大きい開口パターンＭＬに対応する底部ＶＬｂ３における膜厚が大きくなる。なお、開口パターンＭＳ，ＭＬの外方となるレジスト保護膜Ｍｍの表面におけるデポ層Ｄ４の膜厚に比べて、開口パターンＭＬの底部ＶＬｂ３におけるデポ層Ｄ４の膜厚は同等かあるいは小さくなる。
【0188】
つまり、デポ層Ｄ４の膜厚は、開口パターンＭＳ，ＭＬの外方となるレジスト保護膜Ｍｍの表面におけるデポ層Ｄ４の膜厚ＴＤ４、開口パターンＭＬの底部ＶＬｂ３におけるデポ層Ｄ４の膜厚ＴＬＤ４、開口パターンＭＳの底部ＶＳｂ３におけるデポ層Ｄ４の膜厚ＴＳＤ４、の順に小さくなる。
【0189】
４サイクル目のデポ工程Ｓ０３において、上記のように条件設定をおこなうことにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ３，ＶＬｂ３におけるデポ層Ｄ４のデポジションカバレージをそれぞれ最適化するように制御することが可能となる。ここで、デポジションカバレージとして望ましい条件の方向は、必要な膜厚となるデポ層Ｄ４を底部ＶＳｂ３，ＶＬｂ３に積層する処理時間を短くすることである。つまり、デポ層Ｄ４を底部ＶＳｂ３，ＶＬｂ３に積層する成膜速度を増大することである。
【0190】
また、４サイクル目のデポ工程Ｓ０３において、デポジションカバレージとして望ましい条件としては、エッチング深さおよびアスペクト比に対応してデポジションカバレージを調整することである。つまり、後述するように、底部ＶＳｂ２，ＶＬｂ２からの底部ＶＳｂ３，ＶＬｂ３の深さ変化に対応してアスペクト比が変化した場合でも、所望の厚さのデポ層Ｄ３を所定の積層成膜速度で成膜することを可能にできる。
【0191】
さらに、底部ＶＳｂ３に積層するデポ層Ｄ４に対する均一性および確実性と、底部ＶＬｂ３に積層するデポ層Ｄ４に対する均一性および確実性とを、それぞれ向上することである。
【0192】
次に、図２に示す４サイクル目のドライエッチング工程Ｓ０４として、異方性プラズマエッチングにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ２，ＶＬｂ２を掘り下げて、底部ＶＳｂ３，ＶＬｂ３を形成する。
このとき、レジスト保護膜Ｍｍの膜厚は多少減厚するが、１サイクル分としてのドライエッチング工程Ｓ０４において、レジスト保護膜Ｍｍはほぼ残存する。
このとき、レジスト保護膜Ｍｍの膜厚は多少減厚するが、１サイクル分としてのドライエッチング工程Ｓ０４において、レジスト保護膜Ｍｍはほぼ残存する。
【0193】
次に、図２に示す４サイクル目のアッシング工程Ｓ０５として、残存したデポ層Ｄ４を除去する。
このとき、レジスト保護膜Ｍｍの膜厚は多少減厚するが、アッシング工程Ｓ０５において、レジスト保護膜Ｍｍは減厚しない。
このとき、レジスト保護膜Ｍｍの膜厚は多少減厚するが、アッシング工程Ｓ０５において、レジスト保護膜Ｍｍは減厚しない。
【0194】
さらに、４サイクル目の深さ判定工程Ｓ０６ａおよびレジスト保護判断工程Ｓ０６として、レジスト保護膜Ｍｍの厚さに応じて、所定の頻度でレジスト保護膜形成工程Ｓ０７を挿入するどうかを判断しつつ、さらに、エッチング工程のサイクルを回していく。
【0195】
これにより、シリコン基板Ｓの表面に、径寸法ΦＳを有する凹部パターンＶＳと、径寸法ΦＬを有する凹部パターンＶＬを、同じ深さとして形成する。
【0196】
さらに、図２に示す後工程Ｓ０８として、必要であればドライエッチング工程Ｓ０４に類する工程によって、レジスト保護膜Ｍｍを除去し、さらに、ウェットエッチング工程、あるいは、アッシング工程Ｓ０５に類する工程によって、レジスト層（マスク層）Ｍを除去することで、本実施形態に係るシリコンのドライエッチング方法を終了する。
なお、本実施形態に係るシリコンのドライエッチング方法では、５０サイクル程度のサイクル数を適応することができる。
なお、本実施形態に係るシリコンのドライエッチング方法では、５０サイクル程度のサイクル数を適応することができる。
【0197】
本実施形態のシリコンのドライエッチング方法は、図２に示すように、デポ工程Ｓ０３と、ドライエッチング工程Ｓ０４と、アッシング工程Ｓ０５と、を１サイクルとして繰り返すとともに、所定の頻度でレジスト保護膜形成工程Ｓ０７を挿入することにより、異なる径寸法の凹部パターンＶＳ，ＶＬを同じ深さとして高アスペクト比に形成することを、シリコン基板Ｓに樹脂からなるレジスト層（マスク層）Ｍをパターンニングした簡単な構成で、金属等のＨＤＭ（ハードマスク）を用いることなく実現することが可能となる。
【0198】
なお、形成する凹部パターンＶＳ，ＶＬの深さに応じて、エッチング工程のサイクル数は任意の回数とすることができる。また、アッシング工程Ｓ０５は、各サイクル毎におこなわなくてもよい。この場合、レジスト保護判断工程Ｓ０６において、当該サイクルにおける開口パターンＭＳ，ＭＬの内周でのデポ層の残存度合いによって、アッシング工程Ｓ０５の実施の有無を、同時に判断することができる。
【0199】
次に、本実施形態におけるシリコンのドライエッチング方法において用いるプラズマ処理装置について、図面に基づいて説明する。
図１５は、本実施形態におけるシリコンのドライエッチング方法において用いるプラズマ処理装置を示す模式断面図である。図１６は、図１５の装置において、内周側と外周側に２つのスパイラル状電極を配置し、各電極にそれぞれ異なる周波数の電源を接続する位置を示す平面図である。図１７は、図１５の装置において、第一電極（外径Ｄ）と第二電極（外径ｄ）との関係を示す断面図である。図において、符号１０は、プラズマ処理装置である。
図１５は、本実施形態におけるシリコンのドライエッチング方法において用いるプラズマ処理装置を示す模式断面図である。図１６は、図１５の装置において、内周側と外周側に２つのスパイラル状電極を配置し、各電極にそれぞれ異なる周波数の電源を接続する位置を示す平面図である。図１７は、図１５の装置において、第一電極（外径Ｄ）と第二電極（外径ｄ）との関係を示す断面図である。図において、符号１０は、プラズマ処理装置である。
【0200】
本実施形態におけるプラズマ処理装置１０は、Ｄｕａｌ ｆｒｅｑｕｅｎｃｙ ＩＣＰとされる。プラズマ処理装置１０は、図１５に示すように、たとえば排気手段ＴＭＰにより減圧可能なチャンバ１１内において被処理体（シリコン基板）Ｓに対してプラズマ処理する装置である。
このプラズマ処理装置１０においては、ガス導入手段が上蓋１３の中央部１５ａ（１５）に配置され、固体ソース２０ａ（２０）の配置される領域が外周側に配された電極［第三電極Ｅ３（アンテナＡＴ３）］と重なる位置に設けられている。
このプラズマ処理装置１０においては、ガス導入手段が上蓋１３の中央部１５ａ（１５）に配置され、固体ソース２０ａ（２０）の配置される領域が外周側に配された電極［第三電極Ｅ３（アンテナＡＴ３）］と重なる位置に設けられている。
【0201】
プラズマ処理装置１０では、チャンバ１１内において、固体ソース２０ａの配置される領域が、第三電極Ｅ３と重なる位置にあり、かつ、印加する周波数が低い方の電極（第三電極Ｅ３）を少なくとも覆うように配置されており、固体ソース２０ａがチャンバ１１の上蓋１３と別体として設けられている。
【0202】
プラズマ処理装置１０において、第二電極Ｅ２は印加する周波数が高い方の電極であり、第三電極Ｅ３は印加する周波数が低い方である。すなわち、プラズマ処理装置１０では、第二の周波数λ２と第三の周波数λ３が、λ２＞λ３の関係にある。
プラズマ処理装置１０において、第二電極Ｅ２はプラズマを形成するための電力およびプラズマ分布を制御する電力を印加する電極であり、第三電極Ｅ３は形成されたプラズマの電子温度を加熱する電極である。
プラズマ処理装置１０には、ガス導入手段が上蓋１３の中央部に配置されている。
プラズマ処理装置１０において、第二電極Ｅ２はプラズマを形成するための電力およびプラズマ分布を制御する電力を印加する電極であり、第三電極Ｅ３は形成されたプラズマの電子温度を加熱する電極である。
プラズマ処理装置１０には、ガス導入手段が上蓋１３の中央部に配置されている。
【0203】
プラズマ処理装置１０は、チャンバ１１と、平板状の第一電極（基板の支持手段）１２と、高周波電源Ａと、上蓋１３と、螺旋状の第二電極Ｅ２（アンテナＡＴ２）と、螺旋状の第三電極Ｅ３（アンテナＡＴ３）と、ガス導入口１５と、ガス導入手段（不図示）と、を備えている。
第一電極（支持手段）１２は、チャンバ１１内に配され、被処理体Ｓを載置する。高周波電源（第一の高周波電源）Ａは、第一電極１２に対して、周波数（第一の周波数）λ１のバイアス電圧を印加可能である。
第一電極（支持手段）１２は、チャンバ１１内に配され、被処理体Ｓを載置する。高周波電源（第一の高周波電源）Ａは、第一電極１２に対して、周波数（第一の周波数）λ１のバイアス電圧を印加可能である。
【0204】
螺旋状の第二電極Ｅ２と螺旋状の第三電極Ｅ３とは、いずれもチャンバ１１外に配され、チャンバ１１の上蓋１３を形成する石英板を挟んで、第一電極１２と対向するように配置される。螺旋状の第二電極Ｅ２は上蓋１３に沿って中央部に配置され、螺旋状の第三電極Ｅ３は上蓋１３に沿って第二電極Ｅ２より外周部に配置される。
【0205】
高周波電源（第二の高周波電源）Ｂは、第二電極Ｅ２に対して、周波数（第二の周波数）λ２の交流電圧を印加可能である（図１５）。第二電極Ｅ２は、螺旋状の内周端に配置され、第二の高周波電源Ｂから高周波を印加する第一の部位と、螺旋状の外周端に配置され、アースに接地される第二の部位とを有する（図１６）。
【0206】
高周波電源（第三の高周波電源）Ｃは、第三電極Ｅ３に対して、周波数（第三の周波数）λ３の交流電圧を印加可能である（図１５）。第三電極Ｅ３は、螺旋状の内周端に配置され、第三の高周波電源Ｃから高周波を印加する第三の部位と、螺旋状の外周端に配置され、アースに接地される第四の部位とを有する（図１６）。
【0207】
第二の高周波電源Ｂは、第二電極Ｅ２に対して、第二の周波数λ２の交流電圧を印加する。第三の高周波電源Ｃは、第三電極Ｅ３に対して、第三の周波数λ３の交流電圧を印加する。
【0208】
プラズマ処理装置１０におけるガス導入手段（不図示）は、上蓋１３に配されたガス導入口１５（１５ａ）から、チャンバ１１内にフッ素（Ｆ）を含有するプロセスガスＧを導入する。
プラズマ処理装置１０は、チャンバ１１内において、チャンバ１１の上蓋１３側、かつ、第一電極１２と対向する位置に、スパッタリング用の固体ソース２０を有する。特に、プラズマ処理装置１０では、固体ソース２０の配置される領域が外周側に配された第三電極Ｅ３と重なる位置に設けられている。
プラズマ処理装置１０は、チャンバ１１内において、チャンバ１１の上蓋１３側、かつ、第一電極１２と対向する位置に、スパッタリング用の固体ソース２０を有する。特に、プラズマ処理装置１０では、固体ソース２０の配置される領域が外周側に配された第三電極Ｅ３と重なる位置に設けられている。
【0209】
上記構成により、プラズマ処理装置１０においては、チャンバ１１内の上蓋１３側に、第二電極Ｅ２によるプラズマＰ２と第三電極Ｅ３によるプラズマＰ３が生じる。そして、プラズマ処理装置１０では、固体ソース２０の配置される領域が外周側に配された第三電極Ｅ３と重なる位置に設けられているので、固体ソース２０は主にプラズマＰ３によってスパッタリングされる。固体ソース２０として酸化シリコンを設けることにより、固体ソース２０からプラズマ（特にプラズマＰ３）の中に、不足するたとえば酸素元素が逐次導入される。
【0210】
ここで、酸素元素（Ｏ）及びフッ素元素（Ｆ）の発光分光強度、並びにこれらの比率Ｏ／Ｆとの関係を所定の状態とするために、高周波（１３．５６ＭＨｚ）の電源パワーを２ｋＷに固定し、低周波（２ＭＨｚ）の電源パワーを０Ｗ～３ｋＷの範囲で変更することができる。
【0211】
プラズマ処理装置１０において、図１７に示すように、シリコン基板Ｓを載置する第一電極１２（外径Ｄ）と、固体ソース２０と重ならない内周側の第二電極Ｅ２（外径ｄ）との関係を設定する。
【0212】
・第二電極（アンテナ２）の直径ｄが、基板の支持手段（基板ステージ）である第一電極１２の直径Ｄに対して１／２以下の場合は、外周部のプラズマ密度が低下し、Ｆラジカルの生成量が著しく低下する。このため、基板の外周部が、基板の中央部と同様にエッチングを行うことができない。
・第二電極（アンテナ２）の直径ｄが、基板の支持手段（基板ステージ）である第一電極１２の直径Ｄの１．３倍以上の場合は、第三電極Ｅ３（アンテナ３）に低周波を印加し、固体ソース２０から酸素元素を供給しても、基板から遠いため、基板外周部に効果が及ばない。
・第二電極（アンテナ２）の直径ｄが、基板の支持手段（基板ステージ）である第一電極１２の直径Ｄの１．３倍以上の場合は、第三電極Ｅ３（アンテナ３）に低周波を印加し、固体ソース２０から酸素元素を供給しても、基板から遠いため、基板外周部に効果が及ばない。
【0213】
したがって、本実施形態のプラズマ処理装置１０においては、固体ソース２０から酸素元素を供給する際には、関係式Ｄ／２≦ｄ≦Ｄを満たすことが好ましい。
【0214】
本実施形態におけるシリコンのドライエッチング方法によれば、デポ層Ｄ１～Ｄ４～によるエッチストップ効果を利用して、シリコン基板ＳにＲＩＥ－ｌａｇを抑制して異なる径寸法（ΦＡ，ΦＢなど）を有するホールやトレンチなどの凹部パターンＶＳ，ＶＬ形成する際でも、樹脂等のレジスト層（マスク層）Ｍに、エッチング工程で用いるガスを兼用したレジスト保護膜Ｍｍを形成するだけで、ドライエッチング処理をおこなうことができる。
【0215】
しかも、金属等のハードマスクを用いることがないため、金属等の成膜工程が必要なく、金属成膜用のチャンバ、パターニング、洗浄等、金属用に特化した工程および装置を必要としない。したがって、工程数の削減および、必要な装置の削減、製造コストの削減等を図ることができる。
【0216】
また、デポ工程Ｓ０３におけるデポジション堆積と、ドライエッチング工程Ｓ０５におけるエッチングとの反復の後に、デポ層Ｄ１～Ｄ４～を除去するアッシング工程Ｓ０５を追加することで、サイクル毎にデポジションを除去する。これにより、エッチング途中の開口パターンＭＳ，ＭＬの領域に対応する側壁ＶＳｑ，ＶＬｑに付着したＣｘＦｙ系ポリマーからなるデポ層Ｄ１～Ｄ４～も除去される。
【0217】
さらに、ドライエッチング工程Ｓ０４では、プラズマ処理装置１０におけるＤｕａｌ ｆｒｅｑｕｅｎｃｙ ＩＣＰ（例えば、１３．５６ＭＨｚと２ＭＨｚとからなる）により、添加ガスＯ２を積極解離させることで側壁ＶＳｑ，ＶＬｑにＳｉＯｘ保護膜を常時形成させることができる。
レジスト保護膜形成工程Ｓ０７とアッシング工程Ｓ０５とデポ工程Ｓ０３とドライエッチング工程Ｓ０４とを、同一のチャンバ１１内でおこなうことにより、ｉｎ－ｓｉｔｕとして、開口パターンＭＳ，ＭＬにおけるレジスト保護膜Ｍｍの開口内周付近に付着したデポ層Ｄ１～Ｄ４～が除去された状態でドライエッチングをおこなうことができる。
レジスト保護膜形成工程Ｓ０７とアッシング工程Ｓ０５とデポ工程Ｓ０３とドライエッチング工程Ｓ０４とを、同一のチャンバ１１内でおこなうことにより、ｉｎ－ｓｉｔｕとして、開口パターンＭＳ，ＭＬにおけるレジスト保護膜Ｍｍの開口内周付近に付着したデポ層Ｄ１～Ｄ４～が除去された状態でドライエッチングをおこなうことができる。
【0218】
しかも、レジスト保護膜形成工程Ｓ０７により、レジスト層（マスク層）Ｍをアッシングやエッチングから保護することが可能なレジスト保護膜Ｍｍを形成して、レジスト層（マスク層）Ｍの減厚を抑制することができる。これにより、金属、酸化シリコン等のハードマスクを必要としない。
したがって、ハードマスク層の成膜、エッチング、洗浄塔の追加の工程および追加の装置を用いることがない。しかも、レジスト保護膜形成工程Ｓ０７とドライエッチング工程Ｓ０４とで、共通するガスを用いることが可能となる。
したがって、ハードマスク層の成膜、エッチング、洗浄塔の追加の工程および追加の装置を用いることがない。しかも、レジスト保護膜形成工程Ｓ０７とドライエッチング工程Ｓ０４とで、共通するガスを用いることが可能となる。
【0219】
なお、本実施形態におけるプラズマ処理装置１０としては、次の構成とすることも可能である。
図１８は、本実施形態において処理をおこなうプラズマ装置の他の例を示す模式断面図である。
図１８は、本実施形態において処理をおこなうプラズマ装置の他の例を示す模式断面図である。
【0220】
この例におけるプラズマ処理装置１０は、図１８に示すように、ガス導入手段が上蓋１３の中央部に配置され、固体ソース２０ｂ（２０）の配置される領域が２つの電極［第二電極Ｅ２（アンテナＡＴ２）、第三電極Ｅ３（アンテナＡＴ３）］と重なる位置にある。
【0221】
つまり、図１８の構成からなるプラズマ処理装置１０においては、チャンバ１１内において、固体ソース２０ｂの配置される領域が、第二電極Ｅ２および第三電極Ｅ３と重なる位置にあり、かつ、両電極を覆うように配置されており、固体ソース２０ｂがチャンバ１１の上蓋１３と別体として設けられている。
【0222】
この構成により、図１８のプラズマ処理装置における固体ソース２０ｂ（２０）は、低周波プラズマＰ３において、優先的に、スパッタリングされる。ゆえに、被処理体であるシリコン基板Ｓに対して、シリコン基板Ｓの半径方向において酸素元素が増加するように供給される。
【0223】
したがって、図１８のプラズマ処理装置においても、図１５のプラズマ処理装置と同様に、基板の中央部から外周部に亘る全域において、プラズマ処理における異方性を強化し、シリコン基板に加工される凹部パターンの側面形状が、凹部パターンの深さ方向において略直線状に保たれる。
【0224】
図１９は、本実施形態において処理をおこなうプラズマ装置の他の例を示す模式断面図である。
【0225】
この例におけるプラズマ処理装置１０では、図１９に示すように、図１８のプラズマ処理装置と同様の作用・効果が得られる。これに加えて、図１９のプラズマ処理装置においては、チャンバの上蓋それ自体が固体ソースであることから、チャンバ内に固体ソースを保持する手段が不要となる。また、チャンバの上蓋が固体ソースから構成されているので、チャンバ内におけるプラズマＰ２、Ｐ３の放電状態を一段と安定したものとすることができる。
【0226】
したがって、図１９のプラズマ処理装置においても、図１５のプラズマ処理装置と同様に、シリコン基板の中央部から外周部に亘る全域において、シリコン基板に加工される凹部パターンの側面形状が、凹部パターンの深さ方向において略直線状に保たれる。
【0227】
図２０は、本実施形態において処理をおこなうプラズマ装置の他の例を示す模式断面図である。
【0228】
この例におけるプラズマ処理装置１０では、図２０に示すように、ガス導入手段がチャンバ１１の側壁部１５ｂ（１５）に配置され、固体ソース２０ｄ（２０）の配置される領域が内周側の電極［第二電極Ｅ２（アンテナＡＴ２）］と重なる位置にある。
【0229】
この例におけるプラズマ処理装置１０は、第二電極Ｅ２は印加する周波数が低い方の電極であり、第三電極Ｅ３は印加する周波数が高い方である。すなわち、図２０のプラズマ処理装置１０では、第二の周波数λ２と第三の周波数λ３が、λ２＜λ３の関係にあり、前記ガス導入手段がチャンバ１１の側壁部１５ｂ（１５）に配置されている。
【0230】
図１５のプラズマ処理装置１０では、ガス導入手段がチャンバ１１の側壁部１５ｂ（１５）に配置される場合は、基板中心において不具合な状況が発生する傾向にある。そこで、この例におけるプラズマ処理装置１０においては、図２０に示すように、固体ソース２０ｄ（２０）を内周側の電極［第二電極Ｅ２（アンテナＡＴ２）］と重なる位置に配置した。
【0231】
これにより、図１５のプラズマ処理装置において基板外周部に対する作用・効果が、図２０のプラズマ処理装置では、基板中心部に対して得られる。
したがって、図２０のプラズマ処理装置においても、図１５のプラズマ処理装置と同様に、基板の中央部から外周部に亘る全域において、シリコン基板に加工される凹部パターンの側面形状が、凹部パターンの深さ方向において略直線状に保たれる。
したがって、図２０のプラズマ処理装置においても、図１５のプラズマ処理装置と同様に、基板の中央部から外周部に亘る全域において、シリコン基板に加工される凹部パターンの側面形状が、凹部パターンの深さ方向において略直線状に保たれる。
【0232】
図２１は、本実施形態において処理をおこなうプラズマ装置の他の例を示す模式断面図である。
【0233】
この例におけるプラズマ処理装置１０では、図２１に示すように、ガス導入手段がチャンバ１１の側壁部１５ｂ（１５）に配置され、固体ソース２０ｅ（２０）の配置される領域が２つの電極［第二電極Ｅ２（アンテナＡＴ２）、第三電極Ｅ３（アンテナＡＴ３）］と重なる位置にある。
【0234】
すなわち、図２１に示す構成からなるプラズマ処理装置においては、チャンバ１１内において、固体ソース２０ｅの配置される領域が、第二電極Ｅ２および第三電極Ｅ３と重なる位置にあり、かつ、両電極を覆うように配置されており、固体ソース２０ｅがチャンバ１１の上蓋１３と別体として設けられている。
【0235】
この構成により、図２１のプラズマ処理装置における固体ソース２０ｅ（２０）は、低周波プラズマＰ２において、優先的に、スパッタリングされる。ゆえに、被処理体であるシリコン基板Ｓに対して、シリコン基板Ｓの半径方向において酸素元素が増加するように供給される。
【0236】
したがって、図２１のプラズマ処理装置においても、図２０のプラズマ処理装置と同様に、基板の中央部から外周部に亘る全域において、基板に加工される凹部の側面形状が、凹部の深さ方向において略直線状に保たれる。
【0237】
図２２は、本実施形態において処理をおこなうプラズマ装置の他の例を示す模式断面図である。
【0238】
この例におけるプラズマ処理装置１０では、図２２に示すように、チャンバ内において、チャンバの上蓋が固体ソース２０ｆ（２０）から構成されている。
これにより、図２２に示すプラズマ処理装置１０は、図２１に示すプラズマ処理装置１０と同様の作用・効果が得られる。
これにより、図２２に示すプラズマ処理装置１０は、図２１に示すプラズマ処理装置１０と同様の作用・効果が得られる。
【0239】
これに加えて、図２２に示すプラズマ処理装置１０においては、チャンバの上蓋それ自体が固体ソースであることから、チャンバ内に固体ソースを保持する手段が不要となる。また、チャンバの上蓋が固体ソースから構成されているので、チャンバ内におけるプラズマＰ２、Ｐ３の放電状態を一段と安定したものとすることができる。
【0240】
したがって、図２２に示すプラズマ処理装置においても、図２１に示すプラズマ処理装置と同様に、基板の中央部から外周部に亘る全域において、基板に加工される凹部の側面形状が、凹部の深さ方向において略直線状に保たれる。
【0241】
以下、本発明に係るエッチング方法の第２実施形態を、図面に基づいて説明する。
図２３は、本実施形態におけるエッチング方法によって製造された基板を示す模式断面図である。図２４は、本実施形態におけるエッチング方法を示すフローチャートである。
図２３は、本実施形態におけるエッチング方法によって製造された基板を示す模式断面図である。図２４は、本実施形態におけるエッチング方法を示すフローチャートである。
【0242】
本実施形態におけるエッチング方法は、図２３に示すように、基板Ｓに積層したポリイミド層Ｐをパターン形成するものである。
本実施形態におけるエッチング方法は、図２４に示すように、前工程Ｓ１１と、レジストパターン形成工程Ｓ１２と、レジスト保護膜形成工程Ｓ１７と、エッチング工程Ｓ１４と、後工程Ｓ１８と、を有する。
本実施形態におけるエッチング方法は、図２４に示すように、前工程Ｓ１１と、レジストパターン形成工程Ｓ１２と、レジスト保護膜形成工程Ｓ１７と、エッチング工程Ｓ１４と、後工程Ｓ１８と、を有する。
【0243】
図２４に示す前工程Ｓ１１では、導体もしくは絶縁体もしくは半導体からなる基板Ｓの全面に、所定の厚さのポリイミド層Ｐを形成する前処理をおこなう。
【0244】
図２５は、本実施形態におけるエッチング方法を示す工程断面図である。
図２４に示すレジストパターン形成工程Ｓ１２では、図２５に示すように、ポリイミド層Ｐの表面にレジスト層（マスク層）Ｍを形成する。
レジスト層（マスク層）Ｍは、公知の樹脂レジストから形成することができる。ポジ型、ネガ型、露光波長などの選択、塗布方法、成膜方法等、これらの条件を適宜選択して所定の厚さに形成することができる。レジスト層（マスク層）Ｍを構成する材質は、一例として、感光性絶縁体、その他公知のものを挙げることができる。
図２４に示すレジストパターン形成工程Ｓ１２では、図２５に示すように、ポリイミド層Ｐの表面にレジスト層（マスク層）Ｍを形成する。
レジスト層（マスク層）Ｍは、公知の樹脂レジストから形成することができる。ポジ型、ネガ型、露光波長などの選択、塗布方法、成膜方法等、これらの条件を適宜選択して所定の厚さに形成することができる。レジスト層（マスク層）Ｍを構成する材質は、一例として、感光性絶縁体、その他公知のものを挙げることができる。
【0245】
さらに、レジストパターン形成工程Ｓ１２では、図２５に示すように、レジスト層（マスク層）Ｍに形成するパターンＰＳの形状に対応するように処理領域を設定する開口パターン（マスクパターン）ＭＳを形成する。
具体的には、レジストパターン形成工程Ｓ１２では、フォトレジストであるレジスト層（マスク層）Ｍを積層して、露光現像等の処理をおこない、さらに、ウェットエッチング処理、ドライエッチング処理等公知の除去処理をおこなうことで、開口パターンＭＳを有するレジスト層（マスク層）Ｍを形成する。
具体的には、レジストパターン形成工程Ｓ１２では、フォトレジストであるレジスト層（マスク層）Ｍを積層して、露光現像等の処理をおこない、さらに、ウェットエッチング処理、ドライエッチング処理等公知の除去処理をおこなうことで、開口パターンＭＳを有するレジスト層（マスク層）Ｍを形成する。
【0246】
図２６は、本実施形態におけるエッチング方法を示す工程断面図である。
図２４に示すレジスト保護膜形成工程Ｓ１７は、図２６に示すように、レジスト層（マスク層）Ｍの表面にレジスト保護膜Ｍｍを異方性プラズマ処理により形成する。なおレジスト保護膜形成工程Ｓ１７は後工程のエッチング工程Ｓ１４と異なる処理室で行うこともできる。
レジスト保護膜Ｍｍは、後工程のエッチング工程Ｓ１４において、レジスト層（マスク層）Ｍをエッチングから保護することが可能な膜である。
図２４に示すレジスト保護膜形成工程Ｓ１７は、図２６に示すように、レジスト層（マスク層）Ｍの表面にレジスト保護膜Ｍｍを異方性プラズマ処理により形成する。なおレジスト保護膜形成工程Ｓ１７は後工程のエッチング工程Ｓ１４と異なる処理室で行うこともできる。
レジスト保護膜Ｍｍは、後工程のエッチング工程Ｓ１４において、レジスト層（マスク層）Ｍをエッチングから保護することが可能な膜である。
【0247】
レジスト保護膜形成工程Ｓ１７におけるプラズマＣＶＤでは、ＳｉＦ４とＯ２の混合ガス、ＳｉＣｌ４とＯ２の混合ガス、あるいは、ＳｉＨ４、ＴＥＯＳ等とＯ２の混合ガスなどのＳｉｘＯｙαｚを形成可能なガスを供給することによって、プラズマＣＶＤをおこなう。これにより、ＳｉＯＦの膜構成を有するレジスト保護膜Ｍｍを形成することができる。
【0248】
ＳｉＯＦ膜は、ＳｉＯ２膜に似た構成となる。したがって、ＳｉＯＦ膜は、後工程であるエッチング工程Ｓ１４においては減厚しない。
【0249】
レジスト保護膜Ｍｍは、異方性プラズマ処理によりレジスト層（マスク層）Ｍの表面に形成されるが、開口パターンＭＳの側壁に、同様の厚さには形成されない。また、レジスト保護膜Ｍｍは、開口パターンＭＳの底部にも同様の厚さには形成されない。これは、保護膜Ｍｍのステップカバレッジが小さいためである。
【0250】
本実施形態におけるレジスト保護膜形成工程Ｓ１７においても、第1実施形態におけるレジスト保護膜形成工程Ｓ０７と同様に、プラズマ処理に強い異方性を持たせるために、後述するプラズマ処理装置１０を用いる。
本実施形態におけるレジスト保護膜形成工程Ｓ１７においても、第1実施形態におけるレジスト保護膜形成工程Ｓ０７と同様に、所定の条件を設定する。
例えば、プラズマＣＶＤの条件としては、第１実施形態と同様の条件を挙げることができる。
本実施形態におけるレジスト保護膜形成工程Ｓ１７においても、第1実施形態におけるレジスト保護膜形成工程Ｓ０７と同様に、所定の条件を設定する。
例えば、プラズマＣＶＤの条件としては、第１実施形態と同様の条件を挙げることができる。
【0251】
図２７は、本実施形態におけるエッチング方法を示す工程断面図である。
図２４に示すエッチング工程Ｓ１４は、図２７に示すように、異方性プラズマエッチングにより、開口パターンＭＳに対応するポリイミド層Ｐを掘り下げて、凹部パターンＰＳを形成する。
エッチング工程Ｓ１４におけるエッチング条件としては、ガス種、ガス流量、電力、圧力、温度、プラズマからの距離、時間等を挙げることができる。
図２４に示すエッチング工程Ｓ１４は、図２７に示すように、異方性プラズマエッチングにより、開口パターンＭＳに対応するポリイミド層Ｐを掘り下げて、凹部パターンＰＳを形成する。
エッチング工程Ｓ１４におけるエッチング条件としては、ガス種、ガス流量、電力、圧力、温度、プラズマからの距離、時間等を挙げることができる。
【0252】
さらに、図２４に示す後工程Ｓ１８として、必要であればウェットエッチング工程、あるいは、第１実施形態と同様の工程によって、レジスト保護膜Ｍｍを除去し、さらに、ウェットエッチング工程、あるいは、エッチング工程Ｓ１４に類する工程によって、レジスト層（マスク層）Ｍを除去することで、本実施形態に係るエッチング方法を終了する。
【0253】
本実施形態においては、上述した実施形態と同等の効果を奏することができる。
【実施例】
【0254】
以下、本発明にかかる実施例を説明する。
ここで、本発明におけるエッチング方法の具体例として、確認試験について説明する。
ここで、本発明におけるエッチング方法の具体例として、確認試験について説明する。
【0255】
＜実験例１＞
上述したように、図１８に示すプラズマ処理装置１０を用いて、第１実施形態のようにシリコン基板Ｓに樹脂からなるレジスト層（マスク層）Ｍおよびレジスト保護膜Ｍｍを用いて凹部パターンＶＳ，ＶＬを形成した。
ここでは、凹部パターンＶＳをΦＡが３μｍ、深さ２６μｍのＶｉａ、凹部パターンＶＬをΦＢが５μｍ、深さ２６μｍのＶｉａとして形成した。この際、デポ工程Ｓ０３、ドライエッチング工程Ｓ０４、アッシング工程Ｓ０５を１サイクルとして、５０サイクル繰り返した。また、１０サイクルごとにレジスト保護形成工程Ｓ０７を挿入した。
上述したように、図１８に示すプラズマ処理装置１０を用いて、第１実施形態のようにシリコン基板Ｓに樹脂からなるレジスト層（マスク層）Ｍおよびレジスト保護膜Ｍｍを用いて凹部パターンＶＳ，ＶＬを形成した。
ここでは、凹部パターンＶＳをΦＡが３μｍ、深さ２６μｍのＶｉａ、凹部パターンＶＬをΦＢが５μｍ、深さ２６μｍのＶｉａとして形成した。この際、デポ工程Ｓ０３、ドライエッチング工程Ｓ０４、アッシング工程Ｓ０５を１サイクルとして、５０サイクル繰り返した。また、１０サイクルごとにレジスト保護形成工程Ｓ０７を挿入した。
【0256】
・デポ工程Ｓ０３： 炭素含有薄膜デポジション
・ドライエッチング工程Ｓ０４： 炭素含有膜をマスクとしたＴＳＶ底部絶縁層エッチ
・アッシング工程Ｓ０５： 炭素含有膜アッシング
・レジスト保護膜形成工程Ｓ０７： ＳｉＯＦ膜形成；１０サイクル目終了時より実施。
・後工程Ｓ０８： 貫通電極形成
・ドライエッチング工程Ｓ０４： 炭素含有膜をマスクとしたＴＳＶ底部絶縁層エッチ
・アッシング工程Ｓ０５： 炭素含有膜アッシング
・レジスト保護膜形成工程Ｓ０７： ＳｉＯＦ膜形成；１０サイクル目終了時より実施。
・後工程Ｓ０８： 貫通電極形成
【0257】
以下に、Ｖｉａ形成における諸元を示す。
図１８に示すプラズマ処理装置１０において、基板の支持手段（基板ステージ）である第一電極１２の直径Ｄ［ｍｍ］は４００に固定し、第二電極（アンテナ２）の直径ｄ［ｍｍ］を４００に固定した。
図１８に示すプラズマ処理装置１０において、基板の支持手段（基板ステージ）である第一電極１２の直径Ｄ［ｍｍ］は４００に固定し、第二電極（アンテナ２）の直径ｄ［ｍｍ］を４００に固定した。
【0258】
デポ工程Ｓ０３における条件
供給ガス； Ｃ４Ｆ８
ガス流量； Ｃ４Ｆ８；２００ｓｃｃｍ
処理雰囲気圧力； ９Ｐａ
内側電極供給電力； １５００Ｗ
内側電極供給周波数λ２；１３．５６ＭＨｚ
外側電極供給電力； ２０００Ｗ
外側電極供給周波数λ３； ２ＭＨｚ
バイアス電力； ０Ｗ
処理時間； １４ｓｅｃ
供給ガス； Ｃ４Ｆ８
ガス流量； Ｃ４Ｆ８；２００ｓｃｃｍ
処理雰囲気圧力； ９Ｐａ
内側電極供給電力； １５００Ｗ
内側電極供給周波数λ２；１３．５６ＭＨｚ
外側電極供給電力； ２０００Ｗ
外側電極供給周波数λ３； ２ＭＨｚ
バイアス電力； ０Ｗ
処理時間； １４ｓｅｃ
【0259】
ドライエッチング工程Ｓ０４における条件
供給ガス； ＳＦ６， Ｏ２， ＳｉＦ４
ガス流量； ＳＦ６，；２７５ｓｃｃｍ
Ｏ２；４０ｓｃｃｍ
ＳｉＦ４；５０ｓｃｃｍ，
処理雰囲気圧力； ９Ｐａ
内側電極供給電力； ２０００Ｗ
内側電極供給周波数λ２；１３．５６ＭＨｚ
外側電極供給電力； ２０００Ｗ
外側電極供給周波数λ３；２ＭＨｚ
バイアス電力；１００～２００Ｗ
バイアス電力周波数λ１；４００ｋＨｚ
処理時間； １０ｓｅｃ
供給ガス； ＳＦ６， Ｏ２， ＳｉＦ４
ガス流量； ＳＦ６，；２７５ｓｃｃｍ
Ｏ２；４０ｓｃｃｍ
ＳｉＦ４；５０ｓｃｃｍ，
処理雰囲気圧力； ９Ｐａ
内側電極供給電力； ２０００Ｗ
内側電極供給周波数λ２；１３．５６ＭＨｚ
外側電極供給電力； ２０００Ｗ
外側電極供給周波数λ３；２ＭＨｚ
バイアス電力；１００～２００Ｗ
バイアス電力周波数λ１；４００ｋＨｚ
処理時間； １０ｓｅｃ
【0260】
アッシング工程Ｓ０５における条件
供給ガス； Ｏ２
ガス流量； Ｏ２；４５０ｓｃｃｍ，
処理雰囲気圧力； ９Ｐａ
内側電極供給電力； ２０００Ｗ
内側電極供給周波数λ２；１３．５６ＭＨｚ
外側電極供給電力； ２０００Ｗ
外側電極供給周波数λ３；２ＭＨｚ
バイアス電力；２００Ｗ
バイアス電力周波数λ１；４００ｋＨｚ
処理時間； ２０ｓｅｃ
供給ガス； Ｏ２
ガス流量； Ｏ２；４５０ｓｃｃｍ，
処理雰囲気圧力； ９Ｐａ
内側電極供給電力； ２０００Ｗ
内側電極供給周波数λ２；１３．５６ＭＨｚ
外側電極供給電力； ２０００Ｗ
外側電極供給周波数λ３；２ＭＨｚ
バイアス電力；２００Ｗ
バイアス電力周波数λ１；４００ｋＨｚ
処理時間； ２０ｓｅｃ
【0261】
レジスト層；化学増幅系レジストＰＭＥＲシリーズ
膜厚；５μｍ
膜厚；５μｍ
【0262】
レジスト保護膜形成工程Ｓ０７における条件
１０サイクルごとに実施
供給ガス； Ｏ２， ＳｉＦ４
ガス流量； Ｏ２；１６０ｓｃｃｍ
ＳｉＦ４；２００ｓｃｃｍ，
処理雰囲気圧力； ９Ｐａ
内側電極供給電力； ２０００Ｗ
内側電極供給周波数λ２；１３．５６ＭＨｚ
外側電極供給電力； ２０００Ｗ
外側電極供給周波数λ３；２ＭＨｚ
バイアス電力；０Ｗ
処理時間； １０ｓｅｃ
１０サイクルごとに実施
供給ガス； Ｏ２， ＳｉＦ４
ガス流量； Ｏ２；１６０ｓｃｃｍ
ＳｉＦ４；２００ｓｃｃｍ，
処理雰囲気圧力； ９Ｐａ
内側電極供給電力； ２０００Ｗ
内側電極供給周波数λ２；１３．５６ＭＨｚ
外側電極供給電力； ２０００Ｗ
外側電極供給周波数λ３；２ＭＨｚ
バイアス電力；０Ｗ
処理時間； １０ｓｅｃ
【0263】
このように形成した凹部パターンＶＳ，ＶＬの断面の模式図を図２８に示す。
【0264】
また、比較のため、ＳｉＯＦ膜を形成しないでおこなった凹部パターンの断面の模式図を図２９に示す。
【0265】
上記の結果から、本発明としては、以下のように設定することが重要である。
・ＣｘＦｙ ｄｅｐｏｓｉｔｉｏｎ－ｓｔｅｐ→Ｅｔｃｈ－ｓｔｅｐ→Ｄｅｐｏｓｉｔｉｏｎ－ａｓｈ ｓｔｅｐの計３ステップの反復によりＲＩＥ－ｌａｇを無くすシリコンドライエッチングプロセス手法を、樹脂レジストにより正確におこなうことができた。
・ＣｘＦｙ ｄｅｐｏｓｉｔｉｏｎ－ｓｔｅｐ→Ｅｔｃｈ－ｓｔｅｐ→Ｄｅｐｏｓｉｔｉｏｎ－ａｓｈ ｓｔｅｐの計３ステップの反復プロセスに加え、ＳｉＯＦ膜の形成プロセスを同一のプロセスチャンバー内で実行する。
・ＣｘＦｙ ｄｅｐｏｓｉｔｉｏｎ－ｓｔｅｐ→Ｅｔｃｈ－ｓｔｅｐ→Ｄｅｐｏｓｉｔｉｏｎ－ａｓｈ ｓｔｅｐの計３ステップの反復によりＲＩＥ－ｌａｇを無くすシリコンドライエッチングプロセス手法を、樹脂レジストにより正確におこなうことができた。
・ＣｘＦｙ ｄｅｐｏｓｉｔｉｏｎ－ｓｔｅｐ→Ｅｔｃｈ－ｓｔｅｐ→Ｄｅｐｏｓｉｔｉｏｎ－ａｓｈ ｓｔｅｐの計３ステップの反復プロセスに加え、ＳｉＯＦ膜の形成プロセスを同一のプロセスチャンバー内で実行する。
【0266】
これにより、チャンバを移動しないことで、パーティクルの減少が可能である。
【産業上の利用可能性】
【0267】
本発明の活用例として、内包するデバイス層の保護、耐性の無いレジスト材料の保護を挙げることができる。
【符号の説明】
【0268】
Ｄ１，Ｄ２，Ｄ３，Ｄ４…デポ層
Ｍ…レジスト層（マスク層）
Ｍｍ…レジスト保護膜
ＭＳ，ＭＬ…開口パターン（マスクパターン）
ＶＳ，ＶＬ…凹部パターン
ＶＳｑ、ＶＬｑ…側壁
ＶＳｂ，ＶＬｂ，ＶＳｂ１，ＶＬｂ１，ＶＳｂ２，ＶＬｂ２，ＶＳｂ３，ＶＬｂ３…底部
Ａ…高周波電源（第一の高周波電源）
Ｂ…高周波電源（第二の高周波電源）
Ｃ…高周波電源（第三の高周波電源）
Ｅ２…第二電極（アンテナＡＴ２）
Ｅ３…第三電極（アンテナＡＴ３）
Ｇ…プロセスガス…
Ｍ／Ｂ…マッチングボックス
Ｓ…被処理体（シリコン基板）
ＴＭＰ…排気手段
λ１…周波数（第一の周波数）
λ２…周波数（第二の周波数）
λ３…周波数（第三の周波数）
１０…プラズマ処理装置
１１…チャンバ
１２…第一電極（支持手段）
１３…上蓋
２０，２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ…固体ソース
Ｍ…レジスト層（マスク層）
Ｍｍ…レジスト保護膜
ＭＳ，ＭＬ…開口パターン（マスクパターン）
ＶＳ，ＶＬ…凹部パターン
ＶＳｑ、ＶＬｑ…側壁
ＶＳｂ，ＶＬｂ，ＶＳｂ１，ＶＬｂ１，ＶＳｂ２，ＶＬｂ２，ＶＳｂ３，ＶＬｂ３…底部
Ａ…高周波電源（第一の高周波電源）
Ｂ…高周波電源（第二の高周波電源）
Ｃ…高周波電源（第三の高周波電源）
Ｅ２…第二電極（アンテナＡＴ２）
Ｅ３…第三電極（アンテナＡＴ３）
Ｇ…プロセスガス…
Ｍ／Ｂ…マッチングボックス
Ｓ…被処理体（シリコン基板）
ＴＭＰ…排気手段
λ１…周波数（第一の周波数）
λ２…周波数（第二の周波数）
λ３…周波数（第三の周波数）
１０…プラズマ処理装置
１１…チャンバ
１２…第一電極（支持手段）
１３…上蓋
２０，２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ…固体ソース
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】