特許 7346899 ウェハ対ウェハボンディングを用いた共有制御回路を備えた、３次元（３Ｄ）フラッシュメモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-11

(45)【発行日】2023-09-20

(54)【発明の名称】ウェハ対ウェハボンディングを用いた共有制御回路を備えた、３次元（３Ｄ）フラッシュメモリ

(51)【国際特許分類】

   G11C 5/02 20060101AFI20230912BHJP

   G11C 5/04 20060101ALI20230912BHJP

   H01L 21/336 20060101ALI20230912BHJP

   H01L 29/788 20060101ALI20230912BHJP

   H01L 29/792 20060101ALI20230912BHJP

   H10B 41/20 20230101ALI20230912BHJP

   H10B 43/20 20230101ALI20230912BHJP

【ＦＩ】

G11C5/02 100

G11C5/04 210

H01L29/78 371

H10B41/20

H10B43/20

【請求項の数】 17

【外国語出願】

(21)【出願番号】P 2019089382

(22)【出願日】2019-05-09

(65)【公開番号】P2019220244

(43)【公開日】2019-12-26

【審査請求日】2022-03-10

(31)【優先権主張番号】16/011,139

(32)【優先日】2018-06-18

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】リチャード ファストウ

(72)【発明者】

【氏名】ハレド ハスナット

(72)【発明者】

【氏名】プラシャント マヒ

(72)【発明者】

【氏名】オーウェン ユングロス

【審査官】後藤 彰

(56)【参考文献】

【文献】米国特許出願公開第２００９／０００１６０１（ＵＳ，Ａ１）

【文献】米国特許第１０２８３４９３（ＵＳ，Ｂ１）

【文献】特開平４－２８０６９６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ５／０２

Ｇ１１Ｃ ５／０４

Ｈ０１Ｌ ２１／３３６

Ｈ１０Ｂ ４１／２０

Ｈ１０Ｂ ４３／２０

(57)【特許請求の範囲】

【請求項1】

不揮発性ストレージセルで構成される第１の３次元（３Ｄ）アレイと、第１のＣＭＯＳ（相補型金属酸化膜半導体）回路と、を含む第１のダイと、
前記第１のダイに、縦方向に積層され且つ接合された第２のダイと、を備え、
前記第２のダイは、不揮発性ストレージセルで構成される第２の３Ｄアレイを含み、前記第１のダイの前記第１のＣＭＯＳ回路の少なくとも一部が、前記第１のダイの不揮発性ストレージセルで構成される前記第１の３Ｄアレイおよび前記第２のダイの不揮発性ストレージセルで構成される前記第２の３Ｄアレイの両方にアクセスし、
前記第１のダイの前記第１のＣＭＯＳ回路は、不揮発性ストレージセルで構成される前記第１の３Ｄアレイと、不揮発性ストレージセルで構成される前記第２の３Ｄアレイとの間に配置されている、不揮発性ストレージデバイス。

【請求項2】

前記第２のダイは、さらに、不揮発性ストレージセルで構成される前記第１の３Ｄアレイおよび前記第２の３Ｄアレイにアクセスするための第２のＣＭＯＳ回路を含む、請求項１に記載の不揮発性ストレージデバイス。

【請求項3】

共有ＣＭＯＳ回路の一部が、前記第１のダイの前記第１のＣＭＯＳ回路に含まれ、前記共有ＣＭＯＳ回路の残部が、前記第２のダイの前記第２のＣＭＯＳ回路に含まれ、前記共有ＣＭＯＳ回路は、チャージポンプ、静的ページバッファ、ＩＯ、制御ロジックおよびストリングドライバのうちの１または複数を含む、請求項２に記載の不揮発性ストレージデバイス。

【請求項4】

共有ストリングドライバ回路は、不揮発性ストレージセルで構成される前記第１の３Ｄアレイおよび前記第２の３Ｄアレイの両方にアクセスするためのものであり、
不揮発性ストレージセルで構成される前記第１の３Ｄアレイおよび前記第２の３Ｄアレイのための前記共有ストリングドライバ回路の一部は、前記第１のダイの前記第１のＣＭＯＳ回路に含まれ、前記共有ストリングドライバ回路の残部は、前記第２のダイの前記第２のＣＭＯＳ回路に含まれる、請求項２に記載の不揮発性ストレージデバイス。

【請求項5】

前記第１のダイ上の前記共有ＣＭＯＳ回路の前記一部は、第１のクラスのトランジスタを含み、前記第２のダイ上の前記共有ＣＭＯＳ回路の前記残部は、第２のクラスのトランジスタを含む、請求項３に記載の不揮発性ストレージデバイス。

【請求項6】

前記第１のクラスのトランジスタは、高電圧トランジスタを含み、前記第２のクラスのトランジスタは、低電圧トランジスタを含む、請求項５に記載の不揮発性ストレージデバイス。

【請求項7】

前記第１のダイまたは前記第２のダイに縦方向に積層され且つ接合された第３のダイをさらに備え、
前記第３のダイは、不揮発性ストレージセルで構成される第３の３Ｄアレイを含み、前記第１のダイの前記第１のＣＭＯＳ回路が、不揮発性ストレージセルで構成される前記第３の３Ｄアレイにアクセスする、請求項１から６のいずれか一項に記載の不揮発性ストレージデバイス。

【請求項8】

前記第１のダイの複数の層は、前記第２のダイに対し逆順に配置されており、
前記第１のダイの前記第１のＣＭＯＳ回路の導電性コンタクトが、前記第２のダイの前記第２のＣＭＯＳ回路の導電性コンタクトに接合されている、請求項２に記載の不揮発性ストレージデバイス。

【請求項9】

前記第１のＣＭＯＳ回路の前記導電性コンタクトと、前記第２のＣＭＯＳ回路の前記導電性コンタクトとの間にボンディングパッドをさらに備える、請求項８に記載の不揮発性ストレージデバイス。

【請求項10】

プロセッサと、
前記プロセッサに連結された不揮発性ストレージデバイスと、を備え、
前記不揮発性ストレージデバイスは、
不揮発性ストレージセルで構成される第１の３次元（３Ｄ）アレイと、不揮発性ストレージセルで構成される前記第１の３Ｄアレイにアクセスするための第１のＣＭＯＳ（相補型金属酸化膜半導体）回路と、を含む第１のダイと、
前記第１のダイに縦方向に積層され且つ接合された第２のダイであって、前記第２のダイは、不揮発性ストレージセルで構成される第２の３Ｄアレイを含み、前記第１のダイの前記第１のＣＭＯＳ回路が、前記第２のダイの不揮発性ストレージセルで構成される前記第２の３Ｄアレイにアクセスする、第２のダイと、を含み、
前記第１のダイの前記第１のＣＭＯＳ回路は、不揮発性ストレージセルで構成される前記第１の３Ｄアレイと、不揮発性ストレージセルで構成される前記第２の３Ｄアレイとの間に配置されている、システム。

【請求項11】

前記第２のダイは、さらに、不揮発性ストレージセルで構成される前記第１の３Ｄアレイおよび前記第２の３Ｄアレイにアクセスするための第２のＣＭＯＳ回路を含む、請求項１０に記載のシステム。

【請求項12】

共有ＣＭＯＳ回路の一部が、前記第１のダイの前記第１のＣＭＯＳ回路に含まれ、前記共有ＣＭＯＳ回路の残部が、前記第２のダイの前記第２のＣＭＯＳ回路に含まれ、前記共有ＣＭＯＳ回路は、チャージポンプ、静的ページバッファ、ＩＯ、制御ロジックおよびストリングドライバのうちの１または複数を含む、請求項１１に記載のシステム。

【請求項13】

共有ストリングドライバ回路は、不揮発性ストレージセルで構成される前記第１の３Ｄアレイおよび前記第２の３Ｄアレイの両方にアクセスするためのものであり、
不揮発性ストレージセルで構成される前記第１の３Ｄアレイおよび前記第２の３Ｄアレイのための前記共有ストリングドライバ回路の一部は、前記第１のダイの前記第１のＣＭＯＳ回路に含まれ、前記共有ストリングドライバ回路の残部は、前記第２のダイの前記第２のＣＭＯＳ回路に含まれる、請求項１１に記載のシステム。

【請求項14】

前記第１のダイ上の前記共有ＣＭＯＳ回路の前記一部は、第１のクラスのトランジスタを含み、前記第２のダイ上の前記共有ＣＭＯＳ回路の前記残部は、第２のクラスのトランジスタを含む、請求項１２に記載のシステム。

【請求項15】

前記第１のクラスのトランジスタは、高電圧トランジスタを含み、前記第２のクラスのトランジスタは、低電圧トランジスタを含む、請求項１４に記載のシステム。

【請求項16】

前記第１のダイまたは前記第２のダイに縦方向に積層され且つ接合された第３のダイをさらに備え、
前記第３のダイは、不揮発性ストレージセルで構成される第３の３Ｄアレイを含み、前記第１のダイの前記第１のＣＭＯＳ回路が、不揮発性ストレージセルで構成される前記第３の３Ｄアレイにアクセスする、請求項１０から１５のいずれか一項に記載のシステム。

【請求項17】

不揮発性ＮＡＮＤメモリセルで構成される第１の３次元（３Ｄ）アレイと、制御回路と、を含む第１のダイと、
前記第１のダイに縦方向に積層され且つ接合された第２のダイであって、前記第２のダイは、不揮発性ＮＡＮＤメモリセルで構成される第２の３Ｄアレイを含み、前記第１のダイの前記制御回路の少なくとも一部が、前記第１のダイの不揮発性ＮＡＮＤメモリセルで構成される前記第１の３Ｄアレイおよび前記第２のダイの不揮発性ＮＡＮＤメモリセルで構成される前記第２の３Ｄアレイの両方にアクセスする、第２のダイと、を備え、
前記第１のダイの前記制御回路は、不揮発性ＮＡＮＤメモリセルで構成される前記第１の３Ｄアレイと、不揮発性ＮＡＮＤメモリセルで構成される前記第２の３Ｄアレイとの間に配置されている、３Ｄ ＮＡＮＤメモリデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本説明は、概して、３次元（３Ｄ）メモリおよびストレージデバイスに関し、より具体的には、本説明は、ウェハ対ウェハボンディングを用いて、共有ＣＭＯＳ回路を備えた３Ｄフラッシュメモリを形成することに関する。

【背景技術】

【0002】

ＮＡＮＤフラッシュメモリ等のフラッシュストレージは、不揮発性ストレージ媒体である。不揮発性ストレージとは、デバイスへの電力が途切れた場合であっても、確定的な状態を有するストレージを指す。フラッシュメモリは、メモリ（例えば、システムメモリ）として、または、ストレージデバイスとして用いられてよい。モバイル、クライアントおよびエンタープライズの区分にわたり、ストレージにフラッシュメモリ（例えば、ソリッドステートドライブ等（ＳＳＤ））を用いるシステム動向がある。１つのタイプのＮＡＮＤフラッシュメモリとして、縦型ＮＡＮＤストリングがストレージアレイを構成する３次元（３Ｄ）ＮＡＮＤフラッシュメモリがある。３Ｄ ＮＡＮＤフラッシュアレイは、２次元（２Ｄ）ＮＡＮＤよりも、所定の面積により多くのビットを格納可能であるが、より高密度で、より高速で、且つより電力効率の良いデータストレージへの関心が引き続き存在する。

【図面の簡単な説明】

【0003】

以下の説明は、本発明の実施形態に係る実装を例示として示す図を有する図面に関する説明を含む。図面は、限定ではなく例示として理解されるものとする。本明細書で用いる、１または複数の「実施形態」または「実施例」への言及は、本発明の少なくとも１つの実装に含まれる特定の機能、構造および／または特徴を説明するものとして理解されたい。故に、本明細書に出現する「一実施形態」または「一実施例」等の文言は、本発明の様々な実施形態および実装を説明するものであり、これらすべてが必ずしも同一の実施形態を指してはいない。しかしながら、また、それらは必ずしも相互排他的ではない。

【0004】

【図1A】ウェハボンディングを用いて形成された、共有ＣＭＯＳ回路を備えた３Ｄフラッシュストレージコンポーネントの一例の断面図を示す。

【0005】

【図1B】ウェハボンディングを用いて形成された、共有ＣＭＯＳ回路を備えた３Ｄフラッシュストレージコンポーネントの一例の断面図を示す。

【0006】

【図2A】基板対基板接合された２つのウェハを備えた、３Ｄフラッシュストレージコンポーネントの一例の断面図を示す。

【0007】

【図2B】上メタル対上メタル接合された２つのウェハを備えた、３Ｄフラッシュストレージコンポーネントの一例の断面図を示す。

【0008】

【図3A】接合された３Ｄフラッシュストレージダイをパッケージに積層するための技術の例を示す。

【0009】

【図3B】接合された３Ｄフラッシュストレージダイをパッケージに積層するための技術の例を示す。

【0010】

【図4A】３ＤフラッシュストレージアレイにアクセスするためのＣＭＯＳ回路を示すチッププランの平面図を示す。

【0011】

【図4B】ウェハ対ウェハボンディングを用いた３Ｄフラッシュストレージアレイにアクセスするための共有ＣＭＯＳ回路を示すチッププランの平面図を示す。

【0012】

【図5】共有ＣＭＯＳ回路およびウェハ対ウェハボンディングにより共に接合された複数のダイを備えた３Ｄフラッシュストレージコンポーネントを形成する方法の例に係るフロー図である。

【0013】

【図6A】様々なプロセス段階における、共有ＣＭＯＳ回路を備えた３Ｄフラッシュコンポーネントの例を示す。

【図6B】様々なプロセス段階における、共有ＣＭＯＳ回路を備えた３Ｄフラッシュコンポーネントの例を示す。

【図6C】様々なプロセス段階における、共有ＣＭＯＳ回路を備えた３Ｄフラッシュコンポーネントの例を示す。

【図6D】様々なプロセス段階における、共有ＣＭＯＳ回路を備えた３Ｄフラッシュコンポーネントの例を示す。

【0014】

【図7】ウェハボンディングおよび共有ＣＭＯＳ回路が実装されてよい、フラッシュストレージデバイスのブロック図の例を示す。

【0015】

【図8】ウェハボンディングおよび共有ＣＭＯＳ回路が実装されてよい、コンピューティングシステムの例示的な図を提供する。

【0016】

以下に、後述の実施形態の一部または全部を示し得る図面に関する説明を含め、特定の詳細および実装に関する説明が続く。また、本明細書で示す本発明概念に係る他の潜在的な実施形態または実装についても説明する。

【発明を実施するための形態】

【0017】

本明細書では、ウェハ対ウェハボンディングを用いて、共有制御回路を備えた３次元（３Ｄ）メモリコンポーネントを形成するための技術について説明する。

【0018】

１つのタイプの３Ｄメモリは、３Ｄフラッシュストレージとも称され得る３Ｄフラッシュメモリである。３Ｄフラッシュメモリの一例は、３Ｄ ＮＡＮＤ（ｎｏｔ ＡＮＤ）フラッシュメモリである。３Ｄメモリは、複数のストレージセルで構成される１または複数のアレイおよび当該ストレージセルにアクセスするための制御回路を含む。通常、３Ｄフラッシュストレージアレイにアクセスするための制御回路は、ＣＭＯＳ（相補型金属酸化膜半導体）回路を含む。制御回路またはＣＭＯＳ回路は、「ペリフェリ（ｐｅｒｉｐｈｅｒｙ）」とも称されてよい。典型的な３Ｄフラッシュメモリデバイスは、１または複数のアレイおよび各アレイを制御するための別個のＣＭＯＳ回路を含む。通常、ＣＭＯＳ回路は、ストレージセルに利用可能な面積を縮小させるオーバヘッドとみなされている。

【0019】

従来の３Ｄフラッシュメモリとは対照的に、本明細書で説明する３Ｄフラッシュストレージコンポーネントは、共有ＣＭＯＳ回路を含む。共有ＣＭＯＳ回路は、複数のダイ上のメモリアレイへのアクセスを制御し、または、当該アクセスを可能にする。一例において、複数のウェハは、別々に処理される。複数のウェハのうちの少なくとも１つが、共有ＣＭＯＳ回路を含む。複数のウェハは、縦に積層され、共に接合される。相互接続が、共有ＣＭＯＳ回路を、２または２より多いウェハ上のアレイに連結する。スタックにおける１つのウェハのみ、またはスタックにおける複数のウェハが、複数のウェハ上のアレイにアクセスするための共有ＣＭＯＳ回路を含んでよい。一例において、複数のウェハはそれぞれ、共有ＣＭＯＳ回路を含む。２つのウェハがそれぞれ、共有ＣＭＯＳ回路を含む一例においては、ストリングドライバ回路の一部（例えば、半分）が、１つのウェハのＣＭＯＳ回路に配置され、ストリングドライバ回路の残部が、別のウェハのＣＭＯＳ回路に配置される。このような一例においては、両方のダイにわたり配置されたストリングドライバ回路を用いて、両方のダイ上のアレイにアクセスされる。他のタイプのＣＭＯＳ回路は、複数のウェハ間で分割および共有されてよく、または、複数のウェハのうち１つのウェハ上のみで共有および配置されてよい。

【0020】

故に、２または２より多いダイの周辺領域を共に接続するために、ウェハ対ウェハボンディングが用いられ、その結果、同一の周辺領域および電力が、２以上のダイ間で共有されてよい。複数のダイ間で、同一の周辺回路を共有することで、ダイの面積の低減および電力の低減をもたらす。これは、同一の性能について、より低減された１ギガバイト（ＧＢ）当たりのコスト、および、より低減された電力を意味する。

【0021】

図１Ａは、ウェハボンディングを用いて形成された、共有ＣＭＯＳ回路を備えた３Ｄフラッシュストレージコンポーネントの一例の断面図を示す。図１Ａの当該コンポーネントは、接合された２つのダイ（または「ダイス」若しくは「ダイ」）２００Ａおよび２００Ｂを含む。２つのダイ２００Ａおよび２００Ｂ同士の接合は、当該ダイを含むウェハ同士を接合した後、ウェハをダイシングすることで達成されてよい。２つのダイ２００Ａおよび２００Ｂの各々は、フラッシュストレージアレイおよび当該アレイを制御し、且つ当該アレイにアクセスするためのＣＭＯＳ回路を含む。

【0022】

ダイ２００Ｂを参照すると、ストレージアレイは、ストレージセル（例えば、ピラー２５６Ｂの箇所に形成されたストレージセル）および当該ストレージセルへのアクセスを可能にするための導電性アクセスライン（例えば、ビットライン２６４Ｂ（図１Ａの紙面から出てくる）、ワードライン２２０Ｂ、ＳＧＳ（セレクトゲートソース）２５２Ｂ、ＳＧＤ（セレクトゲートドレイン）２６０Ｂ）を含む。図示の例においては、ソースプレート２５０Ｂが、ピラー２５６Ｂと導電性相互接続２２６Ｂとの間に配置されている。各ダイは、ＣＭＯＳ回路とアレイとの間に、アレイをＣＭＯＳ回路に連結するための導電性相互接続を含む。例えば、ダイ２００Ｂを参照すると、相互接続２２６Ｂは、ＣＭＯＳ回路２０１Ｂをアレイ２０３Ｂに連結する。図示の例においては、ポリ（ポリシリコン）層２３６Ｂが、導電性相互接続２２６ＢとＣＭＯＳ回路との間にある。追加の導電層（例えば、２１２Ｂ、２１８Ｂおよびビア２０２Ｂ、２０４Ｂ、２０６Ｂ、２０８Ｂ、２２４Ｂ、２６２Ｂおよび２６６Ｂ）が、当該アレイのＣＭＯＳ回路への連結、または、ＣＭＯＳ回路のストレージコンポーネントの外部にある他の回路への連結を可能にする。図示の例においては、複数のビアがワードライン２２０Ｂに、ジグザグ状または階段様の構成で連結されている。ダイ２００Ａもまた、アレイ２０３Ａおよび相互接続２２６Ａを含み、それらは、ダイ２００Ｂのアレイおよび相互接続と同一または類似であってよい。図１Ａに示す例においては、ダイ２００Ａの特徴物は、ダイ２００Ｂに対し反転または鏡映されている。

【0023】

図１Ａに示す例においては、アレイ２０３Ａおよび２０３Ｂは、３Ｄフラッシュアレイである。アレイ２０３Ａおよび２０３Ｂは、メモリセルが基板の上に構築されるように、３次元（３Ｄ）回路を用いて構築されてよい。このような３Ｄ回路技術は、メモリアレイの回路のために基板自体を用いずに、基板をメモリアレイのためのメカニカルベースとして用いてよい。他の例においては、アレイの一部は、基板内に形成されてよい。アレイは、浮遊ゲートフラッシュメモリ、チャージトラップ（例えば、リプレースメントゲート）フラッシュメモリ、相変化メモリ、抵抗変化メモリ、オボニックメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、ナノワイヤメモリ等の任意のタイプの３Ｄメモリ、または任意の他の３Ｄメモリを含んでよい。一例において、３Ｄフラッシュアレイは、複数の浮遊ゲートまたはチャージトラップのフラッシュメモリセルを、ＮＡＮＤ（ｎｏｔ ＡＮＤ）式で配線された縦方向スタックに積層した、積層ＮＡＮＤフラッシュアレイである。別の例においは、３Ｄフラッシュアレイは、ＮＯＲ（ｎｏｔ ＯＲ）ストレージセルを含む。

【0024】

図１Ａに示す例においては、アレイ２０３Ａおよび２０３Ｂは、ＮＡＮＤフラッシュストレージセル等のストレージセルを形成するピラーを含む。図１Ａは、各ダイに２つのデッキを示し、各デッキは、複数のティア（層）を含む。しかしながら、他の例は、１つのデッキまたは３つ以上のデッキを備えたアレイを含んでよい。ストレージセルが浮遊ゲートトランジスタを含む例においては、セルは、ストレージセルの浮遊ゲートを帯電させることでプログラムされてよい。通常、浮遊ゲートは導電材料または半導体材料を含む。ストレージセルがチャージトラップを含む例においては、ストレージセルは、チャージトラップに電荷を貯蔵することでプログラムされてよい。通常、チャージトラップは、絶縁材料（窒化シリコンまたは電荷を貯蔵可能な別の絶縁材料等）を含む。また、データ格納を可能にするために、他のストレージセル技術が用いられてもよい。

【0025】

アレイ２０３Ｂの下方には、制御回路２０１Ｂがある。一例において、制御回路２０１Ｂは、ＣＭＯＳ回路（従って、「ＣＭＯＳ Ｕｎｄｅｒ Ａｒｒａｙ」またはＣｕＡと称される）を含む。このような一例においては、まずＣＭＯＳ回路が基板２４０Ｂに形成され、次にＣＭＯＳ回路２０１Ｂの上方に、導電性相互接続の形成が続き、アレイ２０３Ｂが、相互接続２２６ＢおよびＣＭＯＳ回路２０１Ｂの上に構築される。また、ＣＭＯＳ回路をストレージアレイの隣に形成することも可能である。このような一例においては、基板の一部を用いてアレイを構築し、基板の別の一部を用いて、当該アレイに隣接してＣＭＯＳ回路を構築する。ＣＭＯＳ回路とアレイとの間に相互接続が存在する。アレイの隣ではなく、アレイの下方にＣＭＯＳ回路を形成する利点の１つは、チップ総面積の低減である。別の例においては、ＣＭＯＳ回路は、部分的にアレイの下方に、且つ、部分的にアレイの隣に配置されてよい。制御回路が、アレイの下方または隣に存在するかに関わらず、制御回路は、「ペリフェリ」と称されてよい。

【0026】

制御回路２０１Ａおよび２０１Ｂは、アレイ２０３Ａおよび２０３Ｂへのアクセスを制御するための回路を含む。制御回路２０１Ａおよび２０１Ｂは、アドレスデコーダ、ラインドライバ、センスアンプ、チャージポンプ、ステートマシン、バッファ、または様々な他のタイプの回路のうちの１または複数を含む。制御回路２０１Ａおよび２０１Ｂは通常、トランジスタを含む。一例においては、制御回路２０１Ａおよび２０１Ｂは、ｎチャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ｐチャネルＭＯＳＦＥＴ、またはこれら両方を含む。また、制御回路２０１Ａおよび２０１Ｂは、ポリルーティング２４８Ａおよび２４８Ｂもそれぞれ含んでよい。制御回路２０１Ａおよび２０１Ｂは、制御回路２０１Ａおよび２０１Ｂと、アクセスラインとの間の電気通信を可能にし、その結果、ストレージセルへのアクセスを可能にすべく、複数のビアを用いてアクセスラインに連結される。導電性アクセスライン、導電性相互接続およびビアは、コンポーネント間の電気的連結を可能にすべく、導電材料（例えば、金属）または半導体材料から形成される。

【0027】

図１Ａ中の３Ｄフラッシュストレージコンポーネントは、ダイ２００Ｂの下方にあり、且つダイ２００Ｂに接合された第２のダイ２００Ａを含む。すなわち、単一のダイを含む従来の３Ｄフラッシュストレージコンポーネントとは異なり、複数のダイ（各々が複数の層またはティアを備えた）が積層され、接合されている。ダイ２００Ａおよび２００Ｂは、ウェハ対ウェハボンディングプロセスにより、接合される。図１Ａに示す例においては、接合の前に、ダイ２００ＡのＣＭＯＳ回路２０１Ａが、ダイ２００ＢのＣＭＯＳ回路２０１Ｂと対面するように、ウェハのうち１つを反転させる。図１Ａに示す通り、ＣＭＯＳ回路２０１Ａは、アレイの上方に存在するように見えるが、ウェハを反転する前は、アレイは、ＣＭＯＳ回路の上方に形成されているので、ダイ２００Ａは、アレイの下方にあるＣＭＯＳ（ＣｕＡ）実装としてみなされてよいことに留意されたい。ウェハ対ウェハボンディングプロセスを通して、ダイ２００ＢのＣＭＯＳ回路２０１Ｂおよびダイ２００ＡのＣＭＯＳ回路２０１Ａ同士は、電気的に連結される。図示の例においては、ウェハボンディングパッド２４２が、２つのダイ２００Ａおよび２００Ｂの間に含まれる。図１Ａに示す例においては、ウェハボンディングパッドが、各ウェハに適用されており（例えば、ボンディングパッドが、ダイ２００Ａを含むウェハと、ダイ２００Ｂを含むウェハとに適用される）、ウェハ同士は、ウェハボンディングパッド２４２の箇所で接合される。このような一例においては、ウェハ間の任意の空間（例えば、ｘ方向におけるボンディングパッド間、およびｙ方向におけるウェハ間の空間）は、空気であってよい、または絶縁体等のフィラー材料で充填されて、構造的支持を提供してよい。

【0028】

図示の例は、ダイ２００Ａおよび２００Ｂ間にボンディングパッド２４２を含むが、ウェハ同士を接合するためにボンディングパッドが用いられてもよく、用いられなくてもよい。ボンディングパッドが存在しない例においては、１つのウェハの下部に露出された任意の導電性表面が、別のウェハの上部にある露出された導電性表面に接合されてよい。例えば、各ウェハの露出された導電性相互接続の表面（例えば、表面２５１Ａおよび２５１Ｂ）同士が接合されてよい。故に、当該接合は、ボンディングパッドを介在させない、「ビア対ビア」または「金属対金属」接合を含んでよい。ダイ同士の良好な位置合わせ（例えば、導電性相互接続の表面２５１Ａと表面２５１Ｂとの位置合わせ）が、ボンディングパッドを用いないウェハ同士の接合を可能にしてよい。ボンディングパッドを用いる例においては、従来のボンディングパッドより小さな（例えば、ｘ方向およびｚ方向においてより小さな）ボンディングパッドが、ダイ２００Ａおよび２００Ｂの各々のＣＭＯＳ回路の連結を可能してよい。ウェハ対ウェハボンディングのためのボンディングパッドは、接合されるべき非常に多くの信号が存在するので、通常のボンディングパッドよりも小さい。より小さなボンディングパッドは、位置合わせ要件が厳しいので、課題となる。一例において、ボンディングパッドは、コンタクトサイズ程度のサイズを有する。このような一例においては、数十ミクロン以上の幅を有する従来のボンディングパッドと比べて、ボンディングパッド２４２は、０．５ミクロン以下の幅を有する。

【0029】

複数のダイを積層して、接合することで、様々な方法において、制御回路の共有を可能にすることで、制御回路が占有する面積を低減し、性能を改善し、および／または電力使用量を低減してよい。接合されたコンタクトによる（図示の例では、ボンディングパッド２４２による）電気的接続を理由として、上部ウェハおよび下部ウェハの周辺領域が共有されてよく、重複回路が除去されてよい。重複回路を除去すると、アレイの下方にペリフェリ回路を収容することに寄与し、ＣＭＯＳ回路によって消費される電力を低減する。１つまたは１つより多いダイが、制御回路を含んでよい。図１Ａに示す例においては、両方のダイ２００Ａおよび２００Ｂが、制御回路を含む。両方のダイが制御回路を含む場合、当該ダイのうちの少なくとも１つが共有回路を含む。しかしながら、複数の（最大すべて）ダイが、共有回路を含んでよい。共有回路は、複数のダイにわたり回路を分割すること（例えば、一方のダイにストリングドライバの半分を、他方のダイにストリングドライバの半分を含めること）、または、ダイのうちの一方に１つのタイプの制御回路を、および、他方のダイに異なるタイプの制御回路を形成すること（例えば、ダイの一方にストリングドライバ、別のダイにページバッファ、または制御回路の任意の他の分割）を含んでよい。一例において、上部ダイ２００Ｂは、チャージポンプ、静的ページバッファ、ストリングドライバの半分、およびＩＯを含む。下部ダイ２００Ａは、制御ロジック、静的ページバッファ、ストリングドライバの半分、およびパッドを含む。ボンディングパッドを通した電気的接続は、両方のダイが、両方のウェハ上のＣＭＯＳへのアクセスを有することを可能にする。

【0030】

一例において、異なるクラスのトランジスタ（例えば、高電圧（ＨＶ）トランジスタまたは低電圧（ＬＶ）トランジスタ）が、２つの異なるウェハ上に配置される。ウェハの１つのみ（またはすべてより少ない数）に、より高価なクラスのトランジスタ（例えば、ＨＶトランジスタ）を形成することによって、異なるウェハ上に異なるクラスのトランジスタを形成し、コストを低減してよい。一例において、チャージポンプ、ストリングドライバおよび電圧調整器は、厚いゲート酸化膜を備えた高電圧トランジスタを用いる。ロジック回路、データ経路回路および静的ページバッファは、薄いゲート酸化膜を備えた高速で低電圧なデバイスを用いる。故に、一例において、１つのウェハ上のＣＭＯＳ回路は、チャージポンプ、ストリングドライバおよび電圧調整器のうちの１または複数を含み、低電圧デバイス（例えば、ロジック回路、データ経路回路および静的ページバッファ）を用いる回路を含まない。この例においては、別のウェハ上のＣＭＯＳ回路が、低電圧デバイスを用いる回路（例えば、ロジック回路、データ経路回路および静的ページバッファのうちの１または複数）を含むことになり、高電圧デバイスを用いる回路（例えば、チャージポンプ、ストリングドライバおよび電圧調整器）を含まない。

【0031】

別の例（不図示）においては、１つのダイは、ＣＭＯＳを加えたアレイで構成される一方、第２のダイは、アレイのみを含む。これにより、性能のマイナス面は伴うが、第２のウェハの処理コストおよび１ギガバイト（ＧＢ）当たりの総コストが低減される。

【0032】

図１Ｂは、ウェハボンディングを用いて形成された、共有ＣＭＯＳ回路を備えた、３Ｄフラッシュストレージコンポーネントの別の例の断面図を示す。図１Ｂのダイは、ダイのうちの一方を反転させずに、積層および接合される点を除いては、図１Ｂ中の３Ｄフラッシュストレージコンポーネントは、図１Ａ中のコンポーネントと同様である。従って、ダイ２００Ｃおよび２００Ｄは、同一の向きを有する。複数のダイの向きおよび接合位置の結果、ダイ２００ＣのＣＭＯＳ回路２０１Ｃおよびダイ２００ＤのＣＭＯＳ回路２０１Ｄは、互いに隣接していない。従って、２つのダイ間のＣＭＯＳ回路を共有すべく、２つのダイのＣＭＯＳ回路を電気的に連結するためにビアが用いられる。図１Ｂに示す例においては、ＣＭＯＳ回路に直接接続されるビアは、１つも存在しない。ウェハ同士は、ビア２２７Ｄを用いて接合されるが、その後、いくつかの金属およびビアの層（例えば、導電性相互接続２１８Ｃ）を通る必要がある。

【0033】

また、図１Ａに示す例とは対照的に、図１Ｂは、ボンディングパッドを用いない例を示す。故に、ダイ２００Ｃおよびダイ２００Ｄは、ビア２２７Ｄの露出された下表面、および、ビットライン２６４Ｃの露出された上表面の箇所で接合される。接合点同士の間の領域は、空気であってよい、または絶縁材料で充填されてよい。図示の例においては、金属層およびパッシベーション層の一部が除去されてよい。例えば、ダイ２００Ｃは、ビットライン２６４Ｃの上方に、追加の金属層およびパッシベーション層（図１Ａの導電性相互接続２１２Ｂおよびパッシベーション層２１０Ｂのような）を含まない。従来の３Ｄ ＮＡＮＤデバイスとは異なり、アレイ２０３Ｄの上の金属２１２Ｄも、ダイ２００Ｃ上の回路にアクセスするために用いられてよく（ダイ２００Ｄのために用いられることに加え）、従って、ダイ２００Ｃのための追加の金属層は除去されてよい。故に、図示の例は、１または複数の層を除去することで、コスト低減を可能してよいが、２つのダイのＣＭＯＳ回路間の接続は、ダイのうちの一方が他方に対し反転される場合よりも長い。

【0034】

図１Ａと同様に、図１Ｂ中のコンポーネントは、共有ＣＭＯＳ回路を含む。ＣＭＯＳ回路２０１Ｃ、２０１Ｄ、またはこれら両方は、第１のダイ２００Ｃ上のアレイ２０３Ｃおよびダイ２００Ｄ上のアレイ２０３Ｄの両方にアクセスするための共有回路を含んでよい。故に、図１Ａおよび１Ｂは、２または２より多いダイ間でペリフェリ回路を共有するために、ウェハボンディングを用いる２つの異なる例を示す。前述の通り、ウェハ対ウェハボンディングの使用は、２つのダイに限定されない。薄いダイを横断するビアを製造することで、複数のダイのスタックを通る接続が形成されてよい。これにより、ペリフェリが複数のダイ間で共有されることを可能にし、ペリフェリを用いて、ダイの面積および電力をさらに低減してよい。このアプローチの追加の利益は、ダイ間の接続は既に存在するので、パッケージングコストが低減可能になることである。２または２より多い独立のダイ間で、ペリフェリ回路を共有することで、ＣｕＡの制約を受ける設計においてダイサイズを低減し、各ダイ内のプレーン数を増加（例えば、２倍）させることが可能になってよい。３Ｄ ＮＡＮＤメモリ内のメモリセルは、プレーンにグループ化（例えば、ここで、１プレーンは通常１６ｋバイトを含むが、より小さいまたは大きいサイズであってもよい）される。１プレーンにおけるすべてのビットは、並行して読み取りまたは書き込みがなされる。ユーザは、並行して複数プレーンを読み取りまたは書き込みしてよいので、より多くのプレーンを有することで、ユーザにより良好な性能を付与する。また、ぺリフェリを共有することで、電力／性能の改善を可能にしてよい。例えば、ペリフェリの電力消費は、より多数のプレーン間で共有されるので、プレーン数が増大すると、スループット／パワーがより高まる。ダイが、必ずしもＣｕＡの制限を受けない場合であっても、ウェハ対ウェハボンディングおよび共有ＣＭＯＳ回路は、ダイのフットプリントの低減等の他の最適化を可能にしてよい。例えば、１つのダイが大きすぎて、パッケージに収まらない場合、当該ダイは、後で接合される２つのダイに分割（例えば、後述の図４Ｂを参照）されてよい。

【0035】

図２Ａおよび２Ｂも、３Ｄフラッシュストレージコンポーネントの例の断面図を示す。図２Ａは、基板対基板接合された２つのウェハを備えた３Ｄフラッシュストレージコンポーネントを示し、図２Ｂは、上メタル対上メタル接合された２つのウェハを備えた３Ｄフラッシュストレージコンポーネントを示す。すなわち、ウェハのＣＭＯＳ回路同士が互いに対面するように、ウェハのうちの一方が反転されるという点において、図２Ａに示すコンポーネントは、図１Ａに示すコンポーネントと同様である。

【0036】

図１Ａおよび１Ｂと同様に、図２Ａおよび２Ｂ中の３Ｄフラッシュストレージコンポーネントはそれぞれ、ウェハボンディングにより接合された２つのダイを含み、各ダイは、ストレージアレイおよびＣＭＯＳ回路を含む。例えば、図２Ａは、ダイ２８０Ａおよび２８０Ｂを示す。ダイ２８０Ａを参照すると、ＣＭＯＳ回路２８２Ａは、アレイ２８１Ａの下方にあり、アレイ２８１ＡをＣＭＯＳ回路２８２Ａに連結する導電性相互接続２８４Ａが存在する。ＣＭＯＳ回路２８２Ａは、図１Ａおよび１Ｂを参照して説明したＣＭＯＳ回路と同一または類似であってよい。同様に、ダイ２８０Ｂは、アレイ２８１Ｂの「下方（ｕｎｄｅｒ）」にあり、且つ、導電性相互接続２８４Ｂに連結されたＣＭＯＳ回路２８２Ｂを含む。

【0037】

図２Ａに示す例においては、２つのダイ２８０Ａおよび２８０Ｂを横切るＣＭＯＳ回路２８２Ａおよび２８２Ｂは、共有ストリングドライバ２８８Ａおよび２８８Ｂを含む。ストリングドライバは、アレイ２８１Ａおよび２８１Ｂのワードラインを駆動するためのトランジスタを含む。従来の３Ｄフラッシュストレージコンポーネントは、そのダイにあるアレイのみを駆動させる専用のストリングドライバ回路を含んでいる。対照的に、図２Ａに示す例においては、これらストリングドライバのうちの半分が、一方のダイにあり、これらストリングドライバのうちのもう半分が他方のダイにあり、ここで、両方のダイのストリングドライバは、両方のダイのアレイを駆動する。例えば、奇数ワードラインを駆動するためのストリングドライバが、上部ダイ２８０Ａにあってよく、偶数ワードラインを駆動するためのストリングドライバが、下部ダイ２８０Ｂにあってよい（またはその逆も成り立つ）。従って、ダイのうちの一方のアレイにおける奇数ワードラインおよび偶数ワードラインの両方を駆動することは、両方のダイのストリングドライバを用いることで実現される。故に、ダイ２８０Ａのワードラインおよびダイ２８０Ｂのワードラインの両方を駆動するためのストリングドライバは、両方のダイにわたり配置される。対照的に、従来の３Ｄフラッシュコンポーネントは、駆動されるアレイおよびワードラインと同一ダイにあるストリングドライバを用いて、偶数およびオフ（ｏｆｆ）ワードラインの両方を駆動する。故に、２つのアレイについては、従来のコンポーネントは、図２Ａの例と比較した場合、二倍の数のストリングドライバを含むことになる。

【0038】

図２Ａに示す例においては、コンポーネントは、ＣＭＯＳ回路および基板を貫通して、ＣＭＯＳ回路２８２ＡをＣＭＯＳ回路２８２Ｂに連結するビア２８６Ａおよび２８６Ｂを含む。通常、ＣＭＯＳをアレイに連結するために、ビアはＣＭＯＳの上方に形成され、ＣＭＯＳを貫通するようには形成されない（ＣｕＡの場合）。ＣＭＯＳを貫通するビアを形成すると、潜在的な課題を呈する。例えば、基板とビアとの間の異なる電圧により、ストリングドライバから基板への寄生電流経路を生じさせる可能性がある。潜在的な漏電を防止すべく、ＣＭＯＳ内のビアに絶縁ライナーが追加されてよい。また、各ストリングドライバは、より大きいキャパシタンス（例えば、従来のストリングドライバと比較した場合、二倍のキャパシタンス）を駆動するので、図２Ａのストリングドライバは、従来のストリングドライバと比較して、より大型のトランジスタを含む。また、従来の３Ｄフラッシュストレージコンポーネントに対し、図２Ａに示す例は、改善されたルーティングおよび向上した信号密度を可能にする。例えば、ワードラインのルーティングのために、両方のウェハにあるすべての金属ラインを結合可能であるので、ストリングドライバにおけるルーティングは、向上される。

【0039】

図２Ｂも、接合された２つのウェハを示すが、これらウェハは、上部金属層２９０Ｃおよび２９０Ｄが互いに対面する状態で接合されている。図２Ｂ中には、２つの金属層２９０Ｃおよび２９０Ｄが示されているが、金属層２９０Ｃまたは２９０Ｄのうちの一方は除去されてもよい。金属層のうちの一方を除去することで、コストを低減してよい（材料およびプロセスの両方の観点において）。金属層２９０Ｃおよび２９０Ｄは、アレイ２８１Ｃおよび２８１Ｄの間、並びにＣＭＯＳ回路２８２Ｃおよび２８２Ｄの間に存在するので、図２Ｂ中の例は、ＣＭＯＳを通るビアを含まない。従って、図２Ｂに示すコンポーネントは、図２Ａを参照して上記した、ＣＭＯＳを貫通するビアに起因する潜在的な漏電に関する課題には直面しない。しかしながら、各ダイのＣＭＯＳ回路を連結するための、コンポーネントの内部を貫通するビアが存在しないことで、他の潜在的な課題を呈する。アレイの外部にある、またはアレイを貫通するいずれの場合であれ、他の相互接続がＣＭＯＳ回路２８２ＣをＣＭＯＳ回路２８２Ｄに連結する。故に、ＣＭＯＳは、ビアを用いて直接的に接続されておらず、両方のダイにおける多数（最大すべて）の金属／ビアスタックを経る。この例におけるウェハ対ウェハボンディングは、金属スタックの上部同士を接続するのみである。

【0040】

図２Ａに示すコンポーネントと同様に、図２Ｂは、導電性相互接続２９０Ｃおよび２９０Ｄ間のボンディングパッドを示していないが、図１Ａのボンディングパッド２４２と類似または同一のボンディングパッドが含まれてよい。また、３Ｄフラッシュコンポーネントは、当該コンポーネントを、当該コンポーネントの外部にある回路に連結するためのボンディングパッドを上部および／または下部（例えば、パッケージレベルの箇所）に含んでもよい。導電性相互接続２９０Ｃおよび２９０Ｄを、上部および／または下部にあるボンディングパッドに連結すべく、ＣＭＯＳ２８２Ｃおよび２８２Ｄを貫通するように形成されたビアが存在してよい。しかしながら、図２Ａのビア２８６Ａとは異なり、導電性相互接続を上部または下部のボンディングパッドに連結するためのビアは、ボンディングパッドの箇所（例えば、下方または上方）に配置されることになる。

【0041】

図３Ａおよび３Ｂは、３Ｄフラッシュストレージの接合されたダイを、パッケージ内に積層および接続するための異なる技術の例を示す。図３Ａは、ジグザグ（スタガード）に配置されたダイを示し、図３Ｂは、パッケージレベルの箇所にあるダイを接続するためのエミュレーションビアを用いて、縦に積層されたダイの例を示す。図３Ａおよび３Ｂはそれぞれ、４つの３Ｄフラッシュストレージダイ（または、２対のダイ）を示す。例えば、図３Ａは、ダイ３０１、３０２、３０３および３０４を示す。ダイ３０１および３０２同士は、上記のウェハボンディング技術により接合されている。また、ダイ３０３および３０４同士も、ウェハボンディングにより接合されている。同様に、図３Ｂのダイ３５１および３５２同士、並びにダイ３５３および３５４同士は、ウェハボンディング技術により接合されている。図３Ａおよび３Ｂに示す例においては、ダイ同士は、図１Ａおよび２Ａのように、それらのそれぞれのＣＭＯＳ回路が互いに対面する状態で接合されている。故に、ダイ３０１および３０２は、それらの接合されたダイ上に、少なくともいくつかの共有ＣＭＯＳ回路を含み、ダイ３０３および３０４は、少なくともいくつかの共有ＣＭＯＳ回路を含む。同様に、ダイ３５１および３５２は、少なくともいくつかの共有ＣＭＯＳ回路を含み、ダイ３５３および３５４は、少なくともいくつかの共有ＣＭＯＳ回路を含む。そして、２対のダイが、パッケージにおいて互いの上に積層される（１対のダイにおけるダイ同士のように、接合はされない）。図示の例においては、ダイ３０１および３０２を含む１対のダイが、ダイ３０３および３０４を含む１対のダイの上方に積層される。同様に、ダイ３５１および３５２を含む１対のダイが、ダイ３５３および３５４を含む１対のダイの上方に積層される。

【0042】

図３Ａは、接合されたダイが、屋根材（ｓｈｉｎｇｌｅ）のようにジグザグ配置された例を示す。故に、各対の接合ダイの表面の一部（例えば、ダイ３０１の上表面およびダイ３０３の上表面の一部）が、露出されて、当該対を当該パッケージレベルの箇所において、外部回路またはコンタクトに接続することを可能にする。外部回路またはコンタクトに接続するためのボンディングパッド（例えば、パッド３１０Ａおよび３１０Ｂ等のワイヤボンディングパッド）が、当該表面の露出部分に配置されてよい。その後、ワイヤが、ボンディングパッド３１０Ａおよび３１０Ｂに接合されてよい。故に、ダイ３０１および３０２間、並びにダイ３０３および３０４間のボンディングパッド（存在する場合）に加え、パッケージレベルの箇所にある当該ワイヤボンディングパッドが、各対のダイへのアクセスを可能にする。

【0043】

図３Ｂは、２対のダイを接合および接続する別の例を示す。図３Ａのジグザグ配置のアプローチとは対照的に、図３Ｂ中のダイは、互いの上方に直接積層されている。各対のダイは、その上表面および下表面の箇所にボンディングパッドを含む。例えば、ダイ３５１および３５３は、それぞれの上表面にボンディングパッド（それぞれ、ボンディングパッド３１０Ｃおよび３１０Ｅ）を含み、ダイ３５２および３５４は、それぞれの下表面にボンディングパッド（それぞれ、ボンディングパッド３１０Ｄおよび３１０Ｆ）を含む。そして、２対のダイは、ダイを外部回路またはコンタクトに電気的連結すべく、ウェハボンディングパッド３１０Ｄおよび３１０Ｅの箇所で接合される。図３Ｂに示す例においては、これらダイの各々（例えば、ダイ３５１、３５２、３５３および３５４の各々）にアクセスするために、ワイヤが、各ダイまたは各対のダイに接合される必要はなく、１つのボンディングパッド（例えば、上部ボンディングパッド３１０Ｃ）のみに接合されてよい。すなわち、ＣＭＯＳ、各ダイの導電性相互接続、並びに２対のダイ間のボンディングパッド３１０Ｄおよび３１０Ｅを通る複数のビアが、上部ダイ３５１から下部ダイ３５４まで延在するビアをエミュレーション（模倣）する。従って、スタック全体を貫通する単一のビアを生成すべく、ダイスタック全体をエッチングする必要はなく、１つのビアの効果が実現されてよい。各スタックには４つのダイのみ（２対のダイ）が、図示されているが、より多くのダイ（例えば、８つつ以上）が、説明した技術を用いて積層されてよい。

【0044】

図４Ａは、３ＤフラッシュストレージアレイにアクセスするためのＣＭＯＳ回路を示すチッププランの平面図を示す。図４Ａに示されるチッププランは、１つの可能性としてのＣＭＯＳ回路のレイアウトを表示しており、アレイの外部にあるＣＭＯＳ ４０２Ａ（ＣＭＯＳ ｏｕｔｓｉｄｅ ｔｈｅ ａｒｒａｙ：ＣＯＡ）、アレイの下方にあるＣＭＯＳ ４０４Ａ（ＣＵＡ）、静的ページバッファ（ＳＰＢ）４０６Ａおよびストリングドライバ（ＳＤ）４０８Ａを含む。ＣＯＡ ４０２Ａは、アレイの外部（すなわち、アレイの下方または上方ではなく）に配置されており、残りのＣＭＯＳ回路はアレイの下方（または上方）に存在する。ＣＵＡ ４０４Ａは、制御ロジック、チャージポンプおよび／または他のＣＭＯＳ回路等のＣＭＯＳ回路を含んでよい。数字０、１、２および３は、異なるプレーンを示すプレーン番号である。

【0045】

図４Ｂは、ウェハ対ウェハボンディングを用いた３Ｄフラッシュストレージアレイにアクセスするための共有ＣＭＯＳ回路を示すチッププランの平面図を示す。図４Ｂ中に示すチッププランは、ウェハ対ウェハボンディングにより接合されるべき２つのダイ４０１および４０３のためのプランを示す。図４Ａと同様に、数字０、１、２および３は、異なるプレーンを示すプレーン番号である。図４Ｂに示す例においては、各ダイ４０１および４０３は、アレイの外部にあるＣＭＯＳ（ＣＯＡ）、アレイの下方にあるＣＭＯＳ（ＣＵＡ）、静的ページバッファ（ＳＰＢ）およびストリングドライバ（ＳＤ）を含む。しかしながら、上記したように、これらのダイは、異なるタイプの制御回路（一方のダイでは、１つのクラスのトランジスタを用いる回路、および別のダイでは、別のクラスのトランジスタを用いる回路といったように）を含んでよい。この例においては、ダイ４０１は、ダイ４０３の上に積層され、接合（ダイシング前のウェハレベルにおいて）されることになる。ｚ方向における各ダイの長さ４１０Ｂは、図４Ａのダイ４００の長さ４１０Ａの半分である。故に、各ダイ４０１および４０３におけるＣＭＯＳ回路に利用可能な面積は、ダイ４００におけるその利用可能な面積の半分である。図示の例においては、ＣＯＡ ４０２Ｂの長さは、ＣＯＡ ４０２Ａの半分であり、各ダイ４０１および４０３におけるＣＵＡ、ＳＤおよびＳＰＢのために利用可能な面積は、ダイ４００に対し利用可能な面積の半分である。しかしながら、２つの積層されたダイ４０１および４０３が存在することを考慮すると、積層されたダイの厚み（ｙ方向における、図４Ａおよび４Ｂの紙面の直交方向）は２倍になり、図４Ｂ中のＣＭＯＳ回路のために利用可能な全面積と同一である。

【0046】

各ダイのＣＭＯＳ回路が互いに隣接するように、ダイを積層および接合することは、いくつかの利点を有してよい。上記の通り、図４Ｂ中の積層されたダイのサイズは、図４Ａ中のダイの長さの半分であるが、厚みは２倍である。ｚ‐ｘ平面における小さなフットプリントは、いくつかのパッケージに対し、望ましくてよい。しかしながら、図４Ａのダイと比較して、図４Ｂのより少数の対のダイが、特定のパッケージに積層されてよい。図４Ｂの積層された接合ダイの１つの利点は、ダイの各々にあるＣＭＯＳ回路の「アイランド」同士を、互いに隣接して配置可能であり、ＣＭＯＳアイランド間のより容易且つより良好な通信を可能にすることである。例えば、図４Ａを参照すると、ＣＭＯＳ回路は、ｚ‐ｘ平面にわたり、ポケットまたはアイランドに分布される。すべてのアイランド（例えば、ＣＵＡと標記されたすべてのアイランド）を、互いにルーティング設定および接続することは、困難であり得る。例えば、図４Ａ中のＣＭＯＳに対するルーティングは、縁部、上方、下方にある、および／または、アレイ内部を通る金属ラインを必要としてよい。ルーティングが困難なだけでなく、長い信号ラインによって、ＣＭＯＳ回路の動作を低速化させる。

【0047】

対照的に、ウェハ対ウェハボンディングにより、互いの上に積層されて、接合されたＣＭＯＳ回路の複数のアイランドを接続することは、より単純である。例えば、ダイ４０１がダイ４０３の上に積層される場合、ＣＵＡ ４０４Ｃは、ＣＵＡ ４０４Ｄの上方に位置することになり、図４ＡのＣＵＡアイランドより、大きな面積を持つＣＵＡアイランドを形成する。従って、ＣＵＡ４０４Ｃは、ＣＵＡ ４０４Ｃは、ＣＵＡ ４０４Ｄに、ビアなしで、且つ、他の回路を通るように、または他の回路の周りをルーティングすることなく、電気的に連結されてよい。ダイ４０１および４０３を積層および接合することによって、図４Ｂ中の特定のアイランドのために利用可能な面積は、図４Ａの面積と比べてサイズが２倍である。

【0048】

図５は、共有ＣＭＯＳ回路、およびウェハ対ウェハボンディングにより接合された複数のダイを備えた３Ｄフラッシュストレージデバイスを形成する方法の例に係るフロー図である。図５の方法５００は、図１Ａ、１Ｂ、２Ａまたは２Ｂに示されたコンポーネント等の３Ｄフラッシュストレージコンポーネントを形成するために用いられてよい。

【0049】

方法５００は、工程５０２および５０４において、２つのウェハ上に３Ｄ不揮発性ストレージアレイを形成することで開始する。また、共有ＣＭＯＳ回路が、ウェハのうちの少なくとも１つ内に、またはウェハのうちの少なくとも１つ上に、形成される。アレイおよびＣＭＯＳ回路の形成には、アレイおよび制御回路を形成するための様々な材料の堆積、ドープおよびエッチングを含む、複数のプロセス段階が含まれる。第１および第２のストレージアレイ、並びに共有ＣＭＯＳ回路を形成した後、工程５０６において、ウェハ同士が接合される。ウェハ同士の接合には、ウェハに取り付けられたボンディングパッドも共に接合する、あるいは、ウェハの導電性コンタクトの箇所でウェハ同士を接合する、ウェハ対ウェハボンディング技術を伴う。サブミクロンの位置合わせ精度を持つウェハ対ウェハボンディングが実現可能であり、次のプロセスフローを含んでよい。まず、接合を向上させるべく、ウェハを洗浄して、表面を活性化（表面処理により）させる。この後、面対面（ｆａｃｅ ｔｏ ｆａｃｅ：Ｆ２Ｆ）精密光学位置合わせを用いて、ウェハ同士が位置合わせされ、これにより、サブμｍの位置合わせ精度を可能にする。正規のクリーンルーム環境において、ウェハ同士が位置合わせされると、熱圧縮で接合される。最適化されたツールおよびプロセスシーケンスによって、サブμｍの位置合わせ精度が、ウェハ全体にわたり維持されることが保証されてよい。

【0050】

図６Ａ～図６Ｄは、図５の方法５００等の例示的な方法による、様々なプロセス段階における３Ｄフラッシュコンポーネントの断面図を示す。図６Ａは、第１のウェハ６０１Ａの一部および第２のウェハ６０１Ｂの一部を示す。ウェハ６０１Ａおよび６０１Ｂの各々は、それぞれ基板６０２Ａおよび６０２Ｂを含む。図６Ａに示す例においては、ＣＭＯＳ回路６０４Ａおよび６０４Ｂが、両方のウェハ６０１Ａおよび６０１Ｂの基板に形成される。しかしながら、他の例においては、ウェハのうちの１つのみが、ＣＭＯＳ回路を含む。ＣＭＯＳ回路６０４Ａおよび６０４Ｂのうちの一方または両方が、共有ＣＭＯＳ回路を含んでよい。ＣＭＯＳ回路の上方に、ストレージアレイ６０６Ａおよび６０６Ｂが形成され、当該アレイの上方に、アレイを外部コンタクトおよび／または回路に連結可能な金属層６０８Ａおよび６０８Ｂが形成される。

【0051】

図６Ｂ～６Ｄは、ボンディングパッドを用いる例を示す。図６Ｂを参照すると、まず、ウェハの裏面（例えば、ウェハのＣＭＯＳ回路を備える面）が上を向くように、ウェハ６０１Ａおよび６０１Ｂが反転される。次に、ウェハの裏面が薄くされ、ＣＭＯＳ回路６０４Ａおよび６０４Ｂの導電性コンタクトを露出させる。ウェハ６０１Ａおよび６０１Ｂの裏面を薄くした後、図６Ｃに示すように、ウェハボンディングパッド６１０が、ウェハの裏面に取り付けられる。次に、各ウェハに取り付けられたウェハボンディングパッド６１０が互いに対面するように、ウェハのうちの１つが再度反転され、図６Ｄに示すように、ウェハ同士が、ボンディングパッド６１０の箇所で接合される。

【0052】

ウェハ同士が接合された後、ウェハは、個別のダイにダイシングされ、および、フラッシュコントローラ等の他のロジックとパッケージ化されて、３Ｄフラッシュストレージデバイスを形成してよい。ウェハ同士をＣＭＯＳ回路の箇所で接合することで、両方のダイ上のアレイ６０６Ａおよび６０６Ｂへアクセスすべく、一方または両方のダイにあるＣＭＯＳ回路が共有されてよい。

【0053】

図７は、一例により、ウェハボンディングおよび共有ＣＭＯＳ回路が実装されてよい、フラッシュストレージデバイス７０２のブロック図の例を示す。デバイス７０２に対し、フラッシュストレージという用語が本開示中を通して用いられるが、フラッシュストレージデバイスは、フラッシュメモリデバイスと称されてもよい。一例において、フラッシュストレージデバイス７０２は、フラッシュストレージコンポーネント７２２を含むソリッドステートドライブ（ＳＳＤ）である。フラッシュストレージコンポーネント７２２は、データを格納するための不揮発性ストレージアレイ７３１を含む。また、フラッシュストレージコンポーネント７２２は、ストレージアレイ７３１にアクセスするためのＣＭＯＳ回路７３３を含む。フラッシュストレージコンポーネント７２２は、上記のように接合された複数のダイを含んでよい。各ダイは、ストレージアレイを含んでよく、特定のダイ上の共有ＣＭＯＳ回路が、複数のダイ上のアレイへのアクセスを可能にする。図７中には、単一のフラッシュストレージコンポーネントが示されているが、フラッシュストレージデバイス７０２は、２つ以上のフラッシュストレージコンポーネントを含んでよい。

【0054】

一例において、フラッシュストレージデバイス７０２は、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）、シリアルアドバンストテクノロジアタッチメント（ＡＴＡ）、パラレルＡＴＡおよび／またはユニバーサルシリアルバス（ＵＳＢ）インタフェースを用いて、プロセッサに接続されたフラッシュベースのドライブであってよい。ストレージアレイ７３１は、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ、相変化メモリ（ＰＣＭ）、スイッチ付き相変化メモリ（ＰＣＭＳ）、抵抗変化メモリ、または他の不揮発性ストレージ媒体のうちの１または複数を含んでよい。データは、シングルレベルセル（ＳＬＣ）、トリプルレベルセル（ＴＬＣ）、クワッドレベルセル（ＱＬＣ）および／またはマルチレベルセル（ＭＬＣ）フォーマットで格納されてよい。

【0055】

不揮発性ストレージ７３１に加え、フラッシュストレージデバイス７０２も、ＤＲＡＭ７０８（または他の揮発性メモリ）を含んでよい。ＤＲＡＭ７０８は、フラッシュストレージデバイス７０２が、電源オン（例えば、動作可能）の間、データを格納可能な揮発性メモリを含む。ＤＲＡＭは、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）により公布された規格、例えば、ＪＥＳＤ７９Ｆ ｆｏｒ ＤＤＲ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ （ＤＤＲ） ＳＤＲＡＭ、ＪＥＳＤ７９－２Ｆ ｆｏｒ ＤＤＲ２ ＳＤＲＡＭ、ＪＥＳＤ７９－３Ｆ ｆｏｒ ＤＤＲ３ ＳＤＲＡＭ、ＪＥＳＤ７９－４Ａ ｆｏｒ ＤＤＲ４ ＳＤＲＡＭ、２０１３年８月にＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）によるオリジナルリリースＪＥＳＤ２０９‐３ＢのＬＰＤＤＲ３（ｌｏｗ ｐｏｗｅｒ ｄｕａｌ ｄａｔａ ｒａｔｅバージョン３）、２０１４年８月にＪＥＤＥＣによりオリジナル公開されたＪＥＳＤ２０９‐４のＬＰＤＤＲ４（ＬＯＷ ＰＯＷＥＲ ＤＯＵＢＬＥ ＤＡＴＡ ＲＡＴＥ（ＬＰＤＤＲ）バージョン４）、または他のＪＥＤＥＣ 規格（これらの規格は、ｗｗｗ．ｊｅｄｅｃ．ｏｒｇで入手可能）に準拠してよい。他の揮発性メモリが用いられてよい。いくつかのフラッシュストレージデバイスは、ＤＲＡＭを含まない（例えば、「ＤＲＡＭレス」ＳＳＤ）。このような一例においては、フラッシュストレージデバイスは、ＳＲＡＭ等のＳＳＤコントローラメモリ（不図示）を含んでよい。ＤＲＡＭ７０８は、論理‐物理間接参照テーブルまたは他のこのような情報といったような、フラッシュストレージデバイス７０２の動作に関するデータを格納するために用いられてよい。

【0056】

また、フラッシュストレージデバイス７０２は、ストレージコンポーネント７２２へのアクセスを制御するためのコントローラ７３０を含む。一例において、コントローラ７３０は、ストレージコンポーネント７２２との入力／出力（Ｉ／Ｏ）インタフェースを含み、ホスト（図７に不図示）とのインタフェースを含む。コントローラ７３０は、ストレージ７２２への書き込みおよびストレージ７２２からの読み取りを制御すべく通信するハードウェアロジック（例えば、コマンドロジック）を含む。コマンドロジックは、ストレージ７３１のストレージセルを読み取るためのコマンドを生成および発行する回路を含む。ＣＭＯＳ回路は、コントローラ７３０からのコマンドに応答して、読み取りおよび書き込みを行うための電圧ストローブを、ストレージアレイ７３１のストレージセルに印加する。故に、ＣＭＯＳ回路７３３は、コントローラ７３０からのコマンドをデコーディングして、受信コマンドに従い、メモリセルに読み取りまたは書き込みストローブを適用する回路を含む。また、コントローラは、ストレージ７３１から読み取られたデータのエラーを検出および訂正するためのエラーコード訂正（ＥＣＣ）ロジックも含んでよい。コントローラ７３０は、シリアルＡＴＡ等のインタフェースに接続された特定用途向け集積回路コントローラ（ＡＳＩＣ）デバイス、または統合ドライブ電子（Ｉｎｔｅｇｒａｔｅｄ ｄｒｉｖｅ ｅｌｅｃｔｒｏｎｉｃｓ）コントローラであってよい。別の例においては、コントローラ７３０は、プロセッサ、または他の処理回路（不図示）を含む。一例において、コントローラ７３０は、単一の集積回路チップ上にあるシステムオンチップ（ＳｏＣ）に含まれてよい。

【0057】

また、フラッシュストレージデバイス７０２は、ファームウェア（不図示）も含んでよい。ファームウェアは、変換、ガベージコレクション、ウェアレべリング等の様々な機能、およびフラッシュストレージデバイス７０２の動作および最適化のための他の機能を実行してよい。一例において、ファームウェアは、フラッシュトランスレーションレイヤ（ＦＴＬ）を含んでよく、当該ＦＴＬは、例えば、ファイルシステムから受信された要求の論理ブロックアドレス（ＬＢＡ）といった、論理アドレスに対する物理アドレス空間を識別するための間接参照を提供するロジックを含む。

【0058】

フラッシュストレージデバイス７０２は、コンピュータパッケージの範囲内（例えば、ラップトップ／ノートブックまたは他のコンピュータ内）に存在してよく、または、フラッシュストレージデバイス７０２は、より大型のネットワークを介してアクセスされてもよく、このようなネットワークとしては、ローカルエリアネットワーク（例えば、イーサネット（登録商標）ネットワーク）、またはワイドエリアネットワーク（無線セルラネットワーク、インターネット等）ですらあってよい。

【0059】

図８は、コンピューティングシステム８００（例えば、スマートフォン、タブレットコンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、サーバコンピュータ等）の例示的な図を提供する。図８で見られるように、システム８００は、１または複数のプロセッサまたはプロセッシングユニット８０１（例えば、ホストプロセッサ）を含んでよい。プロセッサ８０１は、１または複数の中央処理装置（ＣＰＵ）を含んでよく、それらの各々は、例えば、複数の汎用処理コアを含んでよい。プロセッサ８０１は、１または複数のグラフィック処理装置（ＧＰＵ）または他のプロセッシングユニットも含んでよい、または、代替的にこれらを含んでよい。プロセッサ８０１は、メモリ管理ロジック（例えば、メモリコントローラ）およびＩ／Ｏ制御ロジックを含んでよい。

【0060】

システム８００は、また、メモリ８０２（例えば、システムメモリ）、不揮発性ストレージ８０４、通信インタフェース８０６および他のコンポーネント８０８も含む。他のコンポーネントには、例えば、ディスプレイ（例えば、タッチスクリーン、フラットパネル）、電源（例えば、バッテリおよび／または他の電源）、センサ、電源管理ロジック、または他のコンポーネントが含まれてよい。通信インタフェース８０６は、通信インタフェースをサポートするためのロジックおよび／または機能を含んでよい。これらの例として、通信インタフェース８０６は、直接的な通信リンク若しくはチャネル、またはネットワーク通信リンク若しくはチャネルを通して通信するための様々な通信プロトコルまたは規格に従い、動作する１または複数の通信インタフェースを含んでよい。直接的な通信は、ＰＣＩｅ仕様に関連付けられたプロトコルまたは規格等の、１または複数の業界標準に記載された通信プロトコルまたは規格（後継版および変形例を含む）を用いて、行われてよい。ネットワーク通信は、ＩＥＥＥが公布する１または複数のイーサネット（登録商標）規格に記載されたプロトコルまたは規格等の通信プロトコルまたは規格を用いて、行われてよい。例えば、１つのこのようなイーサネット（登録商標）規格には、ＩＥＥＥ８０２．３が含まれてよい。また、ネットワーク通信は、ＯｐｅｎＦｌｏｗスイッチ仕様等の１または複数のＯｐｅｎＦｌｏｗ仕様に従い、行われてもよい。通信インタフェースの他の例には、例えば、ローカル有線ポイントツーポイントリンク（例えば、ＵＳＢ）インタフェース、無線ローカルエリアネットワーク（例えば、ＷｉＦｉ）インタフェース、無線ポイントツーポイントリンク（例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標））インタフェース、全地球測位システムインタフェースおよび／または他のインタフェースが含まれる。

【0061】

また、コンピューティングシステムは、システムのマスストレージコンポーネントであってよい不揮発性ストレージ８０４も含んでよい。不揮発性ストレージ８０４は、上記した図７のフラッシュストレージデバイス７０２に類似または同一であってよい。不揮発性タイプのメモリは、バイトまたはブロックアドレス指定可能な不揮発性メモリを含んでよく、このようなものとしては、例えば、限定ではないが、多重しきい値レベルＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、シングルレベルまたはマルチレベル相変化メモリ（ＰＣＭ）、抵抗変化メモリ、ナノワイヤメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、メモリスタ技術を組み込む磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、スピントランスファトルクＭＲＡＭ（ＳＴＴ‐ＭＲＡＭ）、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）を含む３次元（３Ｄ）クロスポイントメモリ構造（以下、「３Ｄクロスポイントメモリ」と言う）、または上記のうちの任意のものの組み合わせが挙げられる。一例において、不揮発性ストレージ８０４は、１または複数のＳＳＤで構成されたマスストレージを含んでよい。ＳＳＤは、共有ＣＭＯＳ回路、および上記のようなウェハ対ウェハボンディング技術により接合された複数のダイを含むフラッシュメモリチップで構成されてよい。

【0062】

以下に、いくつかの実施例を挙げる。 一例において、不揮発性ストレージデバイスは、不揮発性ストレージセルで構成される第１の３次元（３Ｄ）アレイと、ＣＭＯＳ（相補型金属酸化膜半導体）回路と、を含む第１のダイと、第１のダイに、縦方向に積層され且つ接合された第２のダイと、を備え、第２のダイは、不揮発性ストレージセルで構成される第２の３Ｄアレイを含み、第１のダイのＣＭＯＳ回路の少なくとも一部が、第１のダイの不揮発性ストレージセルで構成される第１の３Ｄアレイおよび第２のダイの不揮発性ストレージセルで構成される第２の３Ｄアレイの両方にアクセスする。このような一例においては、第１のダイのＣＭＯＳ回路は、不揮発性ストレージセルで構成される第１の３Ｄアレイと、不揮発性ストレージセルで構成される第２の３Ｄアレイとの間に配置されている。一例において、第２のダイは、さらに、不揮発性ストレージセルで構成される第１の３Ｄアレイおよび第２の３Ｄアレイにアクセスするための第２のＣＭＯＳ回路を含む。このような一例においては、共有ＣＭＯＳ回路の一部が、第１のダイの第１のＣＭＯＳ回路に含まれ、共有ＣＭＯＳ回路の残部が、第２のダイの第２のＣＭＯＳ回路に含まれる。共有ＣＭＯＳ回路は、チャージポンプ、静的ページバッファ、ＩＯおよび制御ロジックおよびストリングドライバのうちの１または複数を含む。一例において、共有ストリングドライバ回路は、不揮発性ストレージセルで構成される第１の３Ｄアレイおよび第２の３Ｄアレイの両方にアクセスするためのものであり、不揮発性ストレージセルで構成される第１の３Ｄアレイおよび第２の３Ｄアレイのためのストリングドライバ回路の一部は、第１のダイのＣＭＯＳ回路に含まれ、ストリングドライバ回路の残部は、第２のダイの第２のＣＭＯＳ回路に含まれる。一例において、第１のダイ上の共有ＣＭＯＳ回路の一部は、第１のクラスのトランジスタを含み、第２のダイ上の共有ＣＭＯＳ回路の残部は、第２のクラスのトランジスタを含む。このような一例においては、第１のクラスのトランジスタは、高電圧トランジスタを含み、第２のクラスのトランジスタは、低電圧トランジスタを含む。

【0063】

一例において、第３のダイが、第１のダイまたは第２のダイに縦方向に積層され且つ接合され、第３のダイは、不揮発性ストレージセルで構成される第３の３Ｄアレイを含み、第１のダイのＣＭＯＳ回路が、不揮発性ストレージセルで構成される第３の３Ｄアレイにアクセスする。一例において、第１のダイの複数の層は、第２のダイに対し逆順に配置されており、第１のダイのＣＭＯＳ回路の導電性コンタクトが、第２のダイの第２のＣＭＯＳ回路の導電性コンタクトに接合されている。一例において、コンポーネントは、第１のＣＭＯＳ回路の導電性コンタクトと、第２のＣＭＯＳ回路の導電性コンタクトとの間にボンディングパッドを含む。

【0064】

一例において、システムは、プロセッサと、プロセッサに連結された不揮発性ストレージデバイスと、を備え、不揮発性ストレージデバイスは、不揮発性ストレージセルで構成される第１の３次元（３Ｄ）アレイと、不揮発性ストレージセルで構成される第１の３ＤアレイにアクセスするためのＣＭＯＳ（相補型金属酸化膜半導体）回路と、を含む第１のダイと、第１のダイに縦方向に積層され且つ接合された第２のダイであって、第２のダイは、不揮発性ストレージセルで構成される第２の３Ｄアレイを含み、第１のダイのＣＭＯＳ回路が、第２のダイの不揮発性ストレージセルで構成される第２の３Ｄアレイにアクセスする、第２のダイと、を含む。

【0065】

一例において、３次元（３Ｄ）ＮＡＮＤメモリデバイスは、不揮発性ＮＡＮＤメモリセルで構成される第１の３次元（３Ｄ）アレイと、制御回路と、を含む第１のダイと、第１のダイに縦方向に積層され且つ接合された第２のダイであって、第２のダイは、不揮発性ＮＡＮＤメモリセルで構成される第２の３Ｄアレイを含む、第２のダイと、を備え、第１のダイの制御回路の少なくとも一部が、第１のダイの不揮発性ＮＡＮＤメモリセルで構成される第１の３Ｄアレイおよび第２のダイの不揮発性ＮＡＮＤメモリセルで構成される第２の３Ｄアレイの両方にアクセスする。

【0066】

一例において、不揮発性ストレージデバイスを製造する方法は、第１のウェハに、第１の３Ｄ不揮発性ストレージアレイと、第１のＣＭＯＳ回路と、を形成する段階と、第２のウェハに、第２の３Ｄ不揮発性ストレージアレイを形成する段階であって、第１のＣＭＯＳ回路は、第１および第２の３Ｄ不揮発性ストレージアレイの両方にアクセスするためのものである、段階と、第１のウェハを第２のウェハに接合する段階と、接合された第１および第２のウェハをダイシングする段階と、および、ダイシングされた接合ウェハを備えた不揮発性ストレージデバイスを形成する段階と、を含む。一例において、第１のウェハを第２のウェハに接合する段階は、第１のＣＭＯＳ回路の導電性コンタクトを、第２のウェハの第２のＣＭＯＳ回路の第２の導電性コンタクトに接合する段階を含む。一例において、方法は、さらに、第１のウェハを反転する段階と、第１のウェハの裏面を薄くする段階であって、第１のＣＭＯＳ回路は、第１のウェハの裏面の近くに配置される、段階と、ウェハボンディングパッドを第１のＣＭＯＳ回路の導電性コンタクトの上方の第１のウェハの裏面に取り付ける段階と、を備え、第１のウェハを第２のウェハに接合する段階が、第２のＣＭＯＳ回路の第２の導電性コンタクトを、第１のウェハに取り付けられたボンディングパッドに接合する段階を含む。

【0067】

本発明の実施形態は、上記の様々なプロセスを含んでよい。プロセスは、機械実行可能命令で具現化されてよい。当該命令を用いて、汎用または特定用途のプロセッサに、特定のプロセスを実行させてよい。代替的に、これらのプロセスは、当該プロセスを実行するためのハードワイヤードロジック回路またはプログラマブルロジック回路（例えば、ＦＰＧＡ、ＰＬＤ）を含む特別な／カスタムのハードウェアコンポーネントによって、または、プログラムされたコンピュータコンポーネントおよびカスタムハードウェアコンポーネントの任意の組み合わせによって、実行されてよい。

【0068】

本発明の要素は、また、機械実行可能命令を格納するための機械可読媒体として提供されてもよい。機械可読媒体としては、限定ではないが、フロッピーディスケット、光ディスク、ＣＤ‐ＲＯＭおよび磁気光ディスク、フラッシュメモリ、ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気若しくは光カード、伝播媒体、または電子命令を格納するために好適な他のタイプの媒体／機械可読媒体が含まれてよい。例えば、本発明は、リモートコンピュータ（例えば、サーバ）から要求元コンピュータ（例えば、クライアント）へ、搬送波または他の伝播媒体内に具現化されたデータ信号として、通信リンク（例えば、モデムまたはネットワーク接続）を介して転送可能なコンピュータプログラムとして、ダウンロードされてよい。

【0069】

本明細書に示されたフロー図は、一連の様々なプロセスアクションの例を示す。当該フロー図は、ソフトウェアまたはファームウェアルーチンおよび物理的動作によって実行されるべき処理を示してよい。一例において、当該フロー図は、有限ステートマシン（ＦＳＭ）の状態を示してよく、ＦＳＭは、ハードウェア、ソフトウェア、またはその組み合わせにおいて実装されてよい。アクションは、特定のシーケンスまたは順序で示されているが、反対の記載がない限り、アクションの順序は修正されてよい。故に、示された実施形態は、一例としてのみ理解されるべきであり、プロセスは、異なる順序で実行されてよく、いくつかのアクションは、並行して実行されてよい。また、様々な例において、１または複数のアクションは省略されてよく、よって、あらゆる実施形態において、すべてのアクションが必要なわけではない。他のプロセスフローも可能である。

【0070】

本明細書における様々な動作または機能の記載範囲内において、それらは、ソフトウェアコード、命令、構成、データ、またはこれらの組み合わせとして記述または定義されてよい。その内容は、直接実行可能なもの（「オブジェクト」または「実行ファイル」形式）、ソースコード、または差分コード（「デルタ」または「パッチ」コード）であってよい。本明細書に記載の実施形態に係るソフトウェアコンテンツは、ソフトウェアコンテンツを格納した製品によって、または、通信インタフェースを介してデータを送信するように通信インタフェースを動作させる方法によって、提供されてよい。機械可読ストレージ媒体は、機械に、説明された機能または動作を実行させてよく、当該媒体は、機械（例えば、コンピューティングデバイス、電子システム等）によってアクセス可能な形態で情報を格納する任意のメカニズムを含み、このようなものとしては、記録可能／非記録可能媒体（例えば、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスクストレージ媒体、光ストレージ媒体、フラッシュメモリデバイス等）が挙げられる。通信インタフェースは、別のデバイスに通信するためのハードワイヤードされた媒体、無線媒体、光媒体等の何れかとインタフェースを取る、メモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラ等といった任意のメカニズムを含む。通信インタフェースは、構成パラメータの提供若しくは信号の送信、またはこれら両方によって、通信インタフェースに、ソフトウェアコンテンツを記述したデータ信号を提供する準備をさせるよう構成されてよい。通信インタフェースは、通信インタフェースに送信された１または複数のコマンドまたは信号によってアクセスされてよい。

【0071】

本明細書に記載の様々なコンポーネントは、記載された動作または機能を実行するための手段であってよい。本明細書に記載の各コンポーネントは、ソフトウェア、ハードウェア、またはこれらの組み合わせを含む。コンポーネントは、ソフトウェアモジュール、ハードウェアモジュール、特殊用途ハードウェア（例えば、特定用途ハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）等）、埋め込みコントローラ、ハードワイヤード回路等として実装されてよい。

【0072】

本明細書の記載内容の他に、本発明に係る開示の実施形態および実装例に対し、様々な修正が加えられてよく、それらも本発明の範囲から逸脱しない。「上」「下」「上方」「下方」等の特徴物の方向および位置を説明するために上で用いた用語、並びに位置を説明するためのこのような他の用語は、特徴物の他の特徴物に対する相対位置を明確にすることを意図しており、固定位置または絶対的な位置を説明するものではない。例えば、下部ウェハの上方または上にある上部ウェハとして説明されたウェハが、上部ウェハの下方または下にある下部ウェハとして説明されてよい。従って、本明細書における説明および例は、限定的な意味ではなく、例示的な意味として解釈されるべきである。本発明の範囲は、以降の特許請求の範囲を参照することによってのみ画定されるべきである。
［他の可能な請求項］
（項目１）
不揮発性ストレージセルで構成される第１の３次元（３Ｄ）アレイと、ＣＭＯＳ（相補型金属酸化膜半導体）回路と、を含む第１のダイと、
上記第１のダイに、縦方向に積層され且つ接合された第２のダイと、を備え、
上記第２のダイは、不揮発性ストレージセルで構成される第２の３Ｄアレイを含み、上記第１のダイの上記ＣＭＯＳ回路の少なくとも一部が、上記第１のダイの不揮発性ストレージセルで構成される上記第１の３Ｄアレイおよび上記第２のダイの不揮発性ストレージセルで構成される上記第２の３Ｄアレイの両方にアクセスする、不揮発性ストレージデバイス。
（項目２）
上記第１のダイの上記ＣＭＯＳ回路は、不揮発性ストレージセルで構成される上記第１の３Ｄアレイと、不揮発性ストレージセルで構成される上記第２の３Ｄアレイとの間に配置されている、項目１に記載の不揮発性ストレージデバイス。
（項目３）
上記第２のダイは、さらに、不揮発性ストレージセルで構成される上記第１の３Ｄアレイおよび上記第２の３Ｄアレイにアクセスするための第２のＣＭＯＳ回路を含む、項目２に記載の不揮発性ストレージデバイス。
（項目４）
共有ＣＭＯＳ回路の一部が、上記第１のダイの上記第１のＣＭＯＳ回路に含まれ、上記共有ＣＭＯＳ回路の残部が、上記第２のダイの上記第２のＣＭＯＳ回路に含まれ、上記共有ＣＭＯＳ回路は、チャージポンプ、静的ページバッファ、ＩＯ、制御ロジックおよびストリングドライバのうちの１または複数を含む、項目３に記載の不揮発性ストレージデバイス。
（項目５）
共有ストリングドライバ回路は、不揮発性ストレージセルで構成される上記第１の３Ｄアレイおよび上記第２の３Ｄアレイの両方にアクセスするためのものであり、
不揮発性ストレージセルで構成される上記第１の３Ｄアレイおよび上記第２の３Ｄアレイのための上記ストリングドライバ回路の一部は、上記第１のダイの上記ＣＭＯＳ回路に含まれ、上記ストリングドライバ回路の残部は、上記第２のダイの上記第２のＣＭＯＳ回路に含まれる、項目３に記載の不揮発性ストレージデバイス。
（項目６）
上記第１のダイ上の上記共有ＣＭＯＳ回路の上記一部は、第１のクラスのトランジスタを含み、上記第２のダイ上の上記共有ＣＭＯＳ回路の上記残部は、第２のクラスのトランジスタを含む、項目４に記載の不揮発性ストレージデバイス。
（項目７）
上記第１のクラスのトランジスタは、高電圧トランジスタを含み、上記第２のクラスのトランジスタは、低電圧トランジスタを含む、項目６に記載の不揮発性ストレージデバイス。
（項目８）
上記第１のダイまたは上記第２のダイに縦方向に積層され且つ接合された第３のダイをさらに備え、
上記第３のダイは、不揮発性ストレージセルで構成される第３の３Ｄアレイを含み、上記第１のダイの上記ＣＭＯＳ回路が、不揮発性ストレージセルで構成される上記第３の３Ｄアレイにアクセスする、項目１から７のいずれか一つに記載の不揮発性ストレージデバイス。
（項目９）
上記第１のダイの複数の層は、上記第２のダイに対し逆順に配置されており、
上記第１のダイの上記ＣＭＯＳ回路の導電性コンタクトが、上記第２のダイの上記第２のＣＭＯＳ回路の導電性コンタクトに接合されている、項目３に記載の不揮発性ストレージデバイス。
（項目１０）
上記第１のＣＭＯＳ回路の上記導電性コンタクトと、上記第２のＣＭＯＳ回路の上記導電性コンタクトとの間にボンディングパッドをさらに備える、項目３に記載の不揮発性ストレージデバイス。
（項目１１）
プロセッサと、
上記プロセッサに連結された不揮発性ストレージデバイスと、を備え、
上記不揮発性ストレージデバイスは、
不揮発性ストレージセルで構成される第１の３次元（３Ｄ）アレイと、不揮発性ストレージセルで構成される上記第１の３Ｄアレイにアクセスするために、ＣＭＯＳ（相補型金属酸化膜半導体）回路と、を含む第１のダイと、
上記第１のダイに縦方向に積層され且つ接合された第２のダイであって、上記第２のダイは、不揮発性ストレージセルで構成される第２の３Ｄアレイと、上記第２のダイの不揮発性ストレージセルで構成される前記第２の３Ｄアレイにアクセスするために、上記第１のダイの上記ＣＭＯＳ回路と、を含む、第２のダイと、を含む、システム。
（項目１２）
上記第１のダイの上記ＣＭＯＳ回路は、不揮発性ストレージセルで構成される上記第１の３Ｄアレイと、不揮発性ストレージセルで構成される上記第２の３Ｄアレイとの間に配置されている、項目１１に記載のシステム。
（項目１３）
上記第２のダイは、さらに、不揮発性ストレージセルで構成される上記第１の３Ｄアレイおよび上記第２の３Ｄアレイにアクセスするために、第２のＣＭＯＳ回路を含む、項目１２に記載のシステム。
（項目１４）
共有ＣＭＯＳ回路の一部が、上記第１のダイの上記第１のＣＭＯＳ回路に含まれ、上記共有ＣＭＯＳ回路の残部が、上記第２のダイの上記第２のＣＭＯＳ回路に含まれ、上記共有ＣＭＯＳ回路は、チャージポンプ、静的ページバッファ、ＩＯ、制御ロジックおよびストリングドライバのうちの１または複数を含む、項目１３に記載のシステム。
（項目１５）
共有ストリングドライバ回路は、不揮発性ストレージセルで構成される上記第１の３Ｄアレイおよび上記第２の３Ｄアレイの両方にアクセスするためのものであり、
不揮発性ストレージセルで構成される上記第１の３Ｄアレイおよび上記第２の３Ｄアレイのための上記ストリングドライバ回路の一部は、上記第１のダイの上記ＣＭＯＳ回路に含まれ、上記ストリングドライバ回路の残部は、上記第２のダイの上記第２のＣＭＯＳ回路に含まれる、項目１３に記載のシステム。
（項目１６）
上記第１のダイ上の上記共有ＣＭＯＳ回路の上記一部は、第１のクラスのトランジスタを含み、上記第２のダイ上の上記共有ＣＭＯＳ回路の上記残部は、第２のクラスのトランジスタを含む、項目１４に記載のシステム。
（項目１７）
上記第１のクラスのトランジスタは、高電圧トランジスタを含み、上記第２のクラスのトランジスタは、低電圧トランジスタを含む、項目１６に記載のシステム。
（項目１８）
上記第１のダイまたは上記第２のダイに縦方向に積層され且つ接合された第３のダイをさらに備え、
上記第３のダイは、不揮発性ストレージセルで構成される第３の３Ｄアレイを含み、上記第１のダイの上記ＣＭＯＳ回路が、不揮発性ストレージセルで構成される上記第３の３Ｄアレイにアクセスする、項目１１に記載のシステム。
（項目１９）
不揮発性ＮＡＮＤメモリセルで構成される第１の３次元（３Ｄ）アレイと、制御回路と、を含む第１のダイと、
上記第１のダイに縦方向に積層され且つ接合された第２のダイであって、上記第２のダイは、不揮発性ＮＡＮＤメモリセルで構成される第２の３Ｄアレイを含み、上記第１のダイの上記制御回路の少なくとも一部が、上記第１のダイの不揮発性ＮＡＮＤメモリセルで構成される上記第１の３Ｄアレイおよび上記第２のダイの不揮発性ＮＡＮＤメモリセルで構成される上記第２の３Ｄアレイの両方にアクセスする、第２のダイと、を備える、３Ｄ ＮＡＮＤメモリデバイス。
（項目２０）
上記第１のダイの上記制御回路は、不揮発性ＮＡＮＤメモリセルで構成される上記第１の３Ｄアレイと、不揮発性ＮＡＮＤメモリセルで構成される上記第２の３Ｄアレイとの間に配置されている、項目１９に記載の３Ｄ ＮＡＮＤメモリデバイス。

【図1A】

【図1B】

【図2A】

【図2B】

【図3A】

【図3B】

【図4A】

【図4B】

【図5】

【図6A】

【図6B】

【図6C】

【図6D】

【図7】

【図8】