特許 7347951 サージ吸収回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-11

(45)【発行日】2023-09-20

(54)【発明の名称】サージ吸収回路

(51)【国際特許分類】

   H01L 21/822 20060101AFI20230912BHJP

   H01L 27/04 20060101ALI20230912BHJP

   H01L 27/06 20060101ALI20230912BHJP

   H02H 9/04 20060101ALI20230912BHJP

【ＦＩ】

H01L27/04 H

H01L27/06 311C

H02H9/04 B

【請求項の数】 6

(21)【出願番号】P 2019063044

(22)【出願日】2019-03-28

(65)【公開番号】P2020161780

(43)【公開日】2020-10-01

【審査請求日】2021-11-25

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】渕上 千加志

【審査官】石塚 健太郎

(56)【参考文献】

【文献】特開２００６－１２１００７（ＪＰ，Ａ）

【文献】特開２０１６－０７２３４９（ＪＰ，Ａ）

【文献】特開２００９－１４７０４０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／０３１０１０３（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０６

Ｈ０２Ｈ ９／０４

(57)【特許請求の範囲】

【請求項1】

第１の抵抗素子と、
ダイオードからなる第１の回路と、
電源ラインと接地ラインに接続され、前記電源ラインと前記接地ラインの間に発生するサージ電圧が入力されてトリガ電圧を出力するインバータ回路と、
前記トリガ電圧の入力によって前記電源ラインと前記接地ラインの間を短絡するトランジスタと、を備え、
前記第１の抵抗素子は、一端が前記接地ラインに接続され、他端が前記トランジスタのゲートに接続され、
前記第１の回路の前記ダイオードは、アノードが前記インバータ回路の出力端と前記トランジスタのバックゲートの間に接続され、かつカソードが前記接地ラインと前記トランジスタのゲートの間に接続され、
前記トランジスタは、ドレインが前記電源ラインに接続され、ソースが前記接地ラインに接続され、ゲートが前記ダイオードのカソードに接続され、バックゲートが前記インバータ回路の出力端に接続されたサージ吸収回路。

【請求項2】

前記インバータ回路は、１対の相補的トランジスタからなる請求項１に記載のサージ吸収回路。

【請求項3】

前記電源ライン、前記接地ライン及び前記インバータ回路に接続され、互いに直列に接続された第２の抵抗素子とキャパシタを有し、前記インバータ回路に入力電圧を入力する時定数回路をさらに備えた請求項１又は２に記載のサージ吸収回路。

【請求項4】

前記トランジスタは、前記トリガ電圧をゲート又はバックゲートの入力とするＭＯＳＦＥＴである請求項１～３のいずれか１に記載のサージ吸収回路。

【請求項5】

電源ライン及び接地ラインに接続され、互いに直列に接続された抵抗素子とキャパシタを有する時定数回路と、をさらに有する請求項１又は２に記載のサージ吸収回路。

【請求項6】

前記第1の回路は、直列接続された複数のダイオードを含む請求項１～５のいずれか１に記載のサージ吸収回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電源ラインまたはラインに発生するいわゆるＥＳＤ（静電気放電）などのサージ電圧から半導体集積回路を保護するサージ吸収回路に関する。

【背景技術】

【0002】

大規模集積回路（Large Scale Integrated：以下、ＬＳＩ）等の半導体集積回路は、微細なトランジスタの集合体であるが故に、静電気放電（Electro Static Discharge：以下、ＥＳＤ）に曝されるとさまざまな誤作動や破壊が生じる。例えば、一瞬の誤動作から、機能低下や停止に繋がるシリコンの溶融、金属配線の断線などの破壊も生じる。よって、ＥＳＤからＬＳＩを保護するＥＳＤ保護回路としてのサージ吸収回路を搭載する場合がある。

【0003】

図１は、公知のＥＳＤ保護回路の１例を示している。

【0004】

この公知のＥＳＤ保護回路においては、互いに直列に接続された抵抗Ｒ３とキャパシタＣ１とを含む時定数回路ＧＣが電源端子ＶＣＣＱ及び接地端子ＶＳＳＱに接続されている（例えば特許文献１参照）。

【0005】

キャパシタＣ１のチャージ電圧は、インバータ回路ＩＮＶ１、ＩＮＶ２の入力端子に供給される。これらのインバータ回路ＩＮＶ１及びＩＮＶ２の出力端子は、出力線ＧＴＤＶ及びＷＬＤＶに接続される。

【0006】

例えば、電源端子ＶＣＣＱに正のサージ電圧が発生した時、ＩＮＶ１及びＩＮＶ２にはＶＣＣＱから動作電圧が供給され、ＩＮＶ１及びＩＮＶ２の入力端子には時定数回路により遅れてサージ電圧に対応したハイレベルが入力される。したがって、インバータ回路ＩＮＶ１及びＩＮＶ２は、電源端子ＶＣＣＱに正のサージ電圧が発生した時からキャパシタＣ１のチャージ電圧がインバータ回路ＩＮＶ１及びＩＮＶ２の論理しきい値電圧に到達するまでの間ハイレベルを維持し、ＩＯセルに分散して設けられたＭＯＳＦＥＴＱ３がオン状態となってこのサージ電圧が放電される。

【先行技術文献】

【特許文献】

【0007】

【文献】国際公開第２００７－１４５３０７号

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら、インバータ回路はｐチャネル型ＭＯＳＦＥＴ、ｎチャネル型ＭＯＳＦＥＴの相補的ＦＥＴ対の複合素子である故、回路面積が大きくなる。それ故、図１に示した事例の複数のインバータ回路を含むＥＳＤ保護回路においてはＩＣチップ上に形成されるこのＥＳＤ保護回路の占有面積が大きくなってしまう。すなわち、回路レイアウト制約やＩＣチップの肥大化などの問題が挙げられる。

【0009】

また、サージ電圧に耐えられる耐圧特性を持つＭＯＳＦＥＴは、ゲート抵抗が高くなる。すなわち、ＭＯＳＦＥＴのドレインにサージ電圧が印加された時、高いゲート抵抗によるスイッチング動作の遅延が生じ、ＭＯＳＦＥＴが破壊に至る虞がある。

【0010】

本発明は、回路レイアウトの自由度の向上とＩＣチップ縮小化を可能とし、且つ耐久性に秀でたサージ吸収回路を提供することを目的とする。

【課題を解決するための手段】

【0011】

本発明に係るサージ吸収回路は、電源ラインと接地ラインの間に生ずるサージ電圧に応答してトリガ電圧を出力する時定数回路及びインバータ回路を含むトリガ回路と、前記トリガ電圧に応答して前記電源ラインと前記接地ラインの間を短絡するバイパス素子と、シャントｎＭＯＳＦＥＴのスイッチング応答速度を高速化するプルダウン抵抗と、通常動作時にサージ吸収回路外部から接地ラインを経由してサージ吸収回路内部にノイズが流入するのを阻止するダイオードと、を有する。

【発明の効果】

【0012】

本発明に係るサージ吸収回路においては、静電気放電に伴うサージ電圧が電源ラインに印加されると、サージ電圧が時定数回路及びインバータ回路の動作電源電圧端子に印加される。前記時定数回路によりサージ電圧はインバータ回路の入力端子に遅延して印加され、サージ発生とほぼ同時に印加された動作電源電圧との間に電位差が生じる。これによりインバータ回路はオン状態となり、サージ電圧相当のハイレベルのトリガ電圧を出力し、出力されたトリガ電圧はダイオードを介してシャントｎＭＯＳＦＥＴのゲートに印加される。シャントｎＭＯＳＦＥＴのゲートにトリガ電圧が印加されることでシャントｎＭＯＳＦＥＴがオン状態となりドレイン－ソース間が導通状態となる故、静電気放電に伴うサージ電圧はシャントｎＭＯＳＦＥＴを介して放電される。

【0013】

プルダウン抵抗がシャントｎＭＯＳＦＥＴのゲートとソース間に並列に接続されているため、シャントｎＭＯＳＦＥＴ素子内のゲートとソース間抵抗及びゲートとソース寄生容量による時定数はプルダウン抵抗により減少する。時定数減少に伴い、シャントｎＭＯＳＦＥＴのゲート印加電圧の立ち上がりが早くなることでシャントｎＭＯＳＦＥＴのスイッチング応答速度は高速化され、ドレインとソース間に過電圧が印加される時間が短くなり、アバランシェ破壊を抑制することが可能となる。

【0014】

したがって、サージ吸収回路は電源ラインと接地ラインの間に並列に接続されている他のＬＳＩ内部回路を保護することが可能となると共に、サージ吸収回路内のシャントｎＭＯＳＦＥＴの破壊を抑制することが可能となる。

【図面の簡単な説明】

【0015】

【図1】ＥＳＤ保護回路を示す回路図である。

【図2】実施例１のサージ吸収回路を示す回路図である。

【図3】インバータ回路を相補的ＦＥＴで示した回路図である。

【図4】シャントｎＭＯＳＦＥＴとこれに寄生するバイポーラトランジスタを示す等価回路図である。

【図5】実施例２のサージ吸収回路を示す回路図である。

【発明を実施するための形態】

【実施例1】

【0016】

図２は、実施例１のサージ吸収回路１０の回路図である。サージ吸収回路１０は、抵抗２１とキャパシタ２２からなる時定数回路２０と、時定数回路２０の出力に応答してトリガ電圧を出力するインバータ回路３０と、を有する。また、サージ吸収回路１０は、トリガ電圧に応答してオン状態となり電源ラインＶＤＤと接地ラインＶＳＳの間を短絡するシャントｎＭＯＳＦＥＴ６１と、シャントｎＭＯＳＦＥＴ６１のスイッチング応答速度を高速化するプルダウン抵抗５１と、通常動作時にサージ吸収回路１０の外部から接地ラインＶＳＳを経由してサージ吸収回路１０内部にノイズが流入するのを阻止するダイオード４１と、を有する。

【0017】

サージ吸収回路１０は、電源ラインＶＤＤと接地ラインＶＳＳの間に、図示しないＬＳＩ内部回路と並列に接続される。サージ吸収回路１０は、電源ラインＶＤＤと接地ラインＶＳＳとの間において互いに直列に接続された抵抗２１とキャパシタ２２とを含む時定数回路２０を含んでいる。具体的には、時定数回路２０の抵抗２１が電源ラインＶＤＤと、キャパシタ２２が接地ラインＶＳＳと接続される。

【0018】

インバータ回路３０は、入力端子が時定数回路２０の抵抗２１とキャパシタ２２との間に接続された入力端子と、電源ラインＶＤＤ及び接地ラインＶＳＳに接続された動作電源電圧端子とを有している。インバータ回路３０は、入力端子からの入力信号を反転して出力する。すなわち、入力電圧Ｖｉｎと動作電源電圧ＶＤＤとの電位差がインバータ回路３０の閾値電圧を上回る場合（ロウレベル：ＶＤＤ－Ｖｉｎ＞Ｖｔｈ）には、インバータ回路３０は動作電源電位ＶＤＤ（ハイレベル）を出力する。また、入力電圧Ｖｉｎと動作電源電圧ＶＤＤとの電位差がインバータ回路３０の閾値電圧未満の場合（ハイレベル：ＶＤＤ－Ｖｉｎ＜Ｖｔｈ）、インバータ回路３０は接地電位ＶＳＳ（ロウレベル）を出力する。

【0019】

ダイオード４１は、アノードがインバータ回路３０の出力に接続され、カソードが接地ラインＶＳＳに接続されているダイオードである。すなわち、ダイオード４１のアノードには、出力Ｖｏｕｔが入力される。

【0020】

シャントｎＭＯＳＦＥＴ６１は、ドレインが電源ラインＶＤＤと接続され、ソースが接地ラインＶＳＳに接続され、ゲートがダイオード４１のカソードに接続され、バックゲートがインバータ回路３０の出力に接続されているＭＯＳＦＥＴである。すなわち、シャントｎＭＯＳＦＥＴ６１のバックゲートにはインバータ回路３０の出力Ｖｏｕｔが入力され、ゲートにはダイオード４１を介したインバータ回路３０の出力Ｖｏｕｔが入力される。

【0021】

プルダウン抵抗５１は、一端がダイオード４１のカソード及びシャントｎＭＯＳＦＥＴ６１のゲートに接続され、他端が接地ラインＶＳＳに接続されている抵抗である。すなわち、ダイオード４１のカソード及びシャントｎＭＯＳＦＥＴ６１のゲートは、プルダウン抵抗５１を介して接地ラインＶＳＳに接続されている。

【0022】

図３は、図２におけるインバータ回路３０を相補的ＭＯＳＦＥＴであるｐチャネル型ＭＯＳＦＥＴ３１とｎチャネル型ＭＯＳＦＥＴ３２とによって構成した回路図である。インバータ回路３０は、ｐチャネルＭＯＳＦＥＴ３１とｎチャネルＭＯＳＦＥＴ３２のドレイン同士が接続されたＭＯＳＦＥＴ対である。入力端子をｐチャネル型ＭＯＳＦＥＴ３１とｎチャネル型ＭＯＳＦＥＴ３２のゲートとし、電源ラインＶＤＤ側の動作電源電圧端子をｐチャネル型ＭＯＳＦＥＴ３１のソースとし、接地ラインＶＳＳ側の動作電源電圧端子をｎチャネル型ＭＯＳＦＥＴ３２のソースとする相補的ＭＯＳＦＥＴで構成される。インバータ回路３０の出力端子は、ｐチャネル型ＭＯＳＦＥＴ３１とｎチャネル型ＭＯＳＦＥＴ３２の双方のドレインである。

【0023】

インバータ回路３０の入力電圧と電源ラインＶＤＤ側の動作電源電圧端子に電位差が生じない場合、ｎチャネル型ＭＯＳＦＥＴ３２がオン状態となり、インバータ回路３０からは接地電位ＶＳＳが出力される。一方、インバータ回路３０の入力電圧と電源ラインＶＤＤ側の動作電源電圧端子に電位差が生じこの電位差がｐチャネル型ＭＯＳＦＥＴ３１の閾値電圧を超えた場合、ｐチャネル型ＭＯＳＦＥＴ３１がオン状態となり、インバータ回路３０からは電源電位ＶＤＤが出力される。

【0024】

次に、上述したサージ吸収回路１０の動作について説明する。

【0025】

まず、サージ電圧の生じていない通常動作時、時定数回路２０、インバータ回路３０の動作電源電圧端子及び入力端子電圧ＶｉｎにはＶＤＤが印加されており、ｐチャネル型ＭＯＳＦＥＴ３１のソースには電源ライン電位ＶＤＤが印加されており、ｎチャネル型ＭＯＳＦＥＴ３２のソースには接地電位ＶＳＳが印加されている。したがって、ｎチャネル型ＭＯＳＦＥＴ３２のゲート－ソース間にて電位差が生じる（Ｖｉｎ－ＶＳＳ＞Ｖｔｈ）ため、ｎチャネル型ＭＯＳＦＥＴ３２はオン状態となり、ソース－ドレイン間が導通状態となる。したがって、インバータ回路３０の出力端子からはトリガ電圧Ｖｏｕｔ＝ＶＳＳが出力される。

【0026】

インバータ回路から出力された電圧Ｖｏｕｔは、ダイオード４１を介してシャントｎＭＯＳＦＥＴ６１のゲートに印加される。通常動作時において、Ｖｏｕｔ＝ＶＳＳなので、シャントｎＭＯＳＦＥＴ６１はオフ状態となる。すなわち、通常動作時において、インバータ回路３０の動作電圧端子と出力端子間及びシャントｎＭＯＳＦＥＴ６１のドレインとソース間は非導通状態となり、抵抗２１及びキャパシタ２２には電流が流れない。したがって、サージ吸収回路１０に並列に接続されるＬＳＩ内部回路には、通常動作電圧の電源電圧ＶＤＤが供給される。

【0027】

また、通常動作時、サージ吸収回路１０に並列に接続される被保護回路から接地ラインＶＳＳを経由しサージ吸収回路１０に信号ノイズが流入した場合、信号ノイズはダイオード４１によりインバータ回路３０のバックゲートに印加されない。すなわち、インバータ回路３０のセルフターンオンによる誤動作は発生しない。

【0028】

電源ラインＶＤＤに静電気放電が発生した場合、静電気放電に伴うサージ電圧は、時定数回路２０と、インバータ回路３０のＶＤＤ側の動作電源電圧端子と、シャントｎＭＯＳＦＥＴ６１のドレインとに印加される。インバータ回路３０の入力電圧Ｖｉｎは、時定数回路２０によって遅延したサージ電圧が印加される。Ｖｉｎのサージ電圧印加の遅延により、ｐチャネル型ＭＯＳＦＥＴ３１のゲートとソース間にて電位差が生じる（サージ電圧－Ｖｉｎ＞Ｖｔｈ）。これにより、ｐチャネル型ＭＯＳＦＥＴ３１はオン状態となり、ソースとドレイン間が導通状態となる。したがって、インバータ回路３０の出力端子からはトリガ電圧Ｖｏｕｔ＝サージ電圧が出力される。

【0029】

インバータ回路３０から出力されたサージ電圧であるトリガ電圧は、シャントｎＭＯＳＦＥＴ６１のゲート及びバックゲートに印加され、シャントｎＭＯＳＦＥＴ６１はオン状態となる。すなわち、シャントｎＭＯＳＦＥＴ６１がオン状態になることで、サージ吸収回路１０はシャントｎＭＯＳＦＥＴ６１を介してＶＤＤ－ＶＳＳ間が短絡して、サージ電圧は放電される。

【0030】

接地ラインＶＳＳに静電気放電が発生した場合、静電気放電に伴うサージ電圧は、時定数回路２０と、インバータ回路３０のＶＳＳ側の動作電源電圧端子と、シャントｎＭＯＳＦＥＴ６１のソースとに印加される。通常動作時においてｎチャネル型ＭＯＳＦＥＴ３２はオン状態なので、ｎチャネル型ＭＯＳＦＥＴ３２のドレインとソース間はすでに導通状態である。すなわち、インバータ回路３０のＶＳＳ側の動作電源電圧端子に印加されたサージ電圧は直ちにインバータ回路３０の出力端子からトリガ電圧として出力され、シャントｎＭＯＳＦＥＴ６１のゲート及びバックゲートに印加される。このトリガ電圧により、シャントｎＭＯＳＦＥＴ６１がオン状態になることで、サージ吸収回路１０においてシャントｎＭＯＳＦＥＴ６１を介してＶＤＤとＶＳＳ間が短絡してサージ電圧は放電される。

【0031】

図４は、シャントｎＭＯＳＦＥＴ６１における、シャントｎＭＯＳＦＥＴ６１素子とこれに寄生するバイポーラトランジスタ６２素子を示すｎチャネル型ＭＯＳＦＥＴ素子６０の等価回路である。このｎチャネル型ＭＯＳＦＥＴ素子６０は、ゲートＧとバックゲートＢＧにインバータ回路３０の出力端子が接続されている。このｎ型ＭＯＳＦＥＴ６０のゲート側（チャネル層側）には、回路図上で表記されるドレインＤ、ゲートＧ、ソースＳ及びバックゲートＢＧを持つシャントｎＭＯＳＦＥＴ６１が構成されており、バックゲート側（ウェル層側）には、ドレインＤをコレクタＣとし、バックゲートＢＧをベースＢとし、ソースＳをエミッタＥとする寄生バイポーラトランジスタ６２が構成される。シャントｎＭＯＳＦＥＴ６１のドレイン及び寄生バイポーラトランジスタ６２のコレクタが電源ラインＶＤＤに接続されており、シャントｎＭＯＳＦＥＴ６１のソース及び寄生バイポーラトランジスタ６２のエミッタが接地ラインＶＳＳに接続される。シャントｎＭＯＳＦＥＴ６１のバックゲート及び寄生バイポーラトランジスタ６２のベースはインバータ回路３０の出力端子と接続されている。

【0032】

サージ電圧印加によりインバータ回路３０からトリガ電圧が出力されｎチャネル型ＭＯＳＦＥＴ素子６０のゲート及びバックゲートに印加される。トリガ電圧の印加によりシャントｎＭＯＳＦＥＴ６１はオン状態となり、ドレインからソースへと電流が流れる。また、サージ電圧印加により寄生バイポーラトランジスタ６２にもベース電流が供給されオン状態となり、コレクタからエミッタへ電流を流すことが可能となる。したがって、ウェル層側でも電流を流すことができるため、大きな電流を流すことができ、迅速な放電が可能となる。

【0033】

プルダウン抵抗５１がシャントｎＭＯＳＦＥＴ６１のゲートとソース間に接続されているため、シャントｎＭＯＳＦＥＴ６１のゲートとソース間抵抗およびプルダウン抵抗５１が並列に接続される構成になる。すなわち、シャントｎＭＯＳＦＥＴ６１素子内のゲートとソース間抵抗を低くすることができ、シャントｎＭＯＳＦＥＴ６１の寄生容量による時定数を小さくすることが可能となる。そのため、シャントｎＭＯＳＦＥＴ６１のスイッチング動作を速くすることができ、サージ発生時にシャントｎＭＯＳＦＥＴ６１のドレイン電圧が急峻に立ち上がっても、ゲート印加電圧が素早く追従しシャントｎＭＯＳＦＥＴ６１をオン状態にするため、アバランシェ破壊を抑制することが可能となる。

【0034】

シャントｎＭＯＳＦＥＴ６１のゲート及びバックゲートにおいて、インバータ回路３０から出力されたトリガ電圧がほぼ同時に印加されるため、シャントｎＭＯＳＦＥＴ６１のグート－バックゲート間に電位差が生じない。すなわち、シャントｎＭＯＳＦＥＴ６１のゲート－バックゲート間を貫通する貫通電流が生じないため、シャントｎＭＯＳＦＥＴ６１のゲート酸化膜は破壊され難くなる。

【0035】

サージ電圧が放電され、電源ライン電圧がサージ電圧から電源ライン電圧ＶＤＤまで電圧降下することにより、インバータ回路３０及びシャントｎＭＯＳＦＥＴ６１はオフ状態となり、通常動作状態へ戻る。

【0036】

したがって、サージ電圧が外部と接続された電源ラインＶＤＤ及び接地ラインＶＳＳに印加された場合、サージ吸収回路１０において、サージ電圧の印加に応答してシャントｎＭＯＳＦＥＴ６１のドレインとソース間が導通状態となり、サージ吸収回路１０は電源ラインＶＤＤと接地ラインＶＳＳの間で短絡状態となる。これにより、サージ吸収回路１０に並列に接続されている他の回路をサージ電圧およびサージ電流から保護する。

【0037】

また、プルダウン抵抗５１によりシャントｎＭＯＳＦＥＴ６１のスイッチング動作速度の高速化がなされることで、シャントｎＭＯＳＦＥＴ６１のアバランシェ破壊を抑制することが可能となる。

【0038】

よって、本発明によれば、サージ吸収回路（ＥＳＤ保護回路）に形成されるインバータ回路の数量を削減することが可能となる。すなわち、半導体集積回路内に形成されたサージ吸収回路の面積を縮小することが可能となり、回路レイアウトの自由度の向上とＩＣチップ縮小化を可能とする。

【0039】

また、電源ラインと接地ラインの間にサージ電圧が生じても、サージ吸収回路内のシャントｎＭＯＳＦＥＴが破壊されない耐久性に秀でたサージ吸収回路を提供することが可能となる。

【実施例2】

【0040】

図５は実施例２のサージ吸収回路１０Ａを示す回路図である。同一導通方向に直列に接続された２個以上の複数のダイオード群４２のアノードがインバータ回路３０の出力と接続されており、且つ、複数のダイオード群４２のカソードがシャントｎＭＯＳＦＥＴ６１のバックゲートと接続されている。シャントｎＭＯＳＦＥＴ６１のゲートがインバータ回路３０の出力に接続されている。

【0041】

ダイオード群４２は通常動作時に被保護回路から接地ラインＶＳＳを経由して流入する信号ノイズの電圧レベルに応じて適切な個数（例えば３個）を同一導通方向に直列に接続される。なお、実施例１の回路においても、信号ノイズの電圧レベルに応じてダイオードを複数接続してもよい。

【0042】

実施例２の回路の動作は、上述の実施例１の動作と同様に、電源ラインＶＤＤ及び接地ラインＶＳＳに静電気放電が発生した場合、サージ電圧の印加に応答してインバータ回路３０及びシャントｎＭＯＳＦＥＴ６１はオン状態となり、シャントｎＭＯＳＦＥＴ６１のドレインとソース間が導通状態となることで、サージ電圧は放電される。なお、実施例２におけるサージ吸収回路１０Ａは、前述した実施例１の効果と同様の効果を有する。

【符号の説明】

【0043】

１０、１０Ａ サージ吸収回路
２０ 時定数回路
３０ インバータ回路
３１ ｐチャネル型ＭＯＳＦＥＴ
３２ ｎチャネル型ＭＯＳＦＥＴ
４１、４２ ダイオード
５１ プルダウン抵抗
６０ ｎチャネル型ＭＯＳＦＥＴ素子
６１ シャントｎＭＯＳＦＥＴ
６２ 寄生バイポーラトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】