特許 7350942 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-15

(45)【発行日】2023-09-26

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G05F 1/56 20060101AFI20230919BHJP

【ＦＩ】

G05F1/56 310L

【請求項の数】 7

(21)【出願番号】P 2022096664

(22)【出願日】2022-06-15

(62)【分割の表示】P 2018068034の分割

【原出願日】2018-03-30

(65)【公開番号】P2022113851

(43)【公開日】2022-08-04

【審査請求日】2022-06-15

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】谷川 博之

【審査官】町田 舞

(56)【参考文献】

【文献】特開２０１０－２７７１９２（ＪＰ，Ａ）

【文献】特開平１０－３３４６８０（ＪＰ，Ａ）

【文献】特開２００８－０２１２０９（ＪＰ，Ａ）

【文献】特開２００５－０９２６９３（ＪＰ，Ａ）

【文献】特開２００６－１４６４２１（ＪＰ，Ａ）

【文献】国際公開第２０１７／１５４８６３（ＷＯ，Ａ１）

【文献】特表平１１－５１２８６４（ＪＰ，Ａ）

【文献】米国特許第６０４０７３６（ＵＳ，Ａ）

【文献】米国特許出願公開第２０１２／０３０６４７０（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｆ １／４４５

Ｇ０５Ｆ １／５６

Ｇ０５Ｆ １／６１３

Ｇ０５Ｆ １／６１８

(57)【特許請求の範囲】

【請求項1】

第１の速度で動作する第１モードまたは前記第１の速度より速い第２の速度で動作する第２モードに基づいて動作する半導体装置であって、
第１電圧が入力される第１入力と、第２電圧が入力される第２入力とを有し、前記第１電圧と前記第２電圧との比較に基づいて電圧を出力する降圧回路と、
前記降圧回路から出力される前記電圧により制御され、出力電圧を出力する出力部と、
一端が前記出力部に接続され、前記出力部の前記出力電圧を分圧した電圧を前記第２電圧として他端から前記第２入力に出力する分圧部と、
一端が前記出力部に接続され、他端が前記第２入力に接続された容量と、
を備え、
前記容量は、前記第１モードから前記第２モードへの移行の際における前記出力部の前記出力電圧の変化を前記降圧回路の前記第２入力に伝える、
半導体装置。

【請求項2】

前記出力部に接続された放電回路をさらに備える請求項１に記載の半導体装置。

【請求項3】

一端が前記分圧部に接続され、他端が前記容量に接続され、前記分圧部と前記容量とを接続または遮断するショート回路をさらに備える請求項１に記載の半導体装置。

【請求項4】

第１の速度で動作する第１モードまたは前記第１の速度より速い第２の速度で動作する第２モードに基づいて動作する半導体装置であって、
第１電圧が入力される第１入力と、第２電圧が入力される第２入力とを有し、前記第１電圧と前記第２電圧との比較に基づいて電圧を出力する降圧回路と、
前記降圧回路から出力される前記電圧により制御され、出力電圧を出力する出力部と、
一端が前記出力部に接続され、前記出力部の前記出力電圧を分圧した電圧を前記第２電圧として他端から前記第２入力に出力する分圧部と、
前記出力部に接続された放電回路と、
を備え、
前記放電回路は、前記第１モードから前記第２モードへの移行の際における高速動作セットアップ期間に電流を流す、
半導体装置。

【請求項5】

メモリセルと、
前記出力電圧が供給され、前記メモリセルを駆動するドライバ回路と、をさらに備える請求項１から請求項４のいずれか１項に記載の半導体装置。

【請求項6】

前記第１モードは前記メモリセルを低速で読み出すモードであり、前記第２モードは前記メモリセルを高速で読み出すモードである
請求項５に記載の半導体装置。

【請求項7】

チャージポンプ回路を更に備え、前記降圧回路及び前記出力部は、前記チャージポンプ回路の出力電圧を降圧する、
請求項１から請求項６のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、特に内蔵された電圧変換回路（昇圧回路、降圧回路）により駆動されるメモリ回路を備えた半導体装置に関するものである。

【背景技術】

【0002】

メモリ回路を備えた半導体装置において昇圧回路を構成する場合、チャージポンプを用いる場合も多い。例えば、チャージポンプを用いた電源回路を有するメモリ回路の従来技術として、例えば特許文献１に開示された可変ステージチャージポンプが知られている。特許文献１に開示された可変ステージチャージポンプは、第１チャージポンプと、第２チャージポンプと、第１チャージポンプの出力を第２チャージポンプの入力に結合する第１スイッチと、第１チャージポンプの入力を第２チャージポンプの入力に結合する第２スイッチと、を備える可変ステージチャージポンプであって、第１スイッチが第１位置にあり、第２スイッチが第２位置にあるとき、第１チャージポンプおよび第２チャージポンプが共通出力ノードへ直列結合され、第１スイッチが第２位置にあり、第２スイッチが第１位置にあるとき、第１チャージポンプおよび第２チャージポンプが共通出力ノードへ並列結合される。

【0003】

ここで、特許文献１にも記載されているように、従来、半導体装置においては、消費電力の低減を目的として外部電源電圧を用いる傾向がある。また、半導体装置のプロセスの微細化に伴う酸化膜の耐圧の改善や、電源電圧の平坦化（安定化）の課題に対応するために、半導体チップの内部において、外部電源電圧を必要とする電源電圧に降圧して用いる内部降圧が一般的に行われている。

【0004】

一方、例えばフラッシュメモリの書込み、消去、読出し動作のように、電源で供給される電圧を上回る電圧を必要とされる場合も多く、そのような場合には昇圧回路としてチャージポンプ回路が使用される。一般的なチャージポンプ回路は、電荷をポンピングする容量と、ポンピングした電荷を移送し、逆流を防止して昇圧させていくトランスファＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（電界効果トランジスタ）とから構成される。

【0005】

また、チャージポンプの出力電圧を目標の昇圧電圧に制御するために、センサ回路を設け、ポンプ動作を継続して該センサ回路が目標以上の電圧になったことを検知した場合にポンプ動作を停止し、停止後駆動電流やリーク電流により昇圧電圧が低下したことを該センサ回路が検知した場合にはポンプ動作を再開する。ポンプ動作、およびその停止と起動により昇圧電圧にリンギングが発生する場合もあるため、例えばフラッシュメモリの読出し時のワード線電圧のように昇圧電圧を変動させたくない場合には、昇圧電圧を降圧して安定的に電圧を供給する降圧電源回路を追加する場合がある。

【先行技術文献】

【特許文献】

【0006】

【文献】特表平１１－５１２８６４号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ここで、上記のようにセンサ回路を設けた場合、昇圧電圧の出力とグラウンド（ＧＮＤ）との間に接続されたＰ型ＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」によるダイオード接続列や抵抗素子列による分圧回路によって比較電圧を発生させるのが一般的である。この場合、分圧回路を流れる電流によって昇圧電圧源の電力が消費される。このため、特に低速動作時のフラッシュメモリ搭載マイクロコントローラのように、低消費電流が求められる用途には動作電流規格を満たすために分圧回路に流れる電流を絞ることが一般的である。しかしながら、分圧回路に流れる電流を絞ると、上記マイクロコントローラを低速動作から高速動作に切り替えた場合、比較電圧がすぐに追随せず、その間に昇圧電圧が降下し続けて読出しが困難になるという問題があった。また、低速動作時の場合も、昇圧電圧源から分圧回路に電流が流れているために、たとえ分圧回路を流れる電流を絞ったとしても動作電流の損失が大きいという問題があった。このような問題は、昇圧回路に接続された、昇圧回路からの昇圧電圧を降圧させて電源を供給する降圧回路についても同様に発生する。なお、以下では、昇圧回路および降圧回路を総称して「電圧変換回路」という場合がある。

【0008】

この点、特許文献１に開示された可変ステージチャージポンプは、所与のチャージポンプ電源入力レベルで、異なる出力レベルに対応できるようにすることが目的であり、消費電流の抑制を問題とするものではない。

【0009】

本発明は、上述した課題を解決するためになされたものであり、消費電流の増加を抑制しつつ、安定した電圧を供給することが可能な電圧変換回路を備えた半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明に係る半導体装置は、第１電圧が入力される第１入力と、第２電圧が入力される第２入力とを有し、前記第１電圧と前記第２電圧との比較に基づいて電圧を出力する降圧回路と、前記降圧回路から出力される前記電圧により制御され、出力電圧を出力する出力部と、一端が前記出力部に接続され、前記出力電圧を分圧した電圧を前記第２電圧として他端から前記第２入力に出力する分圧部と、一端が前記出力部に接続され、他端が前記第２入力に接続された容量と、を備え、第１の速度で動作する第１モードまたは前記第１の速度より速い第２の速度で動作する第２モードに基づいて動作するものである。

【0011】

本発明に係る他の態様の半導体装置は、第１電圧が入力される第１入力と、第２電圧が入力される第２入力とを有し、前記第１電圧と前記第２電圧との比較に基づいて電圧を出力する降圧回路と、前記降圧回路から出力される前記電圧により制御され、出力電圧を出力する出力部と、一端が前記出力部に接続され、前記出力電圧を分圧した電圧を前記第２電圧として他端から前記第２入力に出力する分圧部と、前記出力部に接続された放電回路と、を備え、第１の速度で動作する第１モードまたは前記第１の速度より速い第２の速度で動作する第２モードに基づいて動作するものである。

【発明の効果】

【0012】

本発明によれば、消費電流の増加を抑制しつつ、安定した電圧を供給することが可能な電圧変換回路を備えた半導体装置を提供することが可能となる。

【図面の簡単な説明】

【0013】

【図1】第１の実施の形態に係る半導体装置の、（ａ）はブロック図、（ｂ）は各部の動作波形を示すタイミングチャートである。

【図2】第２の実施の形態に係る半導体装置の、（ａ）はブロック図、（ｂ）は各部の動作波形を示すタイミングチャートである。

【図3】第３の実施の形態に係る半導体装置の、（ａ）はブロック図、（ｂ）は各部の動作波形を示すタイミングチャートである。

【図4】第３の実施の形態に係る半導体装置の、ショート回路の一例を示すブロック図である。

【発明を実施するための形態】

【0014】

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。以下の実施の形態では、半導体装置としてメモリ装置、半導体装置の制御方法として該メモリ装置に内蔵され、データアクセスに必要な電位を生成する昇圧回路を制御する昇圧回路制御方法を例示して説明する。

【0015】

［第１の実施の形態］
図１を参照して、本実施の形態に係るメモリ装置５０および昇圧回路制御方法について説明する。

【0016】

図１に示すように、メモリ装置５０は、昇圧回路５２およびメモリ部５４を含んで構成されている。

【0017】

昇圧回路５２は、発振回路１、昇圧クロック生成回路２、チャージポンプ回路３、参照電圧発生回路４、分圧回路５、定電流源回路６、タイミング発生回路７、センサ回路８、降圧回路１０、分圧回路１１、ＮＭＯＳトランジスタ１６、１７－１～１７－４、１８－１～１８－４を備えている。

【0018】

チャージポンプ回路３は、駆動クロック信号に同期して動作するコンデンサとスイッチを組み合わせることによって電圧を上昇させるための回路であり、本実施の形態では、電位ＶＤＤの電源電圧を基準として電圧を上昇させ、出力電圧ＶＣＰとして出力する。

【0019】

昇圧クロック生成回路２は、発振回路１からのクロック信号を、チャージポンプ回路３を動作させるための上記駆動クロック信号に変換する。発振回路１は、昇圧クロック生成回路２が上記駆動クロック信号の元となるクロック信号を生成するためのオシレータである。発振回路１は、センサ回路８からの制御信号ＳＡＯによって起動/停止が制御される。

【0020】

降圧回路１０は、出力電圧ＶＣＰを降圧させてメモリ部５４を動作させるための電圧を発生させる。本実施の形態では、降圧回路１０からの降圧電圧は、ＮＭＯＳトランジスタ１６を介し、出力電圧ＶＲＥＧとして出力される。降圧回路１０の非反転入力には、後述の参照電圧発生回路４からの参照電圧ＶＲＥＦ２が入力され、反転入力には後述の比較電圧ＶＤＥＴ２が入力されている。降圧回路１０には直列に接続されたＮＭＯＳトランジスタ１７－２および１８－２が接続されている。ＮＭＯＳトランジスタ１８－２は降圧回路１０に定電流を供給するトランジスタであり、降圧回路１０は該定電流が供給されることにより動作する。ＮＭＯＳトランジスタ１７－２は、該定電流を流すか遮断するかを制御するスイッチである。

【0021】

分圧回路１１は、出力電圧ＶＲＥＧを分圧し、比較電圧ＶＤＥＴ２を発生させる。分圧回路１１はＰＭＯＳダイオード接続列１１ａと容量１１ｂを備えている。比較電圧ＶＤＥＴ２はＰＭＯＳダイオード接続列１１ａの途中から取り出され、容量１１ｂは、出力電圧ＶＲＥＧと比較電圧ＶＤＥＴ２との間に接続されている。ＰＭＯＳダイオード接続列１１ａには直列に接続されたＮＭＯＳトランジスタ１７－１および１８－１が接続されている。ＮＭＯＳトランジスタ１８－１はＰＭＯＳダイオード接続列１１ａに定電流を供給するトランジスタであり、ＰＭＯＳダイオード接続列１１ａは該定電流が供給されることにより動作する。ＮＭＯＳトランジスタ１７－１は、該定電流を流すか遮断するかを制御するスイッチである。

【0022】

分圧回路５は出力電圧ＶＣＰを分圧し、出力電圧ＶＣＰのモニタ電圧である比較電圧ＶＤＥＴを発生させる。分圧回路５の構成は特に限定されず、ＰＭＯＳダイオード接続列、抵抗列等によって構成されるが、本実施の形態ではＰＭＯＳダイオード接続列とされている。分圧回路５には直列に接続されたＮＭＯＳトランジスタ１７－３および１８－３が接続されている。ＮＭＯＳトランジスタ１８－３は分圧回路５に定電流を供給するトランジスタであり、分圧回路５は該定電流が供給されることにより動作する。ＮＭＯＳトランジスタ１７－３は、該定電流を流すか遮断するかを制御するスイッチである。

【0023】

参照電圧発生回路４は、上記参照電圧ＶＲＥＦ２とセンサ回路８に供給する参照電圧ＶＲＥＦを発生させる。参照電圧発生回路４は、ディープパワーダウン信号ＤＰＰＤＮによって起動／停止が制御される。本実施の形態に係るディープパワーダウンとは、パワーダウンのうちでもメモリ装置５０に付随する回路の大部分の動作を停止させるパワーダウンを意味し、図示しない制御回路等から供給される。ディープパワーダウン信号ＤＰＰＤＮは制御信号の一例であって、他の適宜な制御信号を用いてもよい。

【0024】

センサ回路８は出力電圧ＶＣＰの電圧レベルを監視し、監視した電圧レベルに応じて発振回路１を制御する制御信号ＳＡＯを生成する。センサ回路８には直列に接続されたＮＭＯＳトランジスタ１７－４および１８－４が接続されている。ＮＭＯＳトランジスタ１８－４はセンサ回路８に定電流を供給するトランジスタであり、センサ回路８は該定電流が供給されることにより動作する。ＮＭＯＳトランジスタ１７－４は、該定電流を流すか遮断するかを制御するスイッチである。

【0025】

タイミング発生回路７は、ＮＭＯＳトランジスタ１７－１～１７－４のゲートに接続され、活性化信号ＥＮＳＡによってＮＭＯＳトランジスタ１７－１～１７－４のオン／オフを制御する。定電流源回路６は、ＮＭＯＳトランジスタ１８－１～１８－４のゲートに接続され、ＮＭＯＳトランジスタ１８－１～１８－４が定電流を流すためのバイアス電圧ＶＢＩＡＳを供給している。タイミング発生回路７および定電流源回路６は、ディープパワーダウン信号ＤＰＰＤＮによって制御される。ＮＭＯＳトランジスタ１８－１～１８－４のソースはグランド（ＧＮＤ）に接続されている。

【0026】

メモリ部５４は、複数のメモリセル３０と、複数のメモリセル３０を駆動するドライバ回路９を備えている。ドライバ回路９は、アドレス信号をデコードしたデコード信号に基づいて、メモリセル３０に接続されたワード線に必要な電圧を供給する。例えば、メモリ装置５０が微細化の進んだフラッシュメモリの場合には、昇圧回路５２によって発生した出力電圧ＶＲＥＧを、ドライバ回路９を通してメモリセル３０のワード線に供給し、読出し動作を行う。なお、本実施の形態に係るメモリ装置５０は、低速で読出す低速動作モード、および高速で読出す高速動作モードを備えている。

【0027】

次に、図１（ｂ）を参照して、昇圧回路５２の動作について説明する。図１（ｂ）は、ディープパワーダウン信号ＤＰＰＤＮ、チャージポンプの出力電圧ＶＣＰ、降圧回路の出力電圧ＶＲＥＧ、およびデコード信号の各々の動作波形を示したタイミングチャートである。ディープパワーダウン信号ＤＰＰＤＮが解除されると、タイミング発生回路７、定電流源回路６、センサ回路８、分圧回路５、降圧回路１０、分圧回路１１、参照電圧発生回路４が活性化される。

【0028】

ディープパワーダウン信号ＤＰＰＤＮが時刻ｔ１で解除されると、参照電圧発生回路４から参照電圧ＶＲＥＦ、定電流源回路６から定電流源のバイアス電圧ＶＢＩＡＳが発生するとともに、タイミング発生回路７から活性化信号ＥＮＳＡが発生する。センサ回路８と分圧回路５は活性化されたバイアス電圧ＶＢＩＡＳと活性化信号ＥＮＳＡを受けて動作を開始する。

【0029】

分圧回路５から発生した比較電圧ＶＤＥＴが参照電圧ＶＲＥＦより大きくなるまで、すなわちチャージポンプ回路３の出力電圧ＶＣＰが昇圧目標電圧ＶＰＷＬより大きくなるまで、センサ回路８の出力信号である制御信号ＳＡＯをハイレベル（以下、「Ｈ」）とする。発振回路１は制御信号ＳＡＯがＨの間クロック信号を発生し続け、昇圧クロック生成回路２を介してチャージポンプ回路３を駆動する。

【0030】

チャージポンプ回路３の出力電圧ＶＣＰの電圧が昇圧目標電圧ＶＰＷＬに到達すると、制御信号ＳＡＯはロウレベル（以下、「Ｌ」）となり、出力電圧ＶＣＰの制御はセンサ回路８の制御による間欠動作に移行する。

【0031】

一方、降圧回路１０と分圧回路１１も活性化されたバイアス電圧ＶＢＩＡＳと活性化信号ＥＮＳＡを受けて動作を開始し、出力電圧ＶＲＥＧを目標電圧ＶＷＬに収束させる。

【0032】

メモリ装置５０が時刻ｔ２で低速動作から高速動作に移行すると、ドライバ回路９によって出力電圧ＶＲＥＧを消費する電流が急増して降圧回路１０の均衡が崩れ、一時的に出力電圧ＶＲＥＧが降下する。出力電圧ＶＲＥＧが降下すると、容量１１ｂのカップリング作用により比較電圧ＶＤＥＴ２のノード電圧を低下させ、降圧回路１０の出力ドライバであるＮＭＯＳトランジスタ１６のゲートの電圧を上げ、時刻ｔ３で出力電圧ＶＲＥＧの上昇を開始させる。

【0033】

その後、ＰＭＯＳダイオード接続列１１ａが、比較電圧ＶＤＥＴ２が出力電圧ＶＲＥＧの分圧電圧になるのに必要な充電を完了させるため、出力電圧ＶＲＥＧは目標電圧ＶＷＬに制御される（時刻ｔ４）。時刻ｔ２からｔ４までの出力電圧の効果を電圧降下量ΔＶＷＬという。

【0034】

以上詳述したように、本実施の形態に係る半導体装置、および半導体装置の制御方法によれば、出力電圧ＶＲＥＧの負荷が高速動作モードに伴う高負荷に切り替わった際に、ＰＭＯＳダイオード接続列１１ａが比較電圧ＶＤＥＴ２を出力電圧ＶＲＥＧの分圧電圧に充電を完了させる前に、出力電圧ＶＲＥＧの上昇が開始されるので、出力電圧ＶＲＥＧの電圧降下量ΔＶＷＬを小さくすることができる。このため、ＰＭＯＳダイオード接続列１１ａに流す電流を絞ることが可能となるので、動作電流削減とメモリセル読出しの安定化（出力電圧ＶＲＥＧの安定化）を両立させることができる。

【0035】

［第２の実施の形態］
図２を参照して、本実施の形態に係るメモリ装置５０Ａおよび昇圧回路制御方法について説明する。本実施の形態に係るメモリ装置５０Ａは、メモリ装置５０の昇圧回路５２を昇圧回路５２Ａに置き換えた形態である。従って、同様の構成には同じ符号を付して詳細な説明を省略する。

【0036】

図２（ａ）に示すように、昇圧回路５２Ａは、昇圧回路５２にタイミング発生回路１３および放電回路１２が追加されている。

【0037】

タイミング発生回路１３は、モード信号ＦＭＯＤＥを入力とし、モード信号ＦＭＯＤＥに応じて放電（ディスチャージ）信号ＤＩＳＣを発生する。モード信号ＦＭＯＤＥは、昇圧回路５２Ａを搭載するメモリ装置５０Ａの読出し動作速度を定義しており、モード信号ＦＭＯＤＥがＬで低速動作（読出し）モード、Ｈで高速動作（読出し）モードとなっている。

【0038】

放電回路１２は、出力電圧ＶＲＥＧに接続されたＰＭＯＳダイオード接続列１２ａおよびＮＭＯＳトランジスタ１２ｂを備えている。ＮＭＯＳトランジスタ１２ｂのゲートには放電信号ＤＩＳＣが入力され、放電信号ＤＩＳＣによってＮＭＯＳトランジスタ１２ｂがオンすると放電回路１２が活性化される。

【0039】

図２（ｂ）を参照して、昇圧回路５２Ａの動作について説明する。図２（ｂ）は、ディープパワーダウン信号ＤＰＰＤＮ、チャージポンプの出力電圧ＶＣＰ、降圧回路１０の出力電圧ＶＲＥＧ、モード信号ＦＭＯＤＥ、放電信号ＤＩＳＣ、およびデコード信号の各々の動作波形を示したタイミングチャートである。

【0040】

時刻ｔ１でディープパワーダウン信号ＤＰＰＤＮが解除されると、チャージポンプ回路３の出力電圧ＶＣＰ、降圧回路の出力電圧ＶＲＥＧは図１（ｂ）で説明した動作と同様に動作する。図２（ｂ）の例では、時刻ｔ２で、低速動作のデコード信号が入力されている。

【0041】

その後、時刻ｔ３でモード信号ＦＭＯＤＥが低速動作モードから高速動作モードに切り替わると、その直後、放電信号ＤＩＳＣがＨとなり、高速動作時の負荷電流と同程度の負荷電流が放電回路１２を介して流れる。

【0042】

出力電圧ＶＲＥＧが目標電圧ＶＷＬに収束した後、時刻ｔ４で放電信号ＤＩＳＣがＬになり、高速動作（読出し）を開始する。放電信号ＤＩＳＣがＨの期間は、高速動作セットアップ期間ＳＵＴとして、高速読出し動作を禁止する。

【0043】

本実施の形態に係るメモリ装置および昇圧回路制御方法によれば、高速切り替え時に高速動作セットアップ時間を短縮できるとともに、高速動作セットアップ期間ＳＵＴ後に、出力電圧ＶＲＥＧの電圧降下量ΔＶＷＬに関係なく安定的に読出し動作をさせることができる。

【0044】

なお、本実施の形態では、放電回路１２の他に容量１１ｂを備えた形態を例示して説明したが、放電回路１２と容量１１ｂの作用は共通しているので、容量１１ｂを除いた形態としてもよい。

【0045】

［第３の実施の形態］
図３を参照して、本実施の形態に係るメモリ装置５０Ｂおよび昇圧回路５２Ｂの昇圧回路制御方法について説明する。本実施の形態は、上記メモリ装置５０において、昇圧回路５２を昇圧回路５２Ｂに変更した形態であり、昇圧回路５２Ｂは、昇圧回路５２の分圧回路１１を分圧回路２０に変更している。本実施の形態に係る分圧回路２０は、分圧回路１１にショート回路１４およびタイミング発生回路１５を追加している。その他の構成についてはメモリ装置５０と同様なので、同様の構成には同じ符号を付して詳細な説明を省略する。

【0046】

図３（ａ）に示すように、分圧回路２０は、ＰＭＯＳダイオード接続列１１ａ、容量１１ｂ、およびショート回路１４を備えている。

【0047】

ショート回路１４は、ＰＭＯＳダイオード接続列１１ａの分圧電圧ＶＤＥＴ３を出力する端子と、容量１１ｂの比較電圧ＶＤＥＴ２側の端子との間に接続されている。ショート回路１４は以下で説明する活性化信号ＥＮＳＫによって制御され、ＰＭＯＳダイオード接続列１１ａと容量１１ｂとの間を接続または遮断するスイッチとして機能する。

【0048】

図４に、ショート回路１４の具体的回路例を示す。ショート回路１４は、パストランジスタ（トランスファーゲート）２１およびインバータ２２を備えている。そして、活性化信号ＥＮＳＫに基づいて、分圧電圧ＶＤＥＴ３の端子と比較電圧ＶＤＥＴ２の端子との間を接続または遮断する。本ショート回路１４によれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタによってノイズがキャンセルされるので、ショート回路１４をオフする（遮断する）際にカップリングノイズで比較電圧ＶＤＥＴ２の電位が変動し、活性化信号ＥＮＳＫがＬの期間において出力電圧ＶＲＥＧの制御電圧がずれるのを抑制する効果を奏する。

【0049】

タイミング発生回路１５はディープパワーダウン信号ＤＰＰＤＮを入力とし、活性化信号ＥＮＳＫを出力する。活性化信号ＥＮＳＫはＮＭＯＳトランジスタ１７－１のゲートおよびショート回路１４に供給され、ＮＭＯＳトランジスタ１７－１およびショート回路１４の動作を制御する。

【0050】

次に、図３（ｂ）を参照して、昇圧回路５２Ｂの動作について説明する。図３（ｂ）は、ディープパワーダウン信号ＤＰＰＤＮ、チャージポンプ回路３の出力電圧ＶＣＰ、降圧回路１０の出力電圧ＶＲＥＧ、および活性化信号ＥＮＳＫの動作波形を示すタイミングチャートである。

【0051】

タイミング発生回路１５から出力される活性化信号ＥＮＳＫは、ディープパワーダウン信号ＤＰＰＤＮがＬになってから、降圧回路１０の出力電圧ＶＲＥＧが目標電圧ＶＷＬに収束するまでの間以上の期間を活性化期間Ｔ１としてＨとされる（時刻ｔ１からｔ２の間）。活性化信号ＥＮＳＫがＨとされると、ショート回路１４が導通し、ＮＭＯＳトランジスタ１７－１がオンとされる。その後活性化信号ＥＮＳＫは、時刻ｔ３から活性化周期Ｔ２の間隔で活性化期間Ｔ３の期間Ｈとされる（時刻ｔ３からｔ４の間）。図３（ｂ）では、時刻ｔ５、ｔ６において活性化周期Ｔ２が開始されている。

【0052】

活性化信号ＥＮＳＫがＬの期間は、ショート回路１４が遮断され、容量１１ｂに蓄えられた電荷で比較電圧ＶＤＥＴ２が維持され、出力電圧ＶＲＥＧを昇圧目標電圧ＶＰＷＬに向けて制御する。容量１１ｂの電極間のリークやショート回路１４の拡散層のリークにより容量１１ｂに蓄えられた電荷が減少して出力電圧ＶＲＥＧの制御電圧が降下し、目標電圧ＶＷＬの許容電圧降下量を超える前に（すなわち活性化周期Ｔ２ごとに）、活性化期間Ｔ３において容量１１ｂを再充電することによって、目標電圧ＶＷＬへの収束に向けて出力電圧ＶＲＥＧの制御を維持する。

【0053】

本実施の形態によれば、上記実施の形態と同様の効果を奏することに加えて、動作中、活性化期間Ｔ３を除いて分圧回路２０に流れる電流を遮断することができるので、タイミング発生回路１５のタイマ動作による消費電流増加を考慮しても、動作電流をさらに削減することが可能となる。また、容量１１ｂを有しない従来の分圧回路を間欠動作させる場合と比較して、活性化期間Ｔ３を除く活性化周期Ｔ２の間に分圧回路２０を流れる電流で出力電圧ＶＲＥＧが電圧降下することがないため、さらに間欠動作期間中も常に出力電圧ＶＲＥＧを制御しておくことが可能になるため、活性化周期Ｔ２（間欠周期）を長くとることができ、動作電流が低減される。

【符号の説明】

【0054】

１ 発振回路
２ 昇圧クロック生成回路
３ チャージポンプ回路
４ 参照電圧発生回路
５ 分圧回路
６ 定電流源回路
７ タイミング発生回路
８ センサ回路
９ ドライバ回路
１０ 降圧回路
１１ 分圧回路
１１ａ ＰＭＯＳダイオード接続列
１１ｂ 容量
１２ 放電回路
１２ａ ＰＭＯＳダイオード接続列
１２ｂ ＮＭＯＳトランジスタ
１３ タイミング発生回路
１４ ショート回路
１５ タイミング発生回路
１６、１７－１～１７－４、１８－１～１８－４ ＮＭＯＳトランジスタ
２０ 分圧回路
２１ パストランジスタ
２２ ＯＲ回路
３０ メモリセル
５０、５０Ａ、５０Ｂ メモリ装置
５２、５２Ａ、５２Ｂ 昇圧回路
５４ メモリ部

【図1】

【図2】

【図3】

【図4】