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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-29
(45)【発行日】2023-10-10
(54)【発明の名称】リニアレギュレータ
(51)【国際特許分類】
G05F 1/56 20060101AFI20231002BHJP
【ＦＩ】
G05F1/56 320C
G05F1/56 320R
【請求項の数】
10
(21)【出願番号】P 2019211387
(22)【出願日】2019-11-22
(65)【公開番号】P2021082186
(43)【公開日】2021-05-27
【審査請求日】2022-09-02
(73)【特許権者】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110000785
【氏名又は名称】ＳＳＩＰ弁理士法人
(72)【発明者】
【氏名】森 裕樹
【審査官】町田 舞
(56)【参考文献】
【文献】特開２０１６－１０３１４０（ＪＰ，Ａ）
【文献】特開２０１３－２０６３８１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１０／０２１３９０８（ＵＳ，Ａ１）
【文献】特開２００６－１５５５０１（ＪＰ，Ａ）
【文献】特開２０１５－０６４８６６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０５Ｆ １／４４５
Ｇ０５Ｆ １／５６
Ｇ０５Ｆ １／６１３
Ｇ０５Ｆ １／６１８
Ｈ０２Ｍ ３／００－３／４４
(57)【特許請求の範囲】
【請求項1】
入力電圧を入力する入力端子と出力電圧を出力する出力端子との間に設けられている出力トランジスタと、前記出力電圧を分圧して帰還電圧を生成する帰還電圧生成回路と、
前記帰還電圧に基づいて、前記出力電圧が設定値に一致または近似するように第１のノードを介して前記出力トランジスタの制御端子の電圧を制御する主制御回路と、
前記出力トランジスタを流れる出力電流を監視し、前記出力電流が所定の制限値を超えたときに、前記第１のノードを介して前記出力トランジスタの制御端子の電圧を制御し、垂下特性で前記出力電流を制限する過電流制限回路と、
前記帰還電圧および前記出力電流を監視し、前記出力電流が前記過電流制限回路による制限を受け、かつ前記帰還電圧が所定の電圧閾値を下回っている状態が一定の限度を超えたときに、前記出力トランジスタを完全にオフ状態にして前記主制御回路の制御動作を止め、予め設定した休止時間を計時した後に、前記出力トランジスタのオフ状態を解除して、前記主制御回路の制御動作を再開させる遮断・復帰回路と
を有し、
前記過電流制限回路は、前記入力端子と前記第１のノードとの間に設けられている第１のトランジスタを有し、前記出力電流が前記制限値を超えているときに前記出力電流に対応する第１の内部電流を前記第１のトランジスタに流して、前記出力トランジスタの制御端子の電圧を制御し、
前記過電流制限回路は、
制御端子が前記第１のノードに接続され、前記出力電流に対応する第２の内部電流を流す第２のトランジスタと、
前記第２の内部電流に応じた電圧降下を発生する抵抗と、
前記抵抗の電圧降下を制御電圧として入力し、前記出力電流が前記制限値を超えているときにオンする第３のトランジスタと、
前記入力端子と基準電圧端子との間で前記第３のトランジスタと直列に接続され、かつ前記第１のトランジスタとカレントミラー回路を構成する第４のトランジスタと
を有するリニアレギュレータ。
【請求項2】
前記遮断・復帰回路は、前記入力端子と前記第１のノードとの間に設けられている第５のトランジスタを有し、前記出力電流が前記過電流制限回路による制限を受け、かつ前記帰還電圧が所定の電圧閾値を下回っている状態が一定の限度を超えたときに、前記第５のトランジスタをオンさせて前記出力トランジスタをオフさせる、請求項１に記載のリニアレギュレータ。
【請求項3】
前記遮断・復帰回路は、前記帰還電圧を制御電圧として入力し、前記帰還電圧が予め設定した電圧閾値を下回ったときにオンする第６のトランジスタと、
前記出力電流が前記制限値を超えているときに、オン状態の前記第６のトランジスタを介して前記出力電流に対応する第３の内部電流を流す第７のトランジスタと、
前記第３の内部電流によって充電されるコンデンサと、
前記コンデンサの充電電圧と所定の監視値とを比較して両者の高低関係を表す二値論理の比較結果を出力するコンパレータと、
前記コンデンサの充電電圧が前記監視値を超えたときに、前記コンパレータの出力に応動して前記第５のトランジスタをオンさせるラッチ回路と
を有し、
前記充電電圧が前記監視値を超える前に前記帰還電圧が前記電圧閾値より高くなったときは、前記第６のトランジスタがオフして、前記第３の内部電流による前記コンデンサの充電が停止し、前記コンデンサが放電する、
請求項２に記載のリニアレギュレータ。
【請求項4】
前記第７のトランジスタは、前記出力電流を監視するために前記過電流制限回路内で生成される内部電流をカレントミラーして前記第３の内部電流を生成する、請求項３に記載のリニアレギュレータ。
【請求項5】
前記主制御回路は、前記出力電圧の設定値に対応する第１の基準電圧を出力する基準電圧源と、
コンデンサの充放電によりグランド電位から入力電圧レベルまで可変する第２の基準電圧を出力する基準電圧回路と、
前記帰還電圧を前記第１および第２の基準電圧のうちの低い方と比較して比較誤差を表す誤差信号を生成する誤差増幅器と、
前記誤差信号に応じて前記出力トランジスタの制御端子に与えるための電圧を出力するドライバ回路と
を有し、
前記遮断・復帰回路は、前記出力トランジスタのオフ状態を持続している間は、前記基準電圧回路における前記第２の基準電圧を前記グランド電位に保持し、前記出力トランジスタのオフ状態を解除する時は、前記第２の基準電圧を前記グランド電位から前記入力電圧レベルまで漸次的に上昇させる、
請求項１～４のいずれか一項に記載のリニアレギュレータ。
【請求項6】
前記ドライバ回路は、前記入力端子と前記第１のノードとの間に設けられている抵抗と、
前記第１のノードと基準電位端子との間に接続され、その制御端子に前記誤差増幅器からの前記誤差信号を入力する第８のトランジスタと
を有する、請求項５に記載のリニアレギュレータ。
【請求項7】
前記遮断・復帰回路は、前記出力トランジスタのオフ状態を解除して前記主制御回路の制御動作を再開させるときは、前記第２の基準電圧が所定の判定用基準電圧を超えてから前記帰還電圧および前記出力電流の監視を開始する、請求項５または請求項６に記載のリニアレギュレータ。
【請求項8】
前記遮断・復帰回路は、前記休止時間を計時するためのタイマ回路を有する、請求項１～７のいずれか一項に記載のリニアレギュレータ。
【請求項9】
入力電圧を入力する入力端子と出力電圧を出力する出力端子との間に設けられている出力トランジスタと、
前記出力電圧を分圧して帰還電圧を生成する帰還電圧生成回路と、
前記帰還電圧に基づいて、前記出力電圧が設定値に一致または近似するように第１のノードを介して前記出力トランジスタの制御端子の電圧を制御する主制御回路と、
前記出力トランジスタを流れる出力電流を監視し、前記出力電流が所定の制限値を超えたときに、前記第１のノードを介して前記出力トランジスタの制御端子の電圧を制御し、垂下特性で前記出力電流を制限する過電流制限回路と、
前記帰還電圧および前記出力電流を監視し、前記出力電流が前記過電流制限回路による制限を受け、かつ前記帰還電圧が所定の電圧閾値を下回っている状態が一定の限度を超えたときに、前記出力トランジスタを完全にオフ状態にして前記主制御回路の制御動作を止め、予め設定した休止時間を計時した後に、前記出力トランジスタのオフ状態を解除して、前記主制御回路の制御動作を再開させる遮断・復帰回路と
を有し、
前記遮断・復帰回路は、前記入力端子と前記第１のノードとの間に設けられている第５のトランジスタを有し、前記出力電流が前記過電流制限回路による制限を受け、かつ前記帰還電圧が所定の電圧閾値を下回っている状態が一定の限度を超えたときに、前記第５のトランジスタをオンさせて前記出力トランジスタをオフさせる、リニアレギュレータ。
【請求項10】
入力電圧を入力する入力端子と出力電圧を出力する出力端子との間に設けられている出力トランジスタと、
前記出力電圧を分圧して帰還電圧を生成する帰還電圧生成回路と、
前記帰還電圧に基づいて、前記出力電圧が設定値に一致または近似するように第１のノードを介して前記出力トランジスタの制御端子の電圧を制御する主制御回路と、
前記出力トランジスタを流れる出力電流を監視し、前記出力電流が所定の制限値を超えたときに、前記第１のノードを介して前記出力トランジスタの制御端子の電圧を制御し、垂下特性で前記出力電流を制限する過電流制限回路と、
前記帰還電圧および前記出力電流を監視し、前記出力電流が前記過電流制限回路による制限を受け、かつ前記帰還電圧が所定の電圧閾値を下回っている状態が一定の限度を超えたときに、前記出力トランジスタを完全にオフ状態にして前記主制御回路の制御動作を止め、予め設定した休止時間を計時した後に、前記出力トランジスタのオフ状態を解除して、前記主制御回路の制御動作を再開させる遮断・復帰回路と
を有し、
前記主制御回路は、
前記出力電圧の設定値に対応する第１の基準電圧を出力する基準電圧源と、
コンデンサの充放電によりグランド電位から入力電圧レベルまで可変する第２の基準電圧を出力する基準電圧回路と、
前記帰還電圧を前記第１および第２の基準電圧のうちの低い方と比較して比較誤差を表す誤差信号を生成する誤差増幅器と、
前記誤差信号に応じて前記出力トランジスタの制御端子に与えるための電圧を出力するドライバ回路と
を有し、
前記遮断・復帰回路は、前記出力トランジスタのオフ状態を持続している間は、前記基準電圧回路における前記第２の基準電圧を前記グランド電位に保持し、前記出力トランジスタのオフ状態を解除する時は、前記第２の基準電圧を前記グランド電位から前記入力電圧レベルまで漸次的に上昇させる、リニアレギュレータ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、直流の入力電圧をトランジスタのオン抵抗により降圧して直流の出力電圧に変換するリニアレギュレータに係わり、特にＬＤＯ(低ドロップアウト)型のリニアレギュレータに関する。
【背景技術】
【0002】
今日、リニアレギュレータは、電圧リップルや電圧ノイズの少ない安定した電源電圧を出力できる小型・簡便な直流安定化電源として随所に用いられている。一般に、リニアレギュレータは、負荷と直列に接続される出力トランジスタのオン抵抗を可変して入力電圧ＶＩＮを降圧し、入力電圧ＶＩＮが変動しても出力電圧ＶＯＵＴを設定値または定格値ＶＲＡＴに保つように作られている。特に、ＬＤＯ型のリニアレギュレータは、入力電圧ＶＩＮが定格値ＶＲＡＴの近くまで低下しても（入出力間の電圧差つまりドロップアウトが相当小さくなっても）、安定動作できるように作られている。
【0003】
従来より、ＬＤＯ型のリニアレギュレータは、装置回路を過電流による発熱や破壊から保護するために、出力トランジスタより出力される電流（出力電流）ＩＯＵＴを監視し、出力電流ＩＯＵＴが所定の制限値ＩＬＩＭを超えて過電流状態になったときは、出力電流ＩＯＵＴおよび出力電圧ＶＯＵＴを図８に示すようなフの字特性で制御するフォールドバック制御型の過電流制御回路を備えている。これによれば、過電流状態になったときは過電流制御回路が動作して、出力電流ＩＯＵＴを絞りながら出力電圧ＶＯＵＴを下げ、出力電圧ＶＯＵＴの低下に応じてさらに出力電流ＩＯＵＴを絞りこむようにして、出力電流ＩＯＵＴと出力電圧ＶＯＵＴをフの字に倣って同時に減少・低下させ、出力短絡の場合にはＶＯＵＴ＝０，ＩＯＵＴ＝ＩＳの出力停止状態に至らせる。
【0004】
ここで、出力停止状態の間も一定の電流（下限電流）ＩＳを流し続けるのは、短絡状態が解除されたときに自動復帰するためである。この種のリニアレギュレータでは、負荷と並列に出力コンデンサが接続されており、短絡状態が解除されれば、下限電流ＩＳにより出力コンデンサの充電電圧つまり出力電圧ＶＯＵＴが立ち上がり、フの字特性によって出力電圧ＶＯＵＴの上昇とともに出力電流ＩＯＵＴも増大し、やがて正常な出力電圧ＶＯＵＴおよび出力電流ＩＯＵＴに復帰するようになっている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２００６－１５５５０１号公報
【文献】特開２０１５－６４８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、上記のようなフォールドバック制御においては、フの字特性にしたがって出力電流ＩＯＵＴを絞り込んでいく過程で相当量の発熱を伴うだけでなく、出力電圧ＶＯＵＴが零になっている間も一定の下限電流ＩＳを流し続けるので、出力トランジスタは発熱し続け、電力損失も大きい。また、地絡やレアショートのようにそれほど低くないインピーダンスで過電流が生じた場合には、出力電圧ＶＯＵＴが零まで下がらず、しかも下限電流ＩＳよりも大きな電流量で出力電流ＩＯＵＴが出力停止中に流れ続け、負荷側でも発熱が避けられない。さらに、出力電流ＩＯＵＴと出力電圧ＶＯＵＴをフの字に倣って制御する過程で主制御回路のフィードバック制御系が異常発振を起しやすい。このため、主制御回路の誤差増幅器回り等に位相補償用のコンデンサを設けなければならず、回路設計が面倒であるという不利点もある。
【0007】
本発明は、上記従来技術の課題を解決するものであり、短絡状態が発生したときに電源回路や負荷回路等の発熱ないし破壊を少なくするとともに位相補償の回路設計を不要とするリニアレギュレータを提供する。
【課題を解決するための手段】
【0008】
本発明のリニアレギュレータは、入力電圧を入力する入力端子と出力電圧を出力する出力端子との間に接続されている出力トランジスタと、前記出力電圧を分圧して帰還電圧を生成する帰還電圧生成回路と、前記帰還電圧に基づいて、前記出力電圧が一致または近似するように第１のノードを介して前記出力トランジスタの制御端子の電圧を制御する主制御回路と、前記出力トランジスタを流れる出力電流を監視し、前記出力電流が所定の制限値を超えたときに、前記第１のノードを介して前記出力トランジスタの制御端子の電圧を制御し、垂下特性で前記出力電流を制限する過電流制限回路と、前記帰還電圧および前記出力電流を監視し、前記出力電流が前記過電流制限回路による制限を受け、かつ前記帰還電圧が所定の電圧閾値を下回っている状態が一定の限度を超えたときに、前記出力トランジスタを完全にオフ状態にして前記主制御回路の制御動作を止め、予め設定した休止時間を計時した後に、前記出力トランジスタのオフ状態を解除して、前記主制御回路の制御動作を再開させる遮断・復帰回路とを有する。
【0009】
上記構成のリニアレギュレータにおいて、主制御回路は、出力電圧を設定値付近に保つように負帰還制御の動作を行い、出力電圧が低下すれば出力電流を増やす方向に出力トランジスタの制御電圧を制御し、出力電圧が上昇すれば出力電流を減らす方向に出力トランジスタの制御電圧を制御する。
【0010】
しかし、出力電流が制限値を超えると、過電流制限回路が動作して、垂下特性によって出力電流を制限値以下ないしその付近に制限する。そして、帰還電圧生成回路より得られる帰還電圧が電圧閾値を下回ると、遮断・復帰回路が動作を開始し、過電流制限回路により出力電流が制限値付近に制限され、かつ帰還電圧が電圧閾値を下回っている状態が一定の限度を超えたときは、出力トランジスタを強制的に完全なオフ状態にし、主制御回路の制御動作を止める。
【0011】
この出力停止期間中は出力電圧が零になるだけでなく出力電流も全く流れないため、出力トランジスタの発熱は全くない。そして、一定の休止時間経過後に、遮断・復帰回路が出力トランジスタのオフ状態を解除して主制御回路の制御動作を再開させるので、休止時間の間に短絡状態が解除されていれば、正常な出力状態に戻すことができる。
【0012】
また、本発明における遮断・復帰回路は、ロジック制御の動作を行うため、主制御回路のフィードバック制御系が異常発振を起すことがない。したがって、位相補償用コンデンサを設けるなどの面倒な位相補償設計は不要である。
【発明の効果】
【0013】
本発明のリニアレギュレータによれば、上記のような構成と作用により、短絡状態が発生したとき電源回路や負荷回路等の発熱ないし破壊を少なくするとともに位相補償の回路設計を不要とすることができる。
【図面の簡単な説明】
【0014】
【図1】本発明の一実施形態におけるリニアレギュレータの全体構成を示すブロック図である。
【図2】の具体的な構成例を示す回路図である。
【図3C】一時的な過負荷によって過電流の状態が起きた場合の各部の状態または波形を示す図である。
【図7】本発明の適用可能な複合電源ＩＣのレイアウト構成を示す図である。
【図8】従来技術における出力電流－出力電圧のフの字特性を示す図である。
【発明を実施するための形態】
【0015】
以下、添付図を参照して本発明の好適な実施形態を説明する。
［実施形態におけるリニアレギュレータの全体構成］
［実施形態におけるリニアレギュレータの全体構成］
【0016】
図１に、本発明の一実施形態におけるリニアレギュレータの全体構成を示す。このリニアレギュレータは、シリーズレギュレータとして構成され、負荷と直列でＶＩＮ入力端子１０とＶＯＵＴ出力端子１２との間に出力トランジスタ１４を設けている。
【0017】
ＶＩＮ入力端子１０には、電池、蓄電池または他の直流電源（図示せず）より出力電圧ＶＯＵＴの設定値または定格値ＶＲＡＴより高い直流の電圧ＶＩＮが入力される。ＶＯＵＴ出力端子１２とグランド電位端子との間には、負荷だけでなく、出力コンデンサ１６も接続される。
【0018】
このリニアレギュレータは、基本要素として主制御回路２０および帰還電圧生成回路２２を備えている。帰還電圧生成回路２２は、ＶＯＵＴ出力端子１２とグランド電位端子との間に直列に接続されている２つの抵抗２４，２６からなり、両抵抗間のノードＮ０より出力電圧ＶＯＵＴに比例する分圧電圧を帰還電圧ＦＢとして取り出すようにしている。
【0019】
主制御回路２０は、出力電圧ＶＯＵＴが定格値ＶＲＡＴに一致または近似するように、帰還電圧ＦＢに応じて出力トランジスタ１４のオン抵抗を可変するように構成されている。より詳しくは、主制御回路２０は、固定の基準電圧ＶＲＥＦ１を出力する基準電圧源２８と、可変の基準電圧ＳＳＴを出力する基準電圧回路３０と、基準電圧ＶＲＥＦ１，ＳＳＴのうちの低い方を比較基準電圧に用いてそれと帰還電圧ＦＢとの比較誤差を表す誤差信号ＥＲを生成する誤差増幅器３２と、誤差信号ＥＲに応じて出力トランジスタ１４の制御端子をノードＮ１を介して駆動するドライバ回路３４とを有している。
【0020】
ここで、基準電圧源２８より出力される固定の基準電圧ＶＲＥＦ１は、出力電圧ＶＯＵＴの定格値ＶＲＡＴに対応する固定の電圧レベルを有し、起動完了または復帰完了後の比較基準電圧に用いられる。これに対して、基準電圧回路３０より出力される可変の基準電圧ＳＳＴは、第１の基準電圧ＶＲＥＦ１より低いグランド電位とＶＲＥＦ１より高いＶＩＮレベル（入力電圧レベル）との間で可変の電圧レベルを有し、起動時または復帰時の比較基準電圧に用いられる。
【0021】
このリニアレギュレータは、ＬＤＯ型のリニアレギュータとしても構成され、過電流制限回路３６を備えている。この過電流制限回路３６は、出力トランジスタ１４を流れる出力電流ＩＯＵＴを監視し、出力電流ＩＯＵＴが予め設定された制限値ＩＬＩＭを超えたときは、主制御回路２０に優先してノードＮ１を介して出力トランジスタ１４のゲート電圧を制御し、垂下特性で出力電流ＩＯＵＴを制限するように構成されている。
【0022】
なお、シリーズレギュータにおいては、出力トランジスタ１４の入力側で流れる電流ＩＩＮと出力側で流れる電流ＩＯＵＴとは全く同じ（電界効果型トランジスタの場合）か実質的に同じ（バイポーラ型トランジスタの場合）である。したがって、過電流制限回路３６は、出力トランジスタ１４の入力側で流れる電流ＩＩＮを出力電流ＩＯＵＴとして検出してもよい。
【0023】
さらに、このリニアレギュレータは、出力短絡、地絡、レアショート等の各種短絡状態が発生したときに電源回路および負荷回路を発熱や破壊から保護するための遮断・復帰回路（保護回路）４０を具備している。
【0024】
遮断・復帰回路４０は、帰還電圧生成回路２２および過電流制限回路３６を介して帰還電圧ＦＢおよび出力電流ＩＯＵＴを監視し、出力電流ＩＯＵＴが過電流制限回路３６による制限を受け、かつ帰還電圧ＦＢが所定の電圧閾値ＦＢＴＨを下回っている状態が一定の限度を超えたときに、出力トランジスタ１４を完全にオフ状態にして主制御回路２０の制御動作を止め、予め設定した休止時間ＤＴを計時してから、出力トランジスタ１４のオフ状態を解除して、主制御回路２０の制御動作を再開させるように構成されている。
［実施形態におけるリニアレギュレータの具体的構成］
［実施形態におけるリニアレギュレータの具体的構成］
【0025】
図２に、この実施形態におけるリニアレギュレータの具体的な構成を示す。
【0026】
出力トランジスタ１４はＰＭＯＳトランジスタからなり、ソースがＶＩＮ入力端子１０に接続され、ドレインがＶＯＵＴ出力端子１２に接続され、ゲートがノードＮ１に接続されている。
【0027】
主制御回路２０において、可変の基準電圧ＳＳＴを出力する直流電圧回路３０は、ＶＩＮ入力端子１０に相当するＶＩＮ供給端子とグランド電位端子との間で定電流源４２とコンデンサ４４とを直列に接続し、両者間のノードＮ２より可変の基準電圧ＳＳＴを出力するようにしている。
【0028】
ノードＮ２は、誤差増幅器３２の一方の非反転入力端子（＋）に接続されるとともに、後述する遮断・復帰回路４０のＮＭＯＳトランジスタ９４のドレインおよびコンパレータ８２の反転入力端子（－）にも接続されている。ＮＭＯＳトランジスタ９４がオフしている間は、コンデンサ４４が定電流源４２からの定電流によって満充電されており、ノードＮ２よりＶＩＮレベルの基準電圧ＳＳＴが誤差増幅器３２およびコンパレータ８２に与えられる。しかし、ＮＭＯＳトランジスタ９４がオンすると、コンデンサ４４はノードＮ２およびオン状態のＮＭＯＳトランジスタ９４を介して放電し、ノードＮ２よりグランド電位の基準電圧ＳＳＴが誤差増幅器３２およびコンパレータ８２に与えられる。そして、ＮＭＯＳトランジスタ９４がオン状態からオフ状態に変わると、定電流源４２からの定電流がコンデンサ４４に流れ込んで、コンデンサ４４の充電電圧つまりノードＮ２上の基準電圧ＳＳＴがグランド電位からＶＩＮレベルまで線形的に上昇するようになっている。
【0029】
ドライバ回路３４は、ＶＩＮ供給端子とグランド電位端子との間で抵抗４６とＮＭＯＳトランジスタ４８とをノードＮ１を介して直列に接続している。ここで、ＮＭＯＳトランジスタ４８は、ソースがグランド電位端子に接続され、ドレインがノードＮ１に接続され、ゲートに誤差増幅器３２からの誤差信号ＥＲを入力する。
【0030】
かかる構成の主制御回路２０においては、比較基準電圧（ＶＲＥＦ１もしくはＳＳＴ）に対して帰還電圧ＦＢが低くなると、誤差信号ＥＲの電圧レベルが高くなってＮＭＯＳトランジスタ４８のドレイン電流ｉ４８ひいては抵抗４６の電圧降下が増大して、ノードＮ１の電位つまり出力トランジスタ（ＰＭＯＳトランジスタ）１４のゲート電圧が下がる。これにより、出力トランジスタ１４のドレイン電流つまり出力電流ＩＯＵＴが増大する。反対に、帰還電圧ＦＢが高くなると、各部が上記と反対方向に変化し、それによって出力電流ＩＯＵＴが減少するようになっている。
【0031】
もっとも、後述する過電流制限回路３６および遮断・復帰回路４０もノードＮ１に接続されており、それらの回路３６，４０が動作するときは主制御回路２０に優先して出力トランジスタ１４のゲート電圧を制御するようになっている。
【0032】
過電流制限回路３６は、ＰＭＯＳトランジスタ５０，５２，５４、抵抗５６およびＮＭＯＳトランジスタ５８を含んでいる。
【0033】
より詳しくは、ＰＭＯＳトランジスタ５０は、ソースがＶＩＮ入力端子１０に接続され、ドレインがノードＮ３および抵抗５６を介してグランド電位端子に接続され、ゲートがノードＮ１に接続されている。ＰＭＯＳトランジスタ５２は、ソースがＶＩＮ入力端子１０に接続され、ドレインがノードＮ４に接続され、ゲートが該ドレインおよびノードＮ４に接続されている。ＰＭＯＳトランジスタ５４は、ソースがＶＩＮ入力端子１０に接続され、ドレインがノードＮ１に接続され、ゲートがＰＭＯＳトランジスタ５２のゲートおよびドレインに接続されている。両ＰＭＯＳトランジスタ５２，５４はカレントミラー回路を構成している。ＮＭＯＳトランジスタ５８は、ソースがグランド電位端子に接続され、ドレインがノードＮ４に接続され、ゲートがノードＮ３に接続されている。
【0034】
この過電流制限回路３６においては、ＰＭＯＳトランジスタ５０のゲートがノードＮ１を介して出力トランジスタ（ＰＭＯＳトランジスタ）１４のゲートと共通接続されている。これにより、ＰＭＯＳトランジスタ５０には出力電流ＩＯＵＴに応じたドレイン電流ｉ５０が流れ、ノードＮ３に抵抗５６の電圧降下としてドレイン電流ｉ５０ひいては出力電流ＩＯＵＴに応じた電圧ＶＮ３が生成されるようになっている。
【0035】
そして、ノードＮ３の電圧ＶＮ３がＮＭＯＳトランジスタ５８の閾値ＴＨ５８を超えると、ＮＭＯＳトランジスタ５８がオンして、ＰＭＯＳトランジスタ５２のドレイン電流ｉ５２が流れるようになり、さらにはカレントミラー効果によりＰＭＯＳトランジスタ５４でも同量または比例量のドレイン電流ｉ５４が流れるようになっている。このように、ＰＭＯＳトランジスタ５０，５２，５４をそれぞれ流れる電流は出力電流ＩＯＵＴに対応している。この実施形態では、出力電流ＩＯＵＴが許容値ＩＬＩＭを超えたときにノードＮ３の電圧ＶＮ３がＮＭＯＳトランジスタ５８の閾値ＴＨ５８を超えるように、抵抗５６の抵抗値が設定されている。なお、ＰＭＯＳトランジスタ５４のドレイン電流ｉ５４は、ノードＮ１を介してドライバ回路３４のＮＭＯＳトランジスタ４８のドレイン電流ｉ４８の一部となる。そのため、抵抗４６の電圧降下が減少してＮ１の電圧が上昇し、過電流を抑制する。
【0036】
なお、ノードＮ３の電圧ＶＮ３がＮＭＯＳトランジスタ５８の閾値ＴＨ５８より低いときは、ＮＭＯＳトランジスタ５８はオフ状態になり、ＰＭＯＳトランジスタ５２，５４にドレイン電流ｉ５２，ｉ５４は流れない。
【0037】
遮断・復帰回路４０は、出力状態監視回路６０、判定回路６２、イネーブル回路６４、ラッチ回路６６およびタイマ回路１００を有している。
【0038】
出力状態監視回路６０は、ＶＩＮ入力端子１０とノードＮ５との間で２つのＰＭＯＳトランジスタ７０，７２を直列に接続している。ここで、一方のＰＭＯＳトランジスタ７０は、出力電流ＩＯＵＴを監視するためのものであり、ソースがＶＩＮ入力端子１０に接続され、ドレインがＰＭＯＳトランジスタ７２のソースに接続され、ゲートがノードＮ４を介して過電流制限回路３６のＰＭＯＳトランジスタ５２のドレインおよびゲートに接続されている。ＰＭＯＳトランジスタ７２がオンしているときに、ＰＭＯＳトランジスタ７０は、ＰＭＯＳトランジスタ５２のドレイン電流ｉ５２をカレントミラーまたはコピーしたドレイン電流ｉ７０を流すようになっている。
【0039】
ＰＭＯＳトランジスタ７２は、出力電圧ＶＯＵＴまたは帰還電圧ＦＢを監視するためのものであり、そのソースがＰＭＯＳトランジスタ７０のドレインに接続され、そのドレインがノードＮ５に接続され、ゲートに帰還電圧生成回路２２からの帰還電圧ＦＢを入力する。ＰＭＯＳトランジスタ７２は、そのゲート電圧つまり帰還電圧ＦＢが所定の電圧閾値ＦＢＴＨより高いときはオフ状態を保ち、帰還電圧ＦＢが該電圧閾値ＦＢＴＨを下回るとオンするようになっている。なお、電圧閾値ＦＢＴＨは、帰還電圧ＦＢが異常低下したときにそれを早期に検知できる値が好ましく、たとえばＦＢＴＨ＝０．７～０．８ＶＲＥＦ１に設定されてよい。
【0040】
ノードＮ５には、判定回路６２およびイネーブル回路６４も接続されている。判定回路６２は、過電流状態になったときに、それが短絡によるものなのか、一時的な過負荷によるものなのかを判定するためのもので、コンデンサ７４，抵抗７６およびコンパレータ７８を有している。コンデンサ７４および抵抗７６は、ノードＮ５とグランド電位端子との間で並列に接続されている。コンパレータ７８は、一方の入力端子（＋）がノードＮ５に接続され、他方の入力端子（－）が基準電圧源８０に接続されている。基準電圧源８０は、判定用の基準電圧ＶＲＥＦ２を与える。
【0041】
コンデンサ７４は、ＰＭＯＳトランジスタ７２がオンしている時にＰＭＯＳトランジスタ７０のドレイン電流ｉ７０によって充電される。コンデンサ７４の充電電圧つまりノードＮ５の電圧ＶＣＨＧは、コンパレータ７８により判定基準電圧ＶＲＥＦ２と比較される。コンパレータ７８の出力ＤＥＴは、ＶＣＨＧ＜ＶＲＥＦ２のときはＬレベルであり、ＶＣＨＧ＞ＶＲＥＦ２のときにＨレベルになる。コンパレータ７８の出力ＤＥＴがＬレベルからＨレベルに変わると、後述するラッチ回路６６がこれに応動するようになっている。
【0042】
イネーブル回路６４は、コンパレータ８２、基準電圧源８４およびＮＭＯＳトランジスタ８６を有する。コンパレータ８２の一方の入力端子（－）には、主制御回路２０の基準電圧回路３０より可変基準電圧ＳＳＴが入力される。他方の入力端子（＋）には、基準電圧源８４より所定の基準電圧ＶＲＥＦ３が入力される。コンパレータ８２の出力は、ＳＳＴ＜ＶＲＥＦ３のときはＨレベルであり、ＳＳＴ＞ＶＲＥＦ３のときはＬレベルになる。なお、基準電圧ＶＲＥＦ３はＳＳＴの最大値であるＶＩレベルより幾らか低い値に設定される。
【0043】
ＮＭＯＳトランジスタ８６は、ソースがグランド電位端子に接続され、ドレインがノードＮ５に接続され、ゲートにコンパレータ８２の出力を受ける。ＳＳＴ＜ＶＲＥＦ３のときは、コンパレータ８２の出力はＨレベルであり、ＮＭＯＳトランジスタ８６がオンしている。この状態では、コンデンサ７４が充電不能であり、判定回路６２はディスエーブル状態に置かれる。
【0044】
しかし、ＳＳＴ＞ＶＲＥＦ３になると、コンパレータ８２の出力がＬレベルになり、ＮＭＯＳトランジスタ８６がオフして、コンデンサ７４が充電可能となり、判定回路６２はイネーブル状態になる。
【0045】
ラッチ回路６６は、ＲＳフリップフロップ８８、ＮＭＯＳトランジスタ９０，９２，９４、ＰＭＯＳトランジスタ９６および抵抗９８を含んでいる。
【0046】
ＲＳフリップフロップ８８は、セット入力端子（Ｓ）が判定回路６２のコンパレータ７８の出力端子に接続され、出力端子（Ｑ）がＮＭＯＳトランジスタ９０，９２，９４のゲートおよびタイマ回路１００の入力端子に接続され、リセット入力端子（Ｒ）がタイマ回路１００の出力端子に接続されている。
【0047】
ＲＳフリップフロップ８８は、コンパレータ７８の出力ＤＥＴがＬレベルからＨレベルに変わったときに、これをラッチして（Ｑ）出力ＳＥＴをＨレベルにセットし、各ＮＭＯＳトランジスタ９０，９２，９４に遮断のためのスイッチ動作を行わせるとともにタイマ回路１００に自動復帰のための計時動作を行わせる。
【0048】
各ＮＭＯＳトランジスタ９０，９２，９４は、ＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴに応じて連動してオン・オフする。すなわち、（Ｑ）出力ＳＥＴがＬレベルのときは各ＮＭＯＳトランジスタ９０，９２，９４がオフしていて、（Ｑ）出力ＳＥＴがＨレベルになると各ＮＭＯＳトランジスタ９０，９２，９４がオンするようになっている。
【0049】
ＮＭＯＳトランジスタ９０は、出力トランジスタ１４を強制的にオフするためのスイッチとして機能し、ソースがグランド電位端子に接続され、ドレインがＰＭＯＳトランジスタ９６のゲートに接続されるとともに抵抗９８を介してＶＩＮ入力端子１０に接続されている。ＰＭＯＳトランジスタ９６のソースはＶＩＮ入力端子１０に接続され、ドレインはノードＮ１に接続されている。ＰＭＯＳトランジスタ９６は、ＮＭＯＳトランジスタ９０と主従関係を有するスイッチとして機能する。
【0050】
すなわち、ＮＭＯＳトランジスタ９０がオフしているときは、ＰＭＯＳトランジスタ９６もオフしていて、ＮＭＯＳトランジスタ９０がオンすると、ＰＭＯＳトランジスタ９６もオンするようになっている。ＰＭＯＳトランジスタ９６がオンすると、ノードＮ１がオン状態のＰＭＯＳトランジスタ９６を介してＶＩＮレベルにクランプされ、出力トランジスタ１４は完全なオフ状態になる。
【0051】
そして、復帰動作を行うときは、後述するようにＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴがＨレベルからＬレベルに変わることにより、ＮＭＯＳトランジスタ９０がオフし、それに伴ってＰＭＯＳトランジスタ９６がオフ状態に切り替わる。
【0052】
ＮＭＯＳトランジスタ９２は、出力トランジスタ１４を強制的にオフするときに、それと連動してドライバ回路３４のＮＭＯＳトランジスタ４８を強制的にオフするためのスイッチとして機能する。ＮＭＯＳトランジスタ９２のソースはグランド電位端子に接続され、ドレインはＮＭＯＳトランジスタ４８のゲートに接続されている。
【0053】
ＮＭＯＳトランジスタ９２がオフしているとき、ＮＭＯＳトランジスタ４８は、誤差増幅器３２からの誤差信号ＥＲに応じて出力トランジスタ１４を駆動することができる。しかし、ＮＭＯＳトランジスタ９２がオンすると、ＮＭＯＳトランジスタ４８のゲートがグランド電位にクランプされ、ＮＭＯＳトランジスタ４８は完全なオフ状態になる。
【0054】
そして、復帰動作を行うときは、ＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴがＨレベルからＬレベルに変わって、ＮＭＯＳトランジスタ９２がオフすることにより、ドライバ回路３４のＮＭＯＳトランジスタ４８はイネーブル状態になる。
【0055】
ＮＭＯＳトランジスタ９４は、出力トランジスタ１４を強制的にオフするときに、それと連動して基準電圧回路３０の可変の基準電圧ＳＳＴをＶＩＮレベルからグランド電位に下げるためのスイッチとして機能する。ＮＭＯＳトランジスタ９４のソースはグランド電位端子に接続され、ドレインは基準電圧回路３０のノードＮ２に接続されている。
【0056】
ＮＭＯＳトランジスタ９４がオフしているときは、基準電圧回路３０において定電流源４２がコンデンサ４４を充電し、または満充電状態を維持し、コンデンサ４４の充電電圧が基準電圧ＳＳＴとしてノードＮ２より誤差増幅器３２およびコンパレータ８２に出力される。しかし、ＮＭＯＳトランジスタ９４がオンすると、コンデンサ４４が放電して、ノードＮ２上の基準電圧ＳＳＴは瞬時にＶＩＮレベルからグランド電位に下がる。
【0057】
復帰動作を行うときは、ＲＳフリップフロップ８８の（Ｑ出力）ＳＥＴがＨレベルからＬレベルに変わって、ＮＭＯＳトランジスタ９４がオフすることにより、基準電圧回路３０ではコンデンサ４４が定電流源４２からの定電流によって充電され、ノードＮ２上の基準電圧ＳＳＴはグランド電位からＶＩＮレベルまで漸次的に上昇する。
【0058】
タイマ回路１００は、たとえばクロック生成回路およびカウンタ回路を有し、ＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴがＬレベルからＨレベルに変わったときにそれに応動して計時動作を開始し、予め設定した休止時間ＤＴを計時してから、ＲＳフリップフロップ８８のリセット入力端子（Ｒ）にＨレベルのリセット信号ＲＥＳＥＴを与えるように構成されている。なお、休止時間ＤＴは、任意の長さに設定可能であり、たとえば数１００ミリ秒に設定される。
【0059】
ＲＳフリップフロップ８８は、タイマ回路１００からのリセット信号ＲＥＳＥＴを受け取ると、それに応動して（Ｑ）出力ＳＥＴをそれまでのＨレベルからＬレベルに変える。そうすると、各ＮＭＯＳトランジスタ９０，９２，９４がオン状態からオフ状態に変わり、復帰動作が開始される。
［実施形態におけるリニアレギュレータの作用］
［実施形態におけるリニアレギュレータの作用］
【0060】
【0061】
【0062】
この場合、時点ｔ０までは出力状態が安定しており、過電流制限回路３６および遮断・復帰回路４０のいずれも動作していない。過電流制限回路３６においては、ＰＭＯＳトランジスタ５０が出力電流ＩＯＵＴをカレントミラーしたドレイン電流ｉ５０を流しているが、ノードＮ３の電圧ＶＮ３がＮＭＯＳトランジスタ５８の閾値ＴＨ５８より低いため、制限動作スイッチのＮＭＯＳトランジスタ５８はオフ状態にあり、それによってカレントミラー回路の両ＰＭＭＯＳトランジスタ５２，５４がオフしている。
【0063】
遮断・復帰回路４０においても、帰還電圧監視用スイッチのＰＭＯＳトランジスタ７２がオフしているため、ノードＮ５の電圧ＶＣＨＧはグランド電位にあり、判定回路６２においてコンパレータ７８の出力ＤＥＴはＬレベル、ラッチ回路６６においてＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴはＬレベル、ＮＭＯＳトランジスタ９０，９２，９４はオフ状態、ＰＭＯＳトランジスタ９６もオフ状態に置かれている。タイマ回路１００は計時動作を行っていない。
【0064】
これにより、出力トランジスタ１４のゲート電圧は、ノードＮ１を介して専ら主制御回路２０により制御される。この時、ドライバ回路３４のＮＭＯＳトランジスタ４８は誤差信号ＥＲに応じたドレイン電流ｉ４８を流し、抵抗４６にも同じ電流ｉ４８が流れ、入力電圧ＶＩＮより抵抗４６の電圧降下だけ低い電圧がノードＮ１を介して出力トランジスタ１４のゲートに与えられる。主制御回路２０の負帰還制御が働くことにより、入力電圧ＶＩＮや出力電流ＩＯＵＴに多少の変動があっても、出力電圧ＶＯＵＴが定格値ＶＲＡＴ付近で安定に維持されている。
【0065】
しかし、時点ｔ０で出力短絡が起こり、それによって出力電流ＩＯＵＴが急激に増大して制限値ＩＬＩＭを超えるや否や、過電流制限回路３６が動作する。すなわち、出力電流ＩＯＵＴが制限値ＩＬＩＭを超えた瞬間に、ノードＮ３の電圧ＶＮ３がＮＭＯＳトランジスタ５８の閾値ＴＨ５８を超え、制限動作スイッチのＮＭＯＳトランジスタ５８がオンする。そうすると、ＰＭＯＳトランジスタ５２がドレイン電流ｉ５２を流し始め、ＰＭＯＳトランジスタ５４がドレイン電流ｉ５２をカレントミラーまたはコピーしたドレイン電流ｉ５４を流す。このＰＭＯＳトランジスタ５４のドレイン電流ｉ５４は、ＰＭＯＳトランジスタ５０のドレイン電流ｉ５０に対応し、ひいては出力トランジスタ１４を流れる出力電流ＩＯＵＴに対応している。
【0066】
ＰＭＯＳトランジスタ５４のドレイン電流ｉ５４は、抵抗４６を流れる電流にノードＮ１で合流して、ドライバ回路３４のＮＭＯＳトランジスタ４８のドレイン電流ｉ４８の一部となる。これによって、ＮＭＯＳトランジスタ４８のドレイン電流ｉ４８が同じでも、抵抗４６を流れる電流はＰＭＯＳトランジスタ５４のドレイン電流ｉ５４のぶんだけ減少する。こうして、出力トランジスタ１４のゲート電圧はＰＭＯＳトランジスタ５４のドレイン電流ｉ５４により律速されて高くなり、出力電流ＩＯＵＴが制限値ＩＬＩＭ以下またはその近辺に制限される。
【0067】
本来、主制御回路２０においては、出力電圧ＶＯＵＴが低下すれば、誤差増幅器３２の出力電圧つまり誤差信号ＥＲの電圧が高くなって、ドライバ回路３４のＮＭＯＳトランジスタ４８のドレイン電流ｉ４８が増加し、それによってノードＮ１の電圧つまり出力トランジスタ１４のゲート電圧が下がり、出力電流ＩＯＵＴが増加するはずである。しかし、過電流制限回路３６が動作するときは、ＰＭＯＳトランジスタ５４のドレイン電流ｉ５４がノードＮ１の電圧つまり出力トランジスタ１４のゲート電圧を支配的に制御し、出力電流ＩＯＵＴを制限値ＩＬＩＭ付近に制限するようになっている。
【0068】
一方、出力短絡が起きると、負荷側で出力コンデンサ１６が瞬時に放電して、出力電圧ＶＯＵＴがグランド電位付近まで急激に下がり、それに応じて帰還電圧ＦＢもグランド電位付近まで急激に下がる。この時、正確には帰還電圧ＦＢが電圧閾値ＦＢＴＨを下回った時（時点ｔ１）、遮断・復帰回路４０で出力状態監視回路６０のＰＭＯＳトランジスタ７２がオンし、ＰＭＯＳトランジスタ７０が出力トランジスタ１４の出力電流ＩＯＵＴをカレントミラーしたドレイン電流ｉ７０を流し始め、このドレイン電流ｉ７０によるコンデンサ７４の充電が開始される。なお、イネーブル回路６４では、ＳＳＴ＞ＶＲＥＦ３であるから、コンパレータ８２の出力がＬレベルで、ＮＭＯＳトランジスタ８６はオフしている。
【0069】
そして、過電流制限回路３６が上記のようにして出力電流ＩＯＵＴを制限値ＩＬＩＭ付近に制限し、かつ帰還電圧ＦＢが電圧閾値ＦＢＴＨを下回っている状態がそのまま持続すると、やがて遮断・復帰回路４０の判定回路６２においてノードＮ５の電圧ＶＣＦＧが監視値ＶＲＥＦ２を超えた時（時点ｔ２）、コンパレータ７８の出力ＤＥＴがＬレベルからＨレベルに変わる。そうすると、これに応動してラッチ回路６６のＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴがＬレベルからＨレベルに変わり、ＮＭＯＳトランジスタ９０，９２，９４，９６がそれぞれオンすることによって、出力トランジスタ１４を強制的に完全なオフ状態にし、主制御回路２０の制御動作を止める。
【0070】
こうして、出力トランジスタ１４が完全にオフ状態になることで、出力電流ＩＯＵＴは全く流れなくなり、出力電圧ＶＯＵＴもグランド電位に保持され、完全な出力停止状態になる。このような完全出力停止状態の下では、負荷はもちろん出力トランジスタ１４が発熱することも一切ない。なお、出力電流ＩＯＵＴが遮断されると、過電流制限回路３６内でも内部電流は一切流れなくなり、各トランジスタ５０，５２，５４，５８はオフ状態に置かれる。また、遮断・復帰回路４０内でも、ＰＭＯＳトランジスタ７０がオフしてドレイン電流ｉ７０を流さなくなり、コンデンサ７４はＮＭＯＳトランジスタ８６により放電する。
【0071】
一方、ＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴがＬレベルからＨレベルに変わった時（時点ｔ２）から、タイマ回路１００が計時動作を開始する。そして、所定の休止時間ＤＴを計時した時（時点ｔ３）に、タイマ回路１００がリセット信号ＲＥＳＥＴを出力し、それに応動してＲＳフリップフロップ８８が（Ｑ）出力ＳＥＴをＬレベルに戻す。そうすると、ＮＭＯＳトランジスタ９０，９２，９４，９６がそれぞれオフし、出力トランジスタ１４、ドライバ回路３４のＮＭＯＳトランジスタ４８および基準電圧回路３０が遮断・復帰回路４０から解放される。そして、次のようなソフトスタートによる復帰動作が開始される。
【0072】
すなわち、遮断・復帰回路４０のＮＭＯＳトランジスタ９０およびＰＭＯＳトランジスタ９６がオフすることによって、出力トランジスタ１４のゲートまたはノードＮ１が強制オフのクランプ電位（ＶＩＮ）から解放される。また、ＮＭＯＳトランジスタ９２がオフすることによって、主制御回路２０内でドライバ回路３４のＮＭＯＳトランジスタ４８のゲートが強制オフのクランプ電位（グランド電位）から解放される。一方、ＮＭＯＳトランジスタ９４がオフすることによって、基準電圧回路３０内でコンデンサ４４が充電され、ノードＮ２上の基準電圧ＳＳＴがグランド電位からＶＩＮレベルに漸次的に上昇する。
【0073】
こうして、過電流制限回路３６および遮断・復帰回路４０の双方が停止状態にある中で、主制御回路２０がイネーブル状態となり、基準電圧回路３０内で漸次的に上昇する可変の基準電圧ＳＳＴが固定の基準電圧ＶＲＥＦ１を超えるまで誤差増幅器３２の比較基準電圧に用いられることにより、休止時間ＤＴの間に出力短絡が解除されていたと仮定すれば、図３Ａに示すように、基準電圧ＳＳＴの上昇とともに出力電流ＩＯＵＴ，出力電圧ＶＯＵＴおよび帰還電圧ＦＢも漸次的に増大または上昇し、正常な出力状態に復帰する。
【0074】
このように、このリニアレギュレータにおいて、負荷側のインピーダンスが略零で出力短絡が起こった場合は、図４Ａに示すような出力電流ＩＯＵＴ－出力電圧ＶＯＵＴの特性が得られる。従来技術のフの字特性（図８）とは異なり、出力停止期間中は出力電圧ＶＯＵＴが零になるだけでなく出力電流ＩＯＵＴも全く流れないため、出力トランジスタ１４の発熱は全くない。しかも、出力短絡に対して出力トランジスタ１４を完全にオフ状態にした後、一定の休止時間ＤＴが経過すれば自動的に復帰動作を行って正常な出力状態に戻すことができる。
【0075】
また、本実施形態における遮断・復帰回路４０は、所定の閾値（ＦＢＴＨ）や監視値（ＶＲＥＦ２）を用いて当該過電流が短絡によるものであると判定したときは、直ちに出力トランジスタ１４を強制的にオフする。このように、遮断・復帰回路４０は、主制御回路２０のフィードバック制御系から独立して、ロジック的な制御動作を行う。このため、主制御回路２０のフィードバック制御系が異常発振を起すことがなく、位相補償用のコンデンサが不要となっている。
《レアショートの場合》
《レアショートの場合》
【0076】
図３Ｂは、それほど低くないインピーダンスの短絡（たとえば地絡あるいはレアショート）が起こった場合の各部の状態または波形を示す。図４Ｂは、図３Ｂの場合における出力電流ＩＯＵＴ－出力電圧ＶＯＵＴの特性を示す。
【0077】
この場合も、時点ｔ０までは出力状態が安定しており、上述した出力短絡の場合（図３Ａ）と同様に、過電流制限回路３６および遮断・復帰回路４０のいずれも動作しておらず、入力電圧ＶＩＮや出力電流ＩＯＵＴに多少の変動があっても、主制御回路２０の負帰還制御により出力電圧ＶＯＵＴが定格値ＶＲＡＴ付近で安定に維持されている。
【0078】
そして、時点ｔ０付近で地絡あるいはレアショートが起きて出力電流ＩＯＵＴが制限値ＩＬＩＭを超えた直後の各部の動作も上述した出力短絡の場合（図３Ａ）と大体同じである。ただし、出力短絡の場合とは異なり、負荷のインピーダンスが極端に低くはならないので、出力電圧ＶＯＵＴは出力コンデンサ１４の放電特性に倣って比較的緩やかに下がる。このため、帰還電圧ＦＢが電圧閾値ＦＢＴＨを下回る時のタイミングが少し遅くなり、それによって遮断・復帰回路４０において監視スイッチのＰＭＯＳトランジスタ７２がオンするタイミングおよび判定回路６２のコンデンサ７４が充電を開始するタイミング（ｔ１’）が遅くなる。
【0079】
しかし、この場合でも、過電流制限回路３６が出力電流ＩＯＵＴを制限値ＩＬＩＭ近辺に制限し、かつ帰還電圧ＦＢが電圧閾値ＦＢＴＨを下回る状態がしばらく持続する限り、遮断・復帰回路４０においてコンデンサ７４の充電電圧ＶＣＨＧが監視値ＶＲＥＦ２を超え、このタイミング（時点ｔ２’）でコンパレータ７８の出力ＤＥＴがＬレベルからＨレベルに変わって、ＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴがＬレベルからＨレベルに変わる。その結果、上記と同様な仕方で、出力トランジスタ１４が完全なオフ状態となり、主制御回路２０の制御動作も止まる。そして、その後の措置も出力短絡の場合と全く同じであり、休止時間ＤＴの経過後に上記のようなソフトスタートによる復帰動作が行われる。
【0080】
こうして、負荷側のインピーダンスがそれほど低くならない短絡が起こった場合は、図４Ｂに示すような出力電流ＩＯＵＴ－出力電圧ＶＯＵＴの特性が得られる。この場合も、従来技術のフの字特性（図８）とは異なり、出力停止期間中は出力電流ＩＯＵＴが全く流れない（しかも出力電圧ＶＯＵＴが零になる）ため、出力トランジスタ１４の発熱は全くなく、負荷の発熱も全くない。また、出力トランジスタ１４を完全にオフ状態に保持しても、所定の休止時間ＤＴの経過後に自動的に復帰動作を行って正常な出力電流ＩＯＵＴおよび出力電圧ＶＯＵＴに戻すことができる。さらには、出力電流ＩＯＵＴおよび出力電圧ＶＯＵＴを制御する過程で主制御回路２０のフィードバック制御系が発振を起すこともない。
《一時的な過負荷の場合》
《一時的な過負荷の場合》
【0081】
【0082】
この場合、先ず過電流制限回路３６が動作して出力電流ＩＯＵＴを制限値ＩＬＩＭ付近に制限する。そして、帰還電圧ＦＢが電圧閾値ＦＢＴＨを下回れば、遮断・復帰回路４０も動作を開始し、コンデンサ７４の充電電圧ＶＣＨＧが上昇する。しかし、今回の過電流が過負荷による一時的なものであって、出力電圧ＶＯＵＴが直ぐに定格値ＶＲＡＴ付近まで回復し、帰還電圧ＦＢが電圧閾値ＦＢＴＨより高くなると、そのタイミング（時点ｔａ）で監視スイッチのＰＭＯＳトランジスタ７２がオフし、コンデンサ７４の充電が監視値ＶＲＥＦ２に到達する前に止まる。
【0083】
こうして、遮断・復帰回路４０内では、コンパレータ７８の出力ＤＥＴがＬレベルの状態を保ち、ＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴもＬレベルの状態を保つ。その結果、遮断・復帰回路４０が、出力トランジスタ１４を強制的にオフ状態にすることはなく、また、ドライバ回路３２の制御動作を止めることもなければ、基準電圧回路３０の可変基準電圧ＳＳＴをグランド電位に下げることもない。
【0084】
こうして、一時的な過負荷による過電流が生じた場合は、図４Ｃに示すような出力電流ＩＯＵＴ－出力電圧ＶＯＵＴの特性が得られる。従来技術のフの字特性（図８）とは異なり、制限値ＩＬＩＭを超えた出力電流ＩＯＵＴが過電流制限回路３６によって制限され、出力電圧ＶＯＵＴがいったん下がっても、すぐに過負荷状態が解除されて出力電圧ＶＯＵＴが電圧閾値ＦＢＴＨより高くなれば、遮断・復帰回路４０が出力トランジスタ１４の強制オフを見送るようになっている。また、過負荷による過電流が長引いて遮断・復帰回路４０が出力トランジスタ１４をいったんオフにしても、休止時間ＤＴの経過後に上記のようなソフトスタートの復帰動作が自動的に行われるので、過負荷状態が解除され次第正常な出力状態に戻すことができる。
【0085】
なお、図３Ａおよび図３Ｂのように各種短絡が起きて遮断・復帰回路４０が出力トランジスタ１４をいったんオフ状態にした後も、当該短絡状態がしばらく持続する場合は、図５に示すように、ソフトスタートにより一定の勾配で立ち上がった出力電流ＩＯＵＴがそのまま制限値ＩＬＩＭを超えて過電流制限回路３６による制限を受け、かつ遮断・復帰回路４０により遮断される。こうして、ソフトスタートの復帰動作が休止時間ＤＴを挟んで数回ないし多数回繰り返される。
【0086】
この場合、休止時間ＤＴが数１００ミリ秒であるのに対し、ソフトスタート中に出力電流ＩＯＵＴが流れる時間ＦＴはほんの数ミリ程度である。したがって、マクロ的にみれば、図６に示すように、短絡状態が継続している間にソフトスタートの復帰動作によって間欠的に出力電流ＩＯＵＴが流れる時間はほんの一瞬であり、消費電流や発熱は無視できるほど少ない。
［他の実施形態又は変形例］
［他の実施形態又は変形例］
【0087】
以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものではない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。
【0088】
たとえば、上述した実施形態において、遮断・復帰回路４０は、過電流制限回路３６の内部電流を介して出力電流ＩＯＵＴを監視したが、過電流制限回路３６を介さずに直接出力電流ＩＯＵＴを監視する構成とすることも可能である。
【0089】
上述した実施形態においては、遮断・復帰回路４０が出力トランジスタ１４を完全にオフ状態にして主制御回路２０の制御動作を止めるときは、ＰＭＯＳトランジスタ７０をオンし、出力トランジスタ１４のゲートをノードＮ１およびオン状態のＰＭＯＳトランジスタ７０を介してＶＩＮレベルにクランプする第１の遮断動作と、主制御回路２０に対してはＮＭＯＳトランジスタ９４をオンして、ドライバ回路３４のＮＭＯＳトランジスタ４８のゲートをグランド電位にクランプする第２の遮断動作とを併用した。このように、出力トランジスタ１４のオフ動作および主制御回路２０の停止動作を同時かつ個別に行う二重の遮断動作により、本発明による完全オフ状態への移行を高速確実に行うことができる。しかし、高速確実性の一定の低下を伴うが、上記第１の遮断動作または第２の遮断動作の一方を省く構成も可能である。
【0090】
また、上述した実施形態では、出力トランジスタ１４の出力状態として出力電流ＩＯＵＴおよび帰還電圧ＦＢを監視したが、他のパラメータ（たとえばドライバ回路３４の入出力状態など）の監視で代替することも可能である。
【0091】
本発明のリニアレギュレータは、ＭＯＳトランジスタを主たる回路素子とする半導体集積回路（ＩＣ）として製作される。その場合、１チップの半導体基板上に単一の電源ＩＣとして製作されてもよいが、複合電源ＩＣの中に作り込まれてもよい。
【0092】
図７に、複合電源ＩＣの一例を示す。この複合電源ＩＣは、１チップの半導体基板上に２つのスイッチングレギュレータ１００，１０２と１つのリニアレギュレータ１０４を搭載する。ここで、リニアレギュレータ１０４は、スイッチングレギュレータ１００の出力電圧ＶＯＵＴ１をＶＩＮ入力端子１０に入力し、ＶＯＵＴ出力端子１２から電圧ＶＯＵＴ１より電圧レベルは低いが低リップルおよび低ノイズの出力電圧ＶＯＵＴ３を出力する。
【0093】
このような複合電源ＩＣにおいては、リニアレギュレータ１０４の発熱が多いと、そこから隣のスイッチングレギュレータ１００，１０２に熱が伝わるだけでなく、半導体基板に熱歪が生じることによって、スイッチングレギュレータ１００，１０２の誤動作を引き起こすことがある。かかる課題は、リニアレギュレータ１０４に本発明を適用することによって解決することができる。
【符号の説明】
【0094】
１０ ＶＩＮ入力端子
１２ ＶＯＵＴ出力端子
１４ 出力トランジスタ
２０ 主制御回路
２２ 帰還電圧生成回路
２８ （固定）基準電圧源
３０ （可変）基準電圧回路
３２ 誤差増幅器
３４ ドライバ回路
３６ 過電流制限回路
４０ 遮断・復帰回路
５０，５２，５４ ＰＭＯＳトランジスタ
５８ ＮＭＯＳトランジスタ
７０，７２ ＰＭＯＳトランジスタ
７４ コンデンサ
７８ コンパレータ
８８ ＲＳフリップフロップ
９０，９２，９４ ＮＭＯＳトランジスタ
９６ ＰＭＯＳトランジスタ
１００ タイマ回路
１２ ＶＯＵＴ出力端子
１４ 出力トランジスタ
２０ 主制御回路
２２ 帰還電圧生成回路
２８ （固定）基準電圧源
３０ （可変）基準電圧回路
３２ 誤差増幅器
３４ ドライバ回路
３６ 過電流制限回路
４０ 遮断・復帰回路
５０，５２，５４ ＰＭＯＳトランジスタ
５８ ＮＭＯＳトランジスタ
７０，７２ ＰＭＯＳトランジスタ
７４ コンデンサ
７８ コンパレータ
８８ ＲＳフリップフロップ
９０，９２，９４ ＮＭＯＳトランジスタ
９６ ＰＭＯＳトランジスタ
１００ タイマ回路
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図7】
【図8】