特許 7358707 ＧａＡｓ材料の単結晶層を製造するための方法、及びＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-02

(45)【発行日】2023-10-11

(54)【発明の名称】ＧａＡｓ材料の単結晶層を製造するための方法、及びＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板

(51)【国際特許分類】

   C30B 29/42 20060101AFI20231003BHJP

   C30B 25/18 20060101ALI20231003BHJP

   C30B 33/06 20060101ALI20231003BHJP

   C30B 31/22 20060101ALI20231003BHJP

   C30B 33/08 20060101ALI20231003BHJP

   C23C 14/06 20060101ALI20231003BHJP

   C23C 16/30 20060101ALI20231003BHJP

   H01L 21/205 20060101ALI20231003BHJP

【ＦＩ】

C30B29/42

C30B25/18

C30B33/06

C30B31/22

C30B33/08

C23C14/06 G

C23C16/30

H01L21/205

【請求項の数】 7

(21)【出願番号】P 2020549783

(86)(22)【出願日】2019-03-26

(65)【公表番号】

(43)【公表日】2021-08-02

(86)【国際出願番号】 IB2019000207

(87)【国際公開番号】W WO2019186268

(87)【国際公開日】2019-10-03

【審査請求日】2022-03-09

(31)【優先権主張番号】1800252

(32)【優先日】2018-03-28

(33)【優先権主張国・地域又は機関】FR

(73)【特許権者】

【識別番号】598054968

【氏名又は名称】ソイテック

【氏名又は名称原語表記】Ｓｏｉｔｅｃ

【住所又は居所原語表記】Ｐａｒｃ Ｔｅｃｈｎｏｌｏｇｉｑｕｅ ｄｅｓ ｆｏｎｔａｉｎｅｓ ｃｈｅｍｉｎ Ｄｅｓ Ｆｒａｎｑｕｅｓ ３８１９０ Ｂｅｒｎｉｎ， Ｆｒａｎｃｅ

(74)【代理人】

【識別番号】100107456

【弁理士】

【氏名又は名称】池田 成人

(74)【代理人】

【識別番号】100162352

【弁理士】

【氏名又は名称】酒巻 順一郎

(74)【代理人】

【識別番号】100123995

【弁理士】

【氏名又は名称】野田 雅一

(72)【発明者】

【氏名】ギスレン， ブルーノ

【審査官】富永 泰規

(56)【参考文献】

【文献】米国特許第０６５６２１２７（ＵＳ，Ｂ１）

【文献】特表２００４－５１５０７４（ＪＰ，Ａ）

【文献】特表２００３－５２３０８４（ＪＰ，Ａ）

【文献】特開２００７－０９６３３０（ＪＰ，Ａ）

【文献】中国特許出願公開第１０７７８５２３５（ＣＮ，Ａ）

【文献】米国特許出願公開第２０１５／００４１８５３（ＵＳ，Ａ１）

【文献】国際公開第２０１７／０４６５４８（ＷＯ，Ａ１）

【文献】特表２００４－５１３５１７（ＪＰ，Ａ）

【文献】特表２００４－５１７４７２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｃ３０Ｂ １／００－３５／００

Ｃ２３Ｃ １６／００－１６／５６

Ｈ０１Ｌ ２１／０２

(57)【特許請求の範囲】

【請求項1】

ＳｒＴｉＯ_３材料の単結晶シード層（２００、２００’、２０００’）をシリコン材料のキャリア基板（１００、１００’、１００’’）に転写し、続いてＧａＡｓ材料の単結晶層（３００、３００’、３００１、３００２、３００３）をエピタキシャル成長させることを含み、
前記単結晶シード層（２００、２００’、２０００’）が、１０μｍ未満の厚さを有し、
シリコン材料の前記キャリア基板（１００、１００’、１００’’）へのＳｒＴｉＯ _３ 材料の前記単結晶シード層（２００、２００’、２０００’）の前記転写が、ＳｒＴｉＯ _３ 材料の単結晶基板（２０、２０’、２００１、２００２、２００３）を前記キャリア基板（１００、１００’、１００’’）に接合するステップ（１’、１’’、１’’’）と、それに続くＳｒＴｉＯ _３ 材料の前記単結晶基板（２０、２０’、２００１、２００２、２００３）を薄化するステップ（２’、２’’、２’’’）と、を含む、
ＧａＡｓ材料の単結晶層（３００、３００’、３００１、３００２、３００３）を生成するための方法。

【請求項2】

前記薄化するステップ（２’’）が、シリコン材料の前記キャリア基板（１００、１００’、１００’’）に転写されることが意図されたＳｒＴｉＯ_３材料の前記単結晶基板（２０’）の一部（２００’）の範囲を定める脆弱化ゾーンの形成を含む、請求項１に記載の方法。

【請求項3】

前記脆弱化ゾーンの前記形成が、原子及び／又はイオン種を注入すること（０’’）によって得られる、請求項２に記載の方法。

【請求項4】

前記薄化するステップ（２’’）が、ＳｒＴｉＯ_３材料の前記単結晶基板（２０’）の前記一部（２００’）をシリコン材料の前記キャリア基板（１００、１００’、１００’’）に転写するように、前記脆弱化ゾーンで剥離するステップを含み、特に前記剥離するステップが熱応力及び／又は機械的応力の印加を含む、請求項２又は３に記載の方法。

【請求項5】

前記接合するステップ（１’、１’’、１’’’）が、分子接着ステップである、請求項１～４のいずれか一項に記載の方法。

【請求項6】

ＳｒＴｉＯ_３材料の前記単結晶シード層（２００、２００’、２０００’）が、それぞれがシリコン材料の前記キャリア基板（１００、１００’、１００’’）に転写される複数のタイル（２００１’、２００２’、２００３’）の形態である、請求項１～５のいずれか一項に記載の方法。

【請求項7】

シリコン材料の前記キャリア基板（１００、１００’、１００’’）が、化学的侵襲によって及び／又は機械的応力によって剥離されるように構成された剥離可能な界面（４０、４０’）を含む、請求項１～６のいずれか一項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＧａＡｓ材料の単結晶層を生成するための方法、及びこのようなＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板に関する。

【背景技術】

【0002】

ある特定の材料は、現在、大口径ウエハの形態の単結晶基板としては、入手することができない。さらに、ある特定の材料は、大口径で入手可能ではあるが、特に欠陥の密度又は要求される電気的若しくは光学的特性に関して、品質の点からある特定の特性又は仕様を有していない場合がある。

【発明の概要】

【0003】

本発明は、ＧａＡｓ材料の単結晶層を生成するための方法、及びこのようなＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板を提供することによって、従来技術のこれらの制限を克服することを目的とする。このようにして、現在入手可能なＧａＡｓ材料の単結晶基板のサイズの問題に対処することが可能である。

【0004】

本発明は、ＳｒＴｉＯ_３材料の単結晶シード層をシリコン材料のキャリア基板に転写し、続いてＧａＡｓ材料の単結晶層をエピタキシャル成長させることを含む、ＧａＡｓ材料の単結晶層を生成するための方法に関する。

【0005】

有利な実施形態では、単結晶シード層は、１０μｍ未満、好ましくは２μｍ未満、より好ましくは０．２μｍ未満の厚さを有する。

【0006】

有利な実施形態では、ＳｒＴｉＯ_３材料の単結晶シード層のシリコン材料のキャリア基板への転写は、ＳｒＴｉＯ_３材料の単結晶基板をキャリア基板に接合するステップと、それに続くＳｒＴｉＯ_３材料の前記単結晶基板を薄化するステップとを含む。

【0007】

有利な実施形態では、薄化するステップは、シリコン材料のキャリア基板に転写されるＳｒＴｉＯ_３材料の単結晶基板の範囲を定める脆弱化ゾーンの形成を含む。

【0008】

有利な実施形態では、脆弱化ゾーンの形成は、原子及び／又はイオン種を注入することによって得られる。

【0009】

有利な実施形態では、薄化するステップは、ＳｒＴｉＯ_３材料の単結晶基板の前記一部をシリコン材料のキャリア基板に転写するように、脆弱化ゾーンで剥離するステップを含み、特に、剥離するステップが熱応力及び機械的応力の印加を含む。

【0010】

有利な実施形態では、接合ステップは、分子接着ステップである。

【0011】

有利な実施形態では、ＳｒＴｉＯ_３材料の単結晶シード層は、それぞれがシリコン材料のキャリア基板に転写される複数のタイルの形態である。

【0012】

有利な実施形態では、シリコン材料のキャリア基板は、化学的侵襲によって及び／又は機械的応力によって剥離されるように構成された剥離可能な界面を含む。

【0013】

本発明は、シリコン材料のキャリア基板上に、ＳｒＴｉＯ_３材料の単結晶シード層を含むことを特徴とする、ＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板にも関する。

【0014】

有利な実施形態では、ＳｒＴｉＯ_３材料の単結晶シード層は、複数のタイルの形態である。

【0015】

有利な実施形態では、シリコン材料のキャリア基板は、化学的侵襲によって及び／又は機械的応力によって剥離されるように構成された剥離可能な界面を含む。

【0016】

本発明は、ＳｒＴｉＯ_３材料の単結晶シード層をシリコン材料のキャリア基板に転写し、続いてＡｌ_ｘＩｎ_ｙＧａ_ｚＡｓ_ｌＰ_ｍＮ_ｎ材料の単結晶層をエピタキシャル成長させることを含む、ＧａＡｓ材料の格子定数に近い格子定数を有するＡｌ_ｘＩｎ_ｙＧａ_ｚＡｓ_ｌＰ_ｍＮ_ｎ材料の単結晶層を生成するための方法にも関する。

【0017】

本発明は、ＹＳＺ又はＣｅＯ_２又はＭｇＯ又はＡｌ_２Ｏ_３材料の単結晶シード層をシリコン材料のキャリア基板に転写し、続いてＡｌ_ｘＩｎ_ｙＧａ_ｚＡｓ_ｌＰ_ｍＮ_ｎ材料の単結晶層をエピタキシャル成長させることを含む、ＧａＡｓ材料の格子定数に近い格子定数を有するＡｌ_ｘＩｎ_ｙＧａ_ｚＡｓ_ｌＰ_ｍＮ_ｎ材料の単結晶層を生成するための方法にも関する。

【0018】

本発明は、シリコン材料のキャリア基板上に、ＳｒＴｉＯ_３又はＹＳＺ又はＣｅＯ_２又はＭｇＯ又はＡｌ_２Ｏ_３材料の単結晶シード層を含むことを特徴とする、ＧａＡｓ材料の格子定数に近い格子定数を有するＡｌ_ｘＩｎ_ｙＧａ_ｚＡｓ_ｌＰ_ｍＮ_ｎ材料の単結晶層をエピタキシャル成長させるための基板にも関する。

【図面の簡単な説明】

【0019】

本発明の他の特徴及び利点は、添付の図面を参照して、以下の詳細な説明を読むことによってよりよく理解されるであろう。

【図1】本発明の一実施形態によるＧａＡｓ材料の単結晶層を生成するための方法、及び本発明のこの実施形態によるこのようなＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板である。

【図2】本発明の別の実施形態によるＧａＡｓ材料の単結晶層を生成するための方法、及び本発明のこの別の実施形態によるこのようなＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板である。

【図3】本発明のさらに別の実施形態によるＧａＡｓ材料の単結晶層を生成するための方法、及び本発明のこの別の実施形態によるこのようなＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板である。

【図4】本発明のさらに別の実施形態によるＧａＡｓ材料の単結晶層を生成するための方法、及び本発明のこの別の実施形態によるこのようなＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板である。

【図5】本発明のさらに別の実施形態によるＧａＡｓ材料の単結晶層を生成するための方法、及び本発明のこの別の実施形態によるこのようなＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板である。

【発明を実施するための形態】

【0020】

図の読みやすさを向上させるために、様々な層は、必ずしも縮尺通りには示されていない。

【0021】

図１は、ＳｒＴｉＯ_３材料の単結晶シード層２００が転写されるシリコン材料のキャリア基板１００を示す。単結晶シード層２００のための他の材料は、ＹＳＺ、ＣｅＯ_２、ＭｇＯ、又はＡｌ_２Ｏ_３などが想定されてもよく、これらは、ＧａＡｓ材料の格子定数に近い格子定数を有する。シリコン材料のキャリア基板１００は、サファイア、Ｎｉ、又はＣｕ材料のキャリア基板１００に置き換えることもできる。シリコンの使用により、３００ｍｍタイプの大型の装置にのみＧａＡｓ材料の膜の適用分野が開放されるだけでなく、シリコン以外の異種材料、特にＧａＡｓに対する生産ラインでの受け入れに関する要件が高いマイクロエレクトロニクス産業にもＧａＡｓ材料を適合させることができるという利点を有する。ＳｒＴｉＯ_３材料の単結晶シード層２００をシリコン材料のキャリア基板１００に接合するステップ１’は、好ましくは分子接着ステップによって行われる。この分子接着ステップは、好ましくは周囲温度での結合ステップを含み、それに続いて結合界面を圧密化するためのアニールが行われ、このアニールは、通常、最大９００℃、又はさらには１１００℃の高温で数分～数時間の持続時間行われる。

【0022】

図１は、ＳｒＴｉＯ_３材料の単結晶基板２０をシリコン材料のキャリア基板１００に接合するステップ１’を概略的に示す。本ステップは、シリコン材料のキャリア基板１００に接合された後、ＳｒＴｉＯ_３材料の単結晶基板２０を薄化するステップ２’に続く。図１は、例えば化学エッチング又は機械的エッチング（研磨、研削、フライス加工など）によって実施することができる薄化するステップ２’を概略的に示す。このようにして、図１に概略的に示されるＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板１０上にＧａＡｓ材料の単結晶層３００をエピタキシャル成長させるステップ３’のための単結晶シードとして機能するＳｒＴｉＯ_３材料の単結晶シード層２００を得ることができる。当業者は、本発明のＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板１０上にＧａＡｓ材料の単結晶層３００をエピタキシャル成長させるステップ３’を最適化するために、バルク単結晶基板上のホモエピタキシ又はヘテロエピタキシで通常使用されるＧａＡｓ材料の単結晶層をエピタキシャル成長させるために使用されるパラメータを調整することができるであろう。したがって、ＧａＡｓ材料のエピタキシは、当業者に知られている前駆体を用いて、５５０～７００℃の典型的な温度でＭＯＣＶＤ又はＭＢＥによって行われる。ちなみに、本発明は、ＧａＡｓ材料のエピタキシに限定されず、ＧａＡｓ材料の格子定数に近い格子定数を有するＡｌ_ｘＩｎ_ｙＧａ_ｚＡｓ_ｌＰ_ｍＮ_ｎタイプのある特定の複合材料にも拡張される。

【0023】

図２は、ＧａＡｓ材料の単結晶層を生成するための方法の一実施形態を概略的に示し、本実施形態は、ＳｒＴｉＯ_３材料の単結晶基板２０’が、シリコン材料のキャリア基板１００’に転写されることが意図されたＳｒＴｉＯ_３材料の単結晶基板２０’の一部２００’の範囲を定める脆弱化ゾーンを形成するために、原子及び／又はイオン種を注入するステップ０’’を受けるという点と、薄化するステップ２’’が、ＳｒＴｉＯ_３材料の単結晶基板２０’の前記一部２００’をシリコン材料のキャリア基板１００’に転写するように、この脆弱化ゾーンで剥離するステップを含み、特に、この剥離するステップが熱応力及び／又は機械的応力の印加を含むという点と、で図１に関連して説明した実施形態とは異なる。したがって、本実施形態の利点は、ＳｒＴｉＯ_３材料の出発単結晶基板２０’の残りの部分２０１を回収することができ、したがって、この残りの部分２０１を再度使用して、同じプロセスにかけることができるためコストを削減することができる。図２に示したＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板１０’は、図１に関連して説明した方法で既に説明したように、ＧａＡｓ材料の単結晶層３００’を成長させるステップ３’’に使用される。一般に、注入ステップ０’’は、水素イオンを用いて行われる。当業者によく知られている１つの有利な代替手段は、水素イオンのすべて又は一部をヘリウムイオンに置き換えることである。水素注入ドーズ量は、典型的には、６×１０^１６ｃｍ^－２～１×１０^１７ｃｍ^－２である。注入エネルギーは、典型的には、５０～１７０ｋｅＶである。したがって、剥離は、典型的には、３００～６００℃の温度で行われる。したがって、２００ｎｍ～１．５μｍのオーダの単結晶シード層の厚さが得られる。剥離操作の直後に、結合界面の強化若しくは良好なレベルの粗さの回復のいずれか、又は注入ステップで生成された可能性のある任意の欠陥の補正、さもなければエピタキシの再開のためにシード層の表面を調製すること目的として、追加の技術的ステップが追加されるのが有利である。これらのステップは、例えば、研磨、（湿式又は乾式）化学エッチング、アニール、化学洗浄である。これらは、単独で、又は当業者が調整可能な組合せで使用されてもよい。

【0024】

図３は、ＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板（１０、１０’）が、剥離されるように構成された剥離可能な界面４０’を含む点で、図１及び図２に関連して説明した実施形態とは異なる。シリコン材料のキャリア基板１００の場合、この界面４０’は、接合ステップ中に単結晶シード層と接合される、例えばシリコン材料の粗界面であってもよい。さもなければ、シリコン材料のキャリア基板１００内に粗界面が存在してもよく、この粗界面は、例えば、２つのシリコンウエハを接合することによって得られる。別の実施形態は、例えば、当業者に知られているウエハの縁部にブレードを挿入することによって又はアニールを施すことによって機械的応力及び／又は熱応力の印加中に分裂しやすい多孔質シリコン層を単結晶シード層と接合される面に導入することである。この界面は、本発明のプロセス（例えば、剥離、エピタキシャル成長など）中に遭遇する他の機械的応力及び／又は熱応力に耐えるように選択されるのは明らかである。当業者は、この剥離可能な界面を生成するための他の方法を特定することが可能である。したがって、これらの様々な剥離構成により、エピタキシャル層を成長パラメータに適合しない最終キャリアに転写すること、又は自立型のＧａＡｓ材料の厚膜を調製することのいずれかが可能になる。

【0025】

図４は、ＧａＡｓ材料の単結晶層を生成するための方法の一実施形態を概略的に示し、本実施形態は、ＳｒＴｉＯ_３材料の単結晶シード層２０００’が、それぞれがシリコン材料のキャリア基板１００’’に転写される複数のタイル（２００１’、２００２’、２００３’）の形態である、という点で、図１、図２、及び図３に関連して説明した実施形態とは異なる。様々なタイルは、任意の形状（正方形、六角形、短冊など）を取ることができ、数ｍｍ^２～数ｃｍ^２にわたる異なるサイズを有することができる。チップ間の間隔も、求められているものが最大カバレッジ密度であるのか（この場合、０．２ｍｍ未満の間隔が選択されることが好ましい）、又は逆に基板内のタイルの最大広がりであるのか（この場合、間隔は、数ミリメートル、さらには数センチメートルであってもよい）に応じて大きく変わってもよい。各タイルに対して、当業者は、所望の転写を適用することが可能であり、特定のプロセスに限定されない。したがって、図１に概略的に示される方法に関連して説明された技術的教示、又は図２に概略的に示される方法に関連して説明された技術的教示、さらにはこれらの２つの組合せを適用することを想定することが可能である。したがって、キャリア基板１００’’上で薄化すること２’’’によって、ＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板１０’’の各タイル上に、ＧａＡｓ材料の単結晶層（３００１、３００２、３００３）をエピタキシャル成長３’’’させるための単結晶シード層（２００１’、２００２’、２００３’）を生成するために、キャリア基板１００’’のサイズよりも小さいサイズを有するＳｒＴｉＯ_３材料の単結晶基板（２００１、２００２、２００３）を接合すること１’’’が可能である。

【0026】

したがって、図１～図４に関連して説明した様々な実施形態により、ＧａＡｓ材料の単結晶層に作られた構成要素と、シリコン材料のキャリア基板に作られた構成要素との共集積の可能性が開ける。このキャリア基板は、単にシリコン基板であってもよいが、このキャリア基板はまた、シリコン基板を薄いシリコン層から分離する酸化ケイ素層を含むＳＯＩタイプの基板であってもよい。図１～図４に関連して説明した実施形態の場合、キャリア基板へのアクセスは、当業者に知られているリソグラフィ及びエッチングによって簡単に達成することができる。図４に関連して説明した実施形態の場合、タイルの位置及びそれらの間隔を単に選択することも可能である。

【0027】

図５は、一実施形態を概略的に示し、本実施形態は、キャリア基板１００’、及びそれに続くＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板１０’’が、例えば、化学的侵襲によって及び／又は機械的応力によって剥離されるように構成された剥離可能な界面４０を含むという点で、図４に関連して説明した実施形態とは異なる。この界面４０により、図３に関連して既に述べたように、キャリア基板１００’’の一部を除去することができる。一例は、シリコン基板を薄いシリコン層から分離する酸化ケイ素層を含むＳＯＩタイプのキャリア基板１００の使用である。この酸化物層は、この酸化物層を選択的にエッチングすることによって、例えばフッ化水素（ＨＦ）酸浴に浸漬することによって、剥離可能な界面４０として使用することができる。化学エッチングによって埋め込み層を剥離するというこの選択肢は、複数の小さな基板を処理することと組み合わせた場合に特に有利である。具体的には、アンダーエッチングの範囲は、工業的に合理的な処理条件及び時間を維持することが望まれる場合、一般的に数センチメートル、又はさらには数ミリメートルに制限される。複数の小さな基板を処理することにより、直径が最大で３００ｍｍの場合がある基板の最縁部だけではなく、各タイル間の埋め込み層へのアクセスが可能になるため、いくつかの化学エッチングフロントの開始が可能になる。ＳＯＩタイプのキャリア基板の場合、いくつかのエッチングフロントの開始を可能にするために、タイル間のシリコンの薄い層を部分的に除去することがこうして可能である。

【0028】

シリコンの薄層は、所定の厚さ（５ｎｍ～６００ｎｍの間で変わってもよく、又は意図された用途に応じてさらに厚くてもよい）を有するため、したがって、この薄層を使用して、マイクロエレクトロニクス部品を形成することができ、単一の基板にＧａＡｓ材料をベースとした部品を共集積することが可能になる。

【0029】

したがって、エピタキシによって単結晶層（３００１、３００２、３００３）を形成した後に、この構造を最終基板に接合し、剥離可能な界面４０で、キャリア基板１００’’の一部を剥離することを考えることも可能である。したがって、最終的な基板は、例えば、以前に行われた成長のパラメータに適合しない追加の機能性（例えば、可撓性プラスチックタイプの最終基板又は金属線を含む最終基板）を提供することができる。加えて、一般に、剥離可能な界面は、必ずしもキャリア基板の内部に位置しているとは限らず、図３に関連して既に説明したように、このキャリア基板に接合されたＳｒＴｉＯ_３材料のシード層との界面に位置することもできる。

【図1】

【図2】

【図3】

【図4】

【図5】