特許 7360478 メモリデバイスおよび方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-03

(45)【発行日】2023-10-12

(54)【発明の名称】メモリデバイスおよび方法

(51)【国際特許分類】

   G11C 16/10 20060101AFI20231004BHJP

【ＦＩ】

G11C16/10 140

【請求項の数】 9

(21)【出願番号】P 2021571042

(86)(22)【出願日】2019-10-18

(65)【公表番号】

(43)【公表日】2022-08-08

(86)【国際出願番号】 CN2019111830

(87)【国際公開番号】W WO2021072728

(87)【国際公開日】2021-04-22

【審査請求日】2021-11-29

(73)【特許権者】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(72)【発明者】

【氏名】ザオ・シャンナン

(72)【発明者】

【氏名】ソン・ヤリ

(72)【発明者】

【氏名】チャン・アン

(72)【発明者】

【氏名】リウ・ホンタオ

(72)【発明者】

【氏名】ジン・レイ

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２００３－１７３６８８（ＪＰ，Ａ）

【文献】特表２０１１－５１３８８５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／００９９０７０（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １６／１０

(57)【特許請求の範囲】

【請求項1】

メモリデバイスであって、
複数のメモリセルを含むメモリアレイと、
前記複数のメモリセルに結合された複数のワードラインおよび複数のビットラインと、
前記ワードラインに結合されたワードラインドライバと、
前記ビットラインに結合された列デコーダと、
前記列デコーダに結合された感知回路と、
前記ワードラインドライバ、前記列デコーダ、および前記感知回路に結合され、
前記ワードラインドライバに、
前記メモリセルの第１の選択されたメモリセルに結合された前記ワードラインの第１のワードラインに第１のプログラム電圧を印加することと、
前記第１のプログラム電圧を前記第１のワードラインに印加した後、前記メモリセルの第２の選択されたメモリセルに結合された前記ワードラインの第２のワードラインに前記第１のプログラム電圧を印加することとを指示し、
前記列デコーダに、
前記第１のプログラム電圧を前記第１のワードラインに印加した後、前記第１の選択されたメモリセルから、前記第１の選択されたメモリセルに結合された前記ビットラインの第１のビットラインを介して第１のデータ電流を受け取ることと、
前記第１のプログラム電圧を前記第２のワードラインに印加した後、前記第２の選択されたメモリセルから、前記第２の選択されたメモリセルに結合された前記ビットラインの第２のビットラインを介して第２のデータ電流を受け取ることとを指示し、
前記感知回路に、
前記第１のデータ電流を第１の検証電流と比較することと、
前記第２のデータ電流を前記第１の検証電流よりも小さい第２の検証電流と比較することと
を指示するように構成されるコントローラと
を含み、
前記コントローラは、前記ワードラインドライバに、
前記第１のプログラム電圧を前記第１のワードラインに印加した後、第２のプログラム電圧を前記第１のワードラインに印加することと、
前記第１のプログラム電圧を前記第２のワードラインに印加した後、前記第２のプログラム電圧を前記第２のワードラインに印加することと
を指示するようにさらに構成され、
前記第１のプログラム電圧および前記第２のプログラム電圧のそれぞれは、初期電圧レベルから始まる階段波形の形態である一連のプログラミング電圧パルスを含み、
前記第２のプログラム電圧が含む前記一連のプログラミング電圧パルスのうち最初のプログラミング電圧パルスの初期電圧レベルが、前記第１のプログラム電圧が含む前記一連のプログラミング電圧パルスのうち最後のプログラミング電圧パルスの初期電圧レベルよりも大きい、メモリデバイス。

【請求項2】

前記第１の選択されたメモリセルおよび前記第２の選択されたメモリセルは、同じレベルにプログラムされている、請求項１に記載のメモリデバイス。

【請求項3】

前記第１のプログラム電圧は、第１の量だけ増分され、前記第２のプログラム電圧は、前記第１の量よりも小さい第２の量だけ増分される、請求項１に記載のメモリデバイス。

【請求項4】

前記第１のプログラム電圧および前記第２のプログラム電圧のそれぞれは、前記第１の量または前記第２の量それぞれだけ増分される前記一連のプログラミング電圧パルスを含む、請求項３に記載のメモリデバイス。

【請求項5】

前記コントローラは、前記ワードラインドライバに、２つの隣接するプログラム電圧パルス間の選択された前記第１のワードラインまたは選択された前記第２のワードラインのそれぞれに検証電圧を印加すること指示するようにさらに構成される、請求項４に記載のメモリデバイス。

【請求項6】

メモリデバイスを操作するための方法であって、前記メモリデバイスが複数のメモリセルを含むメモリアレイを含み、前記方法が、
前記複数のメモリセルの第１のメモリセルをプログラミングすること、
第１の検証電流に基づいて、プログラムされた前記第１のメモリセルを検証すること、
前記第１のメモリセルをプログラミングした後、前記複数のメモリセルのうちの第２のメモリセルをプログラミングすること、
前記第１の検証電流よりも小さい第２の検証電流に基づいてプログラムされた前記第２のメモリセルを検証することと
を含み、
前記メモリデバイスは、前記複数のメモリセルに結合され、複数のサブセットに分割された複数のワードラインをさらに含み、
前記第１のメモリセルは、前記複数のサブセットの第１のサブセットの第１のワードラインに結合され、
前記第２のメモリセルは、前記複数のサブセットの第２のサブセットの第２のワードラインに結合されており、
選択された前記第１のメモリセルまたは選択された前記第２のメモリセルをプログラミングすることは、
第１のプログラム電圧を前記第１のワードラインまたは前記第２のワードラインのそれぞれに印加することであって、前記第１のプログラム電圧は、第１の量だけ増分される、第１のプログラム電圧を印加することと、
第２のプログラム電圧を前記第１のワードラインまたは前記第２のワードラインのそれぞれに印加することであって、前記第２のプログラム電圧は、前記第１の量よりも小さい第２の量だけ増分される、第２のプログラム電圧を印加することと
を含み、
前記第１のプログラム電圧および前記第２のプログラム電圧のそれぞれは、初期電圧レベルから始まる階段波形の形態である一連のプログラミング電圧パルスを含み、
前記第２のプログラム電圧が含む前記一連のプログラミング電圧パルスのうち最初のプログラミング電圧パルスの初期電圧レベルが、前記第１のプログラム電圧が含む前記一連のプログラミング電圧パルスのうち最後のプログラミング電圧パルスの初期電圧レベルよりも大きい、方法。

【請求項7】

選択された前記第１のメモリセルおよび選択された前記第２のメモリセルは、同じレベルにプログラムされている、請求項６に記載の方法。

【請求項8】

前記第１のサブセットの第３のワードラインに結合された、前記複数のメモリセルの第３のメモリセルをプログラミングすることと、
前記第１の検証電流に基づいて、プログラムされた前記第３のメモリセルを検証すること
をさらに含む、請求項６に記載の方法。

【請求項9】

プログラムされ選択された前記第１のメモリセルまたはプログラムされ選択された前記第２のメモリセルを検証することは、
前記第１のワードラインまたは前記第２のワードラインのそれぞれに検証電圧を印加することと、
選択された前記第１のメモリセルまたは選択された前記第２のメモリセルからそれぞれのデータ電流を受信することと、
前記それぞれのデータ電流を前記第１の検証電流または前記第２の検証電流と比較することと
を含む、請求項６に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリデバイスおよび関連するメモリデバイスをプログラミングおよび検証する方法に関連し、より具体的には、３ＤのＱＬＣ構造を有するメモリデバイスおよび関連するメモリデバイスをプログラミングおよび検証する方法に関連する。

【背景技術】

【0002】

半導体メモリは、様々な電子機器での使用に人気が高まっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、およびその他のデバイスに適用される。最近、ビットコストスケーラブル（ＢｉＣＳ）アーキテクチャと呼ばれることもある３次元（３Ｄ）スタックメモリ構造を使用した超高密度ストレージデバイスが提案されている。例えば、３Ｄ ＮＡＮＤスタックフラッシュメモリデバイスは、導電層と誘電体層が交互に並んだアレイから形成できる。多くのメモリ層を同時に定義するために、層にメモリホールが開けられる。次に、メモリホールを適切な材料で埋めることにより、ＮＡＮＤストリングが形成される。メモリセルの制御ゲートは、導電層によって設けられる。

【0003】

各プレーナＮＡＮＤメモリは、複数のワードラインとビットラインで接続されたメモリセルのアレイからなる。データは、ページごとにプレーナＮＡＮＤメモリにプログラムされたり、そこから読み取られたりする。フローティングゲートとフローティングゲートの結合の影響を軽減するために、３Ｄ ＱＬＣ ＮＡＮＤメモリを粗いプログラミングと細かいプログラミングでプログラミングして、全体的なプログラミング速度を向上させることができる。また、粗い／細かい検証は、粗い／細かいプログラミングの各ステップの後に一定の粗い／細かい検証電流に従って実行され、選択されたメモリセルが所望の値に到達したかどうかを決定する。

【0004】

従来技術の粗い／細かいプログラミング方法では、粗い検証電流と細かい検証電流との間の差は、３Ｄ ＱＬＣ ＮＡＮＤメモリデバイスの電流－電圧曲線上で一定の電圧差をもたらすように設定される。３Ｄ ＱＬＣ ＮＡＮＤメモリデバイスがより多くの層を採用すると、最良電流（ＢＯＣ）の場合の電流－電圧曲線と最悪電流（ＷＯＣ）の場合の電、流－電圧曲線の差も大きくなり、結果として異なるメモリセル間のゲインの変動が大きくなる。したがって、従来技術の粗い／細かいプログラミング方法は、メモリセルの閾値電圧にわずかなマージンを有する。

【発明の概要】

【0005】

本発明は、複数のメモリセルおよび複数のワードラインを含むメモリデバイスをプログラミングおよび検証する方法を提供する。本方法は、複数のワードラインのうちの第１のワードラインによって制御される、複数のメモリセルのうちの第１のメモリセルに対して第１の粗いプログラミングを実行することと、第１のメモリセルに対して第１の粗いプログラミングを実行した後、複数のワードラインのうちの第２のワードラインによって制御される、複数のメモリセルのうちの第２のメモリセルに対して第２の粗いプログラミングを実行することと、第１の粗い検証電流に従って、第１のメモリセルが粗い検証にパスするかどうかを決定することと、第１の粗い検証電流よりも小さい第２の粗い検証電流に従って、第２のメモリセルが第２の粗い検証にパスするかどうかを決定することと、を含む。

【0006】

本発明はまた、複数のメモリセルを有するメモリアレイ、複数のワードライン、ワードラインドライバ、およびコントローラを含むメモリデバイスを提供する。コントローラは、複数のワードラインのうちの第１のワードラインによって制御される、第１のメモリセルに対して第１の粗いプログラミングを実行し、第１のメモリセルに対して第１の粗いプログラミングを実行した後、複数のワードラインのうちの第２のワードラインによって制御される、第２のメモリセルに対して第２の粗いプログラミングを実行し、第１の粗い検証電流に従って、第１のメモリセルが粗い検証にパスするかどうかを決定し、第１の粗い検証電流よりも小さい第２の粗い検証電流に従って、第２のメモリセルが第２の粗い検証にパスするかどうかを決定するように構成されている。

【0007】

本発明のこれらおよび他の目的は、様々な図および図面に示されている好ましい実施形態の以下の詳細な説明を読めば、当業者に明らかになる。

【図面の簡単な説明】

【0008】

【図1】本発明の実施形態による１つのＮＡＮＤストリングを示す上面図である。

【図2】本発明の実施形態による１つのＮＡＮＤストリングの等価回路を示す図である。

【図3】本発明の実施形態によるメモリアレイの例示的な構造を示す図である。

【図4】本発明の実施形態によるメモリデバイスのブロック図である。

【図5】本発明の実施形態による、メモリデバイスのメモリアレイをプログラミングする方法を示すフローチャートである。

【図6】本発明の実施形態による、メモリデバイスのメモリアレイをプログラミングするときのプログラミング電圧の波形を示す図である。

【図7】本発明の実施形態による、各ワードラインサブセットに関連する粗い検証電流の値を示す図である。

【図8】本発明の一実施形態による、諸ステップを実行するときの検証電圧の波形を示す図である。

【発明を実施するための形態】

【0009】

以下の詳細な説明では、本発明を実施することができる特定の実施形態を例示として示す添付の図面を参照する。これらの実施形態は、当業者が本発明を実施することを可能にするのに十分詳細に説明されている。本発明の様々な実施形態は、異なっているが、必ずしも相互に排他的ではないことを理解されたい。例えば、一実施形態に関連して本明細書に記載されている特定の特徴、構造、または特性は、本発明の精神および範囲から逸脱することなく、他の実施形態で実施され得る。さらに、開示された各実施形態の個々の要素の位置または配置は、本発明の精神および範囲から逸脱することなく変更され得ることが理解されるべきである。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、本発明の範囲は、請求項が権利を与えられる同等物の全範囲と共に、適切に解釈された添付の請求項によってのみ定義される。図面では、同様の数字は、いくつかの図全体で同じまたは類似の機能を指す。

【0010】

図１は、本発明の実施形態によるＮＡＮＤストリングを示す上面図である。図２は、その等価の回路を示す図である。ＮＡＮＤ構造を使用するフラッシュメモリシステムでは、複数のトランジスタが直列に配置され、ＮＡＮＤストリングと呼ばれる２つの選択ゲートの間に挟まれる。図１および図２に示されるＮＡＮＤストリングは、直列に結合され、上部選択ゲートＳＧ＿Ｔ（ドレイン側）と、下部選択ゲートＳＧ＿Ｂ（ソース側）との間に挟まれた４つのトランジスタ１０１～１０４を含む。上部選択ゲートＳＧ＿Ｔは、ビットライン接点を介してＮＡＮＤストリングをビットラインに接続するように配置されており、選択ゲートラインＳＧＴＬに適切な電圧を印加することによって制御することができる。下部選択ゲートＳＧ＿Ｂは、ＮＡＮＤストリングをソースラインに接続するように配置されており、選択ゲートラインＳＧＢＬに適切な電圧を印加することによって制御できる。トランジスタ１０１～１０４のそれぞれは、制御ゲートおよびフローティングゲートを含む。例えば、トランジスタ１０１は、制御ゲートＣＧ１およびフローティングゲートＦＧ１を含み、トランジスタ１０２は、制御ゲートＣＧ２およびフローティングゲートＦＧ２を含み、トランジスタ１０３は、制御ゲートＣＧ３およびフローティングゲートＦＧ３を含み、トランジスタ１０４は、制御ゲートＣＧ４およびフローティングゲートＦＧ４を含む。制御ゲートＣＧ１はワードラインＷＬ１に接続され、制御ゲートＣＧ２はワードラインＷＬ２に接続され、制御ゲートＣＧ３はワードラインＷＬ３に接続され、制御ゲートＣＧ４はワードラインＷＬ４に接続される。

【0011】

説明のために、図１および図２は、ＮＡＮＤストリング内の４つのメモリセルを示している。他の実施形態では、ＮＡＮＤストリングは、８個のメモリセル、１６個のメモリセル、３２個のメモリセル、６４個のメモリセル、１２８個のメモリセルなどを含み得る。しかしながら、ＮＡＮＤストリング内のメモリセルの数は、本発明の範囲を制限するものではない。

【0012】

ＮＡＮＤ構造を使用するフラッシュメモリシステムの一般的なアーキテクチャには、いくつかのＮＡＮＤストリングが含まれる。各ＮＡＮＤストリングは、選択ラインＳＧＢＬによって制御される下部選択ゲートＳＧ＿Ｂによってソースラインに接続され、選択ラインＳＧＴＬによって制御される上部選択ゲートＳＧ＿Ｔによって関連するビットラインに接続される。ビットラインの接点を介してそのビットラインに接続されている各ビットラインおよびそれぞれのＮＡＮＤストリングは、メモリセルのアレイの列を構成する。ビットラインは複数のＮＡＮＤストリングと共有される。通常、ビットラインはＮＡＮＤストリングの上をワードラインに垂直な方向に延び、１つまたは複数のセンスアンプに接続される。

【0013】

図３は、本発明の実施形態によるメモリアレイ１１０の例示的な構造を示す図である。メモリアレイ１１０は、ブロック_１～ブロック_Ｉによって示されるメモリセルの複数のブロックに分割され、ここで、Ｉは正の整数であり、通常、大きな数と等しい。ブロックには、ビットラインＢＬ_１－ＢＬ_ＭおよびワードラインＷＬ_１～ＷＬ_Ｎの共通したセットを介してアクセスされるＮＡＮＤストリングのセットが含まれる。式中、ＭおよびＮは１より大きい整数である。ＮＡＮＤストリングの一方の端は上部の選択ゲート（選択ゲートラインＳＧＴＬに接続）を介して対応するビットラインに接続され、もう一方の端は下部選択ゲート（選択ゲートラインＳＧＢＬに接続）を介してソースラインに接続される。各ブロックは通常、点線で示されているようにいくつかのページに分割されている。一実施形態では、ブロックは従来の消去の単位であり、ページは従来のプログラミングの単位である。ただし、他の消去／プログラム単位も使用できる。

【0014】

図４は、本発明の実施形態によるメモリデバイス１００のブロック図である。メモリデバイス１００は、メモリアレイ１１０、ワードラインドライバ１０２、ビットラインドライバ１０４、列デコーダ１２０、感知回路１２２、データバッファ１３０、プログラム検証ロジック１４０、粗い／細かい検証回路１５０、コントローラ１６０、およびマイクロコード１７０を含む。メモリアレイ１１０は、電源が切断されたときにその状態を維持する不揮発性メモリアレイである。例えば、メモリアレイ１１０は、図１および２に示されるように、フローティングゲートトランジスタを有するメモリセルを含むＮＡＮＤフラッシュメモリであり得る。また、メモリアレイ１１０は、データの容量を増加させるために３Ｄ ＭＬＣ構造に配置され得る。しかしながら、メモリデバイス１００のタイプは、本発明の範囲を限定するものではない。

【0015】

メモリデバイス１００は、図３に示されていない機能ブロックおよび信号線を含み得る。例えば、メモリデバイス１００は、メモリデバイス１００の様々な部分を外部バスに結合する書き込みインターフェース回路または読み取りインターフェース回路を含み得る。さらに、メモリデバイス１００は、１つまたは複数のインターフェース回路からコントローラ１６０、データバッファ１３０、または図３に示される任意の他のブロックへの信号線を含み得る。図３に示されるブロックは、メモリアレイ１１０のプログラミングに関連する様々な実施形態の説明をサポートするために選択された。

【0016】

コントローラ１６０は、メモリデバイス１００内でプログラミング操作を行うことができる任意のタイプの適切なコントローラであり得る。例えば、コントローラ１６０は、組み込みマイクロプロセッサ、マイクロコントローラなどであり得る。動作中、コントローラ１６０は、マイクロコード１７０からソフトウェア命令を受信して実行するように構成される。マイクロコード１７０は、別個のフラッシュメモリなどの不揮発性メモリ要素に保持することができる。しかしながら、プロセッサ１６０およびマイクロコード１７０が実装される方法は、本発明の範囲を制限するものではない。

【0017】

メモリアレイ１１０をプログラミングするとき、プログラミングされるデータは、データバッファ１３０に配置される。いくつかの実施形態では、プログラムされるデータは、コントローラ１６０によってデータバッファ１３０に配置され得る。さらに、プログラミング操作は、メモリアレイ１１０のサブセットをプログラムすることができ、データバッファ１３０は、サブセットをプログラムするためのデータのみを保持することができる。プログラミング動作中、ビットラインドライバ１０４は、メモリアレイ１１０内のビットラインに適切な電圧を供給するように構成され、ワードラインドライバ１０２は、メモリアレイ１１０内のワードラインにプログラミングパルスを供給するように構成される。

【0018】

いくつかの実施形態では、メモリアレイ１１０は、マルチレベルメモリセルのアレイを含むＮＡＮＤフラッシュメモリである。例えば、マルチレベルセル（ＭＬＣ）構造に配置されたメモリアレイ１１０は、セルあたり２ビットを格納でき、トリプルレベルセル（ＴＬＣ）構造に配置されたメモリアレイ１１０は、セルあたり３ビットを格納でき、クアッドレベルセル（ＱＬＣ）構造に配置されたメモリアレイ１１０は、セルごとに４ビットを格納できる。

【0019】

説明の目的でＭＬＣ構造を使用すると、各マルチレベルセルは、フローティングゲートトランジスタの異なる閾値電圧で表される４つの異なるプログラムの状態をサポートできる。これらの４つの状態は、レベル０（Ｌ０）、レベル１（Ｌ１）、レベル２（Ｌ２）、およびレベル３（Ｌ３）として表すことができる。ここで、Ｌ０は最低閾値電圧のプログラムされていないメモリセルに対応し、Ｌ３は最高の閾値電圧のプログラムされたメモリセルに対応し、Ｌ１とＬ２は、中間の閾値電圧のプログラムされたメモリセルに対応する。Ｌ３、Ｌ２、Ｌ１、およびＬ０は、それぞれ「００」、「０１」、「１０」、および「１１」としても表される。

【0020】

ＭＬＣの実施形態では、データバッファ１３０は、メモリアレイ１１０にプログラムされるペアの値でロードされる。例えば、各ＭＬＣメモリセルは２ビットの情報でプログラムされ得るので、データバッファ１３０は、レベルＬ０、Ｌ１、Ｌ２、およびＬ３を表すペアのデータビットでロードされる。消去されるメモリセルが保持するビットはすべて１であるため、Ｌ０または「１１」でプログラムされるＭＬＣメモリセルはまったくプログラムする必要がない。本発明の様々な実施形態は、「１１」を保持するセルをプログラムする必要がないこと、「００」を保持するセルを高い閾値電圧にプログラムすることができること、および「１０」または「０１」を保持するセルは、中間閾値電圧にプログラムすることができることを認識する。様々なプログラムされた状態に対応する閾値電圧は、ＭＬＣメモリセルの信頼できる読み取りを可能にするために、互いに十分な距離であるように定義される。

【0021】

いくつかの実施形態では、メモリデバイス１００は、パルスが異なる電圧であるワードラインの複数のパルスを使用して、メモリアレイ１１０内のＭＬＣセルをプログラミングすることをサポートする。さらに、メモリデバイス１００は、プログラムされた値が所望の中間閾値電圧に近づくまで粗いステップでワードラインのゲート電圧を増分し、次にプログラムされた値が所定のレベルを満たすか超えるまで、ワードラインのゲート電圧を細かいステップで増分し続ける。粗いワード線電圧ステップと細かいワード線電圧ステップを利用する様々なプログラミングの実施形態を、以下でさらに説明する。本明細書で使用される場合、「粗いパルス」という用語は、ワード線間電圧の粗いステップの後に適用されるプログラミングパルスを指し、「細かいパルス」という用語は、ワード線間電圧の細かいステップの後に適用されるプログラミングパルスを指す。

【0022】

プログラミング中、コントローラ１６０は、ビットラインに適切な電圧を供給するようにビットラインドライバ１０４に指示し、ワードラインに粗いおよび細かいゲート電圧を供給するように、ワードラインドライバ１０２に指示するように構成される。いくつかの実施形態では、コントローラ１６０は、様々な電圧を供給するための電圧基準回路を含み、ビットラインドライバ１０４およびワードラインドライバ１０２は、電圧を選択するためのスイッチを含む。他の実施形態では、ビットラインドライバ１０４およびワードラインドライバ１０２は、電圧生成回路を含み、コントローラ１６０は、ビットラインおよびワードライン上の様々な電圧を駆動するようにビットラインドライバ１０４およびワードラインドライバ１０２に指示するためのデジタル制御情報を提供する。しかしながら、電圧が生成されるか、またはビットラインおよびワードラインにルーティングされる方法は、本発明の範囲を制限するものではない。

【0023】

メモリアレイ１１０は、プログラミングのために１つの論理パスを使用し、読み取り／検証のために別の論理パスを使用することができる。これにより、パスをＲｅａｄ Ｗｈｉｌｅ Ｗｒｉｔｅ（ＲＷＷ）で有効にし、プログラミング操作中にプログラミングを検証できる。例えば、データライン１１２の電流は、メモリセルがプログラムされるときに変化する可能性がある。いくつかの実施形態では、ワードラインドライバ１０２は、プログラミング操作間のワードラインに「センス電圧」を提供して、「検証」の操作を実行する。本発明の様々な実施形態は、２つの異なるタイプの検証操作、すなわち「粗い検証」および「細かい検証」を利用する。粗い検証と細かい検証については、以下で詳しく説明する。

【0024】

粗い検証中（粗パルス後）または細かい検証中（微パルス後）、列デコーダ１２０は、メモリアレイ１１０からデータを受信し、そのデータを感知回路１２２に向けるように構成される。感知回路１２２は、データが比較され得る基準レベルを提供する１つまたは複数の基準回路を含み得る。例えば、データは電流の形であり得、基準回路は、基準の電流を供給するプログラムされたメモリセルを含み得る。いくつかの実施形態では、各レベルに対して複数の参照が存在する。例示の目的でＭＬＣ実施形態を使用して、感知回路１２２は、Ｌ１粗基準、Ｌ１細かい検証電流、Ｌ２検証電流、Ｌ２細かい検証電流、およびＬ３検証電流を含み得る。

【0025】

プログラム検証ロジック１４０は、感知回路１２２の出力をデータバッファ１３０からのデータと比較するように構成される。例えば、粗い検証中に、感知回路１２２は、列デコーダ１２０の出力を粗い検証電流と比較することによってデジタル出力信号を生成し、これらのデジタル出力信号は、プログラム検証ロジック１４０によってデータバッファ１３０のデータと比較される。いくつかの実施形態では、メモリアレイ１１０内の複数の場所が同時にプログラムされ、検証動作中に、メモリアレイ１１０内の複数の場所が同時に検証される。例えば、プログラム検証ロジック１４０は、メモリアレイ１１０内の３２の位置を同時に検証することができる。さらに、いくつかの実施形態では、メモリアレイ１１０内で同時にプログラムされる場所の数は、様々なバスの通信帯域幅、またはメモリデバイス１００内のプログラムポンプの現在の能力に基づいて、可変であり得る。

【0026】

粗い／細かい検証回路１５０は、プログラム検証ロジック１４０から情報を受信し、コントローラ１６０に情報を提供する。粗い検証動作中に、粗い／細かい検証回路１５０は、プログラムされているメモリセルのいずれかが、対応する粗基準を超えたかどうかを検出するように構成され、超えた場合、「粗いパス」信号をコントローラ１６０にアサートする。説明の目的でＭＬＣの実施形態を使用して、粗い検証操作が、現在Ｌ１またはＬ２のいずれかでプログラムされているすべてのメモリセルに対して、実行される。これらの実施形態では、１つのメモリセルでさえ対応する粗い基準を超える場合、粗い／細かい検証回路１５０は、粗いパス信号をアサートする。粗いパス信号をアサートすることによって、粗い／細かい検証回路１５０は、粗いゲート電圧ステップから細かいゲート電圧ステップに切り替えるように、コントローラ１６０に通知することができる。

【0027】

粗いパス信号を受信した後、コントローラ１６０は、メモリアレイ１１０内のワードラインに、細かいゲート電圧ステップを提供するように、ワードラインドライバ１０２に指示するように構成される。細かい検証動作中（細かいパルス後）、感知回路１２２は、列デコーダ１２０の出力を対応する細かい検証電流と比較することができる。説明の目的でＭＬＣ実施形態を使用して、Ｌ１でプログラムされている場所のデータは、Ｌ１の細かい検証電流と比較され、Ｌ２でプログラムされている場所のデータは、Ｌ２の細かい検証電流と比較される。また、細かい検証動作中に、プログラム検証ロジック１４０は、感知回路１２２の出力とデータバッファ１３０からのデータとを比較することができる。対応する細かい検証電流を満たすか超える場所について、プログラム検証ロジック１４０は、対応するメモリセルが細かい検証操作をパスしたことを示すために、データバッファ１３０に「１１」などのパスデータを書き込むように構成される。対応する細かい検証電流を満たさない、または超えない場所の場合、プログラム検証ロジック１４０は、データバッファ１３０のデータを変更しない。次に、細かいパルスが繰り返されるが、それらの場所に対応するデータバッファ１３０内のデータは現在「１１」であるため、細かい検証電流を満たすかまたは超えた場所についてはそうではない。「細かいパス」信号は、プログラムされているすべてのメモリセルが正しくプログラムされている場合にのみアサートされる。

【0028】

図５は、本発明の実施形態による、メモリデバイス１００のメモリアレイ１１０をプログラミングおよび検証する方法を示すフローチャートである。図５のフローチャートは、次のステップを含む。

【0029】

ステップ５００：プログラム電圧Ｖ_ＰＧＭを粗いステップで増分する。
ステップ５１０：プログラム電圧Ｖ_ＰＧＭを対応する選択されたワードラインに印加することによって、１つまたは複数の選択されたメモリセルに対して粗いプログラミングを実行する。
ステップ５２０：選択されたワードラインに関連する対応する粗い検証電流および対応する細かい検証電流を供給する。
ステップ５３０：対応する粗い検証電流に従って、１つまたは複数の選択されたメモリセルに対して粗い検証を実行する。
ステップ５４０：粗いパス信号がアサートされているかどうかを決定する。そうである場合、ステップ５６０を実行する。そうでない場合は、ステップ５５０を実行する。
ステップ５５０：同じデータをデータバッファに書き戻す。ステップ５００を実行する。
ステップ５６０：プログラム電圧Ｖ_ＰＧＭを細かいステップで増分する。
ステップ５７０：プログラム電圧Ｖ_ＰＧＭを対応する選択されたワードラインに印加することによって、１つまたは複数の選択されたメモリセルに対して細かいプログラミングを実行する。
ステップ５８０：対応する細かい検証電流に従って、１つまたは複数の選択されたメモリセルに対して細かい検証を実行する。
ステップ５９０：細かい通過信号がアサートされているかどうかを決定する。そうである場合、ステップ６１０を実行する。そうでない場合は、ステップ６００を実行する。
ステップ６００：細かい検証にパスしたすべてのメモリセルのパスデータをデータバッファに書き戻す。ステップ６１０を実行する。
ステップ６１０：終了。

【0030】

ステップ５００および５６０において、コントローラ１６０は、初期電圧レベルから始まる階段状の波形の形態の一連のプログラミング電圧パルスであり得るプログラミング電圧Ｖ_ＰＧＭを印加するようにワードラインドライバ１０２に指示するように構成される。プログラミング中のメモリセルは、この一連のプログラミング電圧パルスの影響を受け、そのたびにフローティングゲートに増分電荷を追加しようとする。

【0031】

図６は、本発明の一実施形態による、ステップ５００および５６０を実行するときのプログラミング電圧Ｖ_ＰＧＭの波形を示す図である。ステップ５００において、プログラミング電圧Ｖ_ＰＧＭは、各粗いプログラム期間ＰＣの間に粗いステップで増分される。より具体的には、プログラミング電圧Ｖ_ＰＧＭのレベルは、各粗いプログラム期間ＰＣの開始時にＶ_Ｃ（粗パルス）の量だけ増加する。ステップ５６０において、プログラミング電圧Ｖ_ＰＧＭは、プログラム期間ＰＦ１の間に細かいステップで増分される。より具体的には、プログラミング電圧Ｖ_ＰＧＭのレベルは、各粗いプログラム期間ＦＣの開始時にＶ_Ｆ（細かいパルス）の量だけ増分し、式中Ｖ_Ｆ＜Ｖ_Ｃである。

【0032】

ステップ５１０において、１つまたは複数の粗いプログラム期間ＰＣの間に対応する選択されたワードラインにプログラム電圧Ｖ_ＰＧＭ（粗いパルス）を印加することによって、１つまたは複数の選択されたメモリセルに対して粗いプログラミングを実行することができる。ステップ５７０において、１つまたは複数の細かいプログラム期間ＦＣの間に対応する選択されたワードラインにプログラム電圧Ｖ_ＰＧＭ（細かいパルス）を印加することによって、１つまたは複数の選択されたメモリセルに対して細かいプログラミングを実行することができる。各パルスは、データバッファ１３０に格納された１つまたは複数のプログラム状態に到達することを目的として、１つまたは複数の選択されたメモリセルに増分電荷を追加する。

【0033】

ステップ５２０において、感知回路１２２は、粗い検証および細かい検証が実行され得る基準レベルを備える１つまたは複数の基準回路を含み得る。例えば、データは電流の形であり得、基準回路は、基準の電流を供給するプログラムされたメモリセルを含み得る。いくつかの実施形態では、プログラムされた各レベルに対して複数の参照が存在する。例示の目的でＭＬＣ実施形態を使用して、感知回路１２２は、Ｌ１粗い検証電流、Ｌ１細かい検証電流、Ｌ２粗い検証電流、Ｌ２細かい検証電流、およびＬ３検証電流を供給することができる。

【0034】

本発明では、各々の粗い検証電流の値は、ワードラインをプログラミングする順序に従って調整することができる。ワードラインＷＬ_１～ＷＬ_Ｎの共通セットは、ＰワードラインサブセットＳＵＢ_１～ＳＵＢ_Ｐにさらにグループ化され、各ワードラインサブセットには、ｎ個の隣接するワードラインが含まれる（ｎはＮより小さい正の整数である）。最初に、第１のワードラインサブセットＳＵＢ_１のワードラインＷＬ_１～ＷＬ_ｎが順次プログラムされ、続いて、第２のワードラインサブセットＳＵＢ_２のワードラインＷＬ_ｎ＋１～ＷＬ_２ｎが順次プログラムされる。同じ手順が、Ｐ番目のワードラインサブセットのワードラインＷＬ_{Ｎ－ｎ＋１}～ＷＬ_Ｎが順次プログラムされるまで続く。

【0035】

図７は、各ワードラインサブセットに関連する粗い検証電流の値を示す図である。示されているように、第１のワードラインサブセットＳＵＢ_１のワードラインによって制御される選択されたメモリセルがＬ１にプログラムされる場合、対応する粗い検証電流はＩ_{ＳＥＮＳＥ１}に設定され、第２のワードラインサブセットＳＵＢ_２のワードラインによって制御される選択されたメモリセルがＬ１にプログラムされる場合、対応する粗い検証電流はＩ_{ＳＥＮＳＥ２…}に設定され、Ｐ番目のワードラインサブセットＳＵＢ_Ｐのワードラインによって制御される選択されたメモリセルがＬ_１にプログラムされる場合、対応する粗い検証電流はＩ_{ＳＥＮＳＥ}に設定される、式中Ｉ_{ＳＥＮＳＥ１}＞Ｉ_{ＳＥＮＳＥ２}＞…＞Ｉ_{ＳＥＮＳＥＰ}である。言い換えると、後でＬ１にプログラムされたワードラインサブセットに関連付けられた粗い検証電流は、それより前にＬ１にプログラムされたワードラインサブセットに関連付けられた粗い検証電流よりも、小さい値に設定される。

【0036】

ステップ５３０および５８０において、メモリセルを読み戻すことによって、１つまたは複数の選択されたメモリセルに対して粗い／細かい検証を実行することができる。読み戻すプロセスは、プログラミングパルスの間に検証電圧Ｖ_ＶＥＲを印加することによる、１つまたは複数の感知動作を含み得る。

【0037】

図８は、本発明の一実施形態による、ステップ５３０および５８０を実行するときの検証電圧Ｖ_ＶＥＲの波形を示す図である。図６を参照すると、各検証期間ＰＶは、１つまたは複数の選択されたメモリセルの電流電圧レベルを確認するために、２つの隣接するプログラム期間の間に挿入される。

【0038】

ステップ５４０および５９０において、列デコーダ１２０は、各検証期間中にメモリアレイ１１０からデータを受信し、そのデータを感知回路１２２に向けることができる。感知回路１２２は、メモリアレイ１１０からのデータを、対応する粗い／細かい検証電流と比較することができる。

【0039】

ステップ５４０において、プログラムされているメモリセルのいずれも対応する粗い検証電流を超えていない場合、プログラム検証回路１４０は、ステップ５５０において同じデータをデータバッファ１３０に書き戻す。別の実施形態で、ステップ５５０が省略されてもよく、方法は、ステップ５４０での「いいえ」の決定の後に、ステップ５００に直接ループバックする。上記のループは、プログラムされているメモリセルの少なくとも１つが対応する粗い検証電流を超えるまで、１つまたは複数の選択されたメモリセルに増分電荷を追加することを目的としている。

【0040】

プログラムされているメモリセルのいずれかが対応する粗い基準を超えた場合、粗い／細かい検証回路１５０は、「粗いパス」信号をコントローラ１６０にアサートし、ステップ５４０で「はい」の決定に至る。説明の目的でＭＬＣの実施形態を使用して、粗い検証操作が、現在Ｌ１またはＬ２のいずれかでプログラムされているすべてのメモリセルに対して、実行される。これらの実施形態では、いずれかのメモリセルが対応する粗い基準を超える場合、粗い／細かい検証回路１５０は、粗いパス信号をアサートする。粗いパス信号をアサートすることによって、粗い／細かい検証回路１５０は、ステップ５６０において、プログラム電圧Ｖ_ＰＧＭを細かいステップで増分するようにコントローラ１６０に通知することができる。

【0041】

プログラムされているメモリセルの少なくとも１つが対応する細かい検証電流を超えていない場合、細かいパス信号はアサートされず、ステップ５９０で「いいえ」の決定に至る。このような状況下で、プログラム検証回路１４０は、ステップ６００で細かい検証にパスした（対応する細かい検証電流を超えた）すべてのメモリセルの表示データをデータバッファ１３０に書き込む。次に、この方法は、ステップ５６０に直接ループバックする。「１１」などのＭＬＣ構成の表示データは、細かい検証にパスしたすべてのメモリセルが再パルス化されるのを防ぐ。上記のループは、プログラムされているすべてのメモリセルが対応する細かい検証電流を超えるまで、１つまたは複数の選択されたメモリセルに増分電荷を追加することを目的としている。

【0042】

本発明では、全体的なプログラミング速度を改善するために、粗いプログラミングと細かいプログラミングを採用することができる。また、粗い／細かい検証は、粗い／細かいプログラミングの各ステップの後に、対応する粗い／細かい検証電流に従って実行され、選択されたメモリセルが所望の値に到達したかどうかを決定する。各々の粗い検証電流の値は、ワードラインをプログラミングする順序に従って調整することができ、それによって、異なるメモリセル間のゲイン変動を補償する。したがって、本方法は、メモリセルの閾値電圧に大きなマージンを設けることができる。

【0043】

当業者は、本発明の教示を保持しながら、装置および方法の多数の修正および変更を行うことができる旨を容易に理解する。したがって、上記の開示は、添付の特許請求の範囲の境界によってのみ限定されると解釈されるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】