▶ アプライド マテリアルズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-10-06
(45)【発行日】2023-10-17
(54)【発明の名称】多色自己整合接点の選択的エッチング
(51)【国際特許分類】
H01L 21/3065 20060101AFI20231010BHJP
H01L 21/283 20060101ALI20231010BHJP
H01L 21/28 20060101ALI20231010BHJP
【ＦＩ】
H01L21/302 105A
H01L21/283 C
H01L21/28 301R
【請求項の数】
18
【外国語出願】
(21)【出願番号】P 2019043397
(22)【出願日】2019-03-11
(65)【公開番号】P2019204943
(43)【公開日】2019-11-28
【審査請求日】2022-02-15
(31)【優先権主張番号】62/641,993
(32)【優先日】2018-03-12
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】リン， ユンチェン
(72)【発明者】
【氏名】チョウ， チンチュン
(72)【発明者】
【氏名】ジャン， イン
(72)【発明者】
【氏名】ファン， ホユン
【審査官】小▲高▼ 孔頌
(56)【参考文献】
【文献】米国特許出願公開第２０１７／０１９４２１１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１４／００７７３０５（ＵＳ，Ａ１）
【文献】特表２０１１－５２０２９７（ＪＰ，Ａ）
【文献】米国特許出願公開第２００９／０３２１９４２（ＵＳ，Ａ１）
【文献】米国特許第０９８９９３２１（ＵＳ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３０６５
Ｈ０１Ｌ ２１／２８３
Ｈ０１Ｌ ２１／２８
(57)【特許請求の範囲】
【請求項1】
半導体デバイスを形成する方法であって、第１の面及び第２の面を有し、かつゲートキャップをその上に有するゲートを有する基板を提供することであって、前記基板が前記ゲートの前記第１の面及び前記第２の面と隣接するスペーサ材料を有し、前記ゲートの前記第１の面に隣接する前記スペーサ材料が第１のスペーサであり、前記ゲートの前記第２の面に隣接する前記スペーサ材料が第２のスペーサであり、ソースキャップを有するソース材料が前記ゲートの前記第１の面に隣接する前記スペーサ材料の反対側にあり、ドレインキャップを有するドレイン材料が前記ゲートの前記第２の面に隣接する前記スペーサ材料の反対側にあり、誘電体が、前記ソース材料の前記第１のスペーサとは反対側、及び前記ドレイン材料の前記第２のスペーサとは反対側にある、基板を提供することと、
前記ゲートキャップの表面、前記スペーサ材料の表面、前記ソースキャップの表面、前記ドレインキャップの表面及び前記誘電体の表面に、前記ゲートキャップの前記表面、前記ソースキャップの前記表面又は前記ドレインキャップの前記表面のうちの１つ又は複数を露出させる開口部を有するマスクを形成することと、
間隙を形成する前記ゲート、前記ソース材料又は前記ドレイン材料のうちの１つ又は複数の上部を露出させるために、前記マスクの前記開口部を通して前記ゲートキャップ、前記ソースキャップ又は前記ドレインキャップのうちの１つ又は複数を選択的にエッチングすることと
を含み、
前記ゲートキャップ、前記ソースキャップ又は前記ドレインキャップのうちの少なくとも１つが、選択的エッチングのためのエッチング条件を用いたエッチングに対して耐性のある材料を含み、
前記マスクが、スピンオン炭素層、ハードマスク及びフォトレジストを含む、方法。
【請求項2】
前記ゲートが金属を含む、請求項１に記載の方法。
【請求項3】
前記ゲートキャップ、前記ソースキャップ及び前記ドレインキャップの各々が、Ｓｉ３Ｎ４、Ａｌ２Ｏ３又はＺｒＯ２からなる群から選択され、前記ゲートキャップ、前記ソースキャップ又は前記ドレインキャップのうちの少なくとも１つが、前記ゲートキャップ、前記ソースキャップ又は前記ドレインキャップの他の少なくとも１つとは異なる材料を含む、請求項１に記載の方法。
【請求項4】
前記誘電体が流動性酸化ケイ素を含む、請求項１に記載の方法。
【請求項5】
前記ソース材料がコバルトを含む、請求項１に記載の方法。
【請求項6】
前記ドレイン材料がコバルトを含む、請求項１に記載の方法。
【請求項7】
前記マスクの前記開口部が、前記ゲートキャップ、及び前記ソースキャップ又は前記ドレインキャップのうちの１つ又は複数の少なくとも一部の上に形成される、請求項１に記載の方法。
【請求項8】
前記マスクの前記開口部が、前記ソースキャップ又は前記ドレインキャップのうちの１つ又は複数、及び前記ゲートキャップの少なくとも一部の上に形成される、請求項１に記載の方法。
【請求項9】
前記スペーサ材料が誘電材料を含む、請求項１に記載の方法。
【請求項10】
前記誘電材料がＳｉＯＣ又はＳｉＯＣＮのうちの１つ又は複数を含む、請求項９に記載の方法。
【請求項11】
前記開口部が、前記ゲートキャップの前記表面、前記スペーサ材料の前記表面、前記ソースキャップの前記表面、前記ドレインキャップの前記表面及び前記誘電体の前記表面の一部を露出させる、請求項１に記載の方法。
【請求項12】
前記マスクを除去することを更に含む、請求項１に記載の方法。
【請求項13】
前記間隙に膜を堆積することを更に含む、請求項１に記載の方法。
【請求項14】
前記選択的エッチングが、２５以上の選択性を有するエッチングプロセスによって実行される、請求項１に記載の方法。
【請求項15】
半導体デバイスを形成する方法であって、第１の面及び第２の面を有し、かつゲートキャップをその上に有するゲートを有する基板を提供することであって、前記基板が前記ゲートの前記第１の面及び前記第２の面と隣接するスペーサ材料を有し、前記ゲートの前記第１の面に隣接する前記スペーサ材料が第１のスペーサであり、前記ゲートの前記第２の面に隣接する前記スペーサ材料が第２のスペーサであり、ソースキャップを有するソース材料が前記ゲートの前記第１の面に隣接する前記スペーサ材料の反対側にあり、ドレインキャップを有するドレイン材料が前記ゲートの前記第２の面に隣接する前記スペーサ材料の反対側にあり、誘電体が、前記ソース材料の前記第１のスペーサとは反対側、及び前記ドレイン材料の前記第２のスペーサとは反対側にある、基板を提供することと、
前記ゲートキャップの表面、前記スペーサ材料の表面、前記ソースキャップの表面、前記ドレインキャップの表面及び前記誘電体の表面に、前記ゲートキャップの前記表面、及び前記ソースキャップの前記表面又は前記ドレインキャップの前記表面のうちの１つ又は複数の少なくとも一部を露出させる開口部を有するマスクを形成することと、
前記ゲートの上部を露出させ、前記ソースキャップ及び前記ドレインキャップのすべてを残すために、前記マスクの前記開口部を通して前記ゲートキャップを選択的にエッチングすることと
を含み、
前記マスクが、スピンオン炭素層、ハードマスク及びフォトレジストを含む、方法。
【請求項16】
前記ゲートキャップ、前記ソースキャップ及び前記ドレインキャップの各々が、Ｓｉ３Ｎ４、Ａｌ２Ｏ３又はＺｒＯ２からなる群から選択され、前記ゲートキャップが、前記ソースキャップ又は前記ドレインキャップのうちの１つ又は複数とは異なる材料を含む、請求項１５に記載の方法。
【請求項17】
半導体デバイスを形成する方法であって、第１の面及び第２の面を有し、かつゲートキャップをその上に有するゲートを有する基板を提供することであって、前記基板が前記ゲートの前記第１の面及び前記第２の面と隣接するスペーサ材料を有し、前記ゲートの前記第１の面に隣接する前記スペーサ材料が第１のスペーサであり、前記ゲートの前記第２の面に隣接する前記スペーサ材料が第２のスペーサであり、ソースキャップを有するソース材料が前記ゲートの前記第１の面に隣接する前記スペーサ材料の反対側にあり、ドレインキャップを有するドレイン材料が前記ゲートの前記第２の面に隣接する前記スペーサ材料の反対側にあり、誘電体が、前記ソース材料の前記第１のスペーサとは反対側、及び前記ドレイン材料の前記第２のスペーサとは反対側にある、基板を提供することと、
前記ゲートキャップの表面、前記スペーサ材料の表面、前記ソースキャップの表面、前記ドレインキャップの表面及び前記誘電体の表面に、前記ソースキャップの前記表面又は前記ドレインキャップの前記表面のうちの１つ又は複数、及び前記ゲートキャップの前記表面の少なくとも一部を露出させる開口部を有するマスクを形成することと、
前記ソース材料又は前記ドレイン材料のうちの１つ又は複数の上部を露出させ、前記ゲートキャップのすべてを残すために、前記マスクの前記開口部を通して前記ソースキャップ又は前記ドレインキャップのうちの１つ又は複数を選択的にエッチングすることと
を含み、
前記マスクが、スピンオン炭素層、ハードマスク及びフォトレジストを含む、方法。
【請求項18】
前記ゲートキャップ、前記ソースキャップ及び前記ドレインキャップの各々が、Ｓｉ３Ｎ４、Ａｌ２Ｏ３又はＺｒＯ２からなる群から選択され、前記ゲートキャップが、前記ソースキャップ又は前記ドレインキャップのうちの１つ又は複数とは異なる材料を含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、その開示全体が参照により本明細書に組み込まれる、２０１８年３月１２日に出願された米国仮特許出願第６２／６４１，９９３号に対する優先権を主張する。
本出願は、その開示全体が参照により本明細書に組み込まれる、２０１８年３月１２日に出願された米国仮特許出願第６２／６４１，９９３号に対する優先権を主張する。
【0002】
本発明の実施形態は、電子デバイス製造の分野及びデバイスパターニングのための方法に関する。特に、実施形態は、パターニング及びゲート接点用途における酸化アルミニウムの選択的エッチングの使用に関する。
【背景技術】
【0003】
集積回路（ＩＣ）のサイズを縮小することは、性能の向上、容量の増加、及び／又はコストの削減をもたらす。各サイズの縮小は、ＩＣを形成するためにより洗練された技術を必要とする。フォトリソグラフィは、基板上にＩＣをパターニングするために一般的に使用される。ＩＣの例示的な特徴は、金属、半導体又は絶縁体でありうる材料のラインである。ライン幅はラインの幅であり、間隔は隣接するライン同士の間の距離である。ピッチは、２つの隣接するライン上の同じ点間の距離として定義される。ピッチは、ライン幅と間隔との合計に等しい。しかしながら、光学系及び光又は放射波長などの要因により、フォトリソグラフィ技術は、最小ピッチによって制限され、それより下では特定のフォトリソグラフィ技術は特徴を確実に形成しない可能性がある。したがって、フォトリソグラフィ技術の最小ピッチは、ＩＣの特徴サイズの縮小を制限しうる。
【0004】
自己整合ダブルパターニング（ＳＡＤＰ）、自己整合クオドルプルパターニング（ＳＡＱＰ）、及びリソエッチングリソエッチング（ＬＥＬＥ）などのプロセスが、既存のリソグラフィ機器の最小ピッチ性能を超えてフォトリソグラフィ技術の性能を拡張するために使用されることがある。ＳＡＤＰ、ＳＡＱＰ、又はＬＥＬＥプロセスに続いて、マルチカット又はブロックマスクが、ＳＡＤＰ、ＳＡＱＰ、又はＬＥＬＥプロセスによって生成されたライン及びスペース上に配置され、デバイスパターニングが実行される。特徴サイズが小さくなると、ピッチとライン幅も小さくなる。したがって、マスクエッジ配置制御の精度は、より高くなければならない。例えば、７ｎｍノード構造について、ピッチは約３２ｎｍであり、カット又はブロックマスクの全エッジ配置エラー（ＥＰＥ）は、ピッチの１／４未満とすべきであり、それは約８ｎｍ未満である。そのような厳しい形状寸法的要件を満たすことができる機器は、非常に高価であり、更にそのような厳しい形状寸法的要件はまた、低い生産歩留まりに寄与する。
【0005】
したがって、パターンの不整合による欠陥を減らし、生産歩留まりを高めるデバイスパターニングのための改良された方法が必要とされる。
【発明の概要】
【0006】
本開示の１つ又は複数の実施形態は、半導体デバイスを形成する方法を対象とする。第１の面及び第２の面を有し、かつゲートキャップをその上に有するゲートを有する基板が提供される。基板は、ゲートの第１の面及び第２の面に隣接するスペーサ材料を有する。ゲートの第１の面に隣接するスペーサ材料が第１のスペーサであり、ゲートの第２の面に隣接するスペーサ材料が第２のスペーサである。ソースキャップを有するソース材料が、ゲートの第１の面に隣接するスペーサ材料の反対側にある。ドレインキャップを有するドレイン材料が、ゲートの第２の面に隣接するスペーサ材料の反対側にある。誘電体が、第１のスペーサからソース材料の反対側、及び第２のスペーサからドレイン材料の反対側にある。マスクは、ゲートキャップ、スペーサ材料、ソースキャップ、ドレインキャップ及び誘電体の表面に形成される。マスクは、ゲートキャップ、ソースキャップ又はドレインキャップのうちの１つ又は複数の表面を露出させる開口部を有する。ゲートキャップ、ソースキャップ又はドレインキャップのうちの１つ又は複数が、間隙を形成するゲート、ソース材料又はドレイン材料のうちの１つ又は複数の上部を露出させるために、マスクの開口部を通して選択的にエッチングされる。ゲートキャップ、ソースキャップ又はドレインキャップのうちの少なくとも１つが、選択的エッチングのためのエッチング条件を用いたエッチングに対して耐性のある材料を含む。
【0007】
本開示の追加の実施形態は、半導体デバイスを形成する方法を対象とする。第１の面及び第２の面を有し、かつゲートキャップをその上に有するゲートを有する基板が提供される。基板は、ゲートの第１の面及び第２の面に隣接するスペーサ材料を有する。ゲートの第１の面に隣接するスペーサ材料が第１のスペーサであり、ゲートの第２の面に隣接するスペーサ材料が第２のスペーサである。ソースキャップを有するソース材料が、ゲートの第１の面に隣接するスペーサ材料の反対側にある。ドレインキャップを有するドレイン材料が、ゲートの第２の面に隣接するスペーサ材料の反対側にある。誘電体が、第１のスペーサからソース材料の反対側、及び第２のスペーサからドレイン材料の反対側にある。マスクは、ゲートキャップ、スペーサ材料、ソースキャップ、ドレインキャップ及び誘電体の表面に形成される。マスクは、ゲートキャップの表面、及びソースキャップ又はドレインキャップのうちの１つ又は複数の表面の少なくとも一部を露出させる開口部を有する。ゲートキャップは、ゲートのうちの１つ又は複数の上部を露出させ、ソースキャップ及びドレインキャップの実質的にすべてを残すために、マスクの開口部を通して選択的にエッチングされる。
【0008】
本開示の更なる実施形態は、半導体デバイスを形成する方法を対象とする。第１の面及び第２の面を有し、かつゲートキャップをその上に有するゲートを有する基板が提供される。基板は、ゲートの第１の面及び第２の面に隣接するスペーサ材料を有する。ゲートの第１の面に隣接するスペーサ材料が第１のスペーサであり、ゲートの第２の面に隣接するスペーサ材料が第２のスペーサである。ソースキャップを有するソース材料が、ゲートの第１の面に隣接するスペーサ材料の反対側にある。ドレインキャップを有するドレイン材料が、ゲートの第２の面に隣接するスペーサ材料の反対側にある。誘電体が、第１のスペーサからソース材料の反対側、及び第２のスペーサからドレイン材料の反対側にある。マスクは、ゲートキャップ、スペーサ材料、ソースキャップ、ドレインキャップ及び誘電体の表面に形成される。マスクは、ソースキャップ又はドレインキャップのうちの１つ又は複数の表面、及びゲートキャップの少なくとも一部を露出する開口部を有する。ソースキャップ又はドレインキャップのうちの１つ又は複数は、ソース材料又はドレイン材料のうちの１つ又は複数の上部を露出させ、ゲートキャップの実質的にすべてを残すために、マスクの開口部を通して選択的にエッチングされる。
【0009】
本開示の上述の特徴が詳細に理解できるように、上記で概説した本開示のより具体的な説明が実施形態を参照することにより得られ、それら実施形態の幾つかが添付図面に示される。しかし、本開示は他の等しく有効な実施形態も許容しうることから、添付する図面は本開示の典型的な実施形態のみを示しており、したがって、本開示の範囲を限定すると見なすべきではないことに留意されたい。本明細書に記載される実施形態は、例として示されており、添付の図面の図に限定されるものではない。図中、類似の参照符号は類似の要素を示す。
【図面の簡単な説明】
【0010】
【図1】本開示の１つ又は複数の実施形態による整合パターニングを提供するための電子デバイス構造の断面図を示す。
【図2】本開示の１つ又は複数の実施形態による、開口部がゲートキャップ上にあるマスクを形成した後の電子デバイス構造の断面図を示す。
【図5】本開示の１つ又は複数の実施形態による、開口部がソースキャップ上にあるマスクを形成した後の電子デバイス構造の断面図を示す。
【発明を実施するための形態】
【0011】
本開示のいくつかの例示的な実施形態を説明する前に、本開示が下記の説明において明記される構成又はプロセスステップの詳細事項に限定されないことを理解すべきである。本開示は、他の実施形態も可能であり、様々な方法で実践又は実行可能である。
【0012】
本明細書で使用される「基板（ｓｕｂｓｔｒａｔｅ）」とは、製造プロセス中にその上に膜処理が実施される、任意の基板又は基板上に形成された任意の材料面を指す。例えば、その上で処理が実施可能である基板表面は、用途に応じて、ケイ素、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに金属、金属窒化物、金属合金、及びその他の導電性材料といった他の任意の材料を含む。基板は、半導体ウエハを含むが、それに限定されない。基板表面を研磨、エッチング、還元、酸化、ヒドロキシル化、アニール及び／又はベークするために、基板は前処理プロセスに曝露されることがある。本開示では、基板自体の表面に直接的に膜処理を行うことに加えて、開示された膜処理ステップのうちの任意のものが、より詳細に後述されるように、基板に形成された下層で実施されることもある。「基板表面（ｓｕｂｓｔｒａｔｅ ｓｕｒｆａｃｅ）」という用語は、文脈が示すように、このような下層を含むことを意図している。したがって、例えば基板表面上に膜／層又は部分的な膜／層が堆積している場合には、新たに堆積した膜／層の露出面が基板表面になる。
【0013】
この明細書及び付随する特許請求の範囲で使用される際に、「前駆体（ｐｒｅｃｕｒｓｏｒ）」、「反応体（ｒｅａｃｔａｎｔ）」、「反応性ガス（ｒｅａｃｔｉｖｅ ｇａｓ）」などの用語は、基板表面と反応しうる任意のガス状種を指すために、互換可能に使用される。
【0014】
この明細書全体を通しての、「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「ある実施形態（ｃｅｒｔａｉｎ ｅｍｂｏｄｉｍｅｎｔｓ）」、「１つ又は複数の実施形態（ｏｎｅ ｏｒ ｍｏｒｅ ｅｍｂｏｄｉｍｅｎｔｓ）」、又は、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」に対する言及は、実施形態に関連して説明される特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。ゆえに、この明細書全体の様々な箇所での「１つ又は複数の実施形態で」、「ある実施形態で」、「一実施形態で」、又は「実施形態において」などの表現の表出は、本開示の同一の実施形態を必ずしも指すとは限らない。更に、特定の特徴、構造、材料、又は特性は、１つ又は複数の実施形態において任意の適切な方法で組み合わせてよい。
【0015】
本明細書の開示は特定の実施形態を参照して説明されているが、これらの実施形態は本開示の原理及び用途の例示にすぎないと理解すべきである。本開示の本質及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な修正及び変形が実行可能であることが、当業者には明らかだろう。ゆえに、本開示は、付随する特許請求の範囲及びそれらの均等物に含まれる修正及び変形を含むことが意図される。
【0016】
例えばリソグラフィオーバーレイ（ＯＬ）、ピッチウォーキングなどのエッジ配置エラー（ＥＰＥ）は、パターニング用途における切断方式を非常に困難にする。本開示のいくつかの実施形態は、有利には、パターンの位置ずれを最小化又は排除する方法を提供する。密度スケーリングを最大にし、ＥＰＥの仕様マージンを容易にするために、本開示の実施形態は、サブＮ１０技術のための自己整合方式を対象とする。
【0017】
本開示の実施形態は、２色（ＡＢ）プロセスを使用する例示的なプロセスフローとして、本開示の１つ又は複数の実施形態による自己整合エッチングプロセスを示す図によって説明される。「２色」という用語は、互いに対して選択的にエッチング可能である２つの異なる材料を指す。示されたプロセスは、開示されたプロセスの単なる例示的な可能用途であり、当業者は、開示されたプロセスが例示された用途に限定されないことを認識するだろう。
【0018】
本開示の１つ又は複数の実施形態は、有利には、ピッチウォーキングの問題がＥＰＥマージンに与える影響を軽減する自己整合接点を形成するための方法を提供する。いくつかの実施形態は、有利には、優れたエッチングを選択的に提供し、コンタクトオーバーアクティブエリアレイアウト設計（ｃｏｎｔａｃｔ－ｏｖｅｒ－ａｃｔｉｖｅ ａｒｅａ ｌａｙｏｕｔ ｄｅｓｉｇｎ）を実現し、密度スケーリングを増大させる。いくつかの実施形態は、有利には、生産歩留まり及びデバイス性能を改善するために高い選択的エッチング能力を有する自己整合方式を提供する。
【0019】
図１は、本開示の１つ又は複数の実施形態による電子デバイス１００を示す。電子デバイス１００は、金属ゲート、トランジスタ、トランジスタゲートなどと呼ぶことができる。電子デバイス１００は、金属ゲート１５０がその上に形成された基板１０５を有する。金属ゲート１５０は、金属ゲート１５０の両側に第１の面１５１及び第２の面１５２を有する。金属ゲート１５０の上面１５３には、ゲートキャップ１６０が形成される。
【0020】
基板１０５は、任意の適切な基板材料とすることができる。１つ又は複数の実施形態では、基板１０５は、半導体材料、例えば、ケイ素（Ｓｉ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ＩｎＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、その他の半導体材料、又はそれらの任意の組み合わせを含む。いくつかの実施形態では、基板１０５は、バルク下部基板、中間絶縁層、及び上部単結晶層を含むセミコンダクタ・オン・アイソレータ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ－ｏｎ－ｉｓｏｌａｔｏｒ：ＳＯＩ）基板である。上部単結晶層は、例えばシリコンなど、上に挙げた任意の材料を含みうる。様々な実施形態において、基板１０５は、例えば、有機基板、セラミック基板、ガラス基板、又は半導体基板とすることができる。基板が形成されうる材料のいくつかの例がここに記載されるが、受動及び能動電子デバイス（例えば、トランジスタ、メモリ、コンデンサ、インダクタ、抵抗器、スイッチ、集積回路、集積回路、増幅器、光電子デバイス、又は任意の他の電子デバイスなど）が構築される基礎としての役割を果たしうる任意の材料が、本発明の主旨及び範囲内に含まれる。
【0021】
スペーサ１４０は、ゲート１５０及びゲートキャップ１６０の第１の面１５１及び第２の面１５２に隣接して形成される。ゲート１５０の両側のスペーサ１４０は、同じ材料でも異なる材料でもよい。ゲート１５０の第１の面１５１に隣接するスペーサ１４０は、第１のスペーサ１４０と呼ぶことができ、ゲート１５０の第２の面１５２に隣接するスペーサ１４０は、第２のスペーサ１４０と呼ぶことができる。
【0022】
ソースキャップ１３０ａを有するソース材料１２０ａが、ゲート１５０の第１の面１５１に隣接する第１のスペーサ１４０の反対側に形成され、ドレインキャップ１３０ｂを有するドレイン材料１２０ｂが、ゲート１５０の第２の面１５２に隣接する第２のスペーサ１４０の反対側に形成される。誘電体１１０が、ソース／ドレイン１２０ａ、１２０ｂ及び金属ゲート１５０の周りに形成される。誘電体は、ソース材料１２０ａ及びドレイン材料１２０ｂのスペーサ１４０とは反対側に形成される。電子デバイス１００の個々の構成要素は、当業者に知られている任意の適切な１つ又は複数のプロセスによって形成することができる。
【0023】
ゲート１５０は、当業者に知られている任意の適切な材料で作ることができる。いくつかの実施形態のスペーサ１４０は、低誘電率材料を含む。いくつかの実施形態では、低誘電率材料は、ＳｉＯＣ又はＳｉＯＮＣから選択される。ソース材料及びドレイン材料は、当業者に知られている任意の適切な材料とすることができる。いくつかの実施形態では、ソース材料は、コバルト又はドープされたコバルトを含む。いくつかの実施形態では、ドレイン材料は、コバルト又はドープされたコバルトを含む。いくつかの実施形態の誘電体１１０は、流動性酸化ケイ素膜を含む。
【0024】
いくつかの実施形態では、ゲートキャップ１６０、ソースキャップ１３０ａ及び／又はドレインキャップ１３０ｂは、選択的にエッチングすることができる材料を含む。言い換えれば、ゲートキャップ１６０、ソースキャップ１３０ａ又はドレインキャップ１３０ｂのうちの少なくとも１つは、ゲートキャップ１６０、ソースキャップ１３０ａ又はドレインキャップ１３０ｂのうちの他の少なくとも１つとは異なる材料を含む。例えば、ゲートキャップ１６０が除去されている場合、間隙キャップ１６０は、ソースキャップ１３０ａ又はドレインキャップ１３０ｂの材料よりも容易にエッチングされる材料を含む。いくつかの実施形態では、ゲートキャップ１６０、ソースキャップ１３０ａ及びドレインキャップ１３０ｂの各々は、酸化アルミニウム（Ａｌ２Ｏ３）、窒化ケイ素（Ｓｉ３Ｎ４）又は酸化ジルコニウム（ＺｒＯ２）からなる群から選択される。当業者は、様々なキャップ材料が化学量論量の特定された元素を有さなくてもよいこと、及び酸化アルミニウム、窒化ケイ素及び酸化ジルコニウムについての式が単なる例示であることを認識するだろう。いくつかの実施形態では、除去されるキャップは、窒化ケイ素を含み（又は本質的に窒化ケイ素からなり）、残るキャップは、酸化アルミニウム又は酸化ジルコニウムのうちの１つ又は複数を含む。いくつかの実施形態では、除去されるキャップは、酸化アルミニウムを含み（又は本質的に酸化アルミニウムからなり）、残るキャップは、窒化ケイ素又は酸化ジルコニウムのうちの１つ又は複数を含む。いくつかの実施形態では、除去されるキャップは、酸化ジルコニウムを含み（又は本質的に酸化ジルコニウムからなり）、残るキャップは、酸化アルミニウム又は窒化ケイ素のうちの１つ又は複数を含む。このように使用されるとき、「本質的に～からなる（ｃｏｎｓｉｓｔｓ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ）」という用語は、特定のキャップ材料が、原子ベースで、述べられた材料の約９５％、９８％又は９９％以上であることを意味する。いくつかの実施形態では、ゲートキャップ１６０、ソースキャップ１３０ａ又はドレインキャップ１３０ｂのうちの少なくとも１つは、選択的エッチングプロセスのためのエッチング条件を用いたエッチングに対して耐性のある材料を含む。
【0025】
図２は、ゲートキャップ１６０の表面１６２、スペーサ材料１４０の表面１４２、ソースキャップ１３０ａの表面１３２ａ、及びドレインキャップ１３０ｂの表面１３２ｂ上にマスク１７０を形成した後の電子デバイス１００を示す。マスク１７０は、ゲートキャップ１６０、ソースキャップ１３０ａ又はドレインキャップ１３０ｂのうちの１つ又は複数の表面を露出させる開口部１７２を有する。
【0026】
図２に示す実施形態では、開口部１７２は、主にゲートキャップ１６０の上に位置し、その表面１６２を露出する。ゲート１５０の両側のスペーサ材料１４０の表面１４２は、開口部１７２を通して露出される。ソースキャップ１３０ａの表面１３２ａの少なくとも一部、及びドレインキャップ１３０ｂの表面１３２ｂの少なくとも一部もまた、露出される。図示された実施形態は、マスク１７０の開口部１７２の１つの可能な配置の例示に過ぎない。いくつかの実施形態では、ゲートキャップ１６０の表面１６２は、マスク１７０の開口部１７２を通して完全に露出される。当業者は、図面が電子デバイス１００の断面図を示していること、及び述べられた表面を完全に露出することがマスク開口部を通る断面に相対的であることを認識するだろう。いくつかの実施形態では、開口部１７２は、ゲートキャップ１６０の表面１６２とスペーサ材料１４０の表面１４２の一部を露出させる。いくつかの実施形態では、開口部１７２は、ゲートキャップ１６０の表面１６２、ゲート１５０の両側のスペーサ材料１４０の表面１４２、ソースキャップ１３０ａの表面１３２ａ、ドレインキャップ１３０ｂの表面１３２ｂ、及び誘電体１１０の表面の一部を露出させる。
【0027】
【0028】
マスク１７０は、当業者に知られている任意の適切なマスク材料とすることができる。いくつかの実施形態では、マスク１７０は、スピンオン炭素層、ハードマスク及びフォトレジストを含む。一実施形態では、マスク１７０は、３重層マスクスタック、例えば、酸化ケイ素ハードマスク上の底部反射防止コーティング（ＢＡＲＣ）層の上の中間層（ＭＬ）（例えば、ケイ素含有有機層又は金属含有誘電体層）の上の１９３ｎｍ液浸（１９３ｉ）又はＥＵＶレジストマスクである。いくつかの実施形態では、マスク１７０を形成することは、ハードマスク及びその上のフォトレジストを用いてスピンオンカーボン（ＳＯＣ）膜を形成することを含む。フォトレジストは、エッチングされるべき場所に配置された開口部を有し、開口部は、マスク１７０内に開口部１７２を形成するためにＳＯＣ膜及びハードマスクを貫通させることができる。ハードマスク及びフォトレジストは、任意の適切な材料とすることができる。一実施形態では、マスクは、金属化層ハードマスクである。いくつかの実施形態では、マスク１７０は、窒化チタン（ＴｉＮ）層、炭化タングステン（ＷＣ）層、臭炭化タングステン（ｔｕｎｇｓｔｅｎ ｂｒｏｍｉｄｅ ｃａｒｂｉｄｅ：ＷＢＣ）層、炭素ハードマスク、金属酸化物ハードマスク層、金属窒化物ハードマスク層、窒化ケイ素ハードマスク層、酸化ケイ素ハードマスク層、炭化物ハードマスク層、又はマイクロ電子デバイス製造の当業者に知られている他のハードマスク層を含む。一実施形態では、マスク１７０は、マイクロ電子デバイス製造の当業者に知られている１つ又は複数のハードマスクパターニング技術を使用して形成される。
【0029】
一実施形態では、フォトレジストは、マイクロ電子デバイス製造の当業者に知られている１つ又は複数のマスク層堆積技術を使用して堆積される。一実施形態では、限定されないが、ＣＶＤ、ＰＶＤ、ＭＢＥ、ＮＯＣＶＤ、スピンオン、又はマイクロ電子デバイス製造の当業者に知られている他の絶縁層堆積技術などの堆積技術のうちの１つを用いて、フォトレジストが堆積される。一実施形態では、開口部は、マイクロ電子デバイス製造の当業者に知られているパターニング技術及びエッチング技術のうちの１つ又は複数を使用して形成される。
【0030】
開口部１７２を有するマスク１７０を形成した後、ゲートキャップ１６０、ソースキャップ１３０ａ又はドレインキャップ１３０ｂのうちの１つ又は複数は、ゲート１５０、ソース材料１２０ａ又はドレイン材料１２０ｂのうちの１つ又は複数の上面を露出させるために、選択的にエッチングすることができる。エッチングプロセスの選択性は、一般にエッチング速度の比として表される。例えば、１つの材料（例えば、酸化アルミニウム）が他の材料よりも２５倍速くエッチングされる場合、プロセスは、２５：１又は単に２５の選択性を有すると説明されるだろう。これに関して、より高い比／値は、より選択的なエッチングプロセスを示す。いくつかの実施形態では、間隙充填材料８０を除去する選択的エッチングプロセスは、約１０以上、約１２以上、約１５以上、約２０以上、約２０以上、又は約２５以上の選択性を有する。いくつかの実施形態において、選択的エッチングプロセスは、約１２の選択性を有する。
【0031】
図３に示す実施形態では、ゲートキャップ１６０は、間隙１８０を形成するゲート１５０の上面１５３を露出させるために選択エッチングプロセスによって除去された。いくつかの実施形態において、ゲートキャップ１６０をエッチングした後に、ソースキャップ１３０ａ及びドレインキャップ１３０ｂの実質的にすべてが残る。このように使用されるとき、「実質的にすべて（ｓｕｂｓｔａｎｔｉａｌｌｙ ａｌｌ）」という用語は、キャップ材料の初期厚さに基づいて、キャップ材料の約５０％、２０％、１０％、５％、２％又は１％以下が残ることを意味する。
【0032】
図４に示されるように、記載された選択的エッチングプロセスにより、除去されないキャップとの重なりがデバイス性能を損なわないように、マスク１７０の開口部１７２の正確なサイズのより厳密でない制御が可能になる。従来のプロセスでは、マスク１７０の開口部１７２は、幅ＷＷＯに示すように、ゲートキャップの幅と一致するようにサイズ決めされる。しかしながら、例示されたプロセスでは、開口部１７２の幅ＷＭＣは、はるかに大きくなり、開口部のエッジの特定の位置は、ゆるく制御される可能性がある。
【0033】
図５から図７は、ソース／ドレインキャップ除去プロセスを示す。図５では、マスク１７０の開口部１７２は、ソースキャップ１３０ａの表面１３２ａを露出させるように配置される。別々に図示されていないが、当業者は、ドレインキャップ１３０ｂの表面１３２ｂを露出させるために開口部１７２を配置することによって、ドレインキャップ１３０ｂを除去するための類似のプロセスを認識するだろう。マスク１７０の開口部１７２がソースキャップ１３０ａの表面１３２ａよりも大きいので、誘電体１１０の表面は少なくとも部分的に露出され、スペーサ材料１４０の表面は少なくとも部分的に露出される。いくつかの実施形態では、スペーサ材料１４０の表面が露出され、ゲートキャップ１６０の表面の少なくとも一部が開口部１７２を通して露出される。
【0034】
図６は、ソースキャップ１３０ａが選択的にエッチングされた後の図５の電子デバイス１００を示しており、隣接する膜（すなわち、誘電体１１０及びスペーサ材料１４０）は実質的に影響を受けていない。ソース材料１２０ａの表面１２２ａは、エッチングプロセスによって形成された間隙を通して露出される。
【0035】
図７に示されるように、除去されていないキャップとの重なりがデバイス性能を損なわないように、説明された選択的エッチングプロセスにより、マスク１７０の開口部１７２の正確なサイズのより厳密でない制御が可能になる。従来のプロセスでは、マスク１７０の開口部１７２は、幅ＷＷＯに示すように、ソース／ドレインキャップの幅と一致するようにサイズ決めされる。しかしながら、例示されたプロセスでは、開口部１７２の幅ＷＭＣは、はるかに大きくなり、開口部のエッジの特定の位置は、ゆるく制御される可能性がある。
【0036】
図示されないが、選択的エッチングプロセスによってキャップを除去した後、追加の材料（例えば金属接点）が、露出面の上に堆積されることがある。いくつかの実施形態では、追加の材料は、銅又はコバルト金属のうちの１つ又は複数を含むか、又は本質的に銅又はコバルト金属のうちの１つ又は複数からなる。
【0037】
間隙充填材料を間隙内の露出面上に堆積させることができる。間隙充填材料は、間隙に隣接する膜の表面（例えば、図６に示す誘電体１１０及びスペーサ材料１４０）を覆う過剰負荷（ｏｖｅｒｂｕｒｄｅｎ）を形成するのに十分な量で堆積させることができる。間隙充填材料は、任意の適切な技術によって堆積させることができる。いくつかの実施形態では、間隙充填材料は、原子層堆積によって堆積される。
【0038】
間隙充填材料の上部を隣接する膜の表面と平らな状態に維持するために、過剰負荷を除去することができる。過剰負荷は、化学的－機械的平坦化プロセスによって又はエッチバックプロセスによって除去することができる。
【0039】
いくつかの実施形態では、マスク１７０は、当業者に知られている任意の適切なマスク除去プロセスによって除去される。マスク１７０は、選択的エッチングプロセスによって形成された間隙内に追加の材料を堆積する前又は後に、除去することができる。
【0040】
上記明細書中で、本発明の実施形態は、本発明の特定の例示的実施形態を参照して記載されてきた。以下の特許請求の範囲で記載されるように、本発明の実施形態のより広い主旨及び範囲から逸脱することなく、本発明に様々な変更が加えられうることは、明らかだろう。したがって、明細書及び図面は、限定を意味するよりも、例示を意味すると見なされるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】