(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-10-06
(45)【発行日】2023-10-17
(54)【発明の名称】トランジスタの短絡保護のためのデバイス設計
(51)【国際特許分類】
H01L 29/78 20060101AFI20231010BHJP
H01L 29/12 20060101ALI20231010BHJP
H01L 29/739 20060101ALI20231010BHJP
H01L 29/861 20060101ALI20231010BHJP
H01L 29/868 20060101ALI20231010BHJP
【FI】
H01L29/78 657A
H01L29/78 652T
H01L29/78 652Q
H01L29/78 652N
H01L29/78 655A
H01L29/91 C
H01L29/91 F
(21)【出願番号】P 2021576295
(86)(22)【出願日】2020-06-05
(86)【国際出願番号】 US2020036251
(87)【国際公開番号】W WO2020256962
(87)【国際公開日】2020-12-24
【審査請求日】2022-02-08
(32)【優先日】2019-06-21
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】592054856
【氏名又は名称】ウルフスピード インコーポレイテッド
【氏名又は名称原語表記】WOLFSPEED,INC.
(74)【代理人】
【識別番号】100118902
【氏名又は名称】山本 修
(74)【代理人】
【識別番号】100106208
【氏名又は名称】宮前 徹
(74)【代理人】
【識別番号】100196508
【氏名又は名称】松尾 淳一
(74)【代理人】
【識別番号】100162846
【氏名又は名称】大牧 綾子
(72)【発明者】
【氏名】リッチモンド,ジェームズ
(72)【発明者】
【氏名】バン ブラント,エドワード・ロバート
(72)【発明者】
【氏名】スタインマン,フィリップ
【審査官】杉山 芳弘
(56)【参考文献】
【文献】特開2005-175054(JP,A)
【文献】特開昭62-229866(JP,A)
【文献】特開平11-251594(JP,A)
【文献】特開2015-115608(JP,A)
【文献】国際公開第2013/161420(WO,A1)
【文献】特開2011-199141(JP,A)
【文献】特開2002-203967(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 29/78
H01L 29/12
H01L 29/739
H01L 29/861
H01L 21/336
H01L 27/04
(57)【特許請求の範囲】
【請求項1】
トランジスタ半導体ダイであって、
第1の電流端子および第2の電流端子と、
制御端子と、
ドリフト層を備える半導体構造であって、
前記半導体構造は、前記第1の電流端子、前記第2の電流端子、および前記制御端子の間にあり、前記第1の電流端子と前記第2の電流端子との間の抵抗が、前記制御端子において提供される制御信号に基づくように構成された半導体構造と、
前記ドリフト層内に存在する短絡保護回路構成であって、前記制御端子と前記第2の電流端子との間に結合され
た複数のダイオードを備え、
通常動作モードでは、前記制御端子と前記第2の電流端子との間に、前記制御信号の電圧よりも大きい電圧降下を提供し、
短絡保護動作モードでは、前記制御端子と前記第2の電流端子との間に、前記制御信号の電圧よりも小さい電圧降下を提供する、ように構成された短絡保護回路構成とを備えた、トランジスタ半導体ダイ。
【請求項2】
前
記複数のダイオードは、前記半導体構造内の、複数のインプラント領域によって提供される、請求項
1に記載のトランジスタ半導体ダイ。
【請求項3】
前記
第2の電流端子と前記制御端子との間に結合された抵抗素子をさらに備えた、請求項
1に記載のトランジスタ半導体ダイ。
【請求項4】
前
記複数のダイオードは、前
記複数のダイオードの両端の電圧降下に対して負の温度係数を有し、
前記抵抗素子は、それ自体の抵抗に対して正の温度係数を有する、請求項
3に記載のトランジスタ半導体ダイ。
【請求項5】
前
記複数のダイオードは、前
記複数のダイオードの両端の電圧降下に対して負の温度係数を有する、請求項
1に記載のトランジスタ半導体ダイ。
【請求項6】
前
記複数のダイオードのうちの最初のダイオードのアノードが、前記制御端子に結合され、前
記複数のダイオードのうちの最後のダイオードのカソードが、前記第2の電流端子に結合されるように、前
記複数のダイオードは、直列に結合される、請求項2に記載のトランジスタ半導体ダイ。
【請求項7】
前
記複数のダイオードは、PNダイオードである、請求項
6に記載のトランジスタ半導体ダイ。
【請求項8】
前
記複数のダイオードは、
ツェナーダイオードである、請求項
6に記載のトランジスタ半導体ダイ。
【請求項9】
前
記複数のダイオードのうちの最初のダイオードのカソードが、前記制御端子に結合され、前
記複数のダイオードのうちの最後のダイオードのアノードが、前記第2の電流端子に結合されるように、前
記複数のダイオードは、直列に結合されたツェナーダイオードである、請求項
1に記載のトランジスタ半導体ダイ。
【請求項10】
前記半導体構造は、炭化ケイ素を備える、請求項1に記載のトランジスタ半導体ダイ。
【請求項11】
前記第1の電流端子がドレイン端子であり、前記第2の電流端子がソース端子であるように、前記半導体構造は、金属酸化物半導体電界効果トランジスタ(MOSFET)を提供する、請求項1
0に記載のトランジスタ半導体ダイ。
【請求項12】
前記第1の電流端子がコレクタ端子であり、前記第2の電流端子がエミッタ端子であるように、前記半導体構造は、絶縁ゲートバイポーラトランジスタ(IGBT)を提供する、請求項1
0に記載のトランジスタ半導体ダイ。
【請求項13】
前記トランジスタ半導体ダイは、前記半導体構造の温度が、短絡しきい値温度を下回る場合、前記通常動作モードで動作するように構成され、
前記トランジスタ半導体ダイは、前記半導体構造の温度が、前記短絡しきい値温度を上回る場合、前記短絡保護動作モードで動作するように構成される、請求項1に記載のトランジスタ半導体ダイ。
【請求項14】
前記短絡保護回路構成によって提供される、前記制御端子と前記第2の電流端子との間の前記電圧降下が、負の温度係数を有する、請求項1に記載のトランジスタ半導体ダイ。
【請求項15】
前記トランジスタ半導体ダイのオン状態抵抗は、3.0mΩ/cm
2未満であり、前記トランジスタ半導体ダイの遮断電圧は、600Vよりも大きく、前記トランジスタ半導体ダイの短絡耐性時間は、3マイクロ秒よりも大きい、請求項1に記載のトランジスタ半導体ダイ。
【請求項16】
前記トランジスタ半導体ダイの前記オン状態抵抗は、0.1mΩ/cm
2よりも大きく、前記トランジスタ半導体ダイの前記遮断電圧は、10kV未満であり、前記トランジスタ半導体ダイの短絡耐性時間は、10秒未満である、請求項1
5に記載のトランジスタ半導体ダイ。
【請求項17】
トランジスタ半導体ダイであって、
第1の電流端子および第2の電流端子と、
制御端子と、
ドリフト層を備える半導体構造であって、
前記半導体構造は、前記第1の電流端子、前記第2の電流端子、および前記制御端子の間にあり、前記第1の電流端子と前記第2の電流端子との間の抵抗は、前記制御端子において提供される制御信号に基づき、前記トランジスタ半導体ダイのオン状態抵抗は、3.0mΩ/cm
2未満であり、前記トランジスタ半導体ダイの遮断電圧は、600Vよりも大きく、前記トランジスタ半導体ダイの短絡耐性時間は、3マイクロ秒よりも大きいように構成された半導体構造と
、
前記ドリフト層内に存在する短絡保護回路構成であって、前記制御端子と前記第2の電流端子との間に結合された複数のダイオードを備え、
通常動作モードでは、前記制御端子と前記第2の電流端子との間に、前記制御信号の電圧よりも大きい電圧降下を提供するように構成された短絡保護回路構成と、
を備えた、トランジスタ半導体ダイ。
【請求項18】
前記トランジスタ半導体ダイの前記オン状態抵抗は、0.1mΩ/cm
2よりも大きく、前記トランジスタ半導体ダイの前記遮断電圧は、10kV未満であり、前記トランジスタ半導体ダイの前記短絡耐性時間は、10秒未満であ
り、
前記短絡保護回路構成は、短絡保護動作モードでは、前記制御端子と前記第2の電流端子との間に、前記制御信号の電圧よりも小さい電圧降下を提供するように構成される、請求項1
7に記載のトランジスタ半導体ダイ。
【請求項19】
トランジスタ半導体ダイであって、
第1の電流端子および第2の電流端子と、
制御端子と、
ドリフト層を備える半導体構造であって、
前記半導体構造は、前記第1の電流端子、前記第2の電流端子、および前記制御端子の間にあり、前記第1の電流端子と前記第2の電流端子との間の抵抗が、前記制御端子において提供される制御信号に基づくように構成された半導体構造と、
前記制御端子と前記第2の電流端子との間に結合され
、前記ドリフト層内に存在する短絡保護回路構成であって、前記制御端子と前記第2の電流端子との間に直列に結合された複数のダイオードを備える短絡保護回路構成とを備えた、トランジスタ半導体ダイ。
【請求項20】
前記複数のダイオードのうちの最初のダイオードのアノードが、前記制御端子に結合され、前記複数のダイオードのうちの最後のダイオードのカソードが、前記第2の電流端子に結合され、前記複数のダイオードのうちの隣接するダイオードの各対が、アノードからカソードへ結合されるように、前記複数のダイオードが直列に結合される、請求項
19に記載のトランジスタ半導体ダイ。
【請求項21】
前記複数のダイオードのうちの最後のダイオードのカソードと、前記第2の電流端子との間に結合された抵抗素子をさらに備えた、請求項2
0に記載のトランジスタ半導体ダイ。
【請求項22】
前記複数のダイオードは、前
記複数のダイオードの両端の電圧降下に対して負の温度係数を有し、
前記抵抗素子は、それ自体の抵抗に対して負の温度係数を有する、請求項2
1に記載のトランジスタ半導体ダイ。
【請求項23】
前記複数のダイオードのうちの最初のダイオードのカソードが、前記制御端子に結合され、前記複数のダイオードのうちの最後のダイオードのアノードが、前記第2の電流端子に結合され、前記複数のダイオードのうちの隣接するダイオードの各対が、アノードからカソードへ結合されるように、前記複数のダイオードが直列に結合される、請求項
19に記載のトランジスタ半導体ダイ。
【請求項24】
前記複数のダイオードは、ツェナーダイオードである、請求項2
1に記載のトランジスタ半導体ダイ。
【請求項25】
前記ダイオードのうちの最後のダイオードのアノードと、前記第2の電流端子との間に結合された抵抗素子をさらに備えた、請求項2
3に記載のトランジスタ半導体ダイ。
【請求項26】
前記複数のダイオードは、前
記複数のダイオードの両端の電圧降下に対して負の温度係数を有し、
前記抵抗素子は、それ自体の抵抗に対して正の温度係数を有する、請求項2
1に記載のトランジスタ半導体ダイ。
【請求項27】
前記
第2の電流端子と前記制御端子との間に結合された抵抗素子をさらに備えた、請求項
19に記載のトランジスタ半導体ダイ。
【請求項28】
前記複数のダイオードは、前
記複数のダイオードの両端の電圧降下に対して負の温度係数を有し、
前記抵抗素子は、それ自体の抵抗に対して正の温度係数を有する、請求項2
7に記載のトランジスタ半導体ダイ。
【発明の詳細な説明】
【技術分野】
【0001】
[0001]本開示は、トランジスタ半導体ダイ、特に短絡事象に対する保護が改善されたトランジスタ半導体ダイに関する。
【背景技術】
【0002】
[0002]金属酸化物半導体電界効果トランジスタ(MOSFET)、絶縁ゲートバイポーラトランジスタ(IGBT)、接合電界効果トランジスタ(JFET)、およびバイポーラ接合トランジスタ(BJT)などのトランジスタデバイスは、パワーエレクトロニクスでよく使用され、パワーエレクトロニクスでは、負荷との間で電流を選択的に供給するために使用され得る。特定の状況では、負荷がトランジスタデバイスの両端間に短絡を引き起こす可能性がある。そのような短絡事象により、トランジスタデバイスが故障する可能性がある。
【0003】
[0003]近年、パワーエレクトロニクスで使用されるデバイスにワイドバンドギャップ半導体材料系を使用する傾向にある。たとえば、炭化ケイ素トランジスタは現在、パワーエレクトロニクスで広く使用される。それらのケイ素対応物と比較して、炭化ケイ素トランジスタは、たとえば、より高い遮断電圧、より低いオン状態抵抗、およびより低いスイッチング損失を提供することによって、より良い性能を提供する。炭化ケイ素トランジスタは、サイズがはるかに小さいため、電流密度が高くなる。したがって、炭化ケイ素トランジスタの短絡耐性時間(short circuit withstand time)、または短絡事象中にデバイスが故障を逃れることができる時間は、同様のケイ素デバイスの場合よりもはるかに短い。
【0004】
[0004]上記に照らして、現在、短絡保護が改善された炭化ケイ素トランジスタデバイスが必要とされる。
【発明の概要】
【課題を解決するための手段】
【0005】
[0005]1つの実施形態では、トランジスタ半導体ダイは、第1の電流端子、第2の電流端子、および制御端子を含む。半導体構造は、第1の電流端子、第2の電流端子、および制御端子の間にあり、第1の電流端子と第2の電流端子との間の抵抗が、制御端子で提供される制御信号に基づくように構成される。短絡保護回路構成は、制御端子と第2の電流端子との間に結合される。通常動作モードでは、短絡保護回路構成は、制御端子と第2の電流端子との間に、制御信号の電圧よりも大きい電圧降下を提供するように構成される。短絡保護動作モードでは、短絡保護回路構成は、制御端子と第2の電流端子との間に、制御信号の電圧よりも低い電圧降下を提供するように構成される。したがって、短絡保護回路構成は、通常動作モードでのトランジスタ半導体ダイの動作を阻害することなく、短絡状態による故障からトランジスタ半導体ダイを保護するように構成される。
【0006】
[0006]当業者は、本開示の範囲を理解し、添付の図面に関連する好ましい実施形態の以下の詳細な説明を読んだ後、追加の態様を理解するであろう。
[0007]本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示のいくつかの態様を示しており、説明とともに、本開示の原理を説明するのに役立つ。
【図面の簡単な説明】
【0007】
【
図1】[0008]
図1は、本開示の1つの実施形態によるトランジスタ半導体ダイの概略図である。
【
図2】[0009]
図2は、本開示の1つの実施形態によるトランジスタ半導体ダイの概略図である。
【
図3】[0010]
図3は、本開示の1つの実施形態による、金属酸化膜半導体電界効果トランジスタ(MOSFET)のドレイン-ソース間電圧と、ドレイン-ソース間電流と、ゲート-ソース間電圧との関係を示すグラフである。
【
図4】[0011]
図4は、本開示の1つの実施形態によるトランジスタ半導体ダイの一部の断面図である。
【
図5】[0012]
図5は、本開示の1つの実施形態によるトランジスタ半導体ダイの一部の断面図である。
【
図6】[0013]
図6は、本開示の1つの実施形態によるトランジスタ半導体ダイの概略図である。
【
図7】[0014]
図7は、本開示の1つの実施形態によるトランジスタ半導体ダイの断面図である。
【
図8】[0015]
図8は、本開示の1つの実施形態によるトランジスタ半導体ダイの概略図である。
【
図9】[0016]
図9は、本開示の1つの実施形態によるトランジスタ半導体ダイの概略図である。
【
図10】[0017]
図10は、本開示の1つの実施形態によるトランジスタ半導体ダイの概略図である。
【
図11】[0018]
図11は、本開示の1つの実施形態によるトランジスタ半導体ダイの概略図である。
【発明を実施するための形態】
【0008】
[0019]以下に記載される実施形態は、当業者が実施形態を実施することを可能にするために必要な情報を表し、実施形態を実施する最良のモードを例示する。添付の図面に照らして以下の説明を読むと、当業者は、本開示の概念を理解し、本明細書で特に扱われていないこれらの概念の適用を認識するであろう。これらの概念および適用は、本開示および添付する特許請求の範囲に含まれることを理解されたい。
【0009】
[0020]本明細書では、様々な要素を説明するために、第1、第2などの用語が使用され得るが、これらの要素はこれらの用語によって限定されるべきではないことが理解されよう。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。たとえば、本開示の範囲から逸脱することなく、第1の要素は、第2の要素と呼ばれ得、同様に第2の要素は、第1の要素と呼ばれ得る。本明細書で使用される場合、「および/または」という用語は、関連する列挙された項目のうちの1つまたは複数の任意およびすべての組合せを含む。
【0010】
[0021]層、領域、または基板などの要素が別の要素「に」あるまたは「上に」延びていると称される場合、それは、他の要素に直接ある、または他の要素の上に直接延びることができるか、あるいは、介在する要素もまた存在し得ることが理解されよう。対照的に、要素が別の要素に「直接」ある、または「上に直接」延びていると称される場合、介在する要素は存在しない。同様に、層、領域、または基板などの要素が、別の要素の「上方」にある、または「上方」に延びていると称される場合、それは、他の要素または介在する要素の上方に直接ある、または直接延びていることが理解されよう。対照的に、要素が、別の要素の「上方に直接」にある、または「上方に直接」延びていると称される場合、介在する要素は存在しない。ある要素が別の要素に「接続されている」または「結合されている」と称される場合、それは他の要素に直接接続または結合され得るか、または介在する要素が存在し得ることも理解されよう。対照的に、ある要素が別の要素に「直接接続されている」または「直接結合されている」と称される場合、介在する要素は存在しない。
【0011】
[0022]「下方」または「上方」または「上側」または「下側」または「水平」または「垂直」などの相対的な用語は、本明細書では、図面に例示されるように、ある要素、層、または領域の、別の要素、層、または領域に対する関係を説明するために使用され得る。これらの用語および上記で論じられた用語は、図示されている方位に加えて、デバイスの異なる方位を包含することを意図していることが理解されよう。
【0012】
[0023]本明細書で使用される専門用語は、特定の実施形態を説明することのみを目的としており、本開示を限定することは意図されない。本明細書で使用される場合、単数形「a」、「an」、および「the」は、文脈が明らかに他のことを示さない限り、複数形も含むことが意図される。本明細書で使用される場合、「備える」、「備えている」、「含む」、および/または「含んでいる」という用語は、記載された特徴、完全体、ステップ、動作、要素、および/または構成要素の存在を指定するが、1つまたは複数の他の特徴、完全体、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しない。
【0013】
[0024]別段の定義がない限り、本明細書で使用されるすべての用語(技術用語および科学用語を含む)は、本開示が属する分野の当業者によって一般に理解されるものと同じ意味を有する。本明細書で使用される用語は、本明細書および関連技術の文脈における意味と一致する意味を有すると解釈されるべきであり、本明細書で明示的に定義されない限り、理想化された、または過度に形式的な意味で解釈されないとさらに理解される。
【0014】
[0025]
図1は、本開示の1つの実施形態によるトランジスタ半導体ダイ10の概略図を示す。トランジスタ半導体ダイ10は、第1の電流端子12、第2の電流端子14、および制御端子16を含む。第1の電流端子12、第2の電流端子14、および制御端子16の間の半導体構造は、第1の電流端子12と第2の電流端子14との間の抵抗が、制御端子16において提供される制御信号CNTに基づくように、トランジスタデバイスQ
igを形成する。
図1に示すように、トランジスタデバイスQ
igは、金属酸化膜半導体電界効果トランジスタ(MOSFET)である。したがって、第1の電流端子12はドレイン端子であり、第2の電流端子14はソース端子であり、制御端子16はゲート端子である。しかしながら、本開示の原理は、絶縁ゲートバイポーラトランジスタ(IGBT)などの任意のトランジスタデバイスに等しく適用される。IGBTの場合、第1の電流端子12はコレクタ端子であり、第2の電流端子14はエミッタ端子であり、制御端子16はゲート端子である。トランジスタデバイスQ
igは、パワーエレクトロニクスのために使用され得るので、電流が、第1の電流端子12と第2の電流端子14との間で双方向に伝導するように、フリーホイーリング反平行ダイオード(freewheeling anti-parallel diode)D
fwが、トランジスタデバイスQ
igと反平行に結合され得る。様々な実施形態において、フリーホイーリングダイオードD
fwは、たとえばボディダイオードのように、トランジスタデバイスQ
igの外部にあり得るか、またはトランジスタデバイスQ
igの内部にあり得る。
【0015】
[0026]トランジスタデバイスQigは、本明細書では絶縁ゲートデバイスとして示されているが、本開示の原理は、バイポーラ接合トランジスタ(BJT)および接合電界効果トランジスタ(JFET)などの任意のトランジスタデバイスに等しく適用される。BJTの場合、第1の電流端子12はコレクタ端子であり、第2の電流端子14はエミッタ端子であり、制御端子16はベース端子である。JFETの場合、第1の電流端子12はドレイン端子であり、第2の電流端子14はソース端子であり、制御端子16はゲート端子である。さらに、トランジスタデバイスQigは、サイリスタであり得る。サイリスタの場合、第1の電流端子12はアノードであり、第2の電流端子14はカソードであり、制御端子16はゲート端子である。
【0016】
[0027]トランジスタ半導体ダイ10は、炭化ケイ素などのワイドバンドギャップ材料系を利用し得る。上記で論じたように、炭化ケイ素トランジスタ半導体ダイ10は、サイズがより小さく、電流密度がより高いため、ケイ素対応物よりも短絡事象に対してより敏感であり得る。したがって、短絡保護回路構成18は、制御端子16と第2の電流端子14との間に結合される。短絡保護回路構成18は、通常動作モードおよび短絡保護動作モードで動作するように構成される。通常動作モードでは、短絡保護回路構成18は、制御信号CNTの電圧よりも大きい、制御端子16と第2の電流端子14との間の電圧降下を提供するように構成される。短絡保護動作モードでは、短絡保護回路構成18は、制御信号CNTの電圧よりも小さい、制御端子16と第2の電流端子14との間の電圧降下を提供するように構成される。通常動作モードでは、短絡保護回路構成18の両端の電圧降下が、制御信号CNTの電圧よりも大きい場合、トランジスタデバイスQigの動作は、比較的影響を受けない。短絡保護動作モードでは、短絡保護回路構成18の両端の電圧降下が、制御信号CNTの電圧よりも小さい場合、制御端子16と第2の電流端子14との間の電圧(すなわち、トランジスタデバイスQigのゲートからソースへの電圧)が低下し、これにより、デバイスを、部分的または完全に遮断するように、制御端子16における電圧が下げられる。トランジスタデバイスQigの遮断は、故障を防ぐために、短絡事象中にデバイスを保護する。
【0017】
[0028]上記の機能を達成し得る1つの手法は、短絡保護回路構成18の両端の電圧降下に対して負の温度係数を有するように、短絡保護回路構成18を提供することによって達成され得る。言い換えれば、短絡保護回路構成18は、温度が上昇するにつれて短絡保護回路構成18の両端の電圧降下が減少するように提供され得る。短絡事象の間、トランジスタ半導体ダイ10の温度は、通常の動作温度をはるかに超えて急速に上昇するので、短絡保護回路構成18は、短絡事象が発生した場合にのみ、制御端子16と第2の電流端子14との間の電圧降下を、大幅に低減し得る。この機能は、短絡保護回路構成18と、トランジスタ半導体ダイ10の通電部分との間に適切な熱的結合を必要とすることに留意されたい。
【0018】
[0029]特に、短絡保護回路構成18は、トランジスタ半導体ダイ10に配置される。以下に詳述するように、短絡保護回路構成18は、トランジスタ半導体ダイ10における最小の面積を占め、トランジスタ半導体ダイ10の短絡耐性時間を大幅に、場合によっては無期限に延長できる可能性がある。
【0019】
[0030]
図2は、本開示の1つの実施形態による短絡保護回路構成18の詳細を示すトランジスタ半導体ダイ10の概略図である。
図2に示されるように、短絡保護回路構成18は、制御端子16と第2の電流端子14との間に直列に結合された、いくつかの短絡保護ダイオードD
scを含み得る。特に、短絡保護ダイオードD
scは、制御端子16と第2の電流端子14との間で、アノードからカソードへ結合され、その結果、短絡保護ダイオードD
scのうちの最初の短絡保護ダイオードD
scのアノードが、制御端子16に結合され、短絡保護ダイオードD
scのうちの最後の短絡保護ダイオードD
scのカソードが、第2の電流端子14に結合される。上記で論じたように、短絡保護ダイオードD
scは、その順方向電圧降下に対して負の温度係数(たとえば、指数関数的な負の温度係数)を与えられ得る。言い換えれば、短絡保護ダイオードD
scは、温度が上昇するにつれて、ダイオード間の順方向電圧降下が減少するように提供され得る。そのような負の温度係数は、炭化ケイ素ダイオードに自然に存在する。負の温度係数により、短絡保護ダイオードD
scの両端の電圧降下は、通常動作モードにおける制御信号CNTの電圧よりも大きくなり(したがって、トランジスタデバイスQ
igの動作に干渉せず)、短絡保護動作モードにおける制御信号CNTの電圧よりも小さくなる(したがって、トランジスタデバイスQ
igを部分的または完全にオフにする)。この機能は、短絡保護回路構成18とトランジスタ半導体ダイ10の通電部分との間に、適切な熱的結合を必要とすることに留意されたい。短絡保護ダイオードD
scの数は、トランジスタ半導体ダイ10の温度が、短絡しきい値温度よりも低い場合、短絡保護ダイオードD
scの両端の電圧降下が、制御信号CNTの電圧以上となるように選択され、トランジスタ半導体ダイ10の温度が、短絡しきい値温度を上回る場合、制御端子16における電圧が、トランジスタデバイスQ
igを部分的または完全にオフにするのに十分に下げられるように、短絡保護ダイオードD
scの両端の電圧降下が、制御信号CNTの電圧よりも著しく低くなるように選択され得る。
【0020】
[0031]短絡事象からトランジスタデバイスQigを保護することに加えて、短絡保護回路構成18はまた、ゲートの最大電圧を、短絡保護ダイオードDscの組み合わされた順方向電圧降下にクランプする。これは、トランジスタデバイスQigを静電放電(ESD)から保護するという追加の利点があり、トランジスタデバイスQigのゲートに、電圧オーバシュート保護を提供する。
【0021】
[0032]短絡保護回路構成18は、トランジスタ半導体ダイ10の短絡耐性時間の大幅な改善を可能にし得る。本明細書で論じられるように、短絡保護回路構成18は、トランジスタ半導体ダイ10における最小の活性面積を必要とし得る。様々な実施形態において、トランジスタ半導体ダイ10のオン状態抵抗は、0.1mΩ/cm2から3.0mΩ/cm2の間であり得、トランジスタ半導体ダイ10の遮断電圧は、600Vから10kVの間であり得、トランジスタ半導体ダイ10の短絡耐性時間は、3マイクロ秒より大きくてもよい。特に、トランジスタ半導体ダイ10のオン状態抵抗は、0.5mΩ/cm2から3.0mΩ/cm2の間、1.0mΩ/cm2から3.0mΩ/cm2の間、1.5mΩ/cm2から3.0mΩ/cm2の間、2.0mΩ/cm2から3.0mΩ/cm2の間、2.5mΩ/cm2から3.0mΩ/cm2の間などのような上記の範囲の何れであってもよい。トランジスタ半導体ダイ10の遮断電圧は、同様に、600Vから1kVの間、600Vから2kVの間、600Vから5kVの間、1kVから5kVの間、5kVから10kVの間などのような上記の範囲の何れであってもよい。トランジスタ半導体ダイ10のオン状態抵抗と遮断電圧との関係は、式(1)にしたがって表され得る。
【0022】
【0023】
ここで、Ronは、トランジスタ半導体ダイのオン状態抵抗であり、Vblockは、トランジスタ半導体ダイ10の遮断電圧である。
[0033]トランジスタ半導体ダイ10の短絡耐性時間は、いくつかの実施形態では10秒未満であり得るが、本開示の原理はまた、トランジスタ半導体ダイ10が、いくつかの状況において、短絡事象に無期限に耐えることを可能にし得る。トランジスタ半導体ダイ10の短絡耐性時間は、短絡耐性時間が4マイクロ秒から10秒の間、5マイクロ秒から10秒の間、10マイクロ秒から10秒の間、50マイクロ秒から10秒の間、5ミリ秒から10秒の間、10ミリ秒から10秒の間、50ミリ秒から10秒の間、1秒から10秒の間などのような上記の範囲の何れであってもよい。
【0024】
[0034]
図3は、MOSFETにおけるドレイン-ソース間電圧と、ドレイン-ソース間電流と、ゲート-ソース間電圧との関係を示すグラフである。図示されるように、ドレイン-ソース間電圧とドレイン-ソース間電流との関係は、ゲート-ソース間電圧が増加するにつれて、ドレイン-ソース間電圧とドレイン-ソース間電流との曲線の急峻さが増加するように、ゲート-ソース間電圧に依存する。したがって、ゲート-ソース間電圧が高くなると、短絡事象中のドレイン-ソース間電流が高くなる。ドレイン-ソース間電流が十分に高くなると、デバイスは故障する。短絡事象中にゲート-ソース間電圧を下げることにより、ドレイン-ソース間電流が大幅に減少し、デバイスの故障を防ぐことができる。
【0025】
[0035]
図4は、本開示の1つの実施形態によるトランジスタ半導体ダイ10の一部の断面図である。トランジスタ半導体ダイ10は、基板20、基板20上のドリフト層22、ドリフト層22における多数のインプラント24、上部金属化層(metallization layer)26、および下部金属化層28を含む。特に、トランジスタ半導体ダイ10の右側には、接合インプラント30がJFETギャップ32によって分離されるように、ドリフト層22において一対の接合インプラント30を含む垂直MOSFETとして、トランジスタデバイスQ
igが提供される。ゲート酸化物層36の上部のゲート接点34は、基板20の反対側の、ドリフト層22の表面上の、接合インプラント30の間に延びる。(第2の電流端子14でもあり得る)ソース接点38もまた、基板の反対側の、ドリフト層22の表面上の、接合インプラント30のそれぞれに接触する。(第1の電流端子12でもあり得る)ドレイン接点40は、ドリフト層22の反対側の基板20にある。ソース接点38は、上部金属化層26の一部によって提供される。ドレイン接点40は、下部金属化層28によって提供される。
【0026】
[0036]トランジスタ半導体ダイ10の左側において、制御端子16は、上部金属化層26の一部によって提供される。図示されていないが、制御端子16は、(たとえば、上部金属化層26の下の電界酸化物層44上に提供されるゲートランナ42を介して)断面図に示されていない平面上でトランジスタデバイスQ
igのゲート接点34に結合される。制御端子16はまた、ドリフト層22に形成された、いくつかのP-N接合46を介して、トランジスタデバイスQ
igのソース接点38に結合される。これらのP-N接合46のおのおのは、
図2に対して上記で論じた短絡保護ダイオードD
scのうちの1つの短絡保護ダイオードD
scを形成する。上部金属化層26は、図示されるように、P-N接合46を介して制御端子16とソース接点38との間に接続を形成するように適切にパターン化される。金属間誘電体層48は、上部金属化層26の異なる部分を絶縁して、所望の接続パターンを形成し得る。
【0027】
[0037]トランジスタデバイスQ
igの1つの単位セルのみが
図4に示されているが、トランジスタデバイスQ
igは、トランジスタ半導体ダイ10の所望の順方向電流定格を提供するために、ともに結合された任意の数のセルを備え得る。さらに、短絡保護ダイオードD
scは、
図4においてドリフト層22内に隣り合って示されているが、短絡保護ダイオードD
scは、トランジスタ半導体ダイ10内に任意の適切な方式で分布され得る。たとえば、短絡保護ダイオードD
scは、短絡保護ダイオードD
scに割り当てられる総活性面積を減らすために、トランジスタデバイスQ
igの異なるセル間にパターンで分布され得る。一般に、短絡保護ダイオードD
scは、トランジスタデバイスQ
igと比較した場合、非常に少ない面積しか使わず、トランジスタ半導体ダイ10の総活性面積への影響を最小限に抑えるであろう。
【0028】
[0038]
図5は、本開示の追加の実施形態によるトランジスタ半導体ダイ10を示す。
図5に示されるトランジスタ半導体ダイ10は、(層間の相互作用を回避するために、追加の半導体層52とドリフト層22との間に電界酸化物層44を伴う)ドリフト層22上に提供される追加の半導体層52(たとえば、ポリケイ素層)に形成されるいくつかのP-N接合50として短絡保護ダイオードD
scが提供されることを除いて、
図4に示されるものと実質的に同様である。いくつかの金属ジャンパ53が、隣接する各P-N接合50間に提供され得る。
図5に示される実施形態では、短絡保護ダイオードD
scは、ツェナーダイオードであり得る。そのような実施形態では、短絡保護ダイオードD
scは、絶縁ゲート端子16と第2の電流端子14との間で直列のカソード-アノードで結合され、短絡保護ダイオードD
scのうちの最初の短絡保護ダイオードD
scのカソードは、制御端子16に結合され、短絡保護ダイオードD
scのうちの最後の短絡保護ダイオードD
scのアノードは、第2の電流端子14に結合される。しかしながら、
図5におけるP-N接合50は、示されるように、絶縁ゲート端子16と第2の電流端子14との間で、アノード-カソードで結合されるように反転され得る。いくつかの実施形態では、ドリフト層22上に提供される追加の半導体層52に短絡保護ダイオードD
scを提供することにより、短絡保護ダイオードD
scを、トランジスタデバイスQ
igを介して移動させることができるので、短絡保護回路構成18に割り当てられる活性面積の減少または排除を可能にし得る。
【0029】
[0039]
図6は、本開示の追加の実施形態によるトランジスタ半導体ダイ10の概略図である。
図6に示されるトランジスタ半導体ダイ10は、短絡保護回路構成18がさらに、短絡保護ダイオードD
scと直列に結合された短絡保護抵抗素子R
scを含むことを除いて、
図2に示されるものと実質的に同様である。短絡保護抵抗素子R
scを使用して、ダイオードのみを使用して達成するのが困難な可能性がある短絡保護回路構成18の両端の正確な電圧降下を達成することができる。短絡保護回路構成18におけるダイオードのみを使用することで、短絡保護回路構成18の両端の総電圧降下を、ダイオードの順方向電圧降下の整数倍に効果的に制限するので、短絡保護抵抗素子R
scを提供することにより、短絡保護回路構成18の両端の電圧降下のより正確な調整が可能となる。短絡保護回路構成18は、トランジスタ半導体ダイ10の温度が上昇するにつれて、短絡保護抵抗素子R
scの抵抗が減少するように、短絡保護回路構成18自体の抵抗に対して負の温度係数を与えられ得る。
【0030】
[0040]
図7は、本開示の追加の実施形態によるトランジスタ半導体ダイ10の一部の断面図である。
図7に示されるトランジスタ半導体ダイ10は、トランジスタ半導体ダイ10がさらに、制御端子16と第2の電流端子14との間に結合された短絡保護抵抗素子R
scを含むことを除いて、
図4に示されるものと実質的に同様である。短絡保護抵抗素子R
scは、深いNドープウェル54を使用して実施され得る。この方式で短絡保護抵抗素子R
scを提供すると、抵抗に対して負の温度係数を保証できる。図示されていないが、他の実施形態では、短絡保護抵抗素子R
scは、高濃度にドープされたポリケイ素レジスタ、抵抗に対して十分に高い正の温度係数を有する金属レジスタ、または他の任意の適切なタイプのレジスタ要素を使用して実施され得る。
【0031】
[0041]
図8は、本開示の追加の実施形態によるトランジスタ半導体ダイ10の概略図である。
図8に示されるトランジスタ半導体ダイ10は、トランジスタ半導体ダイ10がさらに、制御端子16と、トランジスタデバイスQ
igのゲートとの間に結合されたゲート抵抗素子R
gを含むことを除いて、
図1に示されるものと実質的に同様である。ゲート抵抗素子R
gは、それ自体の抵抗に対して正の温度係数を与えられる。言い換えれば、ゲート抵抗素子R
gの抵抗は、トランジスタ半導体ダイ10の温度が上昇するにつれて増加する。この機能は、短絡保護回路構成18とトランジスタ半導体ダイ10の通電部分との間に適切な熱的結合を必要とすることに留意されたい。これは、短絡事象の場合にゲート駆動電流を減少させ、それによって短絡保護回路構成18の作用を強化する。
【0032】
[0042]上記で論じたように、トランジスタ半導体ダイ10の前述の例は、主にトランジスタデバイスQ
igをMOSFETとして示しているが、本開示の原理は、IGBT、BJT、JFETなどを含む任意のタイプのトランジスタデバイスに等しく適用される。したがって、完全を期すために、
図9は、トランジスタデバイスQ
igが、MOSFETの代わりにIGBTであるトランジスタ半導体ダイ10の概略図を示す。この場合、第1の電流端子12はコレクタ端子であり、第2の電流端子14はエミッタ端子である。当業者は、上記に示されたトランジスタ半導体ダイ10の断面図に示されるMOSFETが、たとえば、基板20とドリフト層22との間にインジェクタ層を追加することによって、IGBTと容易に置き換えることができることを容易に理解するであろう。
図10は、トランジスタデバイスQ
igが、MOSFETの代わりにBJTであるトランジスタ半導体ダイ10の概略図を示す。この場合、第1の電流端子12はコレクタ端子であり、第2の電流端子14はエミッタ端子であり、制御端子14はベース端子である。当業者は、上記に示されたトランジスタ半導体ダイ10の断面図に示されるMOSFETをBJTと容易に置き換えることができることを容易に理解するであろう。
図11は、トランジスタデバイスQ
igが、MOSFETの代わりにJFETであるトランジスタ半導体ダイ10の概略図を示す。この場合、第1の電流端子12はドレイン端子であり、第2の電流端子14はソース端子であり、制御端子16はゲート端子である。当業者は、上記に示されたトランジスタ半導体ダイ10の断面図に示されているMOSFETを、JFETと容易に置き換えることができることを容易に理解するであろう。
【0033】
[0043]当業者は、本開示の好ましい実施形態に対する改善および修正を認識するであろう。そのようなすべての改善および修正は、本明細書に開示される概念および以下の特許請求の範囲内で考慮される。