特許 7365786 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-12

(45)【発行日】2023-10-20

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20231013BHJP

   H01L 29/06 20060101ALI20231013BHJP

【ＦＩ】

H01L29/78 652F

H01L29/78 652D

H01L29/78 652H

H01L29/78 652P

H01L29/78 652S

【請求項の数】 3

(21)【出願番号】P 2019086844

(22)【出願日】2019-04-26

(65)【公開番号】P2020184559

(43)【公開日】2020-11-12

【審査請求日】2022-03-29

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】須藤 陽平

(72)【発明者】

【氏名】松枝 斉

【審査官】上田 智志

(56)【参考文献】

【文献】特開２０１１－２０４７９６（ＪＰ，Ａ）

【文献】特開２０１１－００３６０９（ＪＰ，Ａ）

【文献】特開２００４－３３５９９０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１１／００４９５６４（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／０６

(57)【特許請求の範囲】

【請求項1】

半導体層に設けられ、第１導電型の第１半導体カラムと第２導電型の第２半導体カラムとが前記半導体層の厚み方向に交差する交差方向に沿って交互に配置されたスーパージャンクション部と、
前記半導体層上に設けられ、ゲート電極およびソース電極を含むゲートソース領域と、
前記半導体層の前記第２半導体カラムごとに設けられ、前記第２半導体カラムの前記ゲートソース領域側端面に接触配置された前記第２導電型のベース層と、
前記ベース層に設けられ、前記ベース層より不純物濃度の高い前記第２導電型の第１コンタクト領域と、
前記ベース層に設けられ、前記第１コンタクト領域に対して前記交差方向に隣接して配置された、前記第１導電型のソース領域と、
前記ソース領域における前記ソース電極とのコンタクト領域に対向する対向面に設けられ、前記ベース層より不純物濃度の高い前記第２導電型の第２コンタクト領域と、
を備え、
単位セル領域に含まれる前記ソース領域が、前記ゲート電極の延伸方向に少なくとも３以上の領域に分割された複数の分割ソース領域からなる、
半導体装置。

【請求項2】

前記ソース領域は、
前記ソース領域の前記対向面が、前記第１コンタクト領域および前記第２コンタクト領域の少なくとも一方によって覆われてなる、
請求項１に記載の半導体装置。

【請求項3】

半導体層に設けられ、第１導電型の第１半導体カラムと第２導電型の第２半導体カラムとが前記半導体層の厚み方向に交差する交差方向に沿って交互に配置されたスーパージャンクション部と、
前記半導体層上に設けられ、ゲート電極およびソース電極を含むゲートソース領域と、
前記半導体層の前記第２半導体カラムごとに設けられ、前記第２半導体カラムの前記ゲートソース領域側端面に接触配置された前記第２導電型のベース層と、
前記ベース層に設けられ、前記ベース層より不純物濃度の高い前記第２導電型の第１コンタクト領域と、
前記ベース層に設けられ、前記第１コンタクト領域に対して前記交差方向に隣接して配置された、前記第１導電型のソース領域と、
を備え、
単位セル領域に含まれる前記ソース領域が、前記ゲート電極の延伸方向に少なくとも３以上の領域に分割された複数の分割ソース領域からなる、
半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

ドリフト層に、ｐ型カラムとｎ型カラムとを交互に配置したスーパージャンクション構造を有するＭＯＳＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開示されている。

【0003】

このようなスーパージャンクション構造を有するＭＯＳＦＥＴのドレイン電極に逆バイアスを印加すると、カラムの深さ方向の中心部で発生したホール電流の一部が、チャネル領域の端部表面の近傍に集中する。このようなホール電流の集中は、ゲート閾値の変動またはリーク電流増加の要因となる。このため、従来では、半導体装置の特性変動を抑制することは困難であった。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１２－１８６３５３号公報

【文献】特開２００６－２４６９０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、上記に鑑みてなされたものであって、特性変動を抑制することができる、半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

実施形態の半導体装置は、半導体層に設けられ、第１導電型の第１半導体カラムと第２導電型の第２半導体カラムとが前記半導体層の厚み方向に交差する交差方向に沿って交互に配置されたスーパージャンクション部と、前記半導体層上に設けられ、ゲート電極およびソース電極を含むゲートソース領域と、前記半導体層の前記第２半導体カラムごとに設けられ、前記第２半導体カラムの前記ゲートソース領域側端面に接触配置された前記２導電型のベース層と、前記ベース層に設けられ、前記ベース層より不純物濃度の高い前記第２導電型の第１コンタクト領域と、前記ベース層に設けられ、前記第１コンタクト領域に対して前記交差方向に隣接して配置された、前記第１導電型のソース領域と、前記ソース領域における前記ソース電極とのコンタクト領域に対向する対向面に設けられ、前記ベース層より不純物濃度の高い前記第２導電型の第２コンタクト領域と、を備える。単位セル領域に含まれる前記ソース領域が、前記ゲート電極の延伸方向に少なくとも３以上の領域に分割された複数の分割ソース領域からなる。

【図面の簡単な説明】

【0007】

【図1】図１は、第１の実施の形態の半導体装置の一例を示す模式図である。

【図2】図２は、第１の実施の形態の半導体装置の拡大模式図である。

【図3A】図３Ａは、図２のＡ１－Ａ１’断面図である。

【図3B】図３Ｂは、図２のＡ２－Ａ２’断面図である。

【図4】図４は、図２のＢ－Ｂ’断面図である。

【図5】図５は、第１の実施の形態の半導体装置の立体図である。

【図6】図６は、従来の比較半導体装置の模式図である。

【図7】図７は、従来の比較半導体装置の模式図である。

【図8A】図８Ａは、ホール電流の集中の実験結果を示す図である。

【図8B】図８Ｂは、ホール電流の集中の実験結果を示す図である。

【図9】図９は、ホール電流の集中の実験結果を示す図である。

【図10】図１０は、ホール電流の集中の実験結果を示す図である。

【図11】図１１は、第２の実施の形態の半導体装置の二次元平面図である。

【図12】図１２は、図１１のＢ－Ｂ’断面図である。

【図13】図１３は、第２の実施の形態の半導体装置の立体図である。

【図14】図１４は、第３の実施の形態の半導体装置の二次元平面図である。

【図15】図１５は、図１４のＢ－Ｂ’断面図である。

【図16】図１６は、第３の実施の形態の半導体装置の立体図である。

【発明を実施するための形態】

【0008】

以下に添付図面を参照して、本実施の形態の詳細を説明する。

【0009】

（第１の実施の形態）
図１は、本実施の形態の半導体装置１０の一例を示す模式図である。

【0010】

図１は、半導体装置１０の平面図の一例を示す模式図である。図１には、半導体装置１０を、厚み方向Ｚから視認したときの平面図を示した。

【0011】

半導体装置１０は、セル領域１０Ａと、外周領域１０Ｂと、を備える。セル領域１０Ａは、シリコン等の半導体基板に複数の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が二次元平面に沿って配列された領域である。外周領域１０Ｂは、半導体装置１０における、セル領域１０Ａ以外の領域である。

【0012】

図２は、図１の領域Ａの拡大模式図である。図３Ａは、図２のＡ１－Ａ１’断面図である。図３Ｂは、図２のＡ２－Ａ２’断面図である。図４は、図２のＢ－Ｂ’断面図である。

【0013】

図３Ａに示すように、半導体装置１０は、半導体層１２と、ゲートソース領域１４と、を備える。

【0014】

ゲートソース領域１４は、半導体層１２上に設けられ、ゲート電極１６およびソース電極１８を含む。

【0015】

図２に示すように、ゲート電極１６は、矢印Ｙ方向に延伸して配置されたライン状の電極領域である。また、半導体装置１０には、ライン状のゲート電極１６が、矢印Ｙ方向に直交する矢印Ｘ方向に沿って、間隔を隔てて複数配置されている。

【0016】

なお、矢印Ｙ方向および矢印Ｘ方向は、半導体層１２の厚み方向Ｚに直交する二次元平面上の方向であり、互いに直交する方向である。以下では、矢印Ｙ方向を、ゲート電極１６の延伸方向Ｙと称して説明する場合がある。

【0017】

図３Ａに戻り説明を続ける。半導体層１２は、ドレイン層２０と、スーパージャンクション部２２と、ベース層２８と、第１コンタクト領域３０と、ソース領域３２と、を含む。

【0018】

ドレイン層２０は、ドレイン電極として機能する層である、ドレイン層２０は、例えば、ｎ型の不純物をドープされたｎ+ドレイン層である。

【0019】

スーパージャンクション部２２は、第１導電型の第１半導体カラム２４と、第２導電型の第２半導体カラム２６とが、半導体層１２の厚み方向Ｚに交差する交差方向（矢印Ｘ方向）に沿って交互に配置された構成である。詳細には、第１半導体カラム２４と第２半導体カラム２６とは、ゲート電極１６の延伸方向Ｙに直交する交差方向（矢印Ｘ方向）に、交互に配列されてなる。なお、以下では、交差方向を、交差方向Ｘと称して説明する場合がある。

【0020】

第１の導電型は、例えば、ｎ型である。第２の導電型は、例えば、ｐ型である。本実施の形態では、第１の導電型がｎ型であり、第２の導電型がｐ型である場合を、一例として説明する。このため、本実施の形態では、スーパージャンクション部２２は、ｐ型カラムである第２半導体カラム２６と、ｎ型カラムである第１半導体カラム２４と、を交互に配置したスーパージャンクション構造である。

【0021】

第１半導体カラム２４は、例えば、第１の導電型の不純物（例えば、リン、ヒ素等）を含有する。第２半導体カラム２６は、例えば、第２の導電型の不純物（ホウ素等）を含有する。

【0022】

第２半導体カラム２６のゲートソース領域１４側端面には、ベース層２８が接触配置されている。ベース層２８は、第２の導電型（本実施の形態ではｐ型）のベース層であり、第２半導体カラム２６ごとに設けられている。

【0023】

ベース層２８のゲートソース領域１４側には、第１コンタクト領域３０およびソース領域３２が設けられている。

【0024】

第１コンタクト領域３０は、ベース層２８より不純物濃度の高い第２導電型の領域である。具体的には、本実施の形態では、第１コンタクト領域３０は、ｐ+コンタクト領域である。第１コンタクト領域３０は、第１コンタクト領域３０のゲートソース領域１４側の端面を介して、ソース電極１８に電気的に接続される。

【0025】

ソース領域３２は、第１導電型の領域である。具体的には、本実施の形態では、ソース領域３２は、ｎ+ソース領域である。ソース領域３２は、ベース層２８上に設けられ、第１コンタクト領域３０を介して交差方向Ｘに間隔を隔てて配置されている。

【0026】

第１コンタクト領域３０のゲートソース領域１４側端面上には、ソース電極１８が設けられている。すなわち、第１コンタクト領域３０のゲートソース領域１４側端面は、ソース電極１８に電気的に接続されている。また、ソース領域３２は、ソース領域３２のゲートソース領域１４側端面の一部を介してソース電極１８に接続されている。また、ソース領域３２のゲートソース領域１４側端面の一部は、ゲート絶縁膜を介して、ゲート電極１６に接続されている。

【0027】

ゲート電極１６は、半導体層１２のゲートソース領域１４側端面における、ソース領域３２と、該ソース領域３２に対して第１半導体カラム２４を介して交差方向Ｘに隣接する他のソース領域３２と、の間の領域に、ゲート絶縁膜を介して配置されている。このため、ソース領域３２のゲートソース領域１４側端面の一部と、ベース層２８のゲートソース領域１４側端面と、第１半導体カラム２４のゲートソース領域１４側端面は、ゲート絶縁膜を介してゲート電極１６に電気的に接続されている。

【0028】

図２に戻り説明を続ける、上述したように、ゲート電極１６は、延伸方向Ｙに延伸されて配置されたライン状の電極である。また、ゲート電極１６は、延伸方向Ｙに交差する交差方向Ｘに間隔を隔てて複数配列されている。ソース電極１８は、ゲート電極１６上および交差方向Ｘに配列された複数のゲート電極１６間を埋めるように配置されている。このため、半導体層１２のゲートソース領域１４側端面における、交差方向Ｘに隣接するゲート電極１６間の領域が、ソース電極１８にコンタクトするコンタクト領域Ｃとして機能する。

【0029】

本実施の形態の半導体装置１０は、更に、第２コンタクト領域３４を備える。第２コンタクト領域３４は、ソース領域３２における、コンタクト領域Ｃに対向する対向面に設けられている。また、第２コンタクト領域３４は、ベース層２８より不純物濃度の高い、第２導電型のｐ+領域である。また、第２コンタクト領域３４の延伸方向Ｙの端部は、延伸方向Ｙに隣接する第１コンタクト領域３０に接触配置されている。

【0030】

このため、図２に示すように、ソース領域３２のコンタクト領域Ｃに対向する対向面は、第１コンタクト領域３０および第２コンタクト領域３４の少なくとも一方によって覆われた状態となる。

【0031】

図３Ａ、図３Ｂ、図４を用いて詳細に説明する。

【0032】

上述したように、図３Ａは、図２中のＡ１－Ａ１’断面図である。言い換えると、図３Ａは、半導体装置１０を、第１コンタクト領域３０を交差方向Ｘに横切る位置で、厚み方向Ｚに沿って切断した断面図の一例である。

【0033】

図３Ａに示すように、第２コンタクト領域３４は、ソース領域３２の表面（外周面）における、ソース電極１８とのコンタクト領域Ｃに対向する対向面Ｆに設けられている。詳細には、第２コンタクト領域３４は、ソース領域３２の外周面における、ソース電極１８とのコンタクト領域Ｃに対向する対向面Ｆの内、平面視でコンタクト領域Ｃに重なる領域を覆うように配置されている。

【0034】

平面視でコンタクト領域Ｃに重なる領域とは、半導体装置１０をゲートソース領域１４側から厚み方向Ｚに視認したときに、交差方向Ｘおよび延伸方向Ｙの二次元平面における位置および範囲が重なる事を意味する。

【0035】

図３Ｂは、上述したように、図２中のＡ２－Ａ２’断面図である。言い換えると、図３Ｂは、半導体装置１０を、ゲート電極１６の延伸方向Ｙに隣接する２つの第１コンタクト領域３０の間を交差方向Ｘに横切る位置で、厚み方向Ｚに沿って切断した断面図の一例である。

【0036】

図３Ｂに示すように、第２コンタクト領域３４は、ソース領域３２の表面（外周面）における、ソース電極１８とのコンタクト領域Ｃに対向する対向面Ｆに設けられている。詳細には、第２コンタクト領域３４は、ソース領域３２の外周面における、ソース電極１８とのコンタクト領域Ｃに対向する対向面Ｆの内、平面視でコンタクト領域Ｃに重なる領域を覆うように配置されている。

【0037】

図４は、上述したように図２中のＢ－Ｂ’断面図の一例である。第２コンタクト領域３４は、ソース領域３２の外周面における、コンタクト領域Ｃに対向する対向面Ｆの内、平面視でコンタクト領域Ｃに重なる領域に設けられている。

【0038】

なお、図４に示すように、第２コンタクト領域３４は、外周領域１０Ｂに配置された第１コンタクト領域３０における、コンタクト領域Ｃに対向する対向面に、更に設けられていてもよい。詳細には、図４に示すように、第２コンタクト領域３４は、ソース領域３２におけるコンタクト領域Ｃに対向する対向面Ｆと、外周領域１０Ｂに配置された第１コンタクト領域３０における、コンタクト領域Ｃに対向する対向面Ｆ’と、の双方に、配置されていてもよい。

【0039】

上述したように、本実施の形態の半導体装置１０は、第２コンタクト領域３４を備える。第２コンタクト領域３４を設けることで、半導体装置１０には、平面視でコンタクト領域Ｃに重なる全領域に、延伸方向Ｙに沿って第２コンタクト領域３４および第１コンタクト領域３０によるｐ+領域が連続して形成された状態となる。

【0040】

なお、第２コンタクト領域３４は、第１コンタクト領域３０と同じ種類の不純物が同じ濃度でドープされた領域であることが好ましい。

【0041】

次に、本実施の形態の半導体装置１０の作用を、図５を用いて説明する。

【0042】

図５は、半導体装置１０の一部を拡大して模式的に示した立体図である。詳細には、図５は、図２の領域Ｄを拡大して示した立体図の一例である。

【0043】

半導体装置１０のドレイン層２０に逆バイアスを印加すると、第２半導体カラム２６の厚み方向Ｚの中心部でホール電流が発生する（ステップＳ１）。発生したホール電流は、ベース層２８の表面に到達すると、ソース領域３２に沿って、ゲート電極１６の延伸方向Ｙに流れる（ステップＳ２）。

【0044】

本実施の形態では、ソース領域３２における、ソース電極１８とのコンタクト領域Ｃに対向する対向面Ｆに、第２コンタクト領域３４が設けられている。このように、ソース領域３２の直下にｐ+領域である第２コンタクト領域３４が配置されているため、ｐ+領域である第１コンタクト領域３０におけるホール電流の引き上げを促進させることが可能となる。また、ソース領域３２の直下の第２コンタクト領域３４が配置されているため、ホール電流の、半導体装置１０のチャネル領域の端部表面の近傍への集中が抑制される。

【0045】

そして、ホール電流は、ソース領域３２の直下に設けられた第２コンタクト領域３４を介して、第１コンタクト領域３０へ流れ込む（ステップＳ３）。

【0046】

ここで、従来の比較半導体装置では、ドレイン層２０への逆バイアスの印加により、ホール電流の一部が、チャネル領域の端部表面の近傍へ集中していた。

【0047】

図６および図７は、従来の比較半導体装置１００の一例を示す模式図である。図６は、比較半導体装置１００の平面図の一例を示す模式図である。図６は、比較半導体装置１００における、図１の半導体装置１０の領域Ａの部分に相当する部分を拡大した模式図である。図７は、図６に示す比較半導体装置１００の、Ｂ－Ｂ’断面図である。

【0048】

図６および図７に示すように、比較半導体装置１００は、第２コンタクト領域３４を備えない点以外は、本実施の形態の半導体装置１０と同様の構成である。

【0049】

比較半導体装置１００のドレイン層２０に逆バイアスを印加すると、第２半導体カラム２６の厚み方向Ｚの中心部で発生したホール電流の大部分は、第１コンタクト領域３０に直接流れ込む。しかし、比較半導体装置１００では、一部のホール電流が、チャネル領域の端部表面の近傍に集中する。このようホール電流の集中は、ゲート閾値の変動、および、ソース－ドレイン間のリーク電流増加、などが発生し、比較半導体装置１００の特性に変動を生じさせていた。

【0050】

図８Ａ～図１０は、ホール電流の集中の実験結果を示す図である。

【0051】

図８Ａは、本実施の形態の半導体装置１０の模式図である。図８Ｂは、比較半導体装置１００の模式図である。

【0052】

図９は、半導体装置１０および比較半導体装置１００の、ソース領域３２の直下の領域の不純物濃度の測定結果を示す図である。図９の縦軸は、不純物濃度を示し、横軸は、厚み方向Ｚの深さを示す。

【0053】

図９中、線図４０は、図８Ｂに示す比較半導体装置１００のＦ－Ｆ’断面における不純物濃度の測定結果を示す線図である。線図４２は、図８Ａに示す半導体装置１０のＦ－Ｆ’断面における、不純物濃度の測定結果を示す線図である。線図４４および線図４６については後述する。

【0054】

図９に示すように、半導体装置１０におけるソース領域３２の直下には、不純物濃度の高いｐ型の領域である第２コンタクト領域３４が形成されていた。一方、比較半導体装置１００におけるソース領域３２の直下には、第２コンタクト領域３４は形成されていなかった。

【0055】

このような構成の半導体装置１０および比較半導体装置１００の各々のドレイン層２０へ、逆バイアスを印加すると、図８Ａおよび図１０に示す結果が得られた。詳細には、図８Ｂに示すように、比較半導体装置１００では、広い範囲でホール電流の集中が発生していた（図８Ｂ中、ホール電流集中領域Ｅ１参照）。一方、図８Ａに示すように、本実施の形態の半導体装置１０では、比較半導体装置１００よりホール電流の集中範囲が狭かった（ホール電流集中領域Ｅ２参照）。

【0056】

図１０の縦軸は、ホール電流密度を示す。図１０の横軸は、半導体装置１０および比較半導体装置１００の各々の半導体層１２のゲートソース領域１４側端面における、ゲート電極１６の延伸方向Ｙに平行であり、且つ、ソース領域３２とベース層２８との境界を通るライン（図８Ａ中ラインＬ１、図８Ｂ中ラインＬ２参照）上における位置を示す。

【0057】

図１０中、線図５０は、図８Ｂに示す比較半導体装置１００の、上記ラインＬ２における延伸方向Ｙの位置とホール電流密度との関係を示す線図である。線図５２は、図８Ａに示す半導体装置１０の、上記ラインＬ１における延伸方向Ｙの位置とホール電流密度との関係を示す線図である。線図５４および線図５６については後述する。

【0058】

図１０に示すように、線図５２で表される本実施の形態の半導体装置１０は、線図５０で表される比較半導体装置１００に比べて、ホール電流密度が低く、ホール電流の集中が抑制されていた。

【0059】

これは、本実施の形態の半導体装置１０は、第２コンタクト領域３４を備えた構成であるため、第１コンタクト領域３０におけるホール電流の引き上げが促進されるためと考えられる。

【0060】

このため、本実施の形態の半導体装置１０では、ホール電流の集中が抑制されると考えられる。

【0061】

以上説明したように、本実施の形態の半導体装置１０は、第２コンタクト領域３４を備える。第２コンタクト領域３４は、ソース領域３２におけるソース電極１８とのコンタクト領域Ｃに対向する対向面Ｆに設けられ、ベース層２８より不純物濃度の高い第２導電型のコンタクト領域である。

【0062】

このため、本実施の形態の半導体装置１０は、ホール電流の集中が抑制され、ゲート閾値の変動、および、ドレイン－ソース間のリーク電流増加を抑制することができる。

【0063】

従って、本実施の形態の半導体装置１０は、特性変動の抑制を図ることができる。

【0064】

なお、第２コンタクト領域３４は、セル領域１０Ａ内の少なくとも一部のＭＯＳＦＥＴにおける、ソース領域３２の直下（コンタクト領域Ｃとの対向面Ｆ）に設けられた構成であればよく、全てのソース領域３２の直下に設けられた形態に限定されない。

【0065】

例えば、第２コンタクト領域３４は、半導体装置１０のセル領域１０Ａにおける、少なくともセル領域１０Ａの周縁に配置されたＭＯＳＦＥＴのソース領域３２について、ソース領域３２の直下に第２コンタクト領域３４を配置した構成であってもよい。

【0066】

なお、第２コンタクト領域３４は、セル領域１０Ａに含まれる全てのＭＯＳＦＥＴのソース領域３２の直下、および外周領域１０Ｂの第１コンタクト領域３０の直下に配置されていてもよい。すなわち、第２コンタクト領域３４は、平面視で半導体装置１０におけるコンタクト領域Ｃの全領域を覆うように配置されていてもよい。

【0067】

（第２の実施の形態）
本実施の形態では、ソース領域３２を分割して配置することで、特性変動の抑制を実現する形態を説明する。

【0068】

なお、上記実施の形態と同じ部分については、同じ符号を付与して詳細な説明を省略する場合がある。

【0069】

図１１は、本実施の形態の半導体装置１１の二次元平面図である。図１１は、図１に示す半導体装置１１の領域Ａの拡大模式図である。図１２は、図１１のＢ－Ｂ’断面図である。

【0070】

なお、図１１における、第１コンタクト領域３０を交差方向Ｘに横切る位置で厚み方向Ｚに沿って切断した断面図、および、ゲート電極１６の延伸方向Ｙに隣接する２つの第１コンタクト領域３０の間を交差方向Ｘに横切る位置で厚み方向Ｚに沿って切断した断面図は、各々、第２コンタクト領域３４を備えない点以外は、上記実施の形態の図３Ａ、図３Ｂと同様である。

【0071】

すなわち、半導体装置１１は、上記実施の形態の半導体装置１０と同様に、半導体層１２と、ゲートソース領域１４と、を備える。但し、本実施の形態の半導体装置１１は、第２コンタクト領域３４を備えない構成である。

【0072】

図１１に示すように、本実施の形態では、ソース領域３２は、分割ソース領域３２Ａからなる。

【0073】

詳細には、本実施の形態の半導体装置１１では、単位セル領域Ｑに含まれるソース領域３２が、ゲート電極１６の延伸方向Ｙに少なくとも３以上の領域に分割された複数の分割ソース領域３２Ａからなる。

【0074】

単位セル領域Ｑとは、動作領域であるセル領域１０Ａ（図１参照）を、動作単位である縦型ＭＯＳＦＥＴ１つ分の領域毎に分割した、各領域を示す。言い換えると、単位セル領域Ｑは、セル領域１０Ａの二次元平面（延伸方向Ｙおよび交差方向Ｘからなる二次元平面）を、交差方向Ｘに１つのゲート電極１６を含む長さごとに区切り、且つ、延伸方向Ｙに該長さごとに区切ることで形成される、各区画領域である。

【0075】

上記実施の形態では、図２および図４に示すように、１つの単位セル領域Ｑには、１つのゲート電極１６と２つのソース領域３２とが配置されていた。一方、本実施の形態では、図１１および図１２に示すように、１つの単位セル領域Ｑに対して、３つ以上の分割ソース領域３２Ａが配置されてなる。

【0076】

すなわち、本実施の形態では、単位セル領域Ｑごとに、３つ以上の分割ソース領域３２Ａが、ゲート電極１６の延伸方向Ｙに沿ってソース領域３２と交互に配列された構成である。

【0077】

ここで、上記実施の形態で説明したように、単位セル領域Ｑに含まれるソース領域３２は、通常、延伸方向Ｙに２つ配列された構成である（図２、図４参照）。一方、本実施の形態の半導体装置１１は、単位セル領域Ｑに含まれるソース領域３２が、延伸方向Ｙに３つ以上に分割された複数の分割ソース領域３２Ａから構成されている。このため、１つの単位セル領域Ｑに含まれる、複数の分割ソース領域３２Ａの各々の面積は、従来および上記実施の形態に比べて小さくなる。

【0078】

なお、図１１および図１２には、１つの単位セル領域Ｑに含まれる分割ソース領域３２Ａが、ゲート電極１６の延伸方向Ｙに沿って３つに分割された形態を一例として示した。しかし、１つの単位セル領域Ｑに含まれる分割ソース領域３２Ａは、３つ以上であればよく、分割数は３つに限定されない。

【0079】

次に、本実施の形態の半導体装置１１の作用を、図１３を用いて説明する。

【0080】

図１３は、半導体装置１１の一部を拡大して模式的に示した立体図である。詳細には、図１３は、図１１の領域Ｇを拡大して示した立体図の一例である。

【0081】

半導体装置１１のドレイン層２０に逆バイアスを印加すると、第２半導体カラム２６の厚み方向Ｚの中心部でホール電流が発生する（ステップＳ１０）。発生したホール電流は、ベース層２８の表面に到達すると、複数の分割ソース領域３２Ａの配列方向に沿って、ゲート電極１６の延伸方向Ｙに流れる（ステップＳ１１）。このとき、本実施の形態では、単位セル領域Ｑに含まれるソース領域３２が、少なくとも３以上の分割ソース領域３２Ａに分割されている。このため、延伸方向Ｙに隣接する１つの分割ソース領域３２Ａと第１コンタクト領域３０とからなる１ブロック当りのホール電流が減少し、ホール電流の、半導体装置１０のチャネル領域の端部表面の近傍への集中が抑制される。そして、ホール電流は、第１コンタクト領域３０へ流れ込む（ステップＳ１２）。

【0082】

また、図１３、および図９～図１０には、ホール電流の集中の実験結果を示した。

【0083】

図９中、線図４４は、図１３に示す本実施の形態の半導体装置１１のＦ－Ｆ’断面における、不純物濃度の測定結果を示す線図である。図９の線図４４に示すように、半導体装置１１における分割ソース領域３２Ａの直下には、不純物濃度の高いｐ型の領域である第２コンタクト領域３４は形成されていなかった。

【0084】

図１３に示すように、本実施の形態の半導体装置１１のドレイン層２０へ、逆バイアスを印加すると、図１３に示すホール電流集中領域Ｅ３が得られた。図１３に示すように、本実施の形態の半導体装置１１は、図８Ｂに示す比較半導体装置１００に比べて、ホール電流の集中の範囲が狭かった。

【0085】

また、図１０中、線図５４は、図１３に示す半導体装置１１の、ラインＬ３における延伸方向Ｙの位置とホール電流密度との関係を示す線図である。ラインＬ３は、半導体装置１１の半導体層１２のゲートソース領域１４側端面における、ゲート電極１６の延伸方向Ｙに平行であり、且つ、分割ソース領域３２Ａとベース層２８との境界を通るラインである。

【0086】

図１０に示すように、線図５４で表される本実施の形態の半導体装置１１は、線図５０で表される比較半導体装置１００に比べて、ホール電流密度が低く、ホール電流の集中が抑制されていた。

【0087】

これは、本実施の形態の半導体装置１１は、単位セル領域Ｑに含まれるソース領域３２が、ゲート電極１６の延伸方向Ｙに少なくとも３以上の領域に分割された複数の分割ソース領域３２Ａからなる構成であるためと考えられる。すなわち、ホール電流の集中が、分割された複数の分割ソース領域３２Ａによって分割されるためと考えられる。

【0088】

このため、本実施の形態の半導体装置１１では、ホール電流の集中が抑制されると考えられる。

【0089】

以上説明したように、本実施の形態の半導体装置１１は、単位セル領域Ｑに含まれるソース領域３２が、ゲート電極１６の延伸方向Ｙに少なくとも３以上の領域に分割された複数の分割ソース領域３２Ａからなる。

【0090】

このため、本実施の形態の半導体装置１０は、ホール電流の集中が抑制され、ゲート閾値の変動、および、ドレイン－ソース間のリーク電流増加を抑制することができる。

【0091】

従って、本実施の形態の半導体装置１１は、特性変動の抑制を図ることができる。

【0092】

（第３の実施の形態）
なお、半導体装置を、第１の実施の形態と第２の実施の形態を組み合わせた構成としてもよい。すなわち、単位セル領域Ｑに含まれるソース領域３２を３以上の領域に分割された複数の分割ソース領域３２Ａからなる構成とすると共に、第２コンタクト領域３４を備えた構成としてもよい。

【0093】

図１４は、本実施の形態の半導体装置１３の二次元平面図である。図１４は、図１に示す半導体装置１３の領域Ａの拡大模式図である。図１５は、図１４のＢ－Ｂ’断面図である。図１６は、第３の実施の形態の半導体装置の立体図である。

【0094】

なお、図１４における、第１コンタクト領域３０を交差方向Ｘに横切る位置で厚み方向Ｚに沿って切断した断面図、および、ゲート電極１６の延伸方向Ｙに隣接する２つの第１コンタクト領域３０の間を交差方向Ｘに横切る位置で厚み方向Ｚに沿って切断した断面図は、各々、上記実施の形態の図３Ａ、図３Ｂと同様である。

【0095】

図１１に示すように、本実施の形態では、ソース領域３２は、分割ソース領域３２Ａからなる。本実施の形態の半導体装置１３では、第２の実施の形態の半導体装置１１と同様に、単位セル領域Ｑに含まれるソース領域３２が、ゲート電極１６の延伸方向Ｙに少なくとも３以上の領域に分割された複数の分割ソース領域３２Ａからなる。

【0096】

また、本実施の形態の半導体装置１３には、第１の実施の形態の半導体装置１０と同様に、第２コンタクト領域３４が設けられている。第２コンタクト領域３４は、第１の実施の形態と同様である。すなわち、第２コンタクト領域３４は、分割ソース領域３２Ａ（ソース領域３２）における、コンタクト領域Ｃに対向する対向面Ｆに設けられている。また、第２コンタクト領域３４は、第１コンタクト領域３０に接触配置され、且つ、ベース層２８より不純物濃度の高い、第２導電型のｐ+領域である。

【0097】

このため、図１４に示すように、分割ソース領域３２Ａの各々のコンタクト領域Ｃに対向する対向面は、第１コンタクト領域３０および第２コンタクト領域３４の少なくとも一方によって覆われた状態となる。

【0098】

図１５を用いて詳細に説明する。図１５に示すように、第２コンタクト領域３４は、分割ソース領域３２Ａの外周面における、コンタクト領域Ｃに対向する対向面Ｆの内、平面視でコンタクト領域Ｃに重なる領域に設けられている。

【0099】

そして、第２コンタクト領域３４は、交差方向Ｘまたは延伸方向Ｙに隣接する第１コンタクト領域３０に接触配置され、ベース層２８より不純物濃度の高いｐ+領域である。

【0100】

このため、第２コンタクト領域３４を設けることで、第２コンタクト領域３４および第１コンタクト領域３０によって、平面視でコンタクト領域Ｃに重なる全領域に、ｐ+領域が連続して形成された状態となる。

【0101】

なお、第１の実施の形態と同様に、第２コンタクト領域３４は、外周領域１０Ｂに配置された第１コンタクト領域３０における、コンタクト領域Ｃに対向する対向面Ｆ’に、更に設けられていてもよい。詳細には、図１５に示すように、第２コンタクト領域３４は、分割ソース領域３２Ａにおけるコンタクト領域Ｃに対向する対向面Ｆと、外周領域１０Ｂに配置された第１コンタクト領域３０における、コンタクト領域Ｃに対向する対向面Ｆ’と、の双方に、配置されていてもよい。

【0102】

また、第１の実施の形態と同様に、第２コンタクト領域３４は、半導体装置１０のセル領域１０Ａにおける、少なくともセル領域１０Ａの周縁に配置されたＭＯＳＦＥＴの分割ソース領域３２Ａについて、分割ソース領域３２Ａの直下に第２コンタクト領域３４を配置した構成であってもよい。

【0103】

次に、本実施の形態の半導体装置１３の作用を、図１６を用いて説明する。

【0104】

半導体装置１３のドレイン層２０に逆バイアスを印加すると、第２半導体カラム２６の厚み方向Ｚの中心部でホール電流が発生する。発生したホール電流は、ベース層２８の表面に到達すると、複数の分割ソース領域３２Ａの配列方向に沿って、ゲート電極１６の延伸方向Ｙに流れる。また、ホール電流は、分割ソース領域３２Ａの直下に設けられた第２コンタクト領域３４を介して、第１コンタクト領域３０へ流れ込む。

【0105】

本実施の形態では、分割ソース領域３２Ａの直下にｐ+領域である第２コンタクト領域３４が配置されているため、ｐ+領域である第１コンタクト領域３０におけるホール電流の引き上げを促進させることが可能となる。また、単位セル領域Ｑに含まれるソース領域３２が、少なくとも３以上の分割ソース領域３２Ａに分割されている。このため、延伸方向Ｙに隣接する１つの分割ソース領域３２Ａと第１コンタクト領域３０とからなる１ブロック当りのホール電流が減少し、ホール電流の、半導体装置１０のチャネル領域の端部表面の近傍への集中が抑制される。このため、ホール電流の集中が抑制される。

【0106】

図９～図１０には、ホール電流の集中の実験結果を示した。

【0107】

図９中、線図４６は、図１４に示す本実施の形態の半導体装置１３のＡ１－Ａ１’断面における、不純物濃度の測定結果を示す線図である。図９の線図４６に示すように、半導体装置１１における分割ソース領域３２Ａの直下には、不純物濃度の高いｐ型の領域である第２コンタクト領域３４が形成されていた。

【0108】

本実施の形態の半導体装置１３のドレイン層２０へ、逆バイアスを印加すると、ホール電流集中領域は発生しなかった。

【0109】

また、図１０中、線図５６は、図１４、図１５、および図１６に示す半導体装置１３の、ラインにおける延伸方向Ｙの位置とホール電流密度との関係を示す線図である。このラインは、半導体装置１３の半導体層１２のゲートソース領域１４側端面における、ゲート電極１６の延伸方向Ｙに平行であり、且つ、分割ソース領域３２Ａとベース層２８との境界を通るラインである。

【0110】

図１０に示すように、線図５６で表される本実施の形態の半導体装置１３は、線図５０で表される比較半導体装置１００に比べて、ホール電流密度が低く、ホール電流の集中が抑制されていた。また、線図５６で表される本実施の形態の半導体装置１３は、線図５２および線図５４で表される上記実施の形態の半導体装置１０および半導体装置１１に比べて、ホール電流密度が更に低く、ホール電流の集中が更に抑制されていた。

【0111】

これは、本実施の形態の半導体装置１３は、単位セル領域Ｑに含まれるソース領域３２が、ゲート電極１６の延伸方向Ｙに少なくとも３以上の領域に分割された複数の分割ソース領域３２Ａからなる構成であり、且つ、第２コンタクト領域３４を備えた構成であるためと考えられる。

【0112】

このため、本実施の形態の半導体装置１３では、ホール電流の集中が更に抑制されると考えられる。

【0113】

以上説明したように、本実施の形態の半導体装置１３は、第２コンタクト領域３４を備える。また、半導体装置１３は、単位セル領域Ｑに含まれるソース領域３２が、ゲート電極１６の延伸方向Ｙに少なくとも３以上の領域に分割された複数の分割ソース領域３２Ａからなる。

【0114】

このため、本実施の形態の半導体装置１０は、ホール電流の集中が抑制され、ゲート閾値の変動、および、ドレイン－ソース間のリーク電流増加を抑制することができる。

【0115】

従って、本実施の形態の半導体装置１３は、特性変動の抑制を図ることができる。

【0116】

以上、本発明の実施の形態および変形例を説明したが、これらの実施の形態および変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態および変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態および変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0117】

１０、１１、１３ 半導体装置
１２ 半導体層
１４ ゲートソース領域
１６ ゲート電極
１８ ソース電極
２２ スーパージャンクション部
２４ 第１半導体カラム
２６ 第２半導体カラム
２８ ベース層
３０ 第１コンタクト領域
３２ ソース領域
３２Ａ 分割ソース領域
３４ 第２コンタクト領域

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】