特許 7377320 ３次元メモリデバイス及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-31

(45)【発行日】2023-11-09

(54)【発明の名称】３次元メモリデバイス及び方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20231101BHJP

   H10B 41/27 20230101ALI20231101BHJP

   H01L 21/336 20060101ALI20231101BHJP

   H01L 29/788 20060101ALI20231101BHJP

   H01L 29/792 20060101ALI20231101BHJP

【ＦＩ】

H10B43/27

H10B41/27

H01L29/78 371

【請求項の数】 31

(21)【出願番号】P 2022124750

(22)【出願日】2022-08-04

(62)【分割の表示】P 2020561010の分割

【原出願日】2018-05-03

(65)【公開番号】P2022159383

(43)【公開日】2022-10-17

【審査請求日】2022-08-04

(73)【特許権者】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(72)【発明者】

【氏名】タオ・チャン

(72)【発明者】

【氏名】フ・ユシ

(72)【発明者】

【氏名】ル・ゼンユ

(72)【発明者】

【氏名】シャオ・リホン

(72)【発明者】

【氏名】ダイ・シャオワン

(72)【発明者】

【氏名】ゾウ・ユティン

(72)【発明者】

【氏名】タン・ザオフイ

(72)【発明者】

【氏名】グオ・メイラン

(72)【発明者】

【氏名】タン・ジウ

(72)【発明者】

【氏名】ウェイ・チンシャン

(72)【発明者】

【氏名】シュ・チャンビン

(72)【発明者】

【氏名】リウ・シャシャ

(72)【発明者】

【氏名】スン・ジアンフア

(72)【発明者】

【氏名】ワン・エンボ

【審査官】柴山 将隆

(56)【参考文献】

【文献】米国特許出願公開第２０１７／０１７９０２６（ＵＳ，Ａ１）

【文献】特開２０１２－１４６８６１（ＪＰ，Ａ）

【文献】特開２０１４－０２７１０４（ＪＰ，Ａ）

【文献】中国特許出願公開第１０６９１０７４６（ＣＮ，Ａ）

【文献】米国特許出願公開第２０１７／１２５４３０（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／２７

Ｈ１０Ｂ ４１／２７

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

半導体層と、
前記半導体層上に配置された交互層スタックと、
前記半導体層の分離構造上にあり、前記交互層スタックを通って垂直に延在する、誘電体構造であって、前記誘電体構造は前記交互層スタックによって取り囲まれ、前記交互層スタックは前記誘電体構造の側壁表面に接し、前記誘電体構造は単一の誘電体材料で形成される、誘電体構造と、
前記誘電体構造および前記分離構造を通って垂直に延在する１つまたは複数のスルーアレイコンタクト（ＴＡＣ）と、
前記交互層スタックを通って垂直に延在する１つまたは複数のチャネル構造と、を備える、
３次元（３Ｄ）メモリデバイス。

【請求項2】

前記１つまたは複数のＴＡＣのうち、少なくとも１つのＴＡＣは、少なくとも一つの周辺回路と電気的に接続されている
請求項１に記載の３Ｄメモリデバイス。

【請求項3】

前記１つまたは複数のチャネル構造のそれぞれの上に配置されたプラグと、
前記交互層スタック内に配置された階段構造と、
前記１つまたは複数のＴＡＣ、チャネル構造、およびスリット構造上に配置された１つまたは複数のコンタクト層と、を更に含む、
請求項１に記載の３Ｄメモリデバイス。

【請求項4】

前記誘電体構造が前記ＴＡＣの側壁表面に接する、
請求項１に記載の３Ｄメモリデバイス。

【請求項5】

前記３ＤメモリデバイスがＮＡＮＤ３Ｄメモリデバイスである、
請求項１または２に記載の３Ｄメモリデバイス。

【請求項6】

前記交互層スタックが誘電体層と導体層との交互ペアを含む、
請求項１に記載の３Ｄメモリデバイス。

【請求項7】

前記誘電体層が酸化シリコンを含み、前記導体層が金属を含む、
請求項６に記載の３Ｄメモリデバイス。

【請求項8】

前記導体層がワードラインを含む、
請求項６に記載の３Ｄメモリデバイス。

【請求項9】

前記誘電体材料が酸化シリコンである、
請求項１または４に記載の３Ｄメモリデバイス。

【請求項10】

前記誘電体構造が酸化物を含む、
請求項１または４に記載の３Ｄメモリデバイス。

【請求項11】

前記誘電体構造が前記３Ｄメモリデバイス内のスルーアレイコンタクト領域を画定する、
請求項１に記載の３Ｄメモリデバイス。

【請求項12】

前記誘電体構造が前記分離構造と等しいかまたはそれよりも小さいフットプリントを有する、
請求項１に記載の３Ｄメモリデバイス。

【請求項13】

前記分離構造は、前記半導体層内に位置する底部を有する、
請求項１に記載の３Ｄメモリデバイス。

【請求項14】

前記分離構造は、前記半導体層の上面から下面に到達しない浅さに位置する底部を有する、
請求項１に記載の３Ｄメモリデバイス。

【請求項15】

前記３Ｄメモリデバイスは、前記誘電体構造および前記分離構造を通って垂直に延在する１つのＴＡＣを備える、
請求項１に記載の３Ｄメモリデバイス。

【請求項16】

前記交互層スタック内に配置された階段構造を更に含み、
前記誘電体構造は、前記階段構造によって取り囲まれている、
請求項１に記載の３Ｄメモリデバイス。

【請求項17】

前記交互層スタック内に配置された階段構造を更に含み、
前記階段構造は、複数のレベルを有する、
請求項１に記載の３Ｄメモリデバイス。

【請求項18】

前記階段構造の前記複数のレベルのそれぞれには、ワードラインコンタクトが配置されている、
請求項１７に記載の３Ｄメモリデバイス。

【請求項19】

３Ｄメモリデバイスを形成する方法であって、
基材層上に、第１の誘電体層と、前記第１の誘電体層とは異なる第２の誘電体層とのペアを含む交互誘電体層スタックを配置することと、
前記交互誘電体層スタックを通って垂直に延在するチャネル構造を形成することと、

前記交互誘電体層スタックをエッチングして前記基材層内の分離構造を露出させる開口部を形成することであって、前記開口は前記交互誘電体層スタックによって取り囲まれている、開口部を形成することと、
前記開口部を単一の誘電体材料からなる誘電体層で充填して、前記分離構造と等しいかまたはそれよりも小さいスルーアレイコンタクト（ＴＡＣ）領域として誘電体構造を形成することと、
前記誘電体構造および前記分離構造を通ってエッチングして、前記基材層を露出するＴＡＣ開口部を形成することと、
前記ＴＡＣ開口部を導体で充填して、前記ＴＡＣ領域内にＴＡＣ構造を形成することと、を含む、
方法。

【請求項20】

前記ＴＡＣ構造のうち、少なくとも１つのＴＡＣ構造は、少なくとも一つの周辺回路と電気的に接続されている
請求項１９に記載の方法。

【請求項21】

前記交互誘電体層スタックを通って垂直に延在し、前記基材層のドープされた領域を露出させるスリット開口部を形成することと、
前記スリット開口部を通る前記第２の誘電体層を導体層で置き換えて、前記交互誘電体層スタックを交互誘電体／導体層スタックに変換することと、
前記スリット開口部を導体で充填して、スリット構造を形成することと、
前記交互誘電体層スタック内に、複数のレベルを含む階段構造を形成することと、
前記階段構造の前記レベルのそれぞれにワードラインコンタクトを形成することと、
前記チャネル構造およびスリット構造の上にローカルコンタクトを形成することと、
前記ローカルコンタクト、各ワードライン、および各ＴＡＣ構造上に１つまたは複数のコンタクト層を形成することと、を更に含む、
請求項１９に記載の方法。

【請求項22】

前記第１の誘電体層が酸化シリコンを含み、前記第２の誘電体層が窒化シリコンを含む、
請求項１９に記載の方法。

【請求項23】

前記交互誘電体層スタック内に前記開口部を形成することが、ドライエッチングプロセスを実行することを含む、
請求項１９に記載の方法。

【請求項24】

前記誘電体構造が酸化シリコンを含む、
請求項１９に記載の方法。

【請求項25】

前記交互誘電体／導体層スタックが前記誘電体構造の側壁に接する、
請求項２１に記載の方法。

【請求項26】

前記誘電体構造が各ＴＡＣ構造の側壁表面に接する、
請求項１９に記載の方法。

【請求項27】

前記分離構造は、前記基材層の上面から下面に到達しない浅さに位置する底部を有する、
請求項１９に記載の方法。

【請求項28】

前記方法では、前記ＴＡＣ開口部を導体で充填して、前記ＴＡＣ領域内に１つのＴＡＣ構造を形成する、
請求項１９に記載の方法。

【請求項29】

前記交互誘電体層スタック内に、階段構造を形成することを更に含み、
前記誘電体構造は、前記階段構造によって取り囲まれている、
請求項１９に記載の方法。

【請求項30】

前記交互誘電体層スタック内に、複数のレベルを含む階段構造を形成することを更に含む、
請求項１９に記載の方法。

【請求項31】

前記階段構造の前記複数のレベルのそれぞれには、ワードラインコンタクトが配置されている、
請求項３０に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般に、半導体技術の分野に関し、より具体的には、３次元（３Ｄ）メモリデバイスのチャネルホールプラグ構造およびその形成方法に関する。

【背景技術】

【0002】

平面メモリセルは、回路設計、製造統合、および製造プロセスの改善により、ある技術世代から次の世代へと継続的にサイズが小さくなってきた。しかし、メモリセルのフィーチャサイズが継続的に縮小するにつれて、平面メモリセルの密度は増加する。その結果、製造技術は困難になり、費用がかかる可能性がある。

【0003】

３次元（３Ｄ）メモリアーキテクチャ（例えば、互いの上に積み重ねられた平面メモリセル）は、平面メモリセルの密度制限に対処することができる。３Ｄメモリアーキテクチャには、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスと、が含まれる。

【発明の概要】

【0004】

３Ｄメモリおよびその製造方法の実施形態が本明細書で開示される。

【0005】

本開示のいくつかの実施形態によれば、３Ｄ ＮＡＮＤメモリデバイスは、階段構造を有する交互層スタックと、交互層スタックによって取り囲まれた１つまたは複数の誘電体構造と、を含む。交互層スタックは交互の導体および誘電体層のスタックを含むことができ、誘電体構造は単一の誘電体層を含むことができる。メモリデバイスは更に、交互導体／誘電体スタックを通って垂直に延在する多数の垂直構造と、誘電体構造を通って垂直に延在する多数の垂直構造と、を含む。限定ではなく例として、交互導体／誘電体スタックを通って垂直に延在する垂直構造は、「チャネル」構造および「スリット」構造を含むことができる。誘電体構造を通って垂直に延在する垂直構造は、本明細書で「スルーアレイコンタクト」（「ＴＡＣ」構造または「ＴＡＣ」）と呼ばれるスルーアレイコンタクト構造を含むことができる。

【0006】

３Ｄ ＮＡＮＤメモリデバイスの追加の要素は、各チャネル構造上に配置されたエッチング停止層と、複数の第１のコンタクトを有する第１のコンタクト層と、を含むことができる。例えば、第１のコンタクトのそれぞれは、階段構造の各交互導体／誘電体スタックからのそれぞれの導体層、チャネル構造のそれぞれのエッチング停止層、およびそれぞれのスリット構造に物理的に接続するように形成することができる。

【0007】

いくつかの実施形態では、エッチング停止層は、ポリシリコン（例えば、多結晶シリコンまたは「ポリ」）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、またはそれらの組み合わせを含む。更に、複数の導体／誘電体層ペアのそれぞれは、金属および酸化シリコン（ＳｉＯ_２）層を含むことができる。前述の材料は例示であり、限定するものではない。したがって、他の適切な材料を使用することができる。

【0008】

いくつかの実施形態では、メモリデバイスは、交互導体／誘電体スタックを通って垂直に延在するダミー（例えば、電気的に機能しない）チャネル構造を含む。

【0009】

いくつかの実施形態では、メモリデバイスは、第１のコンタクト層上の第２のコンタクト層と、第２のコンタクト層上の第３のコンタクト層と、を含む。第２および第３のコンタクト層は、それぞれ第２および第３のコンタクトを含む。第３のコンタクト層の一部のコンタクトは、それぞれの第２および第１のコンタクトを介して、階段構造の交互導体／誘電体スタックからの導体層、ならびにチャネル構造およびスリット構造に電気的に接続される。いくつかの実施形態では、第１、第２、および第３のコンタクト層は、３Ｄ ＮＡＮＤメモリデバイスのための相互接続ネットワークを形成する。相互接続ネットワークは、３Ｄ ＮＡＮＤメモリデバイスの様々なコンポーネント間で電気信号を転送するために使用できる。

【0010】

本開示のいくつかの実施形態によれば、３Ｄ ＮＡＮＤメモリデバイスの形成方法が本明細書で開示される。例えば、交互誘電体スタックを基板上に形成することができる。交互誘電体スタックは、複数の誘電体層ペアを含むことができ、各ペアは、第１の誘電体層と、第１の誘電体層とは異なる第２の誘電体層と、を含む。続いて、第１の階段構造を交互誘電体スタックに形成することができる。続いて、チャネル構造および誘電体構造（それぞれ交互誘電体スタックを通って垂直に延在する）を形成する。

【0011】

いくつかの実施形態では、誘電体構造の誘電体材料は、交互誘電体スタックの第２の誘電体層の材料と同じであり得る。犠牲エッチング停止層を各チャネル構造上に配置することができる。続いて、交互誘電体スタックを通って延在するスリット開口部が形成され、交互誘電体スタックの第１の誘電体層がスリット開口部を通って導体層に置き換えられ、複数の導体／誘電体層ペアを形成する。次に、スリット開口部は導体材料で充填される。更に、複数の第１のコンタクトを有する第１のコンタクト層を形成して、第１の階段構造の交互導体／誘電体スタックからの各第１の導体層を第１のコンタクトに接続することができる。更に、各チャネルおよびスリット構造はまた、第１のコンタクト層のそれぞれの第１のコンタクトに接続することができる。いくつかの実施形態では、第１のコンタクト層の形成前に、各チャネル構造上の犠牲エッチング停止層を「永久」エッチング停止層で置き換えることができる。

【0012】

いくつかの実施形態では、ＴＡＣ開口部は、誘電体構造を通してエッチングされ、続いて、金属で充填されて、誘電体構造および基板の一部を通って延在するそれぞれのＴＡＣ構造を形成する。いくつかの実施形態では、ＴＡＣ構造は、第１のコンタクト層の一部である。言い換えれば、ＴＡＣ構造は、第１のコンタクト層と同時に形成することができる。

【0013】

いくつかの実施形態では、複数の第２のコンタクトを有する第２のコンタクト層を、第１のコンタクト層の上に形成することができる。第２のコンタクトは、第１のコンタクト層のそれぞれの第１のコンタクトに接続することができる。

【0014】

いくつかの実施形態では、複数の第３のコンタクトを有する第３のコンタクト層を、第２のコンタクト層の上に形成することができる。第３のコンタクト層は、それぞれの第２および第１のコンタクト層を介して、第１の階段構造の交互導体／誘電体スタックの第１の導体層、チャネル構造、およびスリット構造を含むメモリデバイスの様々なコンポーネントに電気的に接続できる。

【0015】

いくつかの実施形態では、スリット構造を形成する前に、ドープされた領域を基板に形成することができる。スリット構造はドープされた領域と接触することができる。

【0016】

いくつかの実施形態では、永久エッチング停止層は、ポリシリコン、チタン、窒化チタン、およびタングステンの１つまたは複数を含む。誘電体構造は酸化シリコンを含むことができる。複数の誘電体層ペアのそれぞれは、酸化シリコン層および窒化シリコン層を含むことができる。複数の導体／誘電体層ペアのそれぞれは、金属層および酸化シリコン層を含むことができる。

【0017】

本発明の更なる特徴および利点、ならびに本発明の様々な実施形態の構造および動作は、添付の図面を参照して以下に詳細に説明される。本発明は、本明細書に記載される特定の実施形態に限定されないことに留意されたい。そのような実施形態は、例示の目的でのみ本明細書に提示されている。追加の実施形態は、本明細書に含まれる教示に基づいて、当業者に明らかであろう。

【図面の簡単な説明】

【0018】

本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明とともに、更に本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのに役立つ。

【図1A】本開示のいくつかの実施形態による、３Ｄメモリデバイスの様々な領域を平面図で示す。

【図1B】本開示のいくつかの実施形態による、３Ｄメモリデバイスの様々な領域を平面図で示す。

【図1C】本開示のいくつかの実施形態による、３Ｄメモリデバイスの様々な領域を平面図で示す。

【図2】本開示のいくつかの実施形態による、３Ｄメモリデバイスの断面図を示す。

【図3】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成する例示的な方法のフロー図である。

【図4】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成する例示的な製造プロセスを示す。

【図5】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成する例示的な製造プロセスを示す。

【図6】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成する例示的な製造プロセスを示す。

【図7】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成する例示的な製造プロセスを示す。

【図8】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成する例示的な製造プロセスを示す。

【図9】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成する例示的な製造プロセスを示す。

【図10】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成する例示的な製造プロセスを示す。

【図11】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成する例示的な製造プロセスを示す。

【図12】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成する例示的な製造プロセスを示す。

【図13】本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成する例示的な製造プロセスを示す。

【発明を実施するための形態】

【0019】

本開示の特徴および利点は、同様の参照文字が全体を通して対応する要素を識別する図面と併せて解釈されるとき、以下に記載される発明を実施するための形態からより明らかになるであろう。図面において、同様の参照番号は、一般に、同一の、機能的に同様の、および／または構造的に同様の要素を示す。更に、一般に、参照番号の左端の数字は、参照番号が最初に表示される図面を識別する。特に明記しない限り、本開示全体にわたって提供される図面は、原寸に比例する図面として解釈されるべきではない。

【0020】

〔詳細な説明〕
特定の構成および配置について説明しているが、これは例示の目的でのみ行われていることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。当業者には、本開示が様々な他の用途にも用いることができることが明らかであろう。

【0021】

本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「典型的な実施形態」、「いくつかの実施形態」などへの言及は、記載された実施形態が特定の特徴、構造、または特性を含み得ることを示すが、すべての実施形態が特定の特徴、構造、または特性を必ずしも含むとは限らないことに留意すべきである。更に、そのような語句は、必ずしも同じ実施形態を指すとは限らない。更に、特定の特徴、構造、または特性が実施形態に関連して説明されている場合、明示的に説明されているかどうかにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性に影響を与えることは、当業者の知識の範囲内である。

【0022】

一般に、用語は、少なくとも一部は文脈での使用から理解できる。例えば、本明細書で使用する場合、「１つ以上」という用語は、少なくとも一部は文脈に応じて、任意の特徴、構造、もしくは特性を単数の意味で説明するために使用され得るか、または特徴、構造、もしくは特性の組み合わせを複数の意味で説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などの用語は、少なくとも一部は文脈に応じて、単数の用法を伝える、または複数の用法を伝えると理解することができる。

【0023】

本開示における「上（ｏｎ）」、「上方（ａｂｏｖｅ）」、および「上（ｏｖｅｒ）」の意味は、「上（ｏｎ）」が何かの「直接上（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、中間フィーチャまたはその間の層がある何かの「上（ｏｎ）」の意味も含み、「上方（ａｂｏｖｅ）」または「上（ｏｖｅｒ）」が何かの「上方（ａｂｏｖｅ）」または「上（ｏｖｅｒ）」の意味を意味するだけでなく、中間フィーチャまたはその間の層がない何かの「上方（ａｂｏｖｅ）」または「上（ｏｖｅｒ）」（すなわち、何かの直接上）の意味も含むように、最も広い意味で解釈されるべきであることが容易に理解されるべきである。

【0024】

更に、「下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などの空間的に相対的な用語は、説明を容易にするために本明細書で使用されて、図に示されるように、ある要素または特徴と別の要素または特徴との関係を説明することができる。空間的に相対的な用語は、図に示されている向きに加えて、使用中または動作中のデバイスの様々な向きを包含することが意図されている。装置は他の方向に向けられてもよく（９０度または他の向きに回転され）、本明細書で使用される空間的に相対的な記述子は同様にそれに応じて解釈されてもよい。

【0025】

本明細書で使用する場合、「基板」という用語は、後続の材料層が上に追加されるか、または他の方法で「配置される」材料を指す。基板自体をパターン化することができる。基板の上に（例えば、上部に）配置された材料は、パターン化することも、パターン化せずに残すこともできる。更に、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウエハなどの非導電性材料から作ることができる。

【0026】

本明細書で使用する場合、「層」という用語は、厚みのある領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができ、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。更に、層は、連続構造の厚さよりも薄い厚さを有する均一または不均一な連続構造の領域であり得る。例えば、層は、連続構造の上面と底面との間、または上面および底面にある任意の一対の水平面の間に配置することができる。本明細書で使用する場合、構造、層、または要素の「上面」または「前面」という用語は、後続の要素または構造がその上に形成され得る表面を指す。逆に、本明細書で使用する場合、「底面」または「裏面」という用語は、上面とは反対側の構造、層、または要素の側を指す。「上面」または「前面」および「底面」または「背面」という用語は、単に説明の目的で使用されており、要素、層、または構造の向きを限定するものではないことに留意されたい。層は、水平方向、垂直方向、および／またはテーパー面に沿って延在し得る。基材は、層であり得、その中に１つ以上の層を含み得、ならびに／またはその上、その上方、および／もしくはその下方に１つ以上の層を有し得る。層は複数の層を含んでもよい。例えば、相互接続層は、（コンタクト、相互接続ライン、および／またはビアが形成される）１つ以上の導体およびコンタクト層と、１つ以上の誘電体層とを含むことができる。

【0027】

本明細書で使用する場合、「公称、名目上（ｎｏｍｉｎａｌ／ｎｏｍｉｎａｌｌｙ）」という用語は、製品またはプロセスの設計フェーズ中に設定される、構成要素またはプロセス動作の特性またはパラメータの所望の、または目標の値を指し、所望の値より上および／または下の値の範囲を伴う。値の範囲は、生産プロセスまたは許容誤差のわずかな変動が原因である可能性がある。本明細書で使用する場合、「約（ａｂｏｕｔ）」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化する可能性がある所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば、値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）以内で変化する所与の量の値を示すことができる。

【0028】

本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、横向きの基板上にメモリセルトランジスタの縦向きのストリング（本明細書ではＮＡＮＤストリングなどの「メモリストリング」と呼ばれる）を有する半導体デバイスを指し、メモリストリングは、基板に対して垂直方向に延在する。本明細書で使用する場合、「垂直（ｖｅｒｔｉｃａｌ／ｖｅｒｔｉｃａｌｌｙ）」という用語は、基板の側面に名目上垂直であることを意味する。

【0029】

本開示による様々な実施形態は、メモリアレイ（本明細書では「アレイデバイス」とも呼ばれる）用の相互接続構造を有する３Ｄメモリデバイスを提供する。相互接続構造により、様々なメモリアレイ構造（例えば、ＮＡＮＤストリング、ゲートラインスリット、ワードラインなど）へのコンタクトを限られた数のステップ（例えば、１ステップまたは２ステップ）で製造できるため、プロセスの複雑さと生産コストを低減することができる。いくつかの実施形態では、本明細書で開示される相互接続構造は、上部相互接続層にビットラインを含み、これは、アレイデバイスおよび周辺デバイスが異なる基板上に形成され、続いて、「対面」構成でハイブリッド結合によって接合される３Ｄメモリアーキテクチャに適している。

【0030】

更に、本明細書で開示される相互接続構造は、積み重ねられたアレイデバイスと（例えば、電力バスおよび金属ルーティングのための）周辺デバイスとの間に垂直相互接続を提供するＴＡＣ構造を含むことができるため、金属レベルを低下させ、ダイサイズを縮小することができる。いくつかの実施形態では、相互接続構造の一部としてのＴＡＣ構造は、「単一材料」誘電体構造（例えば、交互誘電体層のスタックではなく単一の誘電体で作られた誘電体構造）内に形成される。いくつかの実施形態によれば、単一材料誘電体構造にＴＡＣ構造を形成することは、交互誘電体層のスタックにＴＡＣ構造を形成することと比較して、エッチング能力およびコストの観点から有利である。

【0031】

いくつかの実施形態によれば、図１Ａ～図１Ｃは、ＢＬおよびＷＬとラベル付けされたそれぞれの軸によって示される、ビットライン（ＢＬ）およびワードライン（ＷＬ）方向に沿った３Ｄメモリデバイスの様々な例示的な領域の平面図である。例えば、図１Ａは、３Ｄメモリデバイスの例示的なＷＬ ＴＡＣ領域１０２の平面図である。ＴＡＣ領域１０２は、ＮＡＮＤストリング領域１１０、ＴＡＣ領域１２０、および上部選択ゲート（ＴＳＧ）階段領域１３０を含む。ＮＡＮＤストリング領域１１０は、それぞれが複数の積み重ねられたメモリセルを含むＮＡＮＤストリング１１２のアレイを含むことができる。ＴＳＧ階段領域１３０は、ＮＡＮＤストリング領域１１０の側部に配置され、平面図においてＴＡＣ領域１２０に隣接することができる。ＴＳＧ階段領域１３０は、２つ以上のレベルを有する階段構造上に形成されたＴＳＧコンタクト１３２のアレイを含むことができる。ＴＳＧコンタクト１３２は、図１Ａには示されていない相互接続コンタクトのネットワークを介して、ＮＡＮＤストリング領域１１０内のＮＡＮＤストリング１１２の上部選択ゲートに電気的に接触することができる。

【0032】

いくつかの実施形態では、ＴＡＣ領域１２０は、３ＤメモリデバイスのＷＬ方向において２つのＴＳＧ階段領域１３０の間にある。ＴＡＣ領域１２０は、単一材料の誘電体構造１２４によって定義することができる。多数のＴＡＣ構造１２６は、誘電体構造１２４のＴＡＣ領域１２０内に形成することができる。いくつかの実施形態では、ダミー（例えば、電気的に機能しない）チャネル構造１２２は、ＴＡＣ領域１２０の外側に形成されて、メモリアレイ構造に機械的支持を提供する。限定ではなく例として、ダミーチャネル構造１２２は、例えば、ＴＳＧ階段領域１３０に隣接するＮＡＮＤストリング領域１１０の縁に沿って、ＴＡＣ領域１２０の外側の任意の領域に形成することができる。図１Ａに示すように、ＷＬ ＴＡＣ領域１０２はまた、それぞれがＷＬ方向に延在する複数のスリット構造１１４を含むこともできる。少なくともいくつかのスリット構造１１４は、ＮＡＮＤストリング領域１１０内のＮＡＮＤストリング１１２のアレイのための共通ソースコンタクトとして機能することができる。いくつかの実施形態によれば、スリット構造１１４は、３Ｄメモリデバイスを多数のメモリブロックに分割することができる。

【0033】

図１Ｂは、ＮＡＮＤストリング領域１１０およびＴＡＣ領域１２０を含む、３Ｄメモリデバイスの例示的なビットライン（ＢＬ）ＴＡＣ領域１０４の平面図である。ＮＡＮＤストリング領域１１０は、それぞれが複数の積み重ねられたメモリセルを含むＮＡＮＤストリング１１２のアレイを含むことができる。いくつかの実施形態では、ＴＡＣ領域１２０は、３Ｄメモリデバイスのビットライン方向において２つのＮＡＮＤストリング領域１１０の間に配置される（図１Ａ～図１Ｃで「ＢＬ」とラベル付けされる）。ＴＡＣ領域１２０は、単一材料の誘電体構造１２４によって定義することができる。図１Ｂに示すように、誘電体構造１２４内のＴＡＣ領域１２０に２つ以上のＴＡＣ構造１２６を形成することができる。更に、ＢＬ ＴＡＣ領域１０４はまた、それぞれがＷＬ方向に延在するスリット構造１１４を含むこともできる。少なくともいくつかのスリット構造１１４は、ＮＡＮＤストリング領域１１０内のＮＡＮＤストリング１１２のアレイのための共通ソースコンタクトとして機能することができる。スリット構造１１４はまた、３Ｄメモリデバイスを多数のメモリブロックに分割することができる。いくつかの実施形態では、ダミー（例えば、電気的に機能しない）チャネル構造１２２は、ＮＡＮＤストリング領域１１０の一部、例えば、ビットライン方向でＴＡＣ領域１２０に隣接するメモリエリアに形成される。

【0034】

図１Ｃは、ＮＡＮＤストリング領域１１０、階段領域１４０、およびＴＡＣ領域１２０を含む、３Ｄメモリデバイスの例示的な階段ＴＡＣ領域１０６の平面図である。ＮＡＮＤストリング領域１１０は、それぞれが複数の積み重ねられたメモリセルを含むＮＡＮＤストリング１１２のアレイを含むことができる。階段領域１４０は、階段構造と、階段構造上に形成されたＷＬコンタクト１４２のアレイと、を含むことができる。いくつかの実施形態では、ＴＡＣ領域１２０は、階段領域１４０に形成することができる。ＴＡＣ領域１２０は、単一材料の誘電体構造１２４によって定義される。多数のＴＡＣ構造１２６は、単一材料の誘電体構造１２４のＴＡＣ領域１２０内に形成することができる。図１Ｃに示すように、階段ＴＡＣ領域１０６はまた、それぞれがＷＬ方向に延在するスリット構造１１４を含むこともできる。少なくともいくつかのスリット構造１１４は、ＮＡＮＤストリング領域１１０内のＮＡＮＤストリング１１２のアレイのための共通ソースコンタクトとして機能することができる。スリット構造１１４はまた、メモリデバイスを多数のメモリブロックに分割することができる。いくつかの実施形態では、ダミー（例えば、電気的に機能しない）チャネル構造が、ＴＡＣ領域１２０の外側の階段領域１４０に形成される（図１Ｃには示されていない）。

【0035】

図２は、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイス２００の断面図である。３Ｄメモリデバイス２００は基板２０２を含むことができる。基板２０２は、単結晶シリコン（Ｓｉ）、または別の元素半導体、例えば、（ｉ）ゲルマニウム（Ｇｅ）；（ｉｉ）シリコンゲルマニウム（ＳｉＧｅ）、炭化シリコン（ＳｉＣ）、ヒ化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、ヒ化インジウム（ＩｎＡｓ）、および／もしくはアンチモン化インジウム（ＩｎＳｂ）を含む化合物半導体；（ｉｉｉ）ヒ化リン化ガリウム（ＧａＡｓＰ）、ヒ化アルミニウムインジウム（ＡｌＩｎＡｓ）、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）、ヒ化ガリウムインジウム（ＧａＩｎＡｓ）、リン化ガリウムインジウム（ＧａＩｎＰ）、および／もしくはヒ化リン化ガリウムインジウム（ＧａＩｎＡｓＰ）；もしくは（ｉｖ）それらの組み合わせを含むことができる。更に、基板２０２は、シリコンオンインシュレータ（ＳＯＩ）またはゲルマニウムオンインシュレータ（ＧＯＩ）などの「半導体オンインシュレータ」ウェハであり得る。例示の目的で、基板２０２は、単結晶Ｓｉ（例えば、Ｓｉウェハ）との関連で説明される。本明細書の開示に基づいて、上記で論じたように、他の材料を使用することができる。これらの材料は、本開示の精神および範囲内にある。いくつかの実施形態では、基板２０２は、薄くされた基板であり得、これは、研削、ウェットおよび／またはドライエッチング、化学機械平坦化（ＣＭＰ）、またはそれらの組み合わせによって薄くされた。

【0036】

３Ｄメモリデバイス２００は、基板２０２の上方（基板２０２の上面）にアレイデバイスを含むことができる。３Ｄメモリデバイス２００内の様々なコンポーネント間の空間関係を更に示すために、ｘ、ｙ、およびｚ軸が図２に追加されていることに留意されたい。基板２０２は、ｘ方向（横方向）およびｙ方向に横方向に延在する２つの水平面（例えば、上面および底面）を含む。本明細書で使用する場合、あるコンポーネント（例えば、層またはデバイス）が、半導体デバイス（例えば、３Ｄメモリデバイス２００）の別のコンポーネント（例えば、層またはデバイス）の「上（ｏｎ）」、「上方（ａｂｏｖｅ）」、または「下方（ｂｅｌｏｗ）」であるかどうかは、基板を半導体デバイスのｚ方向の最も低い面に位置付ける場合、基板２０２に対してｚ方向（垂直方向）に決定される。空間関係を説明するために同じ概念が本開示全体にわたって適用される。更に、ｙ方向は図２のページを指している。

【0037】

限定ではなく例として、３Ｄメモリデバイス２００は、非モノリシック３Ｄメモリデバイスの一部であり得、そのコンポーネント（例えば、周辺デバイスおよびアレイデバイス）は、異なる基板上に独立して製造され、次いで「対面」構成で結合され得る。いくつかの実施形態では、アレイデバイス基板（例えば、基板２０２）は、結合された非モノリシック３Ｄメモリデバイスの基板として残り、周辺デバイス（例えば、ページバッファ、デコーダ、およびラッチなどの３Ｄメモリデバイス２００の動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路；図２には示されていない）は、ハイブリッド結合の前に３Ｄメモリデバイス２００に面するように位置付ける。あるいは、いくつかの実施形態では、３Ｄメモリデバイス２００は、ハイブリッド結合の前に、周辺デバイス（明確にするために図２には示されていない）に面するように位置付ける。アレイデバイス基板（例えば、基板２０２）は、薄くされた基板であり得、非モノリシック３Ｄメモリデバイスの配線（ＢＥＯＬ）相互接続は、薄くされたアレイデバイス基板２０２の裏面（例えば、底面）上に形成され得る。

【0038】

いくつかの実施形態では、３Ｄメモリデバイス２００は、周辺デバイスに対するその相対位置（例えば、上または下）に関係なく、非モノリシック３Ｄメモリデバイスの一部であり得る。参照を容易にするために、図２は、基板２０２が非モノリシック３Ｄメモリデバイスの基板または非モノリシック３ＤメモリデバイスのＢＥＯＬ相互接続層が形成された薄くされた基板であるかどうかに関係なく、基板２０２（アレイデバイス基板）がｘｙ平面においてアレイデバイスの下に位置付けられた３Ｄメモリデバイス２００の状態を示す。

【0039】

いくつかの実施形態では、３Ｄメモリデバイス２００は、メモリセルが基板２０２の上方に垂直に延在するＮＡＮＤストリング２０４のアレイの形で提供されるＮＡＮＤフラッシュメモリデバイスである。アレイデバイスは、複数の導体層２０６および誘電体層２０８のペアを通って延在する複数のＮＡＮＤストリング２０４を含むことができる。複数の導体／誘電体層ペアは、本明細書では「交互導体／誘電体スタック」２１０とも呼ばれる。いくつかの実施形態では、交互導体／誘電体スタック２１０内の導体／誘電体層ペアの数（例えば、３２、６４、または９６）は、３Ｄメモリデバイス２００内のメモリセルの数を定義する。交互導体／誘電体スタック２１０内の導体層２０６および誘電体層２０８は、垂直方向に（例えば、ｚ軸に沿って）交互になっている。言い換えれば、交互導体／誘電体スタック２１０の上部または底部の層を除いて、各導体層２０６は、両側で２つの誘電体層２０８によって隣り合うことができるか、または各誘電体層２０８は、両側で２つの導体層２０６によって隣り合うことができる。導体層２０６は、各々が同じ厚さまたは異なる厚さを有することができる。同様に、誘電体層２０８は、各々が同じ厚さまたは異なる厚さを有することができる。限定ではなく例として、各導体層２０６の厚さは約２５ｎｍから約４０ｎｍの範囲とすることができ、各誘電体層２０８の厚さは約２０ｎｍから約３５ｎｍの範囲とすることができる。

【0040】

限定ではなく例として、導体層２０６は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ドープされた多結晶Ｓｉ（ポリシリコン）、ドープされた単結晶Ｓｉ、シリサイド、またはそれらの任意の組み合わせなどの導電性材料を含むことができる。誘電体層２０８は、酸化シリコン（Ｓｉ_ｘＯ_ｙ、以降は「ＳｉＯ_２」）、窒化シリコン（Ｓｉ_ｘＮ_ｙ、以降は「ＳｉＮ」）、酸窒化シリコン（ＳｉＯＮ）、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、導体層２０６は、Ｗなどの金属層を含み、誘電体層２０８は、ＳｉＯ_２を含む。

【0041】

図２に示すように、横方向の（例えば、ｘ軸に沿った）少なくとも一方の側で、交互導体／誘電体スタック２１０は、階段構造２１２を含むことができる。階段構造２１２の各「レベル」または「ステップ」２１４は、互いに積み重ねられた上部に１つまたは複数の導体／誘電体層ペアを含むことができる。各導体／誘電体層のペアは、それぞれ導体層２０６および誘電体層２０８を含む。階段構造２１２の各レベル２１４の最上層は、垂直方向（例えば、ｚ軸に沿う）の相互接続に利用可能な導体層２０６である。いくつかの実施形態では、階段構造２１２のレベル２１４は、同じ高さを有する。更に、階段構造２１２の隣接するレベル２１４は、ｘ方向に名目上同じ距離だけ互いにオフセットされている。より具体的には、階段構造２１２の２つの隣接するレベル２１４ごとに、基板２０２に近い第１のレベルは、第２のレベルよりも横方向に更に延在することができるため、垂直方向（例えば、ｚ軸に沿う）の相互接続用に第１のレベルに「着地エリア」または「接続点」を形成する。

【0042】

図２に示すように、各ＮＡＮＤストリング２０４は、交互導体／誘電体スタック２１０を通って延在するチャネル構造２１６を含む。チャネル構造２１６は、半導体材料（例えば、半導体チャネル２１８として）および誘電体材料（例えば、メモリフィルム２２０として）で充填される。いくつかの実施形態では、半導体チャネル２１８は、アモルファスＳｉ、ポリシリコン、単結晶ＳｉなどのＳｉなどを含む。いくつかの実施形態では、メモリフィルム２２０は、トンネル層、記憶層（「電荷トラップ／記憶層」としても知られる）、およびブロッキング層を含む複合層スタックである。各ＮＡＮＤストリング２０４は、円筒形状（例えば、柱形状）を有することができる。いくつかの実施形態によれば、半導体チャネル２１８、トンネル層、記憶層、およびブロッキング層は、この順序で中心から柱の外面に向かう方向に沿って配置される。トンネル層は、ＳｉＯ_２、ＳｉＮ、またはそれらの任意の組み合わせを含むことができる。記憶層は、ＳｉＮ、ＳｉＯＮ、シリコン、またはそれらの任意の組み合わせを含むことができる。ブロッキング層は、ＳｉＯ_２、ＳｉＮ、高比誘電率（ｈｉｇｈ－ｋ）誘電体（例えば、比誘電率が３．９超）、またはそれらの任意の組み合わせを含むことができる。

【0043】

いくつかの実施形態では、ＮＡＮＤストリング２０４は、複数の制御ゲート（各々がＷＬの一部である）を含む。交互導体／誘電体スタック２１０内の導体層２０６は、ＮＡＮＤストリング２０４内のメモリセルの制御ゲートとして作用することができる。更に、各導体層２０６は、階段構造２１２で終了するＷＬとして横方向に（例えば、ｘｙ平面に沿って）延在することができる、多数のＮＡＮＤストリング２０４の制御ゲートとして作用することができる。

【0044】

いくつかの実施形態では、各ＮＡＮＤストリング２０４は、図２に示すように、ＮＡＮＤストリング２０４の底部および上部それぞれにエピタキシャル層２２２およびエッチング停止プラグ２２４を含む。各ＮＡＮＤストリング２０４について、エピタキシャル層２２２は、本明細書では「エピタキシャルプラグ」と呼ばれる。エピタキシャルプラグ２２２およびエッチング停止プラグ２２４のそれぞれは、チャネル構造２１６のそれぞれの端部と接触することができる。エピタキシャルプラグ２２２は、例えば、基板２０２からエピタキシャル成長した半導体材料（例えば、単結晶Ｓｉ）を含むことができる。エッチング停止プラグ２２４は、半導体材料（例えば、ポリシリコン）または導体材料（例えば、金属）を含むことができる。いくつかの実施形態では、エッチング停止プラグ２２４は、チタン／窒化チタンスタック（バリア層および接着層）およびＷ（導体）で充填された開口部を含む。その名前が示唆するように、エッチング停止プラグ２２４は、後続のエッチング動作中に、ＳｉＯ_２およびＳｉＮなどのチャネル構造２１６内の誘電体のエッチングを防止するエッチング停止層である。いくつかの実施形態では、エッチング停止プラグ２２４は、ＮＡＮＤストリング２０４のドレインとして作用する。

【0045】

いくつかの実施形態では、アレイデバイスは、スリット構造２２６を更に含む。各スリット構造２２６は、交互導体／誘電体スタック２１０を通って垂直に（例えば、ｚ軸に沿って）延在することができる。スリット構造２２６はまた、ｙ軸に沿って延在して、図１Ａ～図１Ｃについて前述したように、交互導体／誘電体スタック２１０を多数のブロックに分離する。スリット構造２２６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料で充填される。スリット構造２２６は更に、スリット構造２２６内の導体と交互導体／誘電体スタック２１０との間に挿入され、交互導体／誘電体スタック２１０の周囲の導体層からスリット構造内の導体材料を電気的に絶縁する誘電体層を含む。いくつかの実施形態では、スリット構造２２６は、同じメモリブロックに配置されたＮＡＮＤストリング２０４のソースコンタクトとして作用する。その結果、スリット構造２２６は、メモリブロック内の多数のＮＡＮＤストリング２０４の「共通ソースコンタクト」として機能することができる。

【0046】

いくつかの実施形態では、基板２０２は、所望のドーピングレベルでｐ型またはｎ型ドーパントを有するドープされた領域２２８を含む。図２に示すように、各ドープされた領域２２８は、それぞれのスリット構造２２６と接触している。いくつかの実施形態では、スリット構造２２６は、ドープされた領域２２８を介してＮＡＮＤストリング２０４に電気的に結合される。

【0047】

ＮＡＮＤストリング２０４およびスリット構造２２６は、交互導体／誘電体スタック２１０の上に配置される誘電体層２３０に部分的に形成されることに留意しなければならない。いくつかの実施形態では、誘電体層２３０は、交互誘電体層のスタックであるのではなく、単一誘電体材料で作られた層スタックとすることができる。限定ではなく例として、誘電体層２３０はＳｉＯ_２などの酸化物層である。言い換えれば、誘電体層２３０は誘電体層２０８と同じであり得る。更に、図２に示すように、誘電体層２３０は階段構造２１２上に延在する。

【0048】

図２に示すように、誘電体導体／誘電体スタック２１０は、ｘ方向に沿って（および図２には示されていないｙ方向に沿って）単一材料誘電体構造２３２（以降は「誘電体構造２３２」）によって「中断」される。いくつかの実施形態では、誘電体構造２３２は、ＴＡＣ領域１２０の境界、形状、およびサイズを定義する（例えば、図１Ａ～図１Ｃに示される）。その結果、図１Ａ～図１Ｃの平面図に示すように、誘電体構造２３２は、導体／誘電体スタック２１０によって取り囲まれ得る。更に、誘電体構造２３２は、ｘｙ平面に延在し、誘電体層２３０と同一平面にあることができる（例えば、誘電体構造２３２および誘電体層２３０の上面は、面一である）。いくつかの実施形態では、誘電体構造２３２は、下にある分離構造または領域２３３（以降は「浅いトレンチ分離（ＳＴＩ）構造２３３）」の少なくとも一部と整列するか、または覆うように形成される。ＳＴＩ構造２３３は例示的なものであり、限定的なものではないことに留意されたい。したがって、他の分離構造を使用することができる。更に、誘電体構造２３２はＳＴＩ構造２３３と接触している。限定ではなく例として、ＳＴＩ構造２３３は、基板２０２の上部に形成され、例えば、ＳｉＯ_２を含むがこれに限定されない誘電体材料で充填される。いくつかの実施形態では、誘電体構造２３２のフットプリントは、ＳＴＩ構造２３３のフットプリントよりも小さいかまたは等しい。例えば、いくつかの実施形態では、誘電体構造２３２は、ＳＴＩ構造２３３の一部のみを覆うことができる。

【0049】

いくつかの実施形態では、誘電体構造２３２は、誘電体層２３０および／または誘電体層２０８と同じ材料を含む。例えば、誘電体構造２３２はＳｉＯ_２を含むことができる。しかし、これは限定的ではなく、したがって、誘電体構造２３２は、誘電体層２０８または誘電体層２３０とは異なる材料を含むことができる。いくつかの実施形態では、誘電体構造２３２は、異なる形状を有することができる。例えば、図１Ａ～図１Ｃの平面図に示すように、ＴＡＣ領域１２０は、長方形または正方形の形状を有することができる。しかし、これらの形状は限定的ではなく、誘電体構造２３２は、設計レイアウトに従って任意の形状を有することができる。更に、誘電体構造２３２のような多数の誘電体構造が、基板２０２にわたって可能である。

【0050】

図２に示すように、３Ｄメモリデバイス２００は、誘電体構造２３２を通って垂直に延在するＴＡＣ２３４を更に含む。いくつかの実施形態によれば、誘電体構造２３２を通るエッチングは、同じ全体の厚さを有する交互層のスタックを通るエッチングと比較して有利であり得る（例えば、より少ないエッチング動作を含む）。例えば、約６μｍ以上の厚さを有する交互層スタックでのＴＡＣ２３４の形成（例えば、６４層３Ｄメモリデバイスの場合）は、多数のエッチングおよび充填動作を必要とするため、製造コストが増加する。各ＴＡＣ２３４は、誘電体構造２３２の厚さ全体を通して延在することができ、基板２０２内のＳＴＩ構造２３３の少なくとも一部を通して延在することができる。

【0051】

ＴＡＣ２３４は、電力バスの一部などの短い相互接続ルーティングで、３Ｄメモリデバイス２００との間で電気信号を運ぶことができる。いくつかの実施形態では、ＴＡＣ２３４は、３Ｄメモリデバイス２００と周辺デバイス（例えば、ＣＭＯＳチップ上；図２には示されていない）との間および／またはＢＥＯＬ相互接続（図２には示されていない）と周辺デバイスとの間に電気接続を提供することができる。各ＴＡＣ２３４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたＳｉ、シリサイド、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料で充填される。ＴＡＣ２３４は誘電体構造２３２に埋め込まれるので、導体材料を絶縁するために追加の誘電体層が必要とされない。

【0052】

いくつかの実施形態では、３Ｄメモリデバイス２００は、ＮＡＮＤストリング２０４、スリット構造２２６、および階段構造２１２の導体層またはＷＬ２０６などの、本明細書で開示される様々なメモリアレイ構造と物理的および電気的に接触する複数の「ローカルコンタクト」を含む。コンタクトは、メモリアレイ構造と直接接触しているため、更には誘電体層２３０内に形成されているため、本明細書では「ローカルコンタクト」と呼ばれる。図２に示すように、ローカルコンタクトは、ＮＡＮＤストリングコンタクト２３６、スリット構造コンタクト２３８、およびＷＬコンタクト２４０を含むことができる。いくつかの実施形態では、ＴＡＣ２３４はまた、ローカルコンタクトと見なされる。本明細書で使用する場合、「コンタクト」という用語は、垂直相互接続アクセス（ビア）ラインおよび横方向ライン（相互接続ライン）を含む任意の好適な種類の相互接続を広く含むことができる。

【0053】

いくつかの実施形態では、各ローカルコンタクトは、例えば、ローカルコンタクトが形成される誘電体層２３０（およびＴＡＣ２３４の誘電体構造２３２）の上面で、互いに同一平面にある。各ローカルコンタクトの下端部は、それぞれのメモリアレイ構造と直接接触することができる。例えば、ＮＡＮＤストリングコンタクト２３６の下端部は、ＮＡＮＤストリング２０４のエッチング停止プラグ２２４と接触することができ、スリット構造コンタクト２３８の下端部は、スリット構造２２６の上端部と接触することができる。各ＷＬコンタクト２４０の下端部は、階段構造２１２のそれぞれのレベルの上部導体層またはＷＬ２０６と接触することができる。各ローカルコンタクトは、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料で充填される。以下に詳細に説明されるように、ローカルコンタクトの一部またはすべてを単一のコンタクト形成プロセスで同時に形成することができる。

【0054】

図２に示すように、ローカルコンタクトに加えて、３Ｄメモリデバイス２００は、その相互接続構造の一部として、コンタクト層２４２および相互接続層２４４を更に含むことができる。コンタクト層２４２は、誘電体層と、誘電体層内の複数のコンタクト２４６（例えば、ビア）と、を含むことができる。相互接続層２４４は、コンタクト層２４２上に形成することができ、別の誘電体層と、誘電体層内の複数の相互接続コンタクト２４８（例えば、相互接続ライン）と、を含むことができる。ローカルコンタクト、コンタクト層２４２内のコンタクト２４６、および相互接続層２４４内の相互接続コンタクト２４８は、本明細書では集合的に３Ｄメモリデバイス２００の相互接続構造と呼ぶことができる。

【0055】

いくつかの実施形態では、各コンタクト２４６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料で充填することができる。以下に詳細に説明されるように、コンタクト２４６すべてを単一のコンタクト形成プロセスで同時に形成することができる。

【0056】

いくつかの実施形態では、各相互接続コンタクト２４８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料で充填することができる。以下に詳細に説明されるように、相互接続コンタクト２４８すべてを単一のコンタクト形成プロセスで同時に形成することができる。

【0057】

いくつかの実施形態では、相互接続層２４４内の相互接続コンタクト２４８は、対応するコンタクト２４６およびＮＡＮＤストリングコンタクト２３６によって、それぞれＮＡＮＤストリング２０４に電気的に接続されるビットライン２５０を含むことができる。ビットライン２５０を使用して、対応するＮＡＮＤストリング２０４を個別にアドレス指定することができる。相互接続コンタクト２４８は、スリット構造２２６（ソースコンタクト）に電気的に接続されるソースラインを更に含むことができる。更に、相互接続ラインは、それぞれのコンタクト２４６およびＷＬコンタクト２４０を介して、階段構造２１２内のＴＡＣ２３４およびＷＬ２０６に電気的に接続することができる。３Ｄメモリデバイス２００内の相互接続層の数は、図２の例によって限定されないことを理解されたい。コンタクトを有する１つまたは複数の追加の相互接続層を形成して、３Ｄメモリデバイス２００の構造の相互接続ネットワークを提供することができる。

【0058】

図３は、本開示のいくつかの実施形態による、３Ｄメモリデバイス２００と同様の３Ｄメモリデバイスを形成する例示的な方法３００のフロー図である。図４～図１３は、方法３００を使用して３Ｄメモリデバイスを形成するための例示的な製造プロセスを説明するために使用される。限定ではなく例として、方法３００で製造された３Ｄメモリデバイスは、図２に示されている３Ｄメモリデバイス２００とすることができる。方法３００に示されている動作は網羅的ではなく、他の動作が、動作のいずれかの前、後、または間に実行できることを理解されたい。例えば、他の動作としては、ウェットクリーン動作、ドライエッチング動作、フォトリソグラフィ動作などがあげられ得る。更に、方法３００における動作のシーケンスは限定的ではなく、いくつかの動作は、同時にまたは異なる順序で実行されてもよい。

【0059】

図３および図４を参照すると、方法３００は、基板２０２上に交互誘電体スタック４００を配置または他の方法で堆積させる動作３０２で始まる。例示の目的で、方法３００の基板２０２は、単結晶Ｓｉとの関連で説明される。本明細書の開示に基づいて、上記で論じたように、他の材料を使用することができる。これらの材料は、本開示の精神および範囲内にある。複数の第１の誘電体層２０８および第２の誘電体層４０２のペアを基板２０２上に形成して、交互誘電体スタック４００を形成することができる。いくつかの実施形態では、各誘電体層ペアは、ＳｉＯ_２層およびＳｉＮ層を含む。例えば、第１の誘電体層２０８は、ＳｉＯ_２（図２の交互導体／誘電体スタック２１０の誘電体層２３０と同じ）で作ることができ、第２の誘電体層４０２は、ＳｉＮで作ることができる。交互誘電体スタック４００は、化学蒸着（ＣＶＤ）、プラズマ促進ＣＶＤ（ＰＥＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、プラズマ促進ＡＬＤ（ＰＥＡＬＤ）、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって形成され得る。限定ではなく例として、誘電体スタック４００の高さは、約４μｍ～約３０μｍの範囲とすることができる。いくつかの実施形態では、第２の誘電体層４０２は、後続の動作で導体と置き換えられる犠牲層であり得、それにより、交互誘電体スタック４００は、図２の交互導体／誘電体スタック２１０と同様に、交互導体／誘電体スタックに変換され得る。

【0060】

いくつかの実施形態によれば、基板２０２は、図４に示されているＳＴＩ構造２３３のような分離領域または構造を含む。図４のＳＴＩ構造２３３は、基板２０２の上部に形成することができる。例として、ＳＴＩ構造２３３は、交互誘電体スタック４００を形成する前に形成することができる。ＳＴＩ構造は、例えばＳｉＯ_２などの誘電体材料で充填することができる。

【0061】

方法３００は、動作３０４に続き、図３に示されるように、階段構造（図２の階段構造２１２のような）が、交互誘電体スタック４００の一部から形成される。いくつかの実施形態では、交互誘電体スタック４００の少なくとも一方の側（横方向、ｘ方向）で「トリムエッチング」プロセスを使用して、多数のレベル（例えば、ステップ）を有する階段構造を形成することができる。限定ではなく例として、トリムエッチングプロセスは、各サイクルが１つまたは複数のフォトリソグラフィ動作とそれに続くエッチング動作とを含むマルチサイクルプロセスとすることができる。フォトリソグラフィ動作の間、パターン化されたフォトレジスト（ＰＲ）層は、誘電体スタック４００の一部をマスクする。後続の第１のエッチングプロセスは、誘電体スタック４００の露出部分から所定数の誘電体ペアを取り除いて、誘電体スタック４００に第１のステップ（例えば、第１のレベル）を形成する。次いで、ＰＲを横方向にトリミングして（例えば、ｘ方向に引っ込める）、誘電体スタック４００の追加の部分を露出させる。後続の第２のエッチングは、新たに露出された誘電体スタック４００および第１のステップから所定数の誘電体ペアを取り除く。したがって、誘電体スタック４００に第２のステップ（例えば、第２のレベル）が形成される。このステップ形成プロセスは、誘電体スタック４００内に所望の数のステップが形成されて階段構造が完成するまで、この手法（例えば、ＰＲトリミングとそれに続くエッチング動作）で継続する。このプロセスの結果として、各レベルは、第１の誘電体層２０８と第２の誘電体層４０２とが交互になっている所望の数の誘電体層ペアを含むことができる。階段構造の形成後、ＰＲ層はウェットエッチングプロセスで取り除かれる（ストリップされる）。図５は、方法３００の動作３０４の説明に従って、交互誘電体スタック４００から作られた、得られる階段構造５００を示す。

【0062】

いくつかの実施形態では、動作３０４で使用されるエッチングプロセスは、誘電体層２０８および４０２の両方に単一のエッチングガス化学物質を使用するドライエッチングプロセスであり得る。あるいは、動作３０４で使用されるエッチングプロセスは、各誘電体層に対して異なるエッチング化学物質を使用することができる。更に、エッチング化学物質の選択性に応じて、エッチングプロセスは、時限、エンドポイント、またはそれらの組み合わせであることができる。

【0063】

階段構造の形成後、誘電体層２３０は、階段構造５００および誘電体スタック４００の上に堆積される。いくつかの実施形態では、図５に示すように、ＣＭＰまたはドライエッチングプロセスを使用して、誘電体層２３０の上面を平坦化することができる。限定ではなく例として、誘電体層２３０は、ＰＥＣＶＤ、ＣＶＤ、または別の好適な堆積プロセスによって堆積されたＳｉＯ_２であり得る。交互誘電体スタック４００上の誘電体層２３０の厚さは、約１０～約１０００ｎｍの範囲であり得る。いくつかの実施形態では、誘電体層２３０は、誘電体スタック４００の誘電体層２０８と同じ、例えば、ＳｉＯ_２である。

【0064】

方法３００は、動作３０６に続き、図３に示されるように、チャネル構造を基板２０２上に形成することができる。しかしながら、これは限定的ではなく、追加のチャネル構造を形成することができる。前述したように、各チャネル構造は、交互誘電体スタック４００を通って垂直に延在することができる。各チャネル構造の製造は、基板２０２がチャネルホールを通して露出されるまで、誘電体層２３０および交互誘電体スタック４００を通してチャネルホールをエッチングすることから始まる。図６に示すように、チャネルホールを充填する前に、基板２０２からチャネルホールを通してエピタキシャルプラグ２２２を成長させることができる。限定ではなく例として、エピタキシャルプラグ２２２は単結晶Ｓｉとすることができる。エピタキシャルプラグ２２２の高さは、エピタキシャル成長プロセス条件によって制御することができる。続いて、チャネルホールを充填することにより、チャネル構造２１６をエピタキシャルプラグ２２２上に形成することができる。

【0065】

限定ではなく例として、ドライエッチングプロセスを使用して、チャネルホールを形成することができる。いくつかの実施形態では、チャネル構造２１６の製造プロセスは、メモリフィルム２２０を半導体チャネル２１８と交互誘電体スタック４００の誘電体層ペア４０２および４０２との間に挿入できるように、メモリフィルム２２０および半導体チャネル２１８を堆積することを更に含む。半導体チャネル２１８は、ポリシリコンなどの半導体材料を含むことができる。メモリフィルム２２０は、トンネル層、記憶層、およびブロッキング層（図６には個別に示されていない）の組み合わせを含む誘電体層の複合スタックであり得る。

【0066】

限定ではなく例として、トンネル層は、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮ、またはそれらの組み合わせなどの誘電体材料を含むことができる。半導体チャネルからの電子または正孔は、トンネル層を通って記憶層にトンネルすることができる。記憶層は、電荷を蓄積するための材料を含むことができる。記憶層材料としては、ＳｉＮ、ＳｉＯＮ、ＳｉＯ_２とＳｉＮとの組み合わせ、またはそれらの組み合わせが挙げられるが、これらに限定されない。ブロッキング層は、ＳｉＯ_２などの単一誘電体材料、またはＳｉＯ_２／ＳｉＮ／ＳｉＯ_２（ＯＮＯ）などの誘電体材料のスタックを含むことができる。ブロッキング層は、酸化アルミニウム（Ａｌ_２Ｏ_３）などのｈｉｇｈ－ｋ誘電体を更に含むことができる。半導体チャネル２１８およびメモリフィルム２２０は、ＡＬＤ、ＣＶＤ、ＰＥＡＬＤ、ＰＥＣＶＤ、任意の他の好適な堆積プロセス、またはそれらの組み合わせなどの１つまたは複数の薄膜堆積プロセスによって形成することができる。

【0067】

いくつかの実施形態では、ダミーチャネル構造（図４～図１３には示されていない；例えば、図１Ａ～図１Ｂのダミーチャネル構造１２２）は、チャネル構造２１６と同時に形成される。ダミーチャネル構造は、交互層スタックを通って垂直に延在することができ、チャネル構造２１６と同じ材料で充填することができる。ただし、ローカルコンタクトは、３Ｄメモリデバイスの他のコンポーネントとの電気的接続を提供するためのダミーチャネル構造には形成されない。したがって、ダミーチャネル構造は、３Ｄメモリデバイス内にメモリセルを形成するために使用することができず、すなわち、それらは、電気的に機能しないか、またはそうでなければ動作しない。いくつかの実施形態では、ダミーチャネル構造は、構造要素として使用される。

【0068】

図３を参照すると、方法３００は、動作３０８に続き、交互誘電体層スタックにおいて開口部を形成する。図６に示すように、開口部の形成は、基板２０２のＳＴＩ構造２３３が（例えば、誘電体層２３０および誘電体スタック４００のエッチングされた部分を通して）露出されるまで、誘電体層２３０および誘電体スタック４００の一部をエッチングすることを含む。言い換えれば、開口部は、ＳＴＩ構造２３３と整列するように形成することができる。いくつかの実施形態では、開口部は、ＳＴＩ構造２３３を超えるエリアを露出することができない。例えば、開口部は、ＳＴＩ構造２３３および基板２０２の一部を露出させることができない。しかし、開口部は、ＳＴＩ構造２３３の一部を露出させることができる。これは、フォトリソグラフィとエッチング法（パターニング）により実現できる。例えば、フォトリソグラフィを使用して、誘電体層２３０上にパターン化されたＰＲ構造またはパターン化されたハードマスク（ＨＭ）（図６には示されていない）を形成することができる。パターニングされたＰＲ構造またはパターニングされたＨＭは、誘電体層２３０のエリアを露出させる開口部を有することができる。パターン化されたＰＲ構造またはパターン化されたＨＭの開口部は、下にあるＳＴＩ構造２３３のエリアの上にあるように位置付けることができる。誘電体構造の形成が望ましくない誘電体層２３０のエリアは、パターン化されたＰＲ構造またはパターン化されたＨＭによって覆われる。後続のドライエッチングプロセスは、基板２０２のＳＴＩ構造２３３が露出されるまで、例えば、パターン化ＰＲ構造またはパターン化ＨＭの開口部を通して、誘電体層２３０および誘電体スタック４００の露出部分を取り除く。いくつかの実施形態では、ドライエッチングプロセスは、ＳＴＩ構造２３３が露出されたときに終了する（例えば、停止する）ことができるマルチステップの異方性エッチングとすることができる。限定ではなく例として、ドライエッチングプロセスは、各層（例えば、誘電体層２３０および交互誘電体スタック４００）に対して同じまたは異なるエッチング化学物質を含むことができる。動作３０８の結果として、幅６００ｗの開口部６００が、図６に示すように、ＳＴＩ構造２３３上の誘電体スタック４００に形成される。上記で論じたように、開口部６００の幅６００ｗは、ＳＴＩ構造２３３の幅２３３ｗと等しいかまたはそれより短くすることができる（例えば、６００ｗ≦２３３ｗ）。いくつかの実施形態では、開口部６００は、ＳＴＩ構造２３３内に部分的に延在することができる。言い換えれば、開口部６００を形成するために使用されるエッチングプロセスは、ＳＴＩ構造２３３の上面の一部を（凹ませて）取り除くこともできる。図６に示される開口部６００は、ｙ方向にも延在することができ（図６の図には示されていない）、そのサイズは、パターン化されたＰＲ構造またはパターン化されたＨＭおよびエッチングプロセス中のプロセス条件によって定義できることに留意されたい。いくつかの実施形態によれば、任意の方向において、開口部６００の面積は、ＳＴＩ構造２３３の面積と等しいかまたはそれよりも小さくてよい。更に、開口部６００のような多数の開口部は、方法３００の動作３０６中に、誘電体スタック４００の他のエリアに同時に形成することができる。更に、各開口部６００は、ＳＴＩ構造２３３の上に形成することができる。いくつかの実施形態では、開口部６００のアスペクト比は、約０．１～約１０の範囲であり得る。

【0069】

いくつかの実施形態では、開口部６００は、チャネル構造２１６と同時に形成することができる。代替的実施形態では、開口部６００は、チャネル構造２１６の形成後、またはチャネル構造２１６の形成前に形成することができる。前述の一連の動作のそれぞれは、追加の数のフォトリソグラフィ、エッチング、または堆積動作を必要とする場合がある。開口部６００の形成後、パターン化されたＰＲ構造またはパターン化されたＨＭは、ウェットエッチングプロセスで取り除かれ得る（ストリップされ得る）。

【0070】

図３および図７を参照すると、方法３００は動作３１０に続き、開口部６００を誘電体層７０２で充填することができる。いくつかの実施形態では、誘電体層７０２は、ＣＶＤ、流動性ＣＶＤ（ＦＣＶＤ）、ＰＥＣＶＤプロセス、または高アスペクト比構造を充填できる任意の他の好適なプロセスによって堆積できるＳｉＯ_２層を含む。限定ではなく例として、誘電体層７０２は、誘電体層２３０および／または第１の誘電体層２０８と同じであり得る。ＣＭＰプロセスまたはドライエッチングプロセスを使用して、誘電体層７０２を平坦化し、図７に示すように、誘電体層２３０および誘電体層７０２の上面が同一平面になるようにすることができる。その結果、誘電体構造２３２は誘電体スタック４００に形成される。いくつかの実施形態では、誘電体構造２３２は、図１Ａ～図１Ｃに示されるＴＡＣ領域１２０の境界を定義する。

【0071】

いくつかの実施形態では、エッチング停止層が、チャネル構造２１６上に形成される。例えば、誘電体層７０４は、誘電体層２３０および２３２の上に堆積され、続いて、パターン化されて、図７に示すように、プラグ開口部７０６を形成することができる。エッチング停止プラグ２２４は、図８に示すように、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用してプラグ開口部７０８を充填することにより、チャネル構造２１６上に続いて形成することができる。いくつかの実施形態では、ポリシリコンを使用してプラグ開口部７０６を充填し、続いてＣＭＰプロセスを行って過剰なポリシリコンを取り除くことにより、エッチング停止プラグ２２４を誘電体層７０４と同一平面にすることができる。いくつかの実施形態では、Ｔｉ／ＴｉＮ／Ｗなどの金属スタックを堆積させてプラグ開口部７０６を充填し、続いてＣＭＰプロセスを行ってエッチング停止プラグ２２４の上面および誘電体層７０４を同一平面にすることができる。いくつかの実施形態では、エッチング停止プラグ２２４は、後続の動作で置き換えできるように犠牲にすることができる。例えば、犠牲エッチング停止プラグ２２４は、ポリシリコンまたは金属スタックの代わりに酸化物を含むことができる。犠牲エッチング停止プラグ２２４は、後の動作で取り除かれ、ポリシリコンまたは金属スタックで作られた「永久」エッチング停止プラグで置き換えることができる。

【0072】

方法３００の動作３１２では、図３に示されるように、１つまたは複数のスリット開口部を交互誘電体スタック４００に形成することができる。例えば、スリット開口部９００は、図９に示すように、誘電体スタック４００の誘電体層２０８および４０２（例えば、ＳｉＯ_２およびＳｉＮ）をドライエッチングすることによって形成され得る。いくつかの実施形態では、ドープされた領域２２８は、例えば、スリットを通るイオン注入および熱拡散によって、各スリットの下の基板２０２に続いて形成することができる。あるいは、いくつかの実施形態によれば、ドープされた領域２２８は、例えば誘電体スタック４００の形成前の、より早い製造段階中に形成することができる。

【0073】

方法３００の動作３１４では、図９に示されるスリット開口部９００は、スタック４００内の第２の誘電体層４０２（図９に示される；例えば、ＳｉＮ）が導体層２０６（図１０に示される；例えばＷ）で置き換えられる「ゲート置換」プロセス（「ＷＬ置換」プロセスとしても知られる）に使用できる。その結果、交互誘電体スタック４００は、図２に示される交互導体／誘電体スタック２１０に変換される。

【0074】

第２の誘電体層４０２を導体層２０６で置き換えることは、第１の誘電体層２０８（例えば、ＳｉＯ_２）と比較して、第２の誘電体層４０２（例えば、ＳｉＮ）に対して選択性が高い（例えば、５００：１以上の選択性）ウェットエッチングプロセスを使用して達成できる。限定ではなく例として、ウェットエッチング化学物質は、熱リン酸（Ｈ_３ＰＯ_４）を含むことができる。ウェットエッチング化学物質はＳｉＮに対して非常に選択的であるため、酸化物（例えば、ＳｉＯ_２）で作られた層または構造（第１の誘電体層２０８および誘電体構造７０２を含む）は、エッチングされないまたは取り除かれない（すなわち、ウェットエッチングプロセスの影響を受けない）。

【0075】

第２の誘電体層４０２が完全に取り除かれる（例えば、エッチングされる）と、導電性層をＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＥＡＬＤ、またはそれらの組み合わせによって堆積させて、スリット開口部９００を通して第１の誘電体層２０８間の空間を充填することができる。その結果、図１０に示すように、導体層２０６を第１の誘電体層２０８の間に形成することができる。限定ではなく例として、導体材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの組み合わせを含むことができる。いくつかの実施形態では、接着層またはバリア層（図１０には示されていない）もまた、導体材料の堆積の前に堆積され得る。いくつかの実施形態では、導体層２０６は、堆積－エッチング－堆積プロセスで堆積させて、スリット開口部９００を導体材料で部分的に充填することを回避することができる。

【0076】

図３に示される方法３００の動作３１６において、スリット開口部は、図１０に示すように、導体材料１００４を充填して、スリット構造２２６を形成することができる。いくつかの実施形態では、導体材料１００４は、導体層２０６の導体材料と同じであり得る。例えば、スリット構造２２６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの組み合わせで充填することができる。いくつかの実施形態では、スリット構造２２６の導体材料１００４を導体層２０６から電気的に絶縁するために、それらの間に誘電体層１００８（例えば、ＳｉＯ_２）を堆積させることができる。ＣＭＰプロセスは、その後、図１０に示すように、誘電体層７０４上の過剰な導体材料を取り除くことができる。スリット構造２２６の下端部はドープされた領域２２８と接触することができる。いくつかの実施形態では、スリット構造２２６は、基板２０２のドープされた領域２２８を通ってＮＡＮＤストリング２０４に電気的に接続されるソースコンタクトとして機能することができる。

【0077】

図１１を参照すると、誘電体層１１００は、基板２０２にわたって誘電体層７０４上にブランケット堆積され得、その結果、ローカルコンタクトが誘電体層１１００内に形成され得る。いくつかの実施形態では、コンタクト形成プロセスは、異なる深さまたは高さのコンタクトの形成に対応するために、２つの別個のフォトリソグラフィ／エッチング動作に分割することができる。例えば、最短のローカルコンタクト（例えば、ＮＡＮＤストリングコンタクト、スリット構造コンタクト、および階段構造の上部ＷＬコンタクト）を最初に形成することができ、最も高いローカルコンタクト（例えば、ＴＡＣおよび階段構造の下部ＷＬコンタクト）を２番目に形成することができる。単に簡略化のために、前述のより短いローカルコンタクトを集合的に第１のローカルコンタクトと呼ぶことができ、前述の最も高いローカルコンタクトを集合的に第２のローカルコンタクトと呼ぶことができる。

【0078】

誘電体層１１００は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって形成することができる。誘電体層１１００は、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮ、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。ＮＡＮＤストリングコンタクト２３６、スリット構造コンタクト２３８、上部ＷＬコンタクト２４０－１などの第１のローカルコンタクトは、最初に開口部を垂直にエッチングして（例えば、ドライエッチングで）、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの任意の組み合わせを使用して開口部を導体材料で充填することにより、誘電体層１１００を通して形成することができる。限定ではなく例として、ローカルコンタクトを充填するために使用される導体材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの組み合わせを含むことができる。いくつかの実施形態では、導体材料を充填する前に、開口部をバリア層、接着層、および／またはシード層で充填することができる。いくつかの実施形態では、開口部を充填する前に、酸化物犠牲エッチング停止プラグ２２４は、上記で論じたように、ポリシリコンまたは金属スタックで作られた永久エッチング停止プラグで置き換えることができる。

【0079】

第１のローカルコンタクトの開口部を形成するための誘電体層のエッチングは、エッチングされた層（例えば、誘電体層）および下にある層（導体、窒化物、または酸化物など）の間の「固有の」エッチング選択性によって制御できる。例えば、ＮＡＮＤストリングコンタクト２３６の場合、誘電体層１１００とは異なる酸化物または窒化物で充填されたエッチング停止プラグ２２４は、第１のローカルコンタクト開口部の形成中にＮＡＮＤストリング２０４への更なるエッチングを防ぐことができる。スリット構造コンタクト２３８および上部ＷＬコンタクト２４０－１の場合、ドライエッチングプロセスのエッチング停止層として作用することができる導体材料１００４および導体層２０６の存在により、更なるエッチングを防ぐことができる。その結果、高さの異なる第１のローカルコンタクトの形成が可能になる。

【0080】

前述したように、ＮＡＮＤストリングコンタクト２３６、スリット構造コンタクト２３８、および上部ＷＬコンタクト２４０－１などの第１のローカルコンタクトは、同じコンタクト形成プロセスで同時に形成することができる。第１のローカルコンタクト形成プロセスは、多数のプロセス、例えば、フォトリソグラフィ、エッチング、薄膜堆積、およびＣＭＰを含むことができる。いくつかの実施形態では、コンタクト形成プロセスの各プロセスは、すべて第１のローカルコンタクトに対して一度だけ実行することができる。例えば、単一のリソグラフィおよびエッチングプロセスを使用して、ＮＡＮＤストリングコンタクト２３６、スリット構造コンタクト２３８、および上部ＷＬコンタクト２４０－１のすべての開口部を形成することができ、単一の堆積プロセスを実行して、ＮＡＮＤストリングコンタクト２３６、スリット構造コンタクト２３８、および上部ＷＬコンタクト２４０－１のすべての開口部を同じ導体材料で充填することができる。いくつかの実施形態では、ＣＭＰプロセスは、誘電体層１１００の上面から過剰な堆積材料を取り除くことができる。

【0081】

図３および方法３００を参照すると、動作３１８において、ＴＡＣ構造（および残りの第２のローカルコンタクト）の形成を形成することができる。図１２を参照すると、いくつかの実施形態によれば、ローカルコンタクトの第１のセット（例えば、ＮＡＮＤストリングコンタクト２３６、スリット構造コンタクト２３８、および上部ＷＬコンタクト２４０－１）を形成した後、基板２０２に近いＴＡＣ２３４および下部ＷＬコンタクト２４０－２を含む、ローカルコンタクトの第２のセットを形成することができる。ＴＡＣ２３４は、誘電体層１１００、７０４、および２３２に形成することができ、下部ＷＬコンタクト２４０－２は、最初に開口部を垂直にエッチングして（例えば、ドライエッチングで）、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの任意の組み合わせを使用して開口部を導体材料で充填することにより、誘電体層１１００、７０４、および２３０に形成することができる。ローカルコンタクトを充填するために使用される導体材料としては、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの任意の組み合わせが挙げられるが、これらに限定されない。いくつかの実施形態では、導体材料の堆積の前に、バリア層、接着層、および／またはシード層を形成することができる。

【0082】

ＴＡＣ２３４は、誘電体構造７０２の厚さ全体を通してエッチングすることによって形成することができる。ＴＡＣ２３４と下部ＷＬコンタクト２４０－２の両方が酸化物層（例えば、誘電体層１１００、７０４、２３２、および２３０）に形成されているため、全体的なエッチングプロセスは、エッチング化学物質、エッチングプロセスツール、全体的なプロセス統合、およびコストの点で、エッチングプロセス全体を簡略化できる。限定ではなく例として、ＴＡＣ２３４および下部ＷＬコンタクト２４０－２の開口部は、ディープ反応性イオンエッチング（ＤＲＩＥ）プロセスによって、または任意の他の好適な異方性エッチングプロセスを用いて形成することができる。誘電体構造２３２にＴＡＣ２３４を形成することにより、製造プロセスを簡略化し、製造コストを低減することができる。これは、共通コンタクト形成プロセスにおいて、他のローカルコンタクトと一緒にゲート置換プロセスを行った後でも、ＴＡＣ２３４を容易に形成できるためである。

【0083】

いくつかの実施形態では、ＴＡＣ２３４の下端部は、図１２に示すように、ＳＴＩ構造２３３に形成され、基板２０２と接触することができる。例えば、ＴＡＣ２３４は、ＳＴＩ構造２３３を通って延在し、基板２０２で停止することができる。各下部ＷＬコンタクト２４０－２の下端部は、図１２に示すように、階段構造の対応するレベルの対応する上部導体層２０６（ＷＬ）と接触することができる。すべてのローカルコンタクト（ローカルコンタクトの第１および第２のセットの両方を含む）の上端部は、誘電体層１１００の上面で互いに同一平面にすることができる。第２のセットのローカルコンタクト（ＴＡＣ２３４および下部ＷＬコンタクト２４０－２を含む）は、第１のセットのローカルコンタクトの形成後、同じコンタクト形成プロセスで同時に形成することができる。すなわち、すべてのローカルコンタクト（ローカルコンタクトの第１および第２のセットの両方を含む）は、図１１および図１２に示されるように、２つのコンタクト形成プロセスで形成できることが理解される。

【0084】

いくつかの実施形態では、すべてのローカルコンタクト（ローカルコンタクトの第１および第２のセットの両方を含む）は、単一のコンタクト形成プロセスで同時に形成できることが理解される。すなわち、図１１および図１２に示される２つのコンタクト形成プロセスは、単一のコンタクト形成プロセスに組み合わせることができる。いくつかの実施形態では、コンタクト形成プロセスの各プロセスは、ＮＡＮＤストリングコンタクト２３６、スリット構造コンタクト２３８、ＴＡＣ２３４、上部ＷＬコンタクト２４０－１、および下部ＷＬコンタクト２４０－２のすべてに対して一度実行することができる。例えば、単一のリソグラフィプロセスを実行し、その後に単一のエッチングプロセスおよび単一の堆積プロセスを実行することができる。

【0085】

いくつかの実施形態では、複数のコンタクトを有する追加のコンタクト層を、ローカルコンタクトの上に形成することができる。図１３に示されるように、（誘電体層１３０２およびコンタクト２４６を含む）コンタクト層２４２を誘電体層１１００の上に形成することができる。誘電体層１３０２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの任意の組み合わせを含む１つまたは複数の薄膜堆積プロセスによって形成することができる。誘電体層１３０２は、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮ、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。コンタクト２４６は、最初に開口部を垂直にエッチングして（例えば、ドライエッチングを使用して）、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの任意の組み合わせを使用して開口部を導体材料で充填することにより、誘電体層１３０２を通して形成することができる。コンタクト２４６を充填するために使用される導体材料としては、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの任意の組み合わせが挙げられるが、これらに限定されない。いくつかの実施形態では、導体材料の堆積の前に、バリア層、接着層、および／またはシード層をコンタクト開口部に堆積させることができる。

【0086】

図１３に示すように、各コンタクト２４６の下端部は、対応するローカルコンタクト、例えば、ＮＡＮＤストリングコンタクト２３６、スリット構造コンタクト２３８、ＴＡＣ１２００、またはＷＬコンタクト２４０－１および２４０－２の上端部と接触することができる。いくつかの実施形態では、コンタクト層２４２内のすべてのコンタクト２４６は、同じコンタクト形成プロセスで同時に形成することができる。いくつかの実施形態では、コンタクト層２４２の各コンタクト２４６はビアである。更に、コンタクト層２４２は、３Ｄメモリデバイス２００の相互接続構造の「ビア０（Ｖ０）」レベル／底部レベルと呼ぶことができる。

【0087】

続いて、相互接続層内に複数の第３のコンタクトを形成することができる。図１３に示されるように、（誘電体層１３０８および相互接続コンタクト２４８を含む）相互接続層２４４をコンタクト層２４２の上方に形成することができる。誘電体層１３０８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって形成することができる。誘電体層１３０８は、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮ、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。限定ではなく例として、相互接続コンタクト２４８は、最初に開口部を垂直にエッチングして（例えば、ドライエッチングプロセスで）、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの任意の組み合わせを使用して開口部を導体材料で充填することにより、誘電体層１３０８を通して形成することができる。相互接続コンタクト２４８を充填するために使用される導体材料としては、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの任意の組み合わせが挙げられるが、これらに限定されない。いくつかの実施形態では、導体材料の堆積の前に、バリア層、接着層、および／またはシード層を形成する。

【0088】

図１３に示すように、各相互接続コンタクト２４８の下端部は、コンタクト層２４２内の対応するコンタクト２４６の上端部と接触することができ、それにより、各相互接続コンタクト２４８は、ＮＡＮＤストリング２０４、スリット構造２２６、ならびにＷＬ２４０－１および２４０－２のような対応するメモリアレイ構造に電気的に接続することができる。いくつかの実施形態では、相互接続層２４４内のすべての相互接続コンタクト２４８は、同じコンタクト形成プロセスで同時に形成することができる。いくつかの実施形態では、各相互接続コンタクト２４８は相互接続ラインであり得、相互接続層２４４は３Ｄメモリデバイス２００の相互接続構造の「金属０（Ｍ０）」レベル／底部レベルと呼ぶことができる。

【0089】

いくつかの実施形態によれば、コンタクト２４６および相互接続コンタクト２４８は、Ｃｕコンタクトを形成するためのデュアルダマシンプロセスなどの単一のコンタクト形成プロセスで形成することができる。それにもかかわらず、図１３に示されるように、ローカルコンタクトならびにコンタクト２４６および２４８を含む相互接続構造は、限られた数の製造ステップで形成され、製造の複雑さおよびコストを低減することができる。

【0090】

本開示による様々な実施形態は、メモリアレイ用の相互接続構造を有する３Ｄメモリデバイスを提供する。相互接続構造により、様々なメモリアレイ構造（例えば、ＮＡＮＤストリング、ゲートラインスリット、ＷＬなど）へのコンタクトを限られた数の動作（例えば、１回の動作または２回の動作）で製造できるため、プロセスの複雑さと生産コストを低減することができる。いくつかの実施形態では、本明細書で開示される相互接続構造は、上部相互接続層にビットラインを含むことができる。これらのビットラインは、アレイデバイスおよび周辺デバイスが異なる基板上に形成され、続いて、対面構成でハイブリッド結合によって接合される３Ｄメモリアーキテクチャに適している。

【0091】

更に、本明細書で開示される相互接続構造は、積み重ねられたアレイデバイスと（例えば、電力バスおよび金属ルーティングのための）周辺デバイスとの間に垂直相互接続を提供するＴＡＣを含むため、金属レベルが低下し、パッキング密度が向上し、ダイサイズが小さくなる。いくつかの実施形態では、本明細書で開示される相互接続構造のＴＡＣは、交互誘電体層のスタックまたは交互導体／誘電体層のスタックと比較して、容易にエッチングしてその中にスルーホールを形成できる誘電体構造に形成される。これにより、製造の複雑さとコストを低減できる。誘電体構造は、誘電体の交互層スタックを導体／誘電体層スタックに変換する前に形成することができる。

【0092】

いくつかの実施形態では、３Ｄメモリデバイスは、半導体基板と、半導体基板上に配置された交互層スタックと、基板の分離領域上の誘電体構造（交互層スタックを通って垂直に延在する）と、を含む。更に、交互層スタックは誘電体構造の側壁表面に接することができ、誘電体構造は誘電体材料で形成される。３Ｄメモリデバイスは更に、誘電体および分離領域を通って垂直に延在する１つまたは複数のＴＡＣと、交互層スタックを通って垂直に延在する１つまたは複数のチャネル構造と、を含む。

【0093】

３Ｄメモリデバイスは、１つまたは複数のチャネル構造のそれぞれと半導体基板との間に形成されたエピタキシャル層と、１つまたは複数のチャネル構造のそれぞれの上に配置されたエッチング停止プラグと、交互層内に配置された階段構造と、１つまたは複数のＴＡＣ、チャネル構造、およびスリット構造上に配置された１つまたは複数のコンタクト層と、を更に含む。

【0094】

いくつかの実施形態では、誘電体構造はＴＡＣの側壁表面に接する。

【0095】

いくつかの実施形態では、３ＤメモリデバイスはＮＡＮＤ３Ｄメモリデバイスである。

【0096】

いくつかの実施形態では、交互層スタックは誘電体層と導体層との交互ペアを含む。

【0097】

いくつかの実施形態では、誘電体層は酸化シリコンを含み、導体層は金属を含む。

【0098】

いくつかの実施形態では、導体層はワードラインを含む。

【0099】

いくつかの実施形態では、誘電体材料は酸化シリコンである。

【0100】

いくつかの実施形態では、誘電体構造は酸化物を含む。

【0101】

いくつかの実施形態では、誘電体構造は３Ｄメモリデバイス内のスルーアレイコンタクト領域を定義する。

【0102】

いくつかの実施形態では、誘電体構造の面積は、分離領域の面積と等しいかまたはそれよりも小さい。

【0103】

いくつかの実施形態では、３Ｄメモリデバイスを形成する方法は、基板上に分離構造を形成することと、基板上に交互誘電体層スタックを配置することであって、交互誘電体層スタックは、第１の誘電体層と、第１の誘電体層とは異なる第２の誘電体層とのペアを含む、配置することと、を含む。本方法は、交互誘電体層内で垂直に延在するチャネル構造を形成することと、交互誘電体層スタック内に開口部を形成することであって、開口部は分離構造を露出させる、開口部を形成することと、を更に含む。本方法はまた、開口部を誘電体層で充填して、３ＤメモリデバイスのＴＡＣ領域として誘電体構造を形成することと、基板が露出して、誘電体構造および分離構造を通って垂直に延在するＴＡＣ開口部を形成するまで、誘電体構造および分離構造の一部を取り除くことと、ＴＡＣ開口部を導体で充填して、ＴＡＣ領域内にＴＡＣ構造を形成することであって、ＴＡＣ構造は、基板と接触している、ＴＡＣ構造を形成することと、を含む。

【0104】

いくつかの実施形態では、ＴＡＣ開口部を形成する前に、本方法は、交互誘電体層スタック内に垂直に延在することによって、基板のドープされた領域を露出させるスリット開口部を形成することと、１つまたは複数のスリット開口部を通る第２の誘電体層を導体層で置き換えて、交互誘電体層スタックを交互誘電体／導体層スタックに変換することと、１つまたは複数のスリット開口部を導体で充填して、交互誘電体／導体層スタック内で垂直に延在する１つまたは複数のスリット構造を形成することと、を更に含む。

【0105】

いくつかの実施形態では、チャネル構造を形成する前に、トリムエッチングプロセスを実行して、交互誘電体層スタック内に階段構造を形成する。

【0106】

いくつかの実施形態では、交互誘電体層スタックの一部を取り除くことは、ドライエッチングプロセスを実行することを含む。

【0107】

いくつかの実施形態では、開口部を誘電体層で充填することは、化学蒸着、プラズマ促進化学蒸着、または物理蒸着プロセスで、誘電体層を堆積することを含む。

【0108】

いくつかの実施形態では、開口部を誘電体層で充填することは、酸化物を形成することを含む。

【0109】

いくつかの実施形態では、開口部を誘電体層で充填することは、酸化シリコンを形成することを含む。

【0110】

いくつかの実施形態では、第１の誘電体層は酸化物を含み、第２の誘電体層は窒化物を含む。

【0111】

いくつかの実施形態では、第１の誘電体層は酸化シリコンを含み、第２の誘電体層は窒化シリコンを含む。

【0112】

いくつかの実施形態では、３Ｄメモリデバイスを形成する方法は、基板上に交互誘電体層スタックを配置することであって、交互誘電体層スタックは、第１の誘電体層と、第１の誘電体層とは異なる第２の誘電体層とのペアを含む、配置することと、交互誘電体層を通って垂直に延在するチャネル構造を形成することと、交互誘電体層スタックをエッチングして、開口部を形成することであって、開口部は基板内の分離領域を露出させる、開口部を形成することと、開口部を誘電体層で充填して、分離領域と等しいかまたはそれよりも小さいＴＡＣ領域として誘電体構造を形成することと、誘電体構造および分離領域を通ってエッチングして、基板を露出するＴＡＣ開口部を形成することと、ＴＡＣ開口部を導体で充填して、ＴＡＣ領域内にＴＡＣ構造を形成することと、を含む。

【0113】

いくつかの実施形態では、３Ｄメモリデバイスを形成する方法は、交互誘電体層を通って垂直に延在するスリット開口部を形成することであって、スリット開口部は基板のドープされた領域を露出させる、スリット開口部を形成することを更に含む。本発明は、スリット開口部を通る第２の誘電体層を導体層で置き換えて、交互誘電体層スタックを交互誘電体／導体層スタックに変換することと、スリット開口部を導体で充填して、スリット構造を形成することと、交互誘電体層スタック内に階段構造を形成することであって、階段構造は複数のレベルを含む、階段構造を形成することと、を更に含む。更に、本方法は、階段構造のレベルのそれぞれにワールドラインコンタクトを形成することと、チャネルおよびスリット構造の上にローカルコンタクトを形成することと、ローカルコンタクト、各ワードライン、および各ＴＡＣ構造上に１つまたは複数のコンタクト層を形成することと、を含む。

【0114】

いくつかの実施形態では、交互誘電体層スタック内に開口部を形成することは、ドライエッチングプロセスを実行することを含む。

【0115】

いくつかの実施形態では、交互誘電体／導体層スタックは誘電体構造の側壁に接する。

【0116】

いくつかの実施形態では、誘電体構造は各ＴＡＣ構造の側壁表面に接する。

【0117】

いくつかの実施形態では、３Ｄメモリデバイスは、分離構造を有する基板と、基板上に配置された交互導体／誘電体層スタックと、分離構造上の交互導体／誘電体層スタックを通って垂直に延在する、誘電体構造であって、交互導体／誘電体層スタックは誘電体構造の側壁表面に接し、誘電体構造は誘電体材料で形成される、誘電体構造と、交互導体／誘電体層スタックを通って垂直に延在するチャネル構造と、誘電体および分離構造を通って垂直に延在するスルーアレイコンタクトと、を含む。

【0118】

いくつかの実施形態では、３Ｄメモリデバイスは、交互導体／誘電体層スタック内に配置された階段構造であって、階段構造は複数のレベルを含み、各レベルはその上に導体層を有する、階段構造と、階段構造の各導体層上に配置されたワードラインコンタクトと、各チャネル構造およびスリット構造上に配置されたローカルコンタクトと、を更に含む。

【0119】

いくつかの実施形態では、誘電体構造は各ＴＡＣの側壁に接する。

【0120】

いくつかの実施形態では、誘電体構造は、３Ｄメモリデバイスのスルーアレイコンタクト領域を含む。

【0121】

特定の実施形態の前述の説明は、本開示の一般的な性質を完全に明らかにするので、他の人は、当業者の知識内で知識を適用することにより、過度の実験なしに、本開示の一般的な概念から逸脱することなく、特定の実施形態のような様々な用途に容易に修正および／または適合することができる。したがって、そのような適合および変更は、本明細書に提示された教示およびガイダンスに基づいて、開示された実施形態の同等物の意味および範囲内であることが意図されている。本明細書の専門用語（ｐｈｒａｓｅｏｌｏｇｙ）または用語（ｔｅｒｍｉｎｏｌｏｇｙ）は、限定ではなく説明を目的とし、これにより、本明細書の用語または専門用語が教示およびガイダンスに照らして当業者によって解釈されることを理解されたい。

【0122】

本開示の実施形態は、指定された機能およびそれらの関係の実装を示す機能的ビルディングブロックを用いて上記で説明されてきた。これらの機能的ビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能およびその関係が適切に実行される限り、代替境界を定義できる。

【0123】

概要および要約のセクションは、発明者によって企図される本開示の典型的な実施形態のすべてではなく、１つ以上を述べることがあり、したがって、本開示および添付の特許請求の範囲を決して限定することを意図しない。

【0124】

本開示の幅および範囲は、上記の典型的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの同等物に従ってのみ定義されるべきである。

【図1A】

【図1B】

【図1C】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】