特許 7381276 半導体装置、および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-07

(45)【発行日】2023-11-15

(54)【発明の名称】半導体装置、および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20231108BHJP

   H01L 27/04 20060101ALI20231108BHJP

   H01L 21/82 20060101ALI20231108BHJP

   H01L 21/265 20060101ALI20231108BHJP

【ＦＩ】

H01L27/04 H

H01L21/82 W

H01L21/265 Q

【請求項の数】 4

(21)【出願番号】P 2019177472

(22)【出願日】2019-09-27

(65)【公開番号】P2021057400

(43)【公開日】2021-04-08

【審査請求日】2022-05-27

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】谷畑 篤史

【審査官】岩本 勉

(56)【参考文献】

【文献】特開昭５６－０１３７４７（ＪＰ，Ａ）

【文献】特開２００２－３５３４１３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０２１４１０８（ＵＳ，Ａ１）

【文献】特開２０１７－０１７３５１（ＪＰ，Ａ）

【文献】特開２００４－０７９７３２（ＪＰ，Ａ）

【文献】米国特許出願公開第２００２／０１７５３５９（ＵＳ，Ａ１）

【文献】中国特許出願公開第１０３５４５３５１（ＣＮ，Ａ）

【文献】中国特許出願公開第１３８８５８７（ＣＮ，Ａ）

【文献】中国特許出願公開第１４８４３０４（ＣＮ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２１／２６５

(57)【特許請求の範囲】

【請求項1】

回路動作に関与する回路パターンと、
回路動作に関与しないダミーパターンと、を備え、
前記ダミーパターンは、前記回路パターンよりもコーナーの数が多く形成されている
半導体装置。

【請求項2】

回路動作に関与する回路パターンと、
回路動作に関与しないダミーパターンと、を備え、
前記ダミーパターンは前記回路パターンよりも、応力による結晶欠陥が発生しやすいパターンとされており、
前記ダミーパターンのイオン注入量は、前記回路パターンのイオン注入量よりも多くされている
半導体装置。

【請求項3】

前記ダミーパターンは、前記回路パターンよりもコーナーの数が多く形成されている
請求項２に記載の半導体装置。

【請求項4】

前記ダミーパターンは、非対称に形成されている
請求項１から請求項３のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、および半導体装置の製造方法、特に結晶欠陥の抑制された半導体装置、および半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体装置における結晶欠陥に関する文献として、例えば特許文献１が知られている。
特許文献１には、主波長が１．５μｍ以下の照射光による光アニール工程を経る半導体装置であって、半導体基板上に形成された、回路動作に関与する集積回路パターンを有する回路パターン領域と、基板上に回路パターン領域と離間して形成され、集積回路パターンに用いられるゲートパターンと同じ構造で回路動作に関与しないダミーゲートパターンが主波長の０．４倍以下のピッチで周期的に配置されたダミーパターン領域と、を具備したことを特徴とする半導体装置が開示されている。特許文献１では、光アニール工程において生ずる半導体基板上の温度ムラによって熱応力による結晶欠陥等が発生し、回路性能が劣化する場合があることを問題としている。

【0003】

ここで、図４に示す比較例に係る半導体装置５０を参照して、半導体装置に設けられるダミーパターンの一例について説明する。半導体装置５０は、素子分離の一例としてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いたロジック回路である。

【0004】

図４（ａ）に示すように、半導体装置５０は、ダミー領域５１および回路領域５２を備えている。ダミー領域５１は所定の目的のためにダミーのパターン（ダミーパターン）が配置される領域であり、回路領域５２は半導体装置５０の機能を発揮する回路素子のパターン（回路パターン）が配置される領域である。図４（ｂ）にダミーパターン６０の一例を示す。図４（ｂ）において、ダミーパターン６０は半導体領域のパターンを示し、ダミーパターン６０の周囲がＳＴＩとなっている。一方、図４（ｃ）は回路パターン６１の一例を示している。図４（ｃ）において、回路パターン６１は半導体領域のパターンを示し、回路パターン６１の周囲がＳＴＩとなっている。図４（ｂ）、（ｃ）に示すように、回路パターン６１と比較して、ダミーパターン６０は比較的単純なパターンで形成される場合が多い。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２００９－１４１０７５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

ところで、半導体装置においては、回路領域（例えば、ロジック回路領域）で用いられる回路パターン（アクティブ領域のパターン）は、図４（ｃ）に示すように一般に非対称であり、またコーナー（角部）の数も多く、複雑なパターンでレイアウトされることが多い。しかしながら、レイアウトパターンが複雑な形になればなる程、例えば高温の熱処理工程で、半導体（例えば、シリコン）領域と、埋め込み酸化膜領域との間に応力差が生じ、局所的なストレスによって結晶欠陥が発生しやすくなるという問題がある。

【0007】

一方、ダミーパターンは、例えば、トレンチ形成工程や、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）におけるディッシングの抑制のため設けられる。ディッシングとは、配線材料などの金属が、周囲の絶縁膜の表面以下まで過剰に削れる現象をさす。このようなダミーパターンの場合、回路設計の制約がないため、図４（ｂ）に示すように一般に対称とされ、またコーナーの数も少なく、単純なパターンとされることが多い。従ってダミーパターンにおけるレイアウトパターンは、回路パターンにおけるレイアウトパターンと比較して、局所的なストレスが生じにくく、結晶欠陥が発生しにくいという特徴がある。

【0008】

半導体装置５０は、各々上記の特徴を有するダミーパターン６０と回路パターン６１が混在している。半導体装置５０に対しこの状態で熱処理を行うと、設定温度に至るまでの間に、ダミーパターン６０より先に回路パターン６１で結晶欠陥Ｂが発生する。その結果、結晶欠陥Ｂに起因するリークによって回路が動作しないという不具合を生じる場合がある。つまり、比較例に係る半導体装置５０では、回路領域の方が、ダミー領域よりも結晶欠陥が発生しやすいパターンとなっているため、熱処理を行うと、ダミーパターンより先に、回路パターンで結晶欠陥が発生するという問題があった。

【0009】

本発明は、上記の事情を踏まえ、結晶欠陥の抑制された半導体装置、および半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0010】

上記課題を解決するため、本発明に係る半導体装置は、回路動作に関与する回路パターンと、回路動作に関与しないダミーパターンと、を備え、前記ダミーパターンは、前記回路パターンよりもコーナーの数が多く形成されているものである。

【0011】

上記課題を解決するため、他の形態の本発明に係る半導体装置は、回路動作に関与する回路パターンと、回路動作に関与しないダミーパターンと、を備え、前記ダミーパターンのイオン注入量は、前記回路パターンのイオン注入量よりも多くされているものである。

【0012】

上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板上に回路動作に関与する回路パターン、および回路動作に関与しないダミーパターンを形成する工程と、前記回路パターンにはイオンを注入せず、前記ダミーパターンにイオンを注入する工程と、を含むものである。

【発明の効果】

【0013】

本発明によれば、結晶欠陥の抑制された半導体装置、および半導体装置の製造方法を提供することが可能となる、という効果を奏する。

【図面の簡単な説明】

【0014】

【図1】第１の実施の形態に係る半導体装置の、（ａ）は全体の平面図、（ｂ）はダミーパターンの一例を示す平面図、（ｃ）は回路パターンの一例を示す平面図である。

【図2】実施の形態に係る、（ａ）は対称を説明する図、（ｂ）はコーナーを説明する図である。

【図3】第３の実施の形態に係る半導体装置の半導体ウェハ状態での、（ａ）は全体の結晶方位との関係を説明する平面図、（ｂ）はダミーパターンの結晶方位との関係の一例を示す斜視図、（ｃ）は回路パターンの結晶方位との関係の一例を示す斜視図である。

【図4】比較例に係る半導体装置の、（ａ）は全体の平面図、（ｂ）はダミーパターンを示す平面図、（ｃ）は回路パターンを示す平面図である。

【発明を実施するための形態】

【0015】

以下、図面を参照し、本発明の実施の形態について詳細に説明する。以下に説明する半導体装置、および半導体装置の製造方法では、素子分離構造としてＳＴＩを用いた形態を例示して説明する。しかしながら、本発明に係る素子分離構造はＳＴＩに限られず、例えばＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）等であってもよい。

【0016】

［第１の実施の形態］
図１を参照して、本実施の形態に係る半導体装置１０について説明する。図１（ａ）に示すように、半導体装置１０は、ダミー領域１１、および回路領域１２を備えている。ダミー領域１１は目的に応じたダミーパターンが配置される領域であり、回路領域１２は、半導体装置１０の回路機能を司る回路パターンが配置される領域である。半導体装置においては、様々な目的でダミーパターンが設けられるが、本実施の形態では、一例としてＣＭＰ工程等におけるディッシング抑制のために設けられている。

【0017】

本実施の形態に係る半導体装置１０では、回路領域１２を囲むようにダミー領域１１が配置されている。しかしながら、ダミー領域１１と回路領域１２の配置関係はこれに限られず、レイアウト条件等に応じて様々に配置してよい。また、ダミー領域１１では結晶欠陥が発生したとしても半導体装置１０の回路機能に直接影響するものではない。従って、例えば半導体装置１０の層構成、膜厚等の条件から、結晶欠陥の発生が予測される場合には、ダミー領域１１で発生するようにコントロールできれば半導体装置１０における不良の発生を抑制できることが期待される。

【0018】

一方、ダミーパターン、回路パターンを問わず、レイアウトパターンが複雑なほど当該パターンが形成された領域に結晶欠陥が発生しやすい傾向にある。ここで、本実施の形態においては、「複雑なレイアウトパターン」とは、後述する「非対称」なレイアウトパターン、あるいは「コーナー数」の多いパターンを意味する。すなわち、図４（ｂ）に示すように、単純で等方的なレイアウトパターンでは応力が分散され結晶欠陥の発生に至る可能性が低いと考えられる。これに対し、図４（ｃ）に示すように、複雑で方向依存をもったレイアウトパターンでは、応力が分散されにくく特定の領域に蓄積され、結晶欠陥に至る可能性が高いと考えられる。本実施の形態は、以上のような知見に基づいている。

【0019】

図１（ｃ）は、回路領域１２にレイアウトされる回路パターン２１の一例を示している。回路パターン２１は、半導体領域（例えば、シリコン系の半導体装置であればシリコンの領域）のパターンであり、回路パターン２１の周囲はＳＴＩ領域２２となっている。ＳＴＩ領域２２は、トレンチを絶縁物（例えば、シリコン系の半導体装置であればシリコン酸化膜（ＳｉＯ_２））で充填した構造となっている。換言すれば、回路パターン２１は絶縁物によって周囲を囲まれた構成となっている。図１（ｃ）に示すように、回路パターン２１は非対称であり、またコーナー（角部）の数も多い。これは、回路領域では回路素子、回路ブロックの配置等に応じた自由なパターンによるレイアウトが要求されるためである。

【0020】

ここで、図２を参照し、本実施の形態に係るレイアウトパターンの「対称」と、「コーナー」について説明する。まず、「対称」については、本実施の形態では、主として線対称を想定している。すなわち、図２（ａ）において、＜１＞に示すレイアウトパターンは「対称」であり、＜２＞に示すレイアウトパターンは「非対称」である。図２（ａ）＜１＞に示すレイアウトパターンは軸Ｃ２に対しては対称でないが、軸Ｃ１に対しては対称である。本実施の形態では、図２（ａ）＜１＞のレイアウトパターンのように、線対称の軸が存在する場合に「対称」という。これに対し、図２（ａ）＜２＞に示すレイアウトパターンでは、軸Ｃ３も軸Ｃ４も線対称の軸とはなりえず、他に対称軸が存在するわけでもない。本実施の形態では、図２（ａ）＜２＞のレイアウトパターンのように、対称軸が存在しない場合を「非対称」という。

【0021】

次に「コーナー」について説明する。本実施の形態に係る「コーナー」は、図２（ｂ）に符号「Ｅ」で示すように、レイアウトパターンの角部をいう。そして、あるレイアウトパターンの角部の数を、そのレイアウトパターンの「コーナー数」という。すなわち、図２（ｂ）に示すレイアウトパターンのコーナー数は１２である。

【0022】

図１（ｂ）は、ダミー領域に配置されたダミーパターン２０の一例を示している。ダミーパターン２０も、回路パターン２１と同様に半導体領域のパターンであり、ダミーパターン２０では回路素子が形成されない点が回路パターン２１と異なっている。図１（ｂ）に示すように、ダミーパターン２０の周囲もＳＴＩ領域２２とされている。

【0023】

図１（ｂ）に示すダミーパターン２０は、図２（ａ）＜２＞に示すレイアウトパターンと類似したパターンとされているので、ダミーパターン２０は非対称であり、コーナー数は１２である。これに対し、図１（ｃ）＜１＞、＜２＞、＜３＞で示す各回路パターン２１も非対称であるが、コーナー数は各々、８、１０、８である。つまり、本実施の形態では、ダミーパターン２０のコーナー数は、回路パターン２１のコーナー数より多くされている。

【0024】

以上のように、本実施の形態に係るダミーパターン２０は、非対称とされ、さらにコーナー数を回路パターンより多くされている。このことにより、熱処理工程において、ダミーパターン２０の方が回路パターン２１よりも低い温度で結晶欠陥が発生する可能性がある。つまり、ダミーパターン２０に局所的な応力がかかり、結晶欠陥Ｂが発生する。ダミーパターン２０で結晶欠陥Ｂが発生すると発生した応力が解放されるため、その後熱処理の温度が上昇しても、回路パターン２１での結晶欠陥の発生が抑制される。

【0025】

ここで、回路パターン２１は非対称である場合が多い。従って、ダミーパターン２０は、非対称とした上でコーナー数を回路パターン２１より多くすることが好ましい。回路パターン２１のコーナー数に関しては、結晶欠陥の発生の可能性から例えば８以内に抑えることが好ましい。従って、ダミーパターン２０のコーナー数は１２以上とするのが好ましい。なお、本実施の形態では、ダミーパターン２０を非対称とした上で、コーナー数を回路パターン２１より多くする形態を例示して説明したが、半導体装置１０のレイアウト条件等に応じて、ダミーパターン２０は非対称とするか、コーナー数を回路パターン２１より多くするか、いずれか一方を採用してもよい。ただし、本発明者らの検討によれば、対称性よりもコーナー数の方が結晶欠陥の発生に及ぼす影響が大きい。

【0026】

［第２の実施の形態］
本実施の形態に係る半導体装置は、ダミーパターン２０に不純物を注入（インプランテーション）する形態である。従って、半導体装置の構成は半導体装置１０と同様なので、必要な場合は図１を参照することとして、図示を省略する。

【0027】

本実施の形態に係る半導体装置では、回路領域１２をマスキングし、ダミー領域１１に選択的にイオンを注入する。本実施の形態に係る半導体装置では、本注入工程とは別に、回路領域１２に回路素子を形成するためのイオン注入を行う工程があるが、ダミー領域１１へのイオン注入においては、回路領域１２へのイオン注入よりも不純物のドーズ量（注入量）を多くすることが好ましい。

【0028】

イオン注入は、ガス状の原子をイオン化し、この原子に電界を印加して加速し、そのイオンを他の物体に強制的に注入するものなので、イオン注入後の半導体基板にはダメージが発生する場合がある。このダメージは、半導体基板における結晶欠陥の発生の要因となる可能性がある。従って、ダミー領域１１のイオン注入量を回路領域１２のイオン注入量よりも多くする構成を有する本実施の形態に係る半導体装置によれば、熱処理工程において、ダミー領域１１の方が回路領域１２よりも低い温度で結晶欠陥が発生しやすくなる。
ダミー領域１１において結晶欠陥が発生すると応力が解放されるので、その後温度が上昇しても回路領域で１２での結晶欠陥の発生が抑制される。

【0029】

本実施の形態に係るダミー領域１１への選択的イオン注入は単独で適用してもよいし、上記実施の形態に係る半導体装置１０に適用してもよい。半導体装置１０に本実施の形態を適用した場合は、半導体装置１０よりもダミー領域１１での意図的な結晶欠陥の発生がより容易となる。

【0030】

半導体装置１０は以下のように製造する。すなわち、半導体基板を準備し、半導体基板上に回路パターン、およびダミーパターンを形成する。半導体基板は、シリコン、ＧａＡｓ等、特に限定されない。

【0031】

次に、フォトリソグラフィ等を用いて、回路領域１２上にマスクパターンを形成する。

【0032】

次に、上記マスクパターンを用いて、ダミー領域１１にイオンを選択注入する。以上の工程によって、本実施の形態に係る半導体装置が製造される。

【0033】

［第３の実施の形態］
図３を参照して、本実施の形態に係る半導体装置１０Ａについて説明する。本実施の形態は、ダミーパターンと回路パターンで、半導体ウェハにおけるレイアウトの結晶方位を変えた形態である。本実施の形態では、半導体ウェハとしてシリコンウェハを例示して説明する。

【0034】

まず、図３（ａ）を参照して、半導体ウェハの結晶方位について説明する。図３（ａ）は、複数の半導体装置１０Ａが形成された半導体ウェハ１００を示している。半導体装置１０Ａは、ダミー領域１１および回路領域１２を備えている。半導体ウェハ１００の周囲の一端にはノッチＮが設けられており、シリコンウェハの場合は、ノッチＮを通る直径の方向（すなわち、Ｙ軸方向）が結晶方位（１００）の方向となっている。図３（ａ）に示すように、略矩形の半導体装置１０Ａの場合は、一般的に、各辺がＸ軸、Ｙ軸の沿うように配置される。そして、回路領域１２にレイアウトされる回路パターン２１は、結晶方位（１００）の方向、すなわち図３（ａ）に符号「Ｄ２」で示す方向にレイアウトする。ここで、レイアウトの方向とは、回路パターン２１を構成するレイアウトパターンの辺が基本的に沿っている方向を意味する。結晶方位（１００）の方向に沿って回路パターン２１をレイアウトするのは、当該方向がシリコンウェハにおいて結晶欠陥の発生しにくい方向だからである。換言すれば、他の結晶方位、例えば結晶方位（１１０）に沿って回路パターン２１をレイアウトすると、結晶欠陥が発生しやすくなる。

【0035】

従来、レイアウトのしやすさ等から、ダミーパターン２０も回路パターン２１と同様に、結晶方位（１００）に沿ってレイアウトされていた。本実施の形態は、結晶方位（１００）以外の方向、例えば結晶方位（１１０）は結晶欠陥が発生しやすいことに着目し、ダミーパターン２０を結晶方位（１１０）の方向（図３（ａ）に符号「Ｄ２」で示す方向）に沿ってレイアウトすることにより、回路パターン２１より結晶欠陥を発生しやすくした形態である。この際、回路パターン２１のレイアウト方向は、従来同様結晶方位（１００）の方向とする。このことにより、シリコンウェハの歪む方向が変わり、例えば熱処理工程において、ダミーパターン２０の方が回路パターン２１よりもより低い温度で結晶欠陥が発生しやすくなる。なお、本実施の形態では、ダミーパターン２０のレイアウトの結晶方位を（１１０）とする形態を例示して説明するが、これに限られず、結晶方位（１００）と比較して結晶欠陥の発生しやすい方向であれば、他の結晶方位とする形態としてもよい。

【0036】

図３（ｂ）は、半導体ウェハ１００上の半導体装置１０Ａにおけるダミーパターン２０の、ノッチＮに対するレイアウト方向（結晶方位（１１０）の方向）を概念的に示した図である。また、図３（ｃ）は、半導体ウェハ１００上の半導体装置１０Ａにおける回路パターン２１の、ノッチＮに対するレイアウト方向（結晶方位（１００）の方向）を概念的に示した図である。このように、本実施の形態では、ダミーパターン２０のレイアウトの結晶方位と、回路パターン２１のレイアウトの結晶方位とが予め定められた角度（本実施の形態では４５度）異なっている。

【0037】

本実施の形態では、ダミーパターン２０のレイアウト方向と回路パターン２１のレイアウト方向とを異ならせる構成を単独で適用する形態を例示して説明したが、むろん上記第１の実施の形態、または第２の実施の形態、あるいはその双方と組み合わせて適用する形態としてもよい。上記各実施の形態と組み合わせて適用すれば、ダミーパターン２０において結晶欠陥がより発生しやすくなる。

【0038】

なお、上記実施の形態では、レイアウトパターンの対称性として、主として線対称を想定した形態を例示して説明したが、これに限られず点対称（回転対称）を考慮した形態としてもよい。すなわち、点対称のレイアウトパターンで結晶欠陥が発生しやすい場合には、ダミーパターンのレイアウトパターンから点対称のレイアウトパターンを除く形態としてもよい。

【符号の説明】

【0039】

１０、１０Ａ 半導体装置
１１ ダミー領域
１２ 回路領域
２０ ダミーパターン
２１ 回路パターン
２２ ＳＴＩ領域
５０ 半導体装置
５１ ダミー領域
５２ 回路領域
６０ ダミーパターン
６１ 回路パターン
１００ 半導体ウェハ
Ｂ 結晶欠陥
Ｃ１、Ｃ２、Ｃ３、Ｃ４ 軸
Ｄ１、Ｄ２ 方向
Ｅ コーナー
Ｎ ノッチ

【図1】

【図2】

【図3】

【図4】