特許7384936３次元メモリデバイスにおける自己整合コンタクトおよびそれを形成するための方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-13
(45)【発行日】2023-11-21
(54)【発明の名称】３次元メモリデバイスにおける自己整合コンタクトおよびそれを形成するための方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20231114BHJP
H01L 21/336 20060101ALI20231114BHJP
H01L 29/788 20060101ALI20231114BHJP
H01L 29/792 20060101ALI20231114BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
【請求項の数】
21
(21)【出願番号】P 2021571418
(86)(22)【出願日】2019-07-16
(65)【公表番号】
(43)【公表日】2022-08-05
(86)【国際出願番号】 CN2019096195
(87)【国際公開番号】W WO2021007781
(87)【国際公開日】2021-01-21
【審査請求日】2021-11-30
(73)【特許権者】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】ホンビン・ジュ
(72)【発明者】
【氏名】ジュアン・タン
(72)【発明者】
【氏名】ジ・クン・フア
【審査官】小山 満
(56)【参考文献】
【文献】米国特許出願公開第２０１９／００６７３１４（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０１１１４３７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／００３５８０８（ＵＳ，Ａ１）
【文献】特表２０２０－５１３２２４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０３０８８５６（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／２７
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
３次元（３Ｄ）メモリデバイスであって、基板と、
前記基板の上に交互配置された導電層および誘電層を備えるメモリスタックと、
前記メモリスタックを貫通して垂直に延びる構造と、
前記メモリスタック上の第１の誘電層と、
前記第１の誘電層上のエッチストップ層と、
前記エッチストップ層上の第２の誘電層と、
前記エッチストップ層および前記第１の誘電層を貫通し、前記構造の上端と接触する第１のコンタクトと、
前記第２の誘電層を貫通し、前記第１のコンタクトの少なくとも上端と接触する第２のコンタクトとを備え、
前記導電層および誘電層が積層される方向において、前記第１のコンタクトが、前記第１の誘電層および前記エッチストップ層内に連続した側壁を有する、３Ｄメモリデバイス。
【請求項2】
前記第２のコンタクトが、前記第１のコンタクトの前記上端および前記エッチストップ層と接触している、請求項１に記載の３Ｄメモリデバイス。
【請求項3】
前記第２の誘電層が第１の誘電材料を含み、前記エッチストップ層が前記第１の誘電材料とは異なる第２の誘電材料を含む、請求項１に記載の３Ｄメモリデバイス。
【請求項4】
前記第１の誘電材料と前記第２の誘電材料との間のエッチング選択性が約５：１以上である、請求項３に記載の３Ｄメモリデバイス。
【請求項5】
前記第１の誘電材料が酸化シリコンを含む、請求項３に記載の３Ｄメモリデバイス。
【請求項6】
前記第２の誘電材料が、窒化シリコン、酸窒化シリコン、または高比誘電率（ｈｉｇｈ－ｋ）誘電体のうちの少なくとも１つを含む、請求項３に記載の３Ｄメモリデバイス。
【請求項7】
前記構造がチャネル構造またはスリット構造である、請求項１に記載の３Ｄメモリデバイス。
【請求項8】
前記第１のコンタクトの臨界寸法が前記第２のコンタクトの臨界寸法より大きい、請求項１に記載の３Ｄメモリデバイス。
【請求項9】
前記第１のコンタクトの前記上端が前記エッチストップ層の上面と同一平面にある、請求項１に記載の３Ｄメモリデバイス。
【請求項10】
前記第２のコンタクトの下端が前記エッチストップ層の前記上面と同一平面にある、請求項９に記載の３Ｄメモリデバイス。
【請求項11】
前記導電層および誘電層が積層される方向において、前記第１のコンタクトの側壁の幅が一定である、請求項１に記載の３Ｄメモリデバイス。
【請求項12】
３次元（３Ｄ）メモリデバイスを形成するための方法であって、基板の上に交互配置された導電層および誘電層を備えるメモリスタックを貫通して垂直に延びる構造を形成するステップと、
前記メモリスタック上に第１の誘電層を形成するステップと、
前記第１の誘電層上にエッチストップ層を形成するステップと、
前記エッチストップ層および前記第１の誘電層を貫通し、前記構造の上端と接触する第１のコンタクトを形成するステップと、
前記エッチストップ層上に第２の誘電層を形成するステップと、
前記第２の誘電層を貫通し、前記第１のコンタクトの少なくとも上端と接触する第２のコンタクトを形成するステップとを備える、方法。
【請求項13】
前記第２のコンタクトを形成するステップが、前記第１のコンタクトおよび前記エッチストップ層によって止められるまで、前記第２の誘電層を貫通して第２のコンタクト開口をエッチングするステップと、
前記第１のコンタクトの前記上端および前記エッチストップ層と接触する前記第２のコンタクトを形成するために、導電性材料で前記第２のコンタクト開口を充填するステップとを備える、請求項１２に記載の方法。
【請求項14】
前記第１のコンタクトを形成するステップが、前記構造によって止められるまで、前記エッチストップ層および前記第１の誘電層を貫通して第１のコンタクト開口をエッチングするステップと、
前記第１のコンタクトを形成するために導電性材料で前記第１のコンタクト開口を充填するステップとを備える、請求項１２に記載の方法。
【請求項15】
前記第２の誘電層が第１の誘電材料を含み、前記エッチストップ層が前記第１の誘電材料とは異なる第２の誘電材料を含む、請求項１２に記載の方法。
【請求項16】
前記第１の誘電材料と前記第２の誘電材料との間のエッチング選択性が約５：１以上である、請求項１５に記載の方法。
【請求項17】
前記第１の誘電材料が酸化シリコンを含む、請求項１５に記載の方法。
【請求項18】
前記第２の誘電材料が、窒化シリコン、酸窒化シリコン、または高比誘電率（ｈｉｇｈ－ｋ）誘電体のうちの少なくとも１つを含む、請求項１５に記載の方法。
【請求項19】
前記第１のコンタクトの臨界寸法が前記第２のコンタクトの臨界寸法より大きい、請求項１２に記載の方法。
【請求項20】
前記第１のコンタクトの前記上端が前記エッチストップ層の上面と同一平面にあり、前記第２のコンタクトの下端が前記エッチストップ層の前記上面と同一平面にある、請求項１２に記載の方法。
【請求項21】
３次元（３Ｄ）メモリデバイスを形成するための方法であって、基板の上に交互配置された導電層および誘電層を備えるメモリスタックを貫通して垂直に延びるチャネル構造を形成するステップと、
前記メモリスタック上に第１の酸化シリコン層を堆積するステップと、
前記第１の酸化シリコン層上に窒化シリコン層を堆積するステップと、
前記チャネル構造の上端によって止められるまで、前記窒化シリコン層および前記第１の酸化シリコン層を貫通して第１のコンタクト開口をエッチングするステップと、
前記チャネル構造の前記上端と接触して第１のコンタクトを形成するために、金属材料で前記第１のコンタクト開口を充填するステップと、
前記窒化シリコン層上に第２の酸化シリコン層を堆積するステップと、
前記第１のコンタクトの上端および前記窒化シリコン層によって止められるまで、前記第２の酸化シリコン層を貫通して第２のコンタクト開口をエッチングするステップと、
前記第１のコンタクトの前記上端および前記窒化シリコン層と接触して第２のコンタクトを形成するために、前記金属材料で前記第２のコンタクト開口を充填するステップとを備える、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
【背景技術】
【0002】
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さいサイズへと縮小される。しかしながら、メモリセルのフィーチャサイズが下限に近づくにつれて、プレーナプロセスおよび製造技法はより困難かつ高価になる。結果として、平面メモリセルのメモリ密度は上限に近づく。
【0003】
３Ｄメモリアーキテクチャは、平面メモリセルにおける密度の限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの、およびメモリアレイからの信号を制御するための周辺デバイスとを含む。
【発明の概要】
【課題を解決するための手段】
【0004】
３Ｄメモリデバイスの実施形態およびそれを形成するための方法が、本明細書において開示される。
【0005】
一例では、３Ｄメモリデバイスは、基板と、基板の上に交互配置された導電層および誘電層を含むメモリスタックと、メモリスタックを貫通して垂直に延びる構造と、メモリスタック上の第１の誘電層と、第１の誘電層上のエッチストップ層と、エッチストップ層上の第２の誘電層と、エッチストップ層および第１の誘電層を貫通し、構造の上端と接触している第１のコンタクトと、第２の誘電層を貫通し、第１のコンタクトの少なくとも上端と接触している第２のコンタクトとを含む。
【0006】
別の例では、３Ｄメモリデバイスを形成するための方法が開示される。交互配置された導電層および誘電層を含むメモリスタックを貫通して垂直に延びる構造が、基板の上に形成される。第１の誘電層が、メモリスタック上に形成される。エッチストップ層が、第１の誘電層上に形成される。第１のコンタクトが、エッチストップ層および第１の誘電層を貫通して、構造の上端と接触して形成される。第２の誘電層が、エッチストップ層上に形成される。第２のコンタクトが、第２の誘電層を貫通して、第１のコンタクトの少なくとも上端と接触して形成される。
【0007】
さらに別の例では、３Ｄメモリデバイスを形成するための方法が開示される。交互配置された導電層および誘電層を含むメモリスタックを貫通して垂直に延びるチャネル構造が、基板の上に形成される。第１の酸化シリコン層が、メモリスタック上に堆積される。窒化シリコン層が、第１の酸化シリコン層上に堆積される。第１のコンタクト開口が、チャネル構造の上端により止められるまで、窒化シリコン層および第１の酸化シリコン層を貫通してエッチングされる。第１のコンタクト開口が、チャネル構造の上端と接触して第１のコンタクトを形成するために、金属材料で充填される。第２の酸化シリコン層が、窒化シリコン層上に堆積される。第２のコンタクト開口が、第１のコンタクトの上端および窒化シリコン層によって止められるまで、第２の酸化シリコン層を貫通してエッチングされる。第２のコンタクト開口が、第１のコンタクトの上端および窒化シリコン層と接触して第２のコンタクトを形成するために、金属材料で充填される。
【0008】
本明細書に組み込まれ、その一部を形成する添付の図面は、本開示の実施形態を例示し、説明と一緒に、本開示の原理を説明すること、および当業者が本開示を実施して使用するのを可能にする役割をさらに果たす。
【図面の簡単な説明】
【0009】
【図1A】本開示のいくつかの実施形態による、自己整合コンタクトとの例示的な３Ｄメモリデバイスの断面を示す図である。
【図1B】本開示のいくつかの実施形態による、自己整合コンタクトとの別の例示的な３Ｄメモリデバイスの断面を示す図である。
【図2A】本開示のいくつかの実施形態による、自己整合コンタクトとの例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。
【図2B】本開示のいくつかの実施形態による、自己整合コンタクトとの例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。
【図2C】本開示のいくつかの実施形態による、自己整合コンタクトとの例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。
【図2D】本開示のいくつかの実施形態による、自己整合コンタクトとの例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。
【図2E】本開示のいくつかの実施形態による、自己整合コンタクトとの例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。
【図2F】本開示のいくつかの実施形態による、自己整合コンタクトとの例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。
【図3】本開示のいくつかの実施形態による、自己整合コンタクトとの例示的な３Ｄメモリデバイスを形成するための方法のフローチャートである。
【発明を実施するための形態】
【0010】
本開示の実施形態は、添付の図面を参照して説明される。
【0011】
特定の構成および配置が論じられるが、これは説明のためだけに行われることが理解されるべきである。当業者は、本開示の趣旨と範囲から逸脱することなく、他の構成および配置が使用され得ることを認識するであろう。本開示は様々な他の用途においても利用され得ることが、当業者には明らかになるであろう。
【0012】
「一実施形態」、「実施形態」、「例示的な実施形態」、「いくつかの実施形態」などへの本明細書における言及は、説明される実施形態が特定の特徴、構造、または特性を含み得ること、しかし、１つ１つの実施形態が必ずしもその特定の特徴、構造、または特性を含まなくてもよいことを示していることに留意されたい。その上、そのような語句は同じ実施形態を必ずしも指さない。さらに、実施形態に関連して特定の特徴、構造、または特性が説明されるとき、明示的に説明されるかどうかにかかわらず、そのような特徴、構造、または特性を他の実施形態に関連してもたらすことは、当業者の知識の範囲内であろう。
【0013】
一般に、用語は、文脈における使用法から少なくとも一部理解され得る。たとえば、本明細書で使用される「１つまたは複数の」という用語は、文脈に少なくとも一部応じて、単数の意味で任意の特徴、構造、もしくは特性を記述するために使用されてもよく、または、複数の意味で特徴、構造、もしくは特性の組合せを記述するために使用されてもよい。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などの用語は、文脈に少なくとも一部応じて、単数の使用法または複数の使用法を伝えるものとして理解され得る。加えて、「に基づいて（ｂａｓｅｄ ｏｎ）」という用語は、必ずしも要因の排他的な集合を伝えることが意図されるものとして理解されなくてもよく、代わりに、やはり文脈に少なくとも一部基づいて、必ずしも明確に記述されない追加の要因の存在を許容してもよい。
【0014】
本開示における「ｏｎ（接している）」、「ａｂｏｖｅ（上にある）」、および「ｏｖｅｒ（覆っている）」の意味は、「ｏｎ」が何かに「ｄｉｒｅｃｔｌｙ ｏｎ（直接接している）」ことを意味するだけではなく、中間フィーチャまたはそれらの間の層を伴って何かに「ｏｎ（接している）」という意味も含み、また、「ａｂｏｖｅ」または「ｏｖｅｒ」が何かの「上にある」または「覆っている」ことを意味するだけではなく、中間フィーチャまたはそれらの間の層を伴わずに何かの「上にある」またはそれを「覆っている」（すなわち、何かに直接接している）という意味も含み得るように、最も広い意味で解釈されるべきであることが、容易に理解されるはずである。
【0015】
さらに、説明を簡単にするために、図面において示されるような別の要素またはフィーチャに対するある要素またはフィーチャの関係を記述するために、「ｂｅｎｅａｔｈ（下にある）」、「ｂｅｌｏｗ（下にある）」、「ｌｏｗｅｒ（より下の）」、「ａｂｏｖｅ（上にある）」、「ｕｐｐｅｒ（より上の）」などの空間的に相対的な用語が、本明細書において使用され得る。空間的に相対的な用語は、図に示される方向に加えて、使用されているまたは動作しているデバイスの様々な方向を包含することが意図される。装置は、別の方向を向いている（９０度回転されている、または他の方向を向いている）ことがあり、本明細書において使用される空間的に相対的な記述子は同様に、それに従って解釈されることがある。
【0016】
本明細書において使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体がパターニングされ得る。基板の上に追加される材料は、パターニングされてもよく、またはパターニングされないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの、広範な半導体材料を含み得る。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの、非導電性材料から作られ得る。
【0017】
本明細書において使用される場合、「層」という用語は、ある厚みを伴う領域を含む材料部分を指す。層は、背後にある構造もしくは積層する構造の全体にわたって延びていてもよく、または、背後にある構造もしくは積層する構造の範囲より小さい範囲を有してもよい。さらに、層は、一様なまたは非一様な連続的構造の厚みより薄い厚みを有する、その連続的構造の領域であり得る。たとえば、層は、連続的構造の上面と下面の間の、またはそれらにおける、水平面の任意のペアの間に位置し得る。層は、水平に、垂直に、および／または先細りの表面に沿って延びていてもよい。基板は、層であってもよく、その中に１つまたは複数の層を含んでいてもよく、ならびに／または、それに接して、その上に、および／もしくはその下に１つまたは複数の層を有していてもよい。層は複数の層を含み得る。たとえば、インターコネクト層は、（インターコネクト線および／またはビアコンタクトが形成される）１つまたは複数の導体およびコンタクト層と、１つまたは複数の誘電層とを含み得る。
【0018】
本明細書において使用される場合、「名目の／名目的に」という用語は、所望の値より上および／または下の値の範囲と一緒に、製品またはプロセスの設計段階の間に設定される、ある構成要素もしくはプロセス動作のための特性またはパラメータの、所望の値または目標値を指す。値の範囲は、製造プロセスまたは公差のわずかな変動によるものであり得る。本明細書において使用される場合、「約」という用語は、対象の半導体デバイスと関連付けられる特定の技術ノードに基づいて変化し得る所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、所与の量の値を、たとえばその値の１０～３０％（たとえば、値の±１０％、±２０％、または±３０％）以内で変動するものとして示し得る。
【0019】
本明細書において使用される場合、「３Ｄメモリデバイス」という用語は、横方向の基板上のメモリセルトランジスタの垂直方向のストリング（ＮＡＮＤメモリストリングなどの、「メモリストリング」と本明細書で呼ばれる）を伴い、それによりメモリストリングが基板に関して垂直方向に延びているような半導体デバイスを指す。本明細書において使用される場合、「垂直／垂直に」という用語は、基板の横方向の面に対して名目的に直角であることを意味する。
【0020】
３Ｄメモリデバイスの製造では、異なるリソグラフィ段階において製造される構造間の精密な整合および重ね合わせ制御を達成することが必要であることが多い。メモリ密度とインターコネクト密度が増大を続けるにつれて、整合の許容誤差と重ね合わせの問題はより激しくなる。たとえば、異なる層におけるコンタクトの不整合と部分的な重ね合わせは、整合していないコンタクトとの短絡により歩留まりの低下を引き起こすことがある。
【0021】
本開示による様々な実施形態は、整合と重ね合わせの要件が緩和された、３Ｄメモリデバイスにおける自己整合コンタクトを提供する。結果として、整合していないコンタクトとの短絡が防止され、歩留まりの低下を最小限にすることができる。自己整合コンタクトは、ローカルコンタクト（「Ｃ１」として知られている）、ならびにチャネル構造およびスリット構造（たとえば、アレイ共通ソース「ＡＣＳ」として機能する）のための真上のコンタクト（「Ｖ０」として知られている）などの、３Ｄメモリデバイスにおける様々なインターコネクト構造に適用可能である。
【0022】
図１Ａは、本開示のいくつかの実施形態による、自己整合コンタクトとの例示的な３Ｄメモリデバイス１００の断面を示す。３Ｄメモリデバイス１００は基板１０２を含んでもよく、これは、シリコン（たとえば、単一の結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンイシュレータ（ＧＯＩ）、または任意の他の適切な材料を含んでもよい。いくつかの実施形態では、基板１０２は薄型化された基板（たとえば、半導体層）であり、これは、研磨、エッチング、化学機械研磨（ＣＭＰ）、またはこれらの任意の組合せによって薄型化された。
【0023】
３Ｄメモリデバイス１００は、モノリシック３Ｄメモリデバイスの一部であり得る。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（たとえば、周辺デバイスおよびメモリアレイデバイス）が単一の基板上に形成されることを意味する。モノリシック３Ｄメモリデバイスでは、製造において、周辺デバイスのプロセスおよびメモリアレイデバイスのプロセスが絡まっていることによるさらなる制約に遭遇する。たとえば、メモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）の製造は、同じ基板上に形成された、または形成されるべき周辺デバイスと関連付けられる、サーマルバジェットにより制約される。
【0024】
加えて、３Ｄメモリデバイス１００は、構成要素（たとえば、周辺デバイスおよびメモリアレイデバイス）が異なる基板上に別々に形成され、次いでたとえば面と向かって接着され得る、非モノリシック３Ｄメモリデバイスの一部であり得る。いくつかの実施形態では、メモリアレイデバイス基板（たとえば、基板１０２）は、接着された非モノリシック３Ｄメモリデバイスの基板として残り、周辺デバイス（たとえば、図示されていない、ページバッファ、デコーダ、およびラッチなどの、３Ｄメモリデバイス１００の動作を促進するために使用される任意の適切なデジタル信号、アナログ信号、および／または混合信号周辺回路を含む）は、ハイブリッドボンディングのために裏返されてメモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）の方を向く。いくつかの実施形態では、メモリアレイデバイス基板（たとえば、基板１０２）は、ハイブリッドボンディングのために裏返されて周辺デバイス（図示せず）の方を向くので、接着された非モノリシック３Ｄメモリデバイスでは、メモリアレイデバイスは周辺デバイスの上にあることが理解される。メモリアレイデバイス基板（たとえば、基板１０２）は薄型化された基板（これは接着された非モノリシック３Ｄメモリデバイスの基板ではない）であってもよく、非モノリシック３Ｄメモリデバイスのバックエンドオブライン（ｂａｃｋ－ｅｎｄ－ｏｆ－ｌｉｎｅ：ＢＥＯＬ）インターコネクトは、薄型化されたメモリアレイデバイス基板の裏側に形成され得る。
【0025】
いくつかの実施形態では、３Ｄメモリデバイス１００は、基板１０２の上に垂直に各々延びているＮＡＮＤメモリストリングのアレイの形でメモリセルが提供される、ＮＡＮＤフラッシュメモリデバイスである。メモリアレイデバイスは、ＮＡＮＤメモリストリングのアレイとして機能するチャネル構造１０４のアレイを含み得る。図１に示されるように、チャネル構造１０４は、導電層１０６および誘電層１０８を各々含む複数のペアを貫通して垂直に延び得る。交互配置された導電層１０６および誘電層１０８はメモリスタック１１０の一部である。メモリスタック１１０の中の導電層１０６および誘電層１０８のペアの数（たとえば、３２、６４、９６、または１２８）は、３Ｄメモリデバイス１００の中のメモリセルの数を決定する。いくつかの実施形態では、メモリスタック１１０はマルチデッキアーキテクチャ（図示せず）を有してもよく、これは互いに積層された複数のメモリデッキを含むことが理解される。各メモリデッキの中の導電層１０６および誘電層１０８のペアの数は、同じであっても、または異なっていてもよい。
【0026】
メモリスタック１１０は、複数の交互配置された導電層１０６および誘電層１０８を含み得る。メモリスタック１１０の中の導電層１０６および誘電層１０８は、垂直方向に交互に現れ得る。言い換えると、メモリスタック１１０の一番上または一番下にあるものを除くと、各導電層１０６は、両側で２つの誘電層１０８に隣接していてもよく、各誘電層１０８は、両側で２つの導電層１０６に隣接していてもよい。導電層１０６は、限定はされないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープされたシリコン、シリサイド、またはこれらの任意の組合せを含む、導電性材料を含み得る。各導電層１０６は、チャネル構造１０４を囲むゲート電極（ゲート線）であってもよく、ワード線として横に延びていてもよい。誘電層１０８は、限定はされないが、酸化シリコン、窒化シリコン、シリコン酸窒化物、またはこれらの任意の組合せを含む、誘電材料を含み得る。
【0027】
図１に示されるように、チャネル構造１０４は、半導体層（たとえば、半導体チャネル１１２としての）および複合誘電層（たとえば、メモリフィルム１１４としての）で満たされたチャネルホールを含み得る。いくつかの実施形態では、半導体チャネル１１２は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリフィルム１１４は、トンネリング層、ストレージ層（「チャージトラップ層」としても知られている）、およびブロッキング層を含む、複合層である。チャネル構造１０４の残りの空間は、酸化シリコンおよび／またはエアギャップなどの誘電材料を含むキャッピング層１１８で、部分的にまたは完全に満たされ得る。チャネル構造１０４は円柱の形状（たとえば、柱の形状）を有し得る。いくつかの実施形態によれば、メモリフィルム１１４のキャッピング層１１８、半導体チャネル１１２、トンネリング層、ストレージ層、およびブロッキング層は、この順序で柱の外側表面に向かって中心から放射状に並べられる。トンネリング層は、酸化シリコン、シリコン酸窒化物、またはこれらの任意の組合せを含み得る。ストレージ層は、窒化シリコン、シリコン酸窒化物、シリコン、またはこれらの任意の組合せを含み得る。ブロッキング層は、酸化シリコン、シリコン酸窒化物、高比誘電率（ｈｉｇｈ－ｋ）誘電体、またはこれらの任意の組合せを含み得る。一例では、メモリフィルム１１４は、酸化シリコン／シリコン酸窒化物／酸化シリコン（ＯＮＯ）の複合層を含み得る。
【0028】
いくつかの実施形態では、チャネル構造１０４はさらに、チャネル構造１０４の下側部分（たとえば、下端）において半導体プラグ１２０を含む。本明細書において使用される場合、基板１０２が３Ｄメモリデバイス１００の最も低い平面に配置されるとき、構成要素の「上端」（たとえば、チャネル構造１０４）は、ｙ方向において基板１０２からより遠い端部であり、構成要素の「下端」（たとえば、チャネル構造１０４）は、ｙ方向において基板１０２により近い端部である。半導体プラグ１２０は、任意の適切な方向において基板１０２からエピタキシャル成長される、シリコンなどの半導体材料を含み得る。いくつかの実施形態では、半導体プラグ１２０は、基板１０２と同じ材料である単結晶シリコンを含むことが理解される。言い換えると、半導体プラグ１２０は、基板１０２と同じ材料であるエピタキシャル成長された半導体層を含み得る。半導体プラグ１２０は、半導体チャネル１１２の下端の下にありそれと接触していてもよい。半導体プラグ１２０は、ＮＡＮＤメモリストリングのソース選択ゲートによって制御されるチャネルとして機能することができる。
【0029】
いくつかの実施形態では、チャネル構造１０４はさらに、チャネル構造１０４の上側部分における（たとえば、上端にある）チャネルプラグ１２２を含む。チャネルプラグ１２２は、半導体チャネル１１２の上端の上にありそれと接触していてもよい。チャネルプラグ１２２は半導体材料（たとえば、ポリシリコン）を含み得る。いくつかの実施形態では、チャネルプラグ１２２は、タングステンなどの金属材料を含む、導電層で充填された開口を含む。３Ｄメモリデバイス１００の製造の間にチャネル構造１０４の上端を覆うことによって、チャネルプラグ１２２は、チャネル構造１０４に満たされている誘電体のエッチングを防ぐための、エッチストップ層として機能し得る。いくつかの実施形態によれば、チャネルプラグ１２２は、ＮＡＮＤメモリストリングのドレインとして機能し得る。
【0030】
図１に示されるように、３Ｄメモリデバイス１００は、インターコネクト構造の一部としてメモリスタック１１０上にローカルコンタクト層１３０を含む。ローカルコンタクト層１３０は、メモリスタック１１０上に形成される第１の誘電層１２４を含み得る。いくつかの実施形態では、第１の誘電層１２４は、どのような介在層もなしでチャネル構造１０４の上端およびメモリスタック１１０の上面上に形成される。第１の誘電層１２４は、１つまたは複数の層間誘電（ＩＬＤ）層（「金属間誘電（ＩＭＤ）層」としても知られている）を含み得る。ローカルコンタクト層１３０の第１の誘電層１２４は、限定はされないが、酸化シリコン、窒化シリコン、酸窒化シリコン、低比誘電率（ｌｏｗ－ｋ）誘電体、またはこれらの任意の組合せを含み得る。いくつかの実施形態では、第１の誘電層１２４の誘電材料は酸化シリコンを含む。
【0031】
図１に示されるように、３Ｄメモリデバイス１００は、ローカルコンタクト層１３０の第１の誘電層１２４上にエッチストップ層１２６も含む。いくつかの実施形態では、エッチストップ層１２６は、どのような介在層もなしで第１の誘電層１２４の上面上に形成される。エッチストップ層１２６は、限定はされないが、窒化シリコン、酸窒化シリコン、高比誘電率（ｈｉｇｈ－ｋ）誘電体、またはこれらの任意の組合せを含む、誘電材料を含み得る。ｈｉｇｈ－ｋ誘電体は、いくつかの名前を挙げると、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）を含み得る。いくつかの実施形態では、エッチストップ層１２６は、第１の誘電層１２４の誘電材料とは異なる誘電材料を含む。たとえば、エッチストップ層１２６の誘電材料は窒化シリコンを含み、第１の誘電層１２４の誘電材料は酸化シリコンを含む。いくつかの実施形態では、第１の誘電層１２４およびエッチストップ層１２６は同じ誘電材料を有し得ることが理解される。
【0032】
ローカルコンタクト層１３０は、横方向のインターコネクト線および垂直インターコネクトアクセス（ビア）コンタクトを含む、複数のインターコネクト（本明細書では「コンタクト」とも呼ばれる）を含み得る。本明細書において使用される場合、「インターコネクト」という用語は、ミドルエンドオブライン（ｍｉｄｄｌｅ－ｅｎｄ－ｏｆ－ｌｉｎｅ：ＭＥＯＬ）インターコネクトおよびバックエンドオブライン（ｂａｃｋ－ｅｎｄ－ｏｆ－ｌｉｎｅ：ＢＥＯＬ）インターコネクトなどの、任意の適切なタイプのインターコネクトを広く含み得る。ローカルコンタクト層１３０の中のインターコネクトは、本明細書では「ローカルコンタクト」（「Ｃ１」としても知られている）と呼ばれ、これは、メモリスタック１１０の中の構造と直接接触している。図１に示されるように、ローカルコンタクト層１３０は、チャネル構造１０４の上端（たとえば、チャネルプラグ１２２）の上に、それと接触して、第１のコンタクト１２８（たとえば、チャネル構造１０４のためのローカルコンタクト）を含む。第１のコンタクト１２８を含む、ローカルコンタクト層１３０の中のローカルコンタクトは、限定はされないが、Ｃｕ、Ａｌ、Ｗ、Ｃｏ、シリサイド、またはこれらの任意の組合せを含む、導電性材料を含み得る。いくつかの実施形態では、第１のコンタクト１２８の導電性材料はタングステンを含む。
【0033】
第１のコンタクト１２８を含む、ローカルコンタクト層１３０の中のローカルコンタクトは、第１の誘電層１２４を貫通して形成される。すなわち、ローカルコンタクト層１３０は、第１の誘電層１２４およびそれを貫通する第１のコンタクト１２８を含み得る。図１に示されるように、第１のコンタクト１２８は、エッチストップ層１２６を貫通してさらに延びる。すなわち、第１のコンタクト１２８は、第１の誘電層１２４とエッチストップ層１２６の両方を貫通して、チャネル構造１０４の上端と接触して形成される。いくつかの実施形態では、第１のコンタクト１２８の上端は、エッチストップ層１２６の上面と同一平面にある。
【0034】
図１に示されるように、３Ｄメモリデバイス１００はさらに、インターコネクト構造の一部として、エッチストップ層１２６上にインターコネクト層１３６を含む。インターコネクト層１３６は、エッチストップ層１２６上に形成される第２の誘電層１３２を含み得る。いくつかの実施形態では、第２の誘電層１３２は、どのような介在層もなしで、エッチストップ層１２６の上面上に形成される。第２の誘電層１３２は、１つまたは複数のＩＬＤ層を含み得る。インターコネクト層１３６の第２の誘電層１３２は、限定はされないが、酸化シリコン、窒化シリコン、酸窒化シリコン、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む、誘電材料を含み得る。いくつかの実施形態では、第２の誘電層１３２の誘電材料は、第１の誘電層１２４の誘電材料と同じである。たとえば、第１の誘電層１２４および第２の誘電層１３２の誘電材料は酸化シリコンを含む。
【0035】
いくつかの実施形態では、第２の誘電層１３２の誘電材料は、エッチストップ層１２６の誘電材料とは異なる。その上、エッチストップ層１２６が機能する（すなわち、エッチングがエッチストップ層１２６に達すると第２の誘電層１３２のエッチングを自動的に停止する）には、第２の誘電層１３２の誘電材料とエッチストップ層１２６の誘電材料との間のエッチング選択性は、５：１未満ではない（たとえば、５：１、６：１、７：１、８：１、９：１、１０：１、１１：１、１２：１、１３：１、１４：１、１５：１、１６：１、１７：１、１８；１、１９：１、２０：１、２５：１、３０：１、４０：１、５０：１、６０：１、７０：１、８０：１、９０：１、１００：１、２００：１、３００：１、４００：１、５００：１、これらの値のいずれかを下限とする任意の範囲、またはこれらの値のいずれか２つによって決められる任意の範囲）など、約５：１以上である。いくつかの実施形態では、第２の誘電層１３２の誘電材料は酸化シリコンを含み、エッチストップ層の誘電材料は、酸化シリコンより５０：１の比でエッチング選択性が大きい窒化シリコンを含む。
【0036】
エッチストップ層１２６および第２の誘電層１３２の構造（たとえば、エッチストップ層１２６上の第２の誘電層１３２）および材料（たとえば、エッチング選択性の高い異なる誘電材料）により、第２の誘電層１３２を貫通するあらゆるコンタクトを形成するための第２の誘電層１３２のエッチングは、エッチストップ層１２６によって止められる。結果として、インターコネクト層１３６は、第１のコンタクト１２８の少なくとも上端と接触する第２のコンタクト１３４（たとえば、チャネル構造１０４のためのＶ０ビアコンタクト）を含む、複数の自己整合コンタクト（ＳＡＣ、「Ｖ０」としても知られている）を含み得る。第２のコンタクト１３４を含む、インターコネクト層１３６の中のコンタクトは、限定はされないが、Ｃｕ、Ａｌ、Ｗ、Ｃｏ、シリサイド、またはこれらの任意の組合せを含む、導電性材料を含み得る。いくつかの実施形態では、第２のコンタクト１３４の導電性材料はタングステンを含む。いくつかの実施形態では、第１のコンタクト１２８の臨界寸法は、第２のコンタクト１３４の臨界寸法より大きい。たとえば、第１のコンタクト１２８（たとえば、ビアコンタクト）の直径は、第２のコンタクト１３４（たとえば、ビアコンタクト）の直径より大きくてもよい。結果として、第２のコンタクト１３４が第１のコンタクト１２８とよく整合しているとき、第２のコンタクト１３４は、たとえばビット線との、チャネル構造１０４のための電気的接続の一部として、第１のコンタクト１２８に完全に着地することができる。
【0037】
第２のコンタクト１３４を含む、インターコネクト層１３６の中のコンタクトは、第２の誘電層１３２を貫通して形成される。すなわち、インターコネクト層１３６は、第２の誘電層１３２およびそれを貫通する第２のコンタクト１３４を含み得る。図１に示されるように、第２のコンタクト１３４は、第２の誘電層１３２を貫通して、第１のコンタクト１２８の上端ならびにエッチストップ層１２６の上面と接触して形成される。いくつかの実施形態では、第２のコンタクト１３４の下端は、エッチストップ層１２６の上面と同一平面にある。すなわち、第２のコンタクト１３４が不整合により第１のコンタクト１２８に完全に着地しない場合であっても（たとえば、図１に示されるように）、第１のコンタクト１２８の外側にある第２のコンタクト１３４の部分が、さらにエッチストップ層１２６を貫通して延びて、たとえば第１の誘電層１２４を貫通して延びた後のメモリスタック１１０の中の構成要素（たとえば、導電層１０６）と、短絡回路を形成することはできない。結果として、第１のコンタクト１２８と第２のコンタクト１３４との間の整合の余裕と重ね合わせ制御は、エッチストップ層１２６を伴うＳＡＣ方式により緩和され得る。いくつかの実施形態では、第２のコンタクト１３４は、第１のコンタクト１２８とよく整合され得るので、第２のコンタクト１３４は、エッチストップ層１２６と接触することなく第１のコンタクト１２８に完全に着地することが理解される。
【0038】
図１に関して上で説明されたエッチストップ層１２６を伴うＳＡＣ方式は、チャネル構造１０４のインターコネクト構造に限定されず、インターコネクト構造、または、スリット構造、貫通アレイコンタクト（ＴＡＣ）などの、メモリスタック１１０を貫通して垂直に延びる任意の他の適切な構造に適用され得ることが理解される。図１Ｂは、本開示のいくつかの実施形態による、自己整合コンタクトとの別の例示的な３Ｄメモリデバイス１０１の断面を示す。図１Ａにおいて上で説明された３Ｄメモリデバイス１００とは異なり、図１Ｂの３Ｄメモリデバイス１０１はさらに、エッチストップ層１２６を伴うＳＡＣ方式を利用するインターコネクト構造を有するスリット構造１０３を含む。３Ｄメモリデバイス１００と１０１の両方における同様の構造の詳細（たとえば、材料、製造プロセス、機能など）は、以下で繰り返されないことがあることが理解される。
【0039】
図１Ｂに示されるように、３Ｄメモリデバイス１０１はさらに、メモリスタック１１０の交互配置された導電層１０６および誘電層１０８を貫通して垂直に延びるスリット構造１０３を含む。スリット構造１０３はまた、メモリスタック１１０を複数のブロックへと分離するように横方向に延び得る。スリット構造１０３は、導電層１０６を形成するための化学的なプリカーサに対する接近経路を提供する、スリット開口を含み得る。いくつかの実施形態では、スリット構造１０３は、限定はされないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはこれらの任意の組合せを含む、導電性材料を有するソース導電層１０５を含む。いくつかの実施形態では、ソース導電層１０５は、スリット開口の下側部分にポリシリコンを含み、スリット開口の上側部分に金属（たとえば、タングステン）を含む。導電層１０６からソース導電層１０５を電気的に絶縁するために、スリット構造１０３はさらに、スリット開口の側壁に沿って、スリット開口の側壁に隣接するエッチバック凹部（図示せず）の中に配設される、スペーサ１０７を含み得る。すなわち、スペーサ１０７は、メモリスタック１１０のソース導電層１０５と導電層１０６との間に形成され得る。スペーサ１０７は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはこれらの任意の組合せなどの、誘電材料の１つまたは複数の層を含み得る。いくつかの実施形態では、スリット構造１０３のソース導電層１０５は、３Ｄメモリデバイス１０１のソースコンタクトとして働き、ＮＡＮＤメモリストリングのソース、たとえばＮＡＮＤメモリストリングのアレイのアレイ共通ソース（ＡＣＳ）に電気的に接続する。いくつかの実施形態では、スリット構造１０３はさらに、基板１０２におけるその下端にドープされた領域１０９を含んで、ＡＣＳとの電気的接続の抵抗を低減させる。
【0040】
図１Ｂに示されるように、ローカルコンタクト層１３０はさらに、第１の誘電層１２４を貫通する、スリット構造１０３の上端と接触する別の第１のコンタクト１１１（たとえば、スリット構造１０３のためのローカルコンタクト）を含み得る。第１のコンタクト１２８と同様に、いくつかの実施形態によれば、別の第１のコンタクト１１１は、エッチストップ層１２６と第１の誘電層１２４の両方を貫通して形成される。別の第１のコンタクト１１１の上面は、エッチストップ層１２６の上面と同一平面にあり得る。インターコネクト層１３６は、上で詳細に説明されたように、別の第１のコンタクト１１１との整合の余裕と重ね合わせ制御が緩和された別のＳＡＣとして別の第２のコンタクト１１３を含み得る。別の第２のコンタクト１１３の下側表面は、エッチストップ層１２６の上面と同一平面にあり得る。３Ｄメモリデバイス１００および１０１の中のインターコネクト層の数は、図１Ａおよび図１Ｂの例により限定されないことが理解されるべきである。コンタクトとの追加のインターコネクト層は、本明細書において開示されるＳＡＣ方式を使用して形成され得る。
【0041】
図２Ａ～図２Ｆは、本開示のいくつかの実施形態による、自己整合コンタクトを伴う例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３は、本開示のいくつかの実施形態による、自己整合コンタクトを伴う例示的な３Ｄメモリデバイスを形成するための方法３００のフローチャートを示す。図２Ａ～図２Ｆおよび図３に示される３Ｄメモリデバイスの例は、図１Ａに示される３Ｄメモリデバイス１００を含む。図２Ａ～図２Ｆおよび図３は一緒に説明される。方法３００に示される動作は網羅的ではなく、示される動作のいずれかの前、後、またはそれらの間にも他の動作が実行され得ることが理解される。さらに、動作の一部は、同時に、または図３に示されるものとは異なる順序で実行されてもよい。
【0042】
図３を参照すると、方法３００は動作３０２を開始し、ここで、交互配置された導電層および誘電層を含むメモリスタックを貫通して垂直に延びる構造は、基板の上に形成される。いくつかの実施形態によれば、構造はチャネル構造またはスリット構造である。基板はシリコン基板であり得る。
【0043】
図２Ａを参照すると、導電層２０６と誘電層２０８の複数のペアを含むメモリスタック２０４は、シリコン基板２０２の上に形成される。いくつかの実施形態によれば、メモリスタック２０４は、誘電層２０８および導電層２０６が、限定はされないが、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはこれらの任意の組合せを含む、１つまたは複数の薄膜堆積プロセスを使用してシリコン基板２０２に交互に堆積される、「ゲートファースト」プロセスによって形成される。いくつかの実施形態では、メモリスタック２０４は、誘電層２０８および犠牲層（図示せず）を含む誘電体スタック（図示せず）が、限定はされないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用してシリコン基板２０２に交互に堆積される、「ゲートラスト」プロセスによって形成される。メモリスタック２０４は次いで、「ゲート置換」プロセスによって形成されてもよく、これは、犠牲層を取り除くためのエッチングプロセスと、犠牲層が形成された場所において導電層２０６を堆積するための薄膜堆積プロセスとを使用して、導電層２０６で犠牲層を置換する。
【0044】
図２Ａに示されるように、メモリスタック２０４の交互配置された誘電層２０８および導電層２０６を貫通して垂直に延びるチャネル構造２１０は、シリコン基板２０２の上に形成される。チャネル構造２１０が示されるが、スリット構造（たとえば、図１Ｂのスリット構造１０３）を含む、メモリスタック２０４を貫通して垂直に延びる任意の他の適切な構造も適用可能であることがあり、しかし、当技術分野で知られている構造を形成するための詳細な製造プロセスは本明細書で説明されないことが理解される。チャネル構造２１０を形成するために、まずチャネルホールが、ディープイオン反応エッチング（ＤＲＩＥ）などのウェットエッチングおよび／またはドライエッチングを使用して、メモリスタック２０４（または誘電体スタック）を貫通してエッチングされる。いくつかの実施形態では、チャネル構造２１０のチャネルホールはさらに、シリコン基板２０２の頂部を貫通して延びる。図２Ａに示されるように、半導体プラグ２１８は、任意の適切な方向にあるシリコン基板２０２から（たとえば、下面および／または側面から）エピタキシャル成長された単結晶シリコンでチャネルホールの下側部分を満たすことによって形成され得る。半導体プラグ２１８をエピタキシャル成長するための製造プロセスは、限定はされないが、気相成長（ＶＰＥ）、液相成長（ＬＰＥ）、分子ビーム成長（ＭＰＥ）、またはこれらの任意の組合せを含み得る。
【0045】
図２Ａに示されるように、メモリフィルム２１２（ブロッキング層、ストレージ層、およびトンネリング層を含む）および半導体チャネル２１４は、チャネル構造２１０のチャネルホールの側壁に沿って、半導体プラグ２１８の上に形成される。いくつかの実施形態では、メモリフィルム２１２はまず、チャネルホールの側壁に沿って、半導体プラグ２１８の上に堆積され、半導体チャネル２１４が次いでメモリフィルム２１２を覆って堆積される。続いて、メモリフィルム２１２を形成するために、ブロッキング層、ストレージ層、およびトンネリング層が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、この順序で堆積され得る。次いで、半導体チャネル２１４が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用してトンネリング層にポリシリコンを堆積することによって形成され得る。半導体チャネル２１４は、たとえばＳＯＮＯパンチプロセスを使用して、半導体プラグ２１８に接触していてもよい。いくつかの実施形態では、半導体チャネル２１４は、チャネルホールを完全に満たすことなくチャネルホールに堆積される。図２Ａに示されるように、酸化シリコン層などのキャッピング層２１６が、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用してチャネルホールの残りの空間を完全にまたは部分的に満たすために、チャネルホールにおいて形成される。
【0046】
図２Ａに示されるように、チャネルプラグ２２０は、チャネル構造２１０のチャネルホールの上側部分に形成される。次いで凹部が、チャネルホールの上側部分の、メモリフィルム２１２、半導体チャネル２１４、およびキャッピング層２１６の部分をウェットエッチングおよび／またはドライエッチングすることによって、チャネルホールの上側部分において形成され得る。次いでチャネルプラグ２２０が、ポリシリコンなどの半導体材料、および／またはタングステンなどの金属を、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスによって凹部に堆積することによって形成され得る。こうして、チャネル構造２１０がメモリスタック２０４（または誘電体スタック）を貫通して形成される。
【0047】
方法３００は図３に示されるような動作３０４に進み、ここで、第１の誘電層がメモリスタック上に形成される。いくつかの実施形態では、第１の誘電層は酸化シリコンを含む。図２Ａに示されるように、第１の誘電層２２２はメモリスタック２０４（または誘電体スタック）上に形成される。第１の誘電層２２２は、チャネル構造２１０の上端およびメモリスタック２０４（または誘電体スタック）の上面に、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、酸化シリコンなどの誘電材料を堆積することによって形成され得る。
【0048】
方法３００は、図３に示されるように動作３０６に進み、ここで、エッチストップ層が第１の誘電層上に形成される。エッチストップ層は、窒化シリコン、酸窒化シリコン、またはｈｉｇｈ－ｋ誘電体のうちの少なくとも１つを含む誘電材料を含み得る。いくつかの実施形態では、誘電材料は窒化シリコンを含む。図２Ａに示されるように、エッチストップ層２２４は、第１の誘電層２２２上に形成される。エッチストップ層２２４は、第１の誘電層２２２の上面に、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、窒化シリコンなどの誘電材料を堆積することによって形成され得る。
【0049】
方法３００は、図３に示されるように動作３０８に進み、ここで、第１のコンタクトが、エッチストップ層および第１の誘電層を貫通して、構造の上端と接触して形成される。いくつかの実施形態では、第１のコンタクトを形成するために、第１のコンタクト開口は、構造によって止められるまでエッチストップ層および第１の誘電層を貫通してエッチングされ、第１のコンタクト開口は、第１のコンタクトを形成するために導電性材料で充填される。いくつかの実施形態では、導電性材料は、タングステンなどの金属材料を含む。いくつかの実施形態では、第１のコンタクトの上端は、エッチストップ層の上面と同一平面にある。
【0050】
図２Ａに示されるように、エッチマスク２２６がエッチストップ層２２４にパターニングされて、エッチ開口２２８はチャネル構造２１０と整合している。エッチ開口２２８は、後で取り除かれるべきエッチストップ層２２４の部分を露出することができる。エッチマスク２２６は、まずスピンコーティングを使用してフォトレジスト層を被覆することによって、続いて、チャネル構造２１０と整合したエッチ開口２２８を形成するためのフォトリソグラフィおよびフォトレジスト成長プロセスによってパターニングされ得る。いくつかの実施形態では、ハードマスクは、ウェットエッチングおよび／またはドライエッチングプロセスを使用して、エッチマスク２２６の一部としてフォトレジスト層の下にパターニングされる。
【0051】
図２Ｂに示されるように、第１のコンタクト開口２３０は、ＲＩＥなどの１つまたは複数のウェットエッチングおよび／またはドライエッチングプロセスを使用して、チャネル構造２１０の上端（すなわち、チャネルプラグ２２０）によって止められるまで、エッチストップ層２２４および第１の誘電層２２２を貫通してエッチングされる。第１のコンタクト開口２３０は、エッチストップ層２２４の他のエリアとしてエッチマスク２２６のエッチ開口２２８（図２Ａに示される）からエッチングされてもよく、第１の誘電層２２２はエッチマスク２２６によって覆われる。結果として、チャネル構造２１０の上端は、第１のコンタクト開口２３０によって露出され得る。
【0052】
図２Ｃに示されるように、第１のコンタクト２３２は、エッチストップ層２２４および第１の誘電層２２２を貫通して、チャネル構造２１０の上端（すなわち、チャネルプラグ２２０）と接触して形成される。いくつかの実施形態では、第１のコンタクト２３２を形成するために、第１のコンタクト開口２３０（図２Ｂに示される）は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、金属材料（たとえば、タングステン）などの導電性材料で充填される。過剰な導電性材料を除去してエッチストップ層２２４の上面を平坦化するために、ＣＭＰプロセスが実行され得る。
【0053】
方法３００は、図３に示されるように動作３１０に進み、ここで、第２の誘電層がエッチストップ層上に形成される。いくつかの実施形態では、第２の誘電層は、エッチストップ層の誘電材料とは異なる誘電材料を含む。いくつかの実施形態では、第２の誘電層の誘電材料とエッチストップ層の誘電材料との間のエッチング選択性は、約５：１以上である。たとえば、第２の誘電層の誘電材料は酸化シリコンを含み得る。
【0054】
図２Ｄに示されるように、第２の誘電層２３４がエッチストップ層２２４上に形成される。第２の誘電層２３４は、エッチストップ層２２４の上面に、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、酸化シリコンなどの誘電材料を堆積することによって形成され得る。
【0055】
方法３００は、図３に示されるように動作３１２に進み、ここで、第２のコンタクトが、第２の誘電層を貫通して、第１のコンタクトの少なくとも上端と接触して形成される。いくつかの実施形態では、第１のコンタクトを形成するために、第１のコンタクトおよびエッチストップ層によって止められるまで、第２のコンタクト開口が第２の誘電層を貫通してエッチングされ、第２のコンタクト開口は、第１のコンタクトの上端およびエッチストップ層と接触して第２のコンタクトを形成するための導電性材料で充填される。いくつかの実施形態では、導電性材料は、タングステンなどの金属材料を含む。いくつかの実施形態では、第２のコンタクトの下端は、エッチストップ層の上面と同一平面にある。いくつかの実施形態では、第１のコンタクトの臨界寸法は、第２のコンタクトの臨界寸法より大きい。
【0056】
図２Ｄに示されるように、エッチマスク２３６が第２の誘電層２３４にパターニングされて、エッチ開口２３８は第１のコンタクト２３２と整合している。エッチ開口２３８は、後で取り除かれるべき第２の誘電層２３４の部分を露出することができる。エッチマスク２３６は、まずスピンコーティングを使用してフォトレジスト層を被覆することによって、続いて、第１のコンタクト２３２と整合したエッチ開口２３８を形成するためのフォトリソグラフィおよびフォトレジスト成長プロセスによってパターニングされ得る。いくつかの実施形態では、ハードマスクは、ウェットエッチングおよび／またはドライエッチングプロセスを使用して、エッチマスク２３６の一部としてフォトレジスト層の下にパターニングされる。エッチ開口２３８は、第１のコンタクト２３２とよく整合していなくてもよく、たとえば、第１のコンタクト２３２と部分的に重なり合うだけであってもよいことが理解される。
【0057】
図２Ｅに示されるように、第２のコンタクト開口２４０は、ＲＩＥなどの１つまたは複数のウェットエッチングおよび／またはドライエッチングプロセスを使用して、第１のコンタクト２３２の上端によって止められるまで、第２の誘電層２３４を貫通してエッチングされる。第２のコンタクト開口２４０は、第２の誘電層２３４の他のエリアがエッチマスク２３６によって覆われるので、エッチマスク２３６のエッチ開口２３８（図２Ｄに示される）からエッチングされ得る。結果として、第１のコンタクト２３２の上端は、第２のコンタクト開口２４０によって露出され得る。エッチ開口２３８が第１のコンタクト２３２とよく整合していない、たとえば、第１のコンタクト２３２と部分的にしか重なり合っていない事例では、第２のコンタクト開口２４０は、第２の誘電層２３４の誘電材料とエッチストップ層２２４の誘電材料（たとえば、酸化シリコンおよび窒化シリコン）の間の高いエッチング選択性（たとえば、約５：１以上）により、第１のコンタクト２３２の上端ならびにエッチストップ層２２４によって止められるまで、第２の誘電層２３４を貫通してエッチングされることが理解される。すなわち、エッチストップ層２２４は、いくつかの場合においてエッチ開口２３８が第１のコンタクト２３２とよく整合していないときであっても、導電性材料を第２のコンタクト開口２４０に堆積した後に第２の誘電層２３４のエッチングがさらに奥まで進んで短絡を引き起こすのを防ぐことができ、これは、エッチ開口２３８および第２のコンタクト開口２４０を形成するときに整合の余裕を緩和する。
【0058】
図２Ｆに示されるように、第２のコンタクト２４２は、第２の誘電層２３４を貫通して、第１のコンタクト２３２の上端と接触して形成される。いくつかの実施形態では、第２のコンタクト２４２を形成するために、第２のコンタクト開口２４０（図２Ｅに示される）は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、金属材料（たとえば、タングステン）などの導電性材料で充填される。いくつかの実施形態では、第１のコンタクト２３２の臨界寸法は、第２のコンタクト２４２の臨界寸法より大きい。たとえば、第１のコンタクト２３２（たとえば、ビアコンタクト）の直径は、第２のコンタクト２４２（たとえば、ビアコンタクト）の直径より大きいことがある。いくつかの実施形態では、第２のコンタクト２４２は第１のコンタクト２３２とよく整合していることがあるので、第２のコンタクト２４２がエッチストップ層２２４と接触することなく第１のコンタクト２３２に完全に着地することがあることが理解される。第２のコンタクト２４２が第１のコンタクト２３２とよく整合していないときでも、第２のコンタクト２４２は、短絡を引き起こすようなエッチストップ層２２４の下の構造との接触を生じさせることなく、第１のコンタクト２３２およびエッチストップ層２２４に着地し得ることがさらに理解される。
【0059】
本開示の一態様によれば、３Ｄメモリデバイスは、基板と、基板の上に交互配置された導電層および誘電層を含むメモリスタックと、メモリスタックを貫通して垂直に延びる構造と、メモリスタック上の第１の誘電層と、第１の誘電層上のエッチストップ層と、エッチストップ層上の第２の誘電層と、エッチストップ層および第１の誘電層を貫通し、構造の上端と接触する第１のコンタクトと、第２の誘電層を貫通し、第１のコンタクトの少なくとも上端と接触する第２のコンタクトとを含む。
【0060】
いくつかの実施形態では、第２のコンタクトは、第１のコンタクトの上端およびエッチストップ層と接触している。
【0061】
いくつかの実施形態では、第２の誘電層は第１の誘電材料を含み、エッチストップ層は第１の誘電材料とは異なる第２の誘電材料を含む。いくつかの実施形態では、第１の誘電材料と第２の誘電材料との間のエッチング選択性は、約５：１以上である。いくつかの実施形態では、第１の誘電材料は酸化シリコンを含む。いくつかの実施形態では、第２の誘電材料は、窒化シリコン、酸窒化シリコン、またはｈｉｇｈ－ｋ誘電体のうちの少なくとも１つを含む。
【0062】
いくつかの実施形態では、構造はチャネル構造またはスリット構造である。
【0063】
いくつかの実施形態では、第１のコンタクトの臨界寸法は、第２のコンタクトの臨界寸法より大きい。
【0064】
いくつかの実施形態では、第１のコンタクトの上端は、エッチストップ層の上面と同一平面にある。いくつかの実施形態では、第２のコンタクトの下端は、エッチストップ層の上面と同一平面にある。
【0065】
本開示の別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示される。交互配置される導電層および誘電層を含むメモリスタックを貫通して垂直に延びる構造が、基板の上に形成される。第１の誘電層が、メモリスタック上に形成される。エッチストップ層が、第１の誘電層上に形成される。第１のコンタクトが、エッチストップ層および第１の誘電層を貫通して、構造の上端と接触して形成される。第２の誘電層が、エッチストップ層上に形成される。第２のコンタクトが、第２の誘電層を貫通して、第１のコンタクトの少なくとも上端と接触して形成される。
【0066】
いくつかの実施形態では、第２のコンタクトを形成するために、第２のコンタクト開口は、第１のコンタクトおよびエッチストップ層によって止められるまで第２の誘電層を貫通してエッチングされ、第２のコンタクト開口は、第１のコンタクトの上端およびエッチストップ層と接触して第２のコンタクトを形成するために、導電性材料で充填される。
【0067】
いくつかの実施形態では、第１のコンタクトを形成するために、第１のコンタクト開口は、構造によって止められるまでエッチストップ層および第１の誘電層を貫通してエッチングされ、第１のコンタクト開口は第１のコンタクトを形成するために導電性材料で充填される。
【0068】
いくつかの実施形態では、第２の誘電層は第１の誘電材料を含み、エッチストップ層は第１の誘電材料とは異なる第２の誘電材料を含む。いくつかの実施形態では、第１の誘電材料と第２の誘電材料との間のエッチング選択性は、約５：１以上である。いくつかの実施形態では、第１の誘電材料は酸化シリコンを含む。いくつかの実施形態では、第２の誘電材料は、窒化シリコン、酸窒化シリコン、またはｈｉｇｈ－ｋ誘電体のうちの少なくとも１つを含む。
【0069】
いくつかの実施形態では、第１のコンタクトの臨界寸法は、第２のコンタクトの臨界寸法より大きい。
【0070】
いくつかの実施形態では、第１のコンタクトの上端は、エッチストップ層の上面と同一平面にある。いくつかの実施形態では、第２のコンタクトの下端は、エッチストップ層の上面と同一平面にある。
【0071】
本開示のさらに別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示される。交互配置された導電層および誘電層を含むメモリスタックを貫通して垂直に延びるチャネル構造が、基板の上に形成される。第１の酸化シリコン層が、メモリスタック上に堆積される。窒化シリコン層が、第１の酸化シリコン層上に堆積される。第１のコンタクト開口が、チャネル構造の上端によって止められるまで、窒化シリコン層および第１の酸化シリコン層を貫通してエッチングされる。第１のコンタクト開口が、チャネル構造の上端と接触して第１のコンタクトを形成するために金属材料で充填される。第２の酸化シリコン層が、窒化シリコン層上に堆積される。第２のコンタクト開口が、第１のコンタクトの上端および窒化シリコン層によって止められるまで、第２の酸化シリコン層を貫通してエッチングされる。第２のコンタクト開口が、第１のコンタクトの上端および窒化シリコン層と接触して第２のコンタクトを形成するために、金属材料で充填される。
【0072】
いくつかの実施形態では、金属材料はタングステンを含む。
【0073】
いくつかの実施形態では、第１のコンタクトの臨界寸法は、第２のコンタクトの臨界寸法より大きい。
【0074】
いくつかの実施形態では、第１のコンタクトの上端は、エッチストップ層の上面と同一平面にある。いくつかの実施形態では、第２のコンタクトの下端は、窒化シリコン層の上面と同一平面にある。
【0075】
特定の実施形態の前述の説明は、他者が当技術分野の知識を適用することによって、過度な実験なしで、本開示の全般的な概念から逸脱することなく、そのような特定の実施形態を様々な用途のために容易に改変および／または適合できるように、本開示の全般的な性質を明らかにする。したがって、そのような適応および改変は、本明細書において提示される教示および案内に基づいて、開示される実施形態の均等物の意味および範囲内にあることが意図される。本明細書における語句または用語は、限定ではなく説明が目的であるので、本明細書の用語または語句は教示および案内に照らして当業者により解釈されるべきであることを理解されたい。
【0076】
本開示の実施形態は、指定された機能の実装および機能の関係を示す、機能構築ブロックの助けを得て上で説明された。これらの機能構築ブロックの境界は、説明の便宜上、本明細書では恣意的に定義されている。指定された機能および機能の関係が適切に実行される限り、代替的な境界が定義され得る。
【0077】
発明を実施するための形態および要約書のセクションは、本開示のすべてではないが１つまたは複数の例示的な実施形態を、発明者により企図されるように記載することがあるので、本開示および添付の特許請求の範囲をいかようにも限定することは意図されない。
【0078】
本開示の幅および範囲は、上で説明された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物にのみ従って定義されるべきである。
【符号の説明】
【0079】
１００ ３Ｄメモリデバイス
１０２ 基板
１０４ チャネル構造
１０５ ソース導電層
１０６ 導電層
１０７ スペーサ
１０８ 誘電層
１０９ ドープされた領域
１１０ メモリスタック
１１１ 第１のコンタクト
１１２ 半導体チャネル
１１３ 第２のコンタクト
１１４ メモリフィルム
１１８ キャッピング層
１２０ 半導体プラグ
１２２ チャネルプラグ
１２４ 第１の誘電層
１２６ エッチストップ層
１２８ 第１のコンタクト
１３０ ローカルコンタクト層
１３２ 第２の誘電層
１３４ 第２のコンタクト
１３６ インターコネクト層
２０２ シリコン基板
２０４ メモリスタック
２０６ 導電層
２０８ 誘電層
２１０ チャネル構造
２１２ メモリフィルム
２１４ 半導体チャネル
２１６ キャッピング層
２１８ 半導体プラグ
２２０ チャネルプラグ
２２２ 第１の誘電層
２２４ エッチストップ層
２２６ エッチマスク
２２８ エッチ開口
２３０ 第１のコンタクト開口
２３２ 第１のコンタクト
１０２ 基板
１０４ チャネル構造
１０５ ソース導電層
１０６ 導電層
１０７ スペーサ
１０８ 誘電層
１０９ ドープされた領域
１１０ メモリスタック
１１１ 第１のコンタクト
１１２ 半導体チャネル
１１３ 第２のコンタクト
１１４ メモリフィルム
１１８ キャッピング層
１２０ 半導体プラグ
１２２ チャネルプラグ
１２４ 第１の誘電層
１２６ エッチストップ層
１２８ 第１のコンタクト
１３０ ローカルコンタクト層
１３２ 第２の誘電層
１３４ 第２のコンタクト
１３６ インターコネクト層
２０２ シリコン基板
２０４ メモリスタック
２０６ 導電層
２０８ 誘電層
２１０ チャネル構造
２１２ メモリフィルム
２１４ 半導体チャネル
２１６ キャッピング層
２１８ 半導体プラグ
２２０ チャネルプラグ
２２２ 第１の誘電層
２２４ エッチストップ層
２２６ エッチマスク
２２８ エッチ開口
２３０ 第１のコンタクト開口
２３２ 第１のコンタクト
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図3】