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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-13
(45)【発行日】2023-11-21
(54)【発明の名称】システムオンチップ（ＳＯＣ）のための強化された耐久性
(51)【国際特許分類】
G06F 12/0804 20160101AFI20231114BHJP
【ＦＩ】
G06F12/0804 100
【請求項の数】
15
(21)【出願番号】P 2023528193
(86)(22)【出願日】2021-10-29
(65)【公表番号】
(43)【公表日】2023-11-08
(86)【国際出願番号】 US2021057181
(87)【国際公開番号】W WO2022103595
(87)【国際公開日】2022-05-19
【審査請求日】2023-06-20
(31)【優先権主張番号】17/095,229
(32)【優先日】2020-11-11
(33)【優先権主張国・地域又は機関】US
【早期審査対象出願】
(73)【特許権者】
【識別番号】591016172
【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】100108833
【弁理士】
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100111615
【弁理士】
【氏名又は名称】佐野 良太
(74)【代理人】
【識別番号】100162156
【弁理士】
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】アレクサンダー ジェイ． ブラノーバー
(72)【発明者】
【氏名】ケビン エム． リパク
(72)【発明者】
【氏名】ウィリアム エー． モイス
【審査官】北村 学
(56)【参考文献】
【文献】特開２００５－０１０９９５（ＪＰ，Ａ）
【文献】特開２００９－１１６６８１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０３５０２３７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０３７８６６０（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２０／０１９２７９８（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
ＩＰＣ Ｇ０６Ｆ １２／０８ － １２／１２８
(57)【特許請求の範囲】
【請求項1】
ランタイムグローバルプッシュトゥパーシスタンス（runtime global push to persistence）を伴うシステムオンチップであって、キャッシュを有するデータプロセッサと、
前記キャッシュに結合され、外部メモリに結合されるように適合された外部メモリインターフェースであって、前記キャッシュは、前記外部メモリに記憶するために前記外部メモリインターフェースにデータを提供する、外部メモリインターフェースと、
前記データプロセッサに結合されたマイクロシーケンサであって、トリガ信号に応じて、前記マイクロシーケンサは、前記外部メモリへの送信のために前記外部メモリインターフェースに前記データを送信することによって、前記キャッシュに前記データをフラッシュさせる、マイクロシーケンサと、を備え、
前記データプロセッサは、データファブリックを介して前記外部メモリインターフェースに結合されており、前記データファブリックは、前記外部メモリインターフェースを介した前記外部メモリへの書き込み要求を一時的に記憶する少なくとも１つのバッファを備え、
前記データファブリックは、前記マイクロシーケンサに結合されており、前記トリガ信号に応じて、前記マイクロシーケンサは、前記外部メモリへの送信のために前記外部メモリインターフェースに前記データを送信することによって、前記少なくとも１つのバッファに記憶された前記書き込み要求に関連付けられたデータを前記データファブリックにフラッシュさせる、
システムオンチップ。
【請求項2】
ランタイムグローバルプッシュトゥパーシスタンス（runtime global push to persistence）を伴うシステムオンチップであって、
キャッシュを有するデータプロセッサと、
前記キャッシュに結合され、外部メモリに結合されるように適合された外部メモリインターフェースであって、前記キャッシュは、前記外部メモリに記憶するために前記外部メモリインターフェースにデータを提供する、外部メモリインターフェースと、
前記データプロセッサに結合されたマイクロシーケンサであって、トリガ信号に応じて、前記マイクロシーケンサは、前記外部メモリへの送信のために前記外部メモリインターフェースに前記データを送信することによって、前記キャッシュに前記データをフラッシュさせる、マイクロシーケンサと、を備え、
前記トリガ信号は、ターミナルイベントトリガ信号及び非ターミナルイベントトリガ信号のうち一方を含み、
前記ターミナルイベントトリガ信号に応じて、前記マイクロシーケンサは、前記外部メモリへの送信のために前記外部メモリインターフェースに前記データを送信する前に、前記データプロセッサをストールし、
前記非ターミナルイベントトリガ信号に応じて、前記マイクロシーケンサは、前記データプロセッサをストールさせることなく、前記外部メモリへの送信のために前記外部メモリインターフェースに前記データを送信する、
システムオンチップ。
【請求項3】
前記システムオンチップは、電力障害を検出すること及びサーマルトリップ状態を検出することのうち一方に応じて、前記ターミナルイベントトリガ信号をアクティブ化する、請求項２のシステムオンチップ。
【請求項4】
ランタイムグローバルプッシュトゥパーシスタンス（runtime global push to persistence）を伴うデータ処理システムであって、システムオンチップと、
前記システムオンチップに結合された外部メモリと、を備え、
前記システムオンチップは、
キャッシュを有するデータプロセッサであって、命令の実行に応じて前記キャッシュ内のデータを選択的に変更する、データプロセッサと、
前記キャッシュ及び前記外部メモリに結合された外部メモリインターフェースであって、前記キャッシュは、前記外部メモリに記憶するために、変更されたデータを前記外部メモリインターフェースに選択的に提供する、外部メモリインターフェースと、
前記データプロセッサに結合されたマイクロシーケンサであって、トリガ信号に応じて、前記マイクロシーケンサは、前記データプロセッサに命令の実行をストールさせ、その後、前記外部メモリへの送信のために前記変更されたデータを前記外部メモリインターフェースに送信することによって、前記変更されたデータを前記キャッシュからフラッシュする、マイクロシーケンサと、を備え、
前記データプロセッサは、データファブリックを介して前記外部メモリインターフェースに結合されており、前記データファブリックは、前記外部メモリへの送信のために前記外部メモリインターフェースに前記変更されたデータを送信する要求を一時的に記憶する少なくとも１つのバッファを備え、
前記データファブリックは、前記マイクロシーケンサに結合されており、前記トリガ信号に応じて、前記マイクロシーケンサは、前記外部メモリへの送信のために前記外部メモリインターフェースに前記変更されたデータを送信することによって、前記少なくとも１つのバッファに記憶された要求に関連付けられた前記変更されたデータを前記データファブリックにフラッシュさせる、
データ処理システム。
【請求項5】
ランタイムグローバルプッシュトゥパーシスタンス（runtime global push to persistence）を伴うデータ処理システムであって、
システムオンチップと、
前記システムオンチップに結合された外部メモリと、を備え、
前記システムオンチップは、
キャッシュを有するデータプロセッサであって、命令の実行に応じて前記キャッシュ内のデータを選択的に変更する、データプロセッサと、
前記キャッシュ及び前記外部メモリに結合された外部メモリインターフェースであって、前記キャッシュは、前記外部メモリに記憶するために、変更されたデータを前記外部メモリインターフェースに選択的に提供する、外部メモリインターフェースと、
前記データプロセッサに結合されたマイクロシーケンサであって、トリガ信号に応じて、前記マイクロシーケンサは、前記データプロセッサに命令の実行をストールさせ、その後、前記外部メモリへの送信のために前記変更されたデータを前記外部メモリインターフェースに送信することによって、前記変更されたデータを前記キャッシュからフラッシュする、マイクロシーケンサと、を備え、
前記トリガ信号は、ターミナルイベントトリガ信号及び非ターミナルイベントトリガ信号のうち一方を含み、
前記ターミナルイベントトリガ信号に応じて、前記マイクロシーケンサは、前記外部メモリへの送信のために前記外部メモリインターフェースに前記変更されたデータを送信する前に、前記データプロセッサをストールし、
前記非ターミナルイベントトリガ信号に応じて、前記マイクロシーケンサは、前記データプロセッサをストールさせることなく、前記外部メモリへの送信のために前記外部メモリインターフェースに前記変更されたデータを送信する、
データ処理システム。
【請求項6】
データファブリックを介して外部メモリインターフェースに結合されたキャッシュを有するデータプロセッサを備えるシステムオンチップにおいて、ランタイムグローバルプッシュトゥパーシスタンス（runtime global push to persistence）を提供するための方法であって、トリガ信号を受信することと、
前記トリガ信号を受信することに応じて、
前記データプロセッサをストールすることと、
対応する第１の書き込み要求を前記データファブリックに送信することによって、前記キャッシュからダーティデータをフラッシュすることと、
保留中の書き込み要求を外部永続メモリに送信することによって、全ての保留中の書き込み要求を前記データファブリックからフラッシュすることと、
前記データプロセッサと前記外部永続メモリとの間にハンドシェイクを提供し、これにより、ランタイムグローバルプッシュトゥパーシスタンスを確立することと、を含む、
方法。
【請求項7】
前記キャッシュからダーティデータをフラッシュすることは、前記データファブリックから全ての保留中の書き込み要求をフラッシュする前に、対応する第２の書き込み要求を前記データファブリックに送信することによって、前記外部メモリインターフェースに結合されたコヒーレントメモリからダーティデータをフラッシュすることを含む、
請求項６の方法。
【請求項8】
ターミナルイベントトリガ信号及び非ターミナルイベントトリガ信号のうち少なくとも一方に応じて、前記トリガ信号を生成することを含む、請求項６の方法。
【請求項9】
前記トリガ信号が前記ターミナルイベントトリガ信号に応じて生成される場合に、前記ハンドシェイクを提供した後に前記データプロセッサをリセットすることを含む、請求項８の方法。
【請求項10】
前記トリガ信号が前記非ターミナルイベントトリガ信号に応じて生成される場合に、前記ハンドシェイクを提供した後に前記データプロセッサの動作を再開させることを含む、請求項８の方法。
【請求項11】
前記ストールすることと、前記キャッシュからダーティデータをフラッシュすることと、前記全ての保留中の書き込み要求を前記データファブリックからフラッシュすることと、前記ハンドシェイクを提供することと、を前記データプロセッサのマイクロシーケンサを使用して制御することを含む、請求項８の方法。
【請求項12】
ランタイムグローバルプッシュトゥパーシスタンス（runtime global push to persistence）を伴うシステムオンチップであって、
それぞれキャッシュを有する複数のデータプロセッサと、
前記キャッシュに結合され、外部メモリに結合されるように適合された外部メモリインターフェースであって、前記複数のデータプロセッサの各々のキャッシュは、前記外部メモリに記憶するために前記外部メモリインターフェースにダーティデータを提供する、外部メモリインターフェースと、
前記複数のデータプロセッサの各々に結合されたマイクロシーケンサであって、トリガ信号に応じて、前記マイクロシーケンサは、前記外部メモリへの送信のために前記外部メモリインターフェースに前記ダーティデータを送信することによって、前記複数のデータプロセッサの各々のキャッシュに前記ダーティデータをフラッシュさせる、マイクロシーケンサと、を備える、
システムオンチップ。
【請求項13】
前記複数のデータプロセッサの各々は、データファブリックを介して前記外部メモリインターフェースに結合されており、前記データファブリックは、前記外部メモリインターフェースを介した前記外部メモリへの書き込み要求を一時的に記憶する少なくとも１つのバッファを備え、
前記データファブリックは、前記マイクロシーケンサに結合されており、前記トリガ信号に応じて、前記マイクロシーケンサは、前記外部メモリへの送信のために前記外部メモリインターフェースに前記ダーティデータを送信することによって、前記少なくとも１つのバッファに記憶された前記書き込み要求に関連付けられたデータを前記データファブリックにフラッシュさせる、
請求項１２のシステムオンチップ。
【請求項14】
前記トリガ信号は、ターミナルイベントトリガ信号及び非ターミナルイベントトリガ信号のうち一方を含み、
前記ターミナルイベントトリガ信号に応じて、前記マイクロシーケンサは、前記外部メモリへの送信のために前記外部メモリインターフェースに前記ダーティデータを送信する前に、前記複数のデータプロセッサの各々をストールし、
前記非ターミナルイベントトリガ信号に応じて、前記マイクロシーケンサは、前記複数のデータプロセッサの各々をストールさせることなく、前記外部メモリへの送信のために前記外部メモリインターフェースに前記ダーティデータを送信する、
請求項１２のシステムオンチップ。
【請求項15】
前記システムオンチップは、電力障害を検出すること及びサーマルトリップ状態を検出することのうち一方に応じて、前記ターミナルイベントトリガ信号をアクティブ化する、
請求項１４のシステムオンチップ。
【発明の詳細な説明】
【背景技術】
【0001】
コンピュータシステムは、それらを一時的にシャットダウン又はパワーオフさせる偶発的なイベントの影響を受けやすい。例えば、コンピュータシステムが動作している建物又は家庭への電力は、電圧低下、停電又は自然災害による電力損失を被る場合がある。更に、コンピュータシステム自体の電源が故障する場合もある。コンピュータシステムをシャットダウンさせる別のカテゴリのイベントは、コンピュータシステムを「ロックアップ」し、ユーザが手動でリセットすることを必要とするアプリケーションプログラム又はオペレーティングシステムの障害である。時には、コンピュータをシャットダウンすることを必要とする状態が予想され、シャットダウン前に重要なデータが保存されることがある。しかしながら、変更されたが、永続メモリ（例えば、不揮発性メモリ、バッテリバックアップメモリ、ハードディスクドライブ等）に未だ保存されていない任意のデータは、電源喪失又はリセットに起因して失われることになる。そのような予期せぬデータ損失から保護するために、アプリケーションプログラムは、データファイルを永続メモリに定期的に保存することがあり、オペレーティングシステムは、これらのイベントのうち１つが検出された後に介入して、コンピュータがシャットダウンされる前に重要なデータを保存し得る。
【0002】
現代のデータプロセッサは、頻繁に使用されるデータへの高速アクセスを可能にし、それによってコンピュータシステム性能を改善するために、キャッシュ、すなわち、データプロセッサに密接に結合されたスタティックランダムアクセスメモリ（static random-access memory、ＳＲＡＭ）等の高速メモリを日常的に使用している。アプリケーションプログラムが、キャッシュに割り当てられたデータを変更する場合に、データプロセッサは、典型的には、キャッシュが他のデータのための空間を作る必要があるまで、そのキャッシュ内のコピーを変更された（ダーティ）形式で保持し、更新されたコピーをメモリに書き戻す。シャットダウンを必要とするイベントが、シャットダウン前に十分な時間に遭遇した場合、アプリケーションプログラム又はオペレーティングシステムは、任意のダーティデータをキャッシュから永続メモリに「フラッシュ」（すなわち、書き戻す）し、それによって、コンピュータシステムが後で再始動された場合にユーザの作業が損失なく復元され得るように、重大なデータに対する更新が保存され、グローバルに観察可能になることを可能にする。
【0003】
システムオンチップ（Systems-on-chip、ＳＯＣ）は、様々なデータプロセッサ、キャッシュ、キュー、相互接続回路の複数の層、及び、入力／出力周辺機器を単一の集積回路チップ上に組み合わせる。ディープサブミクロン半導体製造プロセス技術の出現により、ＳＯＣはますます複雑になってきており、いくつかのデータプロセッサコア、複数層のキャッシュ、及び、高度にバッファリングされた相互接続ファブリックを含み、これらのＳＯＣ上で動作するアプリケーションプログラム及びオペレーティングシステムが、ＳＯＣの詳細を把握するためにアプリケーションソフトウェア又はオペレーティングシステムを書き換える必要なく、それらの内部データが永続的であることを保証することを困難にしている。
【図面の簡単な説明】
【0004】
【図1】先行技術において既知のデータ処理システムのブロック図である。
【図2】いくつかの実施形態による、ランタイムグローバルプッシュトゥパーシスタンス（runtime global push to persistence）を伴うデータ処理システムの高レベル抽象化のブロック図である。
【図3】いくつかの実施形態による、ランタイムグローバルプッシュトゥパーシスタンスを伴う例示的なシステムオンチップ（ＳＯＣ）を有するデータ処理システムのブロック図である。
【図4】いくつかの実施形態による、ランタイムグローバルプッシュトゥパーシスタンスを伴うＳＯＣを有する別のデータ処理システムのブロック図である。
【図5】いくつかの実施形態による、ＳＯＣにおいて有用なランタイムプロセスのフロー図である。
【図7】いくつかの実施形態による、ランタイムグローバルプッシュトゥパーシスタンスを伴うＳＯＣを有する更に別のデータ処理システムのブロック図である。
【発明を実施するための形態】
【0005】
以下の説明において、異なる図面における同一の符号の使用は、同様の又は同一のアイテムを示す。別段言及されなければ、「結合される」という単語及びその関連する動詞は、当技術分野で知られている手段による直接接続及び間接電気接続の両方を含み、また、別段言及されなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も意味する。
【0006】
以下で詳細に記載するように、ランタイムグローバルプッシュトゥパーシスタンスを伴うシステムオンチップは、キャッシュ、外部メモリインターフェース、及び、マイクロシーケンサを有するデータプロセッサを含む。外部メモリインターフェースは、キャッシュに結合され、外部メモリに結合されるように適合されている。キャッシュは、外部メモリに記憶するために外部メモリインターフェースにデータを提供する。マイクロシーケンサは、データプロセッサに結合されている。トリガ信号に応じて、マイクロシーケンサは、外部メモリへの伝送のために外部メモリインターフェースにデータを送信することによって、キャッシュにデータをフラッシュさせる。
【0007】
ランタイムグローバルプッシュトゥパーシスタンスを伴うデータ処理システムは、システムオンチップ及びそのシステムオンチップに結合された外部メモリを含む。システムオンチップは、キャッシュを有するデータプロセッサ、外部メモリインターフェース、及び、マイクロシーケンサを含む。データプロセッサは、命令の実行に応じてキャッシュ内のデータを選択的に変更する。外部メモリインターフェースは、キャッシュに結合され、外部メモリに結合されるように適合されている。キャッシュは、外部メモリに記憶するために外部メモリインターフェースに変更されたデータを選択的に提供する。マイクロシーケンサは、データプロセッサ及びキャッシュに結合され、トリガ信号に応じて、マイクロシーケンサは、キャッシュに、外部メモリへの伝送のために外部メモリインターフェースに変更されたデータを送信することによって、変更されたデータをフラッシュさせる。
【0008】
データファブリックを介して外部メモリインターフェースに結合されたキャッシュを有するデータプロセッサを含むシステムオンチップにおいてランタイムグローバルプッシュトゥパーシスタンスを提供するための方法は、トリガ信号を受信することを含む。上記トリガ信号を受信したことに応じて、データプロセッサはストールされる。対応する第１の書き込み要求をデータファブリックに送信することによって、ダーティデータがキャッシュからフラッシュされる。全ての保留中の書き込み要求は、その保留中の書き込み要求を外部永続メモリに送信することによって、データファブリックからフラッシュされる。データプロセッサと上記外部永続メモリとの間にハンドシェイクが提供され、それによって、ランタイムグローバルプッシュトゥパーシスタンスを確立する。
【0009】
図１は、先行技術において既知のデータ処理システム１００のブロック図である。データ処理システム１００は、概して、データプロセッサ１１０及び外部メモリ１２０を含む。データプロセッサ１１０は、「ＩＦＵ（instruction fetch unit）」とラベル付けされた命令フェッチユニット１１１、「ＥＵ（execution unit）」とラベル付けされた実行ユニット１１２、キャッシュ１１３、「ＭＣ（memory controller）」とラベル付けされたメモリコントローラ１１５、及び、物理インターフェース回路（ＰＨＹ（physical interface circuit））１１６を含む。外部メモリ１２０は、概して、フラッシュ命令１２２を含むアプリケーションプログラム１２１を記憶するための第１の部分、及び「ＮＶＭ（non-volatile memory）」とラベル付けされた不揮発性メモリ１２３を含む。
【0010】
データプロセッサ１１０は、動作が周知であり、本開示の関連動作を理解するのに重要ではない構成要素を含み、これについては更に説明しない。データプロセッサの構成要素は、様々な信号の交換のために互いに接続されるが、図１は、既知のデータプロセッサに関する問題を理解することに関連する一組の信号フローのみを示している。
【0011】
キャッシュ１１３は、タグ部分、データ部分及びステータス部分に分割される一組のラインを含む。タグ部分は、キャッシュ１１３が、メモリアドレスのビットのサブセットを使用して、そのキャッシュラインの中からアクセスされたキャッシュラインに迅速にインデックス付けし、それを見つけるのを助ける。データフィールドは、ＴＡＧが示すキャッシュラインに対応するデータを記憶する。ＳＴＡＴＵＳフィールドは、キャッシュ内のラインステータスに関する情報を記憶し、これにより、システムは、異なる形態のメインメモリに加えて、複数のプロセッサ及びそれらに関連付けられたキャッシュを含む複雑なデータ処理環境において、データコヒーレンシを維持することを可能にする。いくつかの既知のキャッシュコヒーレンシプロトコルが存在するが、キャッシュ１１３は、いわゆる「ＭＯＥＳＩ」プロトコルを実装し、これは、キャッシュラインがそれぞれ変更、所有、排他、共有及び／又は無効であることを示すＭ（Modified）、Ｏ（Owned）、Ｅ（Exclusive）、Ｓ（Shared）、Ｉ（Invalid）状態ビットを記憶する。図１に示すように、ダーティデータを示す状態は、図１のキャッシュライン１１４について示すように、Ｉ＝０及びＭ＝１である状態である。
【0012】
データ処理システム１００は、データが永続的であることを保証するための既知の技術を実装する。アプリケーションプログラム１２１の実行中、命令フェッチユニット１１１は、アプリケーションプログラム１２１から「フラッシュ」コマンドをフェッチする。命令フェッチユニット１１１は、最終的に、実行のためにフラッシュコマンドを実行ユニット１１２に渡す。フラッシュコマンドに応じて、実行ユニット１１２は、キャッシュ１１３に、そのダーティデータの全てを外部メモリ１２０にフラッシュさせる。これは、有効なキャッシュラインを循環し、それらを不揮発性メモリ１２３に書き込む内部ステートマシンを有することによって行うことができ、又は、実行ユニット１１２自体が、全てのキャッシュラインを検査し、ダーティキャッシュラインの内容を不揮発性メモリ１２３に書き込むことができる。何れかの技術を使用して、キャッシュ１１３は、データの更新されたコピーとともにキャッシュライン情報をメモリコントローラ１１５に提供し、メモリコントローラ１１５は、最終的に、ＰＨＹ１１６を介して不揮発性メモリ１２３への外部データバスにデータを提供する。
【0013】
図１に示す技術には、いくつかの問題又は制限がある。第一に、フラッシュ動作を開始することはアプリケーションプログラムに依存し、アプリケーションプログラムはデータプロセッサ１１０のハードウェア能力を認識していなければならない。加えて、データ処理システム１００が、１つのメモリプールを形成する分散メモリを使用して複数のプロセッサ間でデータが交換される複数のプロセッサを実装する場合、全てのプロセッサは、信頼できるバックアップ及び復元ポイントを保証するために、それらのキャッシュをフラッシュし、異なるアプリケーションスレッド間の直列化を強制しなければならず、これは、ソフトウェア動作の実質的な中断を引き起こす場合がある。異なる処理要素間の通信のための複雑なデータファブリックを有するシステムオンチップ（ＳＯＣ）等のより大きくより複雑なシステムでは、システム内の全ての書き込みが可視メモリに伝搬するのにかかる時間量を予測することが困難になる。そのため、この既知のシステムは、必要な場合にシステム内のデータの可視性及び耐久性を保証するには不十分であると思われる。
【0014】
図２は、いくつかの実施形態による、ランタイムグローバルプッシュトゥパーシスタンスを伴うデータ処理システム２００の高レベル抽象化のブロック図である。図２に示すように、データ処理システム２００は、プロセッサ２１０及び２２０、付属のアクセラレータ２３０、及び、メモリシステム２４０を含む。プロセッサ２１０は、関連付けられたキャッシュ２１１を有し、プロセッサ２２０、アクセラレータ２３０及びメモリシステム２４０に接続されている。メモリシステム２４０は、第１のティア（tier）又は「ティア０」メモリ２４１、及び、第２のティア又は「ティア１」メモリ２４２を含む、メモリの２つのティアを含む。一例では、ティア０メモリ２４１は、不揮発性メモリ等の永続メモリであり、ティア１メモリ２４２は、高速ダイナミックランダムアクセスメモリ（dynamic random-access memory、ＤＲＡＭ）等の揮発性メモリである。ある特定の状態では、データ処理システム２００が、キャッシュ２１１、２２２及びアクセラレータ２３０内のダーティデータがメモリシステム２４０に移動され、これによりグローバルに観察可能になる、ランタイムグローバルプッシュトゥパーシスタンス動作を実行することが望ましい。以下でより詳細に説明するように、ランタイムグローバルプッシュトゥパーシスタンスの必要性を示すイベントに応じて、プロセッサ２１０及び２２０は、それぞれ、それらのキャッシュ２１１及び２２１内のダーティデータをメモリシステム２４０に押し出させる。図２に示すように、キャッシュ２１１は、経路２１２及び２１３をそれぞれ介してメモリ２４１及びメモリ２４２にダーティデータを押し出し、キャッシュ２２１は、経路２２２及び２２３をそれぞれ介してメモリ２４１及びメモリ２４２にダーティデータを押し出し、アクセラレータ２３０は、経路２３２及び２３３をそれぞれ介してメモリ２４１及びメモリ２４２にプロセッサ２１０を介して間接的にダーティデータを押し出す。加えて、データ通信ファブリック、バッファ、メモリコントローラ等における全ての「インフライト」メモリ動作は、システム全体のデータ耐久性を達成するために、ランタイムグローバルプッシュトゥパーシスタンスの一部として完了される。
【0015】
図３は、いくつかの実施形態による、ランタイムグローバルプッシュトゥデュラビリティ又はランタイムグローバルプッシュトゥパーシスタンスを伴う例示的なシステムオンチップ（ＳＯＣ）３１０を有するデータ処理システム３００のブロック図である。データ処理システム３００は、概して、ＳＯＣ２１０及びメモリシステム３８０を含む。ＳＯＣ３１０は、ＣＰＵ複合体３２０、ファブリック３３０、一組の入力／出力（input/output、Ｉ／Ｏ）コントローラ３４０、ユニファイドメモリコントローラ（unified memory controller、ＵＭＣ）３５０、コヒーレントネットワークレイヤインターフェース（coherent network layer interface、ＣＮＬＩ）３６０、及び、グローバルメモリインターフェース（global memory interface、ＧＭＩ）コントローラ３７０を含む。ＣＰＵ複合体３１０は、全てのＣＰＵコアの間で共有される共有キャッシュを伴う１つ以上の専用内部キャッシュを各々有する１つ以上のＣＰＵコアを含む。ファブリック３３０は、コヒーレントマスタ３３１、入力／出力メモリスレーブ（input/output memory slave、ＩＯＭＳ）３３３、電力／割込みコントローラ３３４、コヒーレントＡＭＤソケットエクステンダ（coherent AMD socket extender、ＣＡＫＥ）３３５、コヒーレントスレーブ３３６、ＡＣＭ３３７、及び、コヒーレントスレーブ３３８を含み、これらは全てファブリックトランスポート層３３２を介して相互接続される。Ｉ／Ｏコントローラ３４０は、ペリフェラルコンポーネントインターコネクトエクスプレス（Peripheral Component Interconnect Express、ＰＣＩｅ）等のプロトコルのための様々なコントローラ及びそれらの物理層インターフェース回路を含む。ＵＭＣ３５０は、ダブルデータレート（double data rate、ＤＤＲ）及び／又は永続ストレージを伴う不揮発性デュアルインラインメモリモジュール（non-volatile dual-inline memory module with persistent storage、「ＮＶＤＩＭＭ－Ｐ」）メモリ等の外部メモリへのバスの効率的な利用のために、コマンドバッファリング、再順序付け及びタイミング適格性の適用を実行する。ＣＮＬＩ３６０は、トラフィックを外部コヒーレントメモリデバイスにルーティングする。ＧＭＩコントローラ３７０は、メモリマップ内の全てのプロセッサに可視であるそれ自体の付属ストレージを有する他のＳＯＣへのチップ間通信を実行する。メモリシステム３８０は、ＵＭＣ３５０に接続されたＤＤＲ／ＮＶＤＩＭＭ－Ｐメモリ３８１、及び、ＣＮＬＩ３６０に接続されたＣｏｍｐｕｔｅｒ Ｅｘｐｒｅｓｓ Ｌｉｎｋ（ＣＸＬ）デバイス３８２を含む。
【0016】
ＳＯＣ３１０は、様々なデータプロセッサ、メモリ及びＩ／Ｏ構成要素を、処理中の書き込みトランザクションのための様々な記憶ポイントと接続するために使用されるファブリック３３０の複雑さを示す例示的なＳＯＣである。例えば、コヒーレントスレーブブロック３３６及び３３８は、様々なメモリチャネルをサポートし、コヒーレンシ及びトランザクション順序付けを適用し、後述するように、ランタイムグローバルプッシュトゥパーシスタンスを適用する。例示的な実施形態では、これらは、コヒーレンシ及びアドレス衝突を追跡し、例えば、２５６個の未処理トランザクションをサポートする。
【0017】
図４は、いくつかの実施形態による、ランタイムグローバルプッシュトゥパーシスタンスを伴うＳＯＣ４１０を有する別のデータ処理システム４００のブロック図である。データ処理システム４００は、ＳＯＣ４１０及びメモリシステム４９０を含む。ＳＯＣ４１０は、概して、プロセッサ層４２０、相互接続ファブリック４３０、コヒーレントネットワークレイヤインターフェース（ＣＮＬＩ）回路４４０、ユニファイドメモリコントローラ（ＵＭＣ）４５０、データ入力／出力ブロック４６０、物理インターフェース層４７０、マイクロシーケンサ４８０、及び、メモリシステム４９０を含む。
【0018】
プロセッサ層４２０は、ＣＰＵ複合体４２１、「ＣＣＭ（cache coherent memory）」とラベル付けされたキャッシュコヒーレントメモリ４２２、及び、電力／割込みコントローラ４２３を含む。ＣＰＵ複合体４２１は、１つ以上のＣＰＵコアを含み、各ＣＰＵコアは、典型的には、それ自体の専用内部キャッシュを有する。いくつかの実施形態では、専用内部キャッシュは、第１のレベル１（first level、Ｌ１）キャッシュ及びＬ１キャッシュに接続された第２のレベル（second level、Ｌ２）キャッシュの両方を含む。ＣＰＵ複合体４２１内の１つ以上の各プロセッサコアの最下位レベルキャッシュは、ＣＣＭ４２２へのインターフェースを有する。各ＣＰＵコアが専用の内部Ｌ１キャッシュ及びＬ２キャッシュを有するいくつかの実施形態では、ＣＣＭ４２２は、ＣＰＵ複合体４２１内の全てのプロセッサ間で共有される第３のレベル（third level、Ｌ３）キャッシュである。電力／割込みコントローラ４２３は、レジスタ値及び設定を受信し、ＳＯＣ４１０内の回路への割込み及びリセット等のイベントをシグナリングするための双方向接続を有し、専用又は特殊用途バスを通してＳＯＣ４１０内の他の要素に直接接続してもよい。
【0019】
相互接続ファブリック４３０は、ファブリックトランスポート層４３１、「ＩＯＭＳ」とラベル付けされた入力／出力マスタ／スレーブコントローラ４３２、「ＩＯＨＵＢ（I/O Hub）」とラベル付けされたＩ／Ｏハブ４３３、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）コントローラ４３４、「ＡＣＭ（Accelerators controller）」とラベル付けされたアクセラレータ用キャッシュコヒーレント相互接続コントローラ４３５、並びに、各々「ＣＳ」とラベル付けされたコヒーレントスレーブ回路４３６及び４３７を含む。ファブリックトランスポート層４３１は、ＣＣＭ４２２のダウンストリームポートに接続されたアップストリームポート、電力／割込みコントローラ４２３に接続されたアップストリームポート、及び、４つのダウンストリームポートを含む。ＩＯＭＳ４３２は、ファブリックトランスポート層４３１の第１のダウンストリームポートに接続されたアップストリームポート、及び、ダウンストリームポートを有する。Ｉ／Ｏハブ４３３は、ＩＯＭＳ４３２のダウンストリームポートに接続されたアップストリームポート、及び、ダウンストリームポートを有する。ＰＣＩｅコントローラ４３４は、ＩＯＨＵＢ４３３のダウンストリームポートに接続されたアップストリームポート、及び、ダウンストリームポートを有する。ＡＣＭ４３５は、ファブリックトランスポート層４３１の第２のダウンストリームポートに接続されたアップストリームポート、及び、「ＣＸＬ．ｃａｃｈｅ」とラベル付けされたＣＸＬキャッシュトランザクションを通信するためのダウンストリームポートを有する。ＣＳ４３６は、ファブリックトランスポート層４３１の第３のダウンストリームポートに接続されたアップストリームポート、及び、「ＣＸＬ．ｍｅｍ」とラベル付けされたＣＸＬメモリトランザクションを通信するためのダウンストリームポートを有する。ＣＳ４３７は、ファブリックトランスポート層４３１の第４のダウンストリームポートに接続されたアップストリームポート、及び、ダウンストリームポートを有する。ＩＯＭＳ４３２は、入力／出力デバイスアクセスのための高レベルコントローラであり、メモリアドレスをＩ／Ｏデバイスに再マッピングするための入力／出力メモリ管理ユニット（input/output memory management unit、ＩＯＭＭＵ）を含んでもよい。ＩＯＨＵＢ４３３は、Ｉ／Ｏアクセス用の記憶デバイスである。ＰＣＩｅコントローラ４３４は、ＰＣＩｅプロトコルに従ってＩ／Ｏアクセスを実行し、ディープＰＣＩｅファブリック内のＰＣＩｅスイッチ、ブリッジ、及び、デバイスのディープ階層を可能にする。ＰＣＩｅコントローラ４３４は、ＣＰＵ複合体４２１内の１つ以上のプロセッサ上で実行されるファームウェアとともに、ＰＣＩｅルート複合体を形成してもよい。ＡＣＭコントローラ４３５は、通信リンクを介して１つ以上の外部処理アクセラレータからキャッシュコヒーレンシ要求を受信し、遂行する。ＡＣＭコントローラ４３５は、ＳＯＣ４１０又は他のアクセラレータに取り付けられたメモリへのメモリアクセス要求を行い、遂行するために、ＣＸＬプロトコルメモリトランザクションタイプ（図６参照）のフルセットを使用する能力を有するフルＣＸＬマスタエージェントをインスタンス化する。ＣＳ４３６及び４３７は、ＣＳ４３６がＣＸＬトラフィックをルーティングし、ＣＳ４３７がローカルメモリトラフィックをルーティングするＣＰＵ複合体４２１から開始された他のメモリアクセス要求をルーティングする。
【0020】
ＣＮＬＩ回路４４０は、ＡＣＭ４３５のダウンストリームポートに接続された第１のアップストリームポート、ＣＳ４３６のダウンストリームポートに接続された第２のアップストリームポート、及び、ダウンストリームポートを有する。ＣＮＬＩ回路４４０は、ＣＸＬファブリックのためのネットワーク層プロトコルアクティビティを実行する。
【0021】
ＵＭＣ４５０は、図４に示されていないが、ＣＳ４３７のダウンストリームポートに接続されたアップストリームポート、及び、物理インターフェース回路を通して外部メモリに接続するためのダウンストリームポートを有する。ＵＭＣ４５０は、ＵＭＣ４５０のダウンストリームポートとＤＤＲ及び／又はＮＶＤＩＭＭ－Ｐメモリとの間のバスの効率的な利用のために、コマンドバッファリング、再順序付け及びタイミング適格性の適用を実行する。
【0022】
データ入力／出力ブロック４６０は、相互接続ブロック４６１及び４６２～４６６とラベル付けされた一組のデジタルＩ／Ｏ（digital I/O、「ＤＸＩＯ」）コントローラを含む。ＤＸＩＯコントローラ４６２～４６６は、場合に応じて、ＰＣＩｅ又はＣＸＬトランザクションに関連付けられたデータリンク層プロトコル機能を実行する。ＤＸＩＯコントローラ４６２は、ＰＣＩｅリンクに関連付けられ、図４に示されていないが、その出力部とＰＣＩｅリンクとの間に個別のＰＣＩｅ互換物理インターフェース回路を有する。
【0023】
物理インターフェース回路（ＰＨＹ）４７０は、４つの個々のＰＨＹ回路４７１～４７４を含み、各々は、それぞれのＤＸＩＯコントローラとＳＯＣ４１０のそれぞれのＩ／Ｏポートとの間に接続され、異なる外部ＣＸＬデバイスに接続するように適合されている。ＰＨＹ４７１～４７４は、ＣＸＬ通信プロトコルに従って物理層インターフェース機能を実行する。
【0024】
マイクロシーケンサ４８０は、「ターミナルイベントトリガ」とラベル付けされた信号を受信するための第１の入力部と、「非ターミナルイベントトリガ」とラベル付けされた信号を受信するための第２の入力部と、以下で更に説明する制御信号を提供するためにＳＯＣ４１０内の様々な回路に接続された多重信号出力ポートと、を有する。ＳＯＣ４１０は、ターミナルイベントトリガ信号及び非ターミナルイベントトリガ信号を生成する回路を含む。これらの回路は図４に示されていないが、以下で更に説明する。
【0025】
メモリシステム４９０は、ＣＸＬ ＭＥＭデバイス０として動作するＰＨＹ４７１のダウンストリームポートに接続されたメモリ４９１と、ＣＸＬ ＭＥＭデバイス１として動作するＰＨＹ４７４のダウンストリームポートに接続されたメモリ４９２と、ＰＨＹ４７１のダウンストリームポートに接続されたＣＸＬアクセラレータコヒーレントマスタコントローラ（ＡＣＭ）４９３と、ＰＨＹ４７３のダウンストリームポートに接続されたＣＸＬ ＡＣＭ４９４と、ＵＭＣ４５０のダウンストリームポートに接続されたダブルデータレート（ＤＤＲ）ＤＲＡＭ／ＮＶＤＩＭＭ－Ｐメモリ４９５の形態のストレージクラスメモリと、を含む。
【0026】
明らかなように、ＳＯＣ４１０のような現世代のＳＯＣのデータインターフェース及び分散メモリ階層は、極めて複雑であり、階層化され、分散されている。この複雑な相互接続ファブリックは、本明細書に記載する技術によって対処される、データ処理システムにおけるランタイムグローバルプッシュトゥパーシスタンスをサポートするための課題を提示している。
【0027】
マイクロシーケンサ４８０は、アプリケーションソフトウェア、オペレーティングシステム又はシステムファームウェアを、ランタイムグローバルプッシュトゥパーシスタンス要件を認識し、それに応答するタスクからオフロードするハードウェアコントローラである。第１に、更新されたコンテンツをメモリに書き込むことによって、ＳＯＣ４１０内の全てのキャッシュにそれらのダーティデータをフラッシュさせる。フラッシュすることは、ＳＯＣ４１０内の各キャッシュ内の各ラインのステータスを検査し、ダーティキャッシュラインを選択的にメモリに書き込ませる、マイクロシーケンサ４８０上で実行されるファームウェアによって、又は、好ましくは、全てのキャッシュラインを検査し、ダーティデータを含むキャッシュラインをメインメモリに書き込むことによってダーティデータを自動的にフラッシュさせる、キャッシュの各々への明示的なハードウェア信号によって、達成され得る。キャッシュウェイごとのダーティ表示は、キャッシュをフラッシュするプロセスを高速化することができる。ダーティ表示がクリアされたキャッシュウェイは、キャッシュフラッシュプロセスによってスキップすることができる。
【0028】
第２に、マイクロシーケンサ４８０は、相互接続ファブリック４３０又は他のインターフェース回路内の何処かに存在する各インフライトメモリ書き込みトランザクションを完了させ、相互接続ファブリック内の任意のバッファポイントを通して外部永続メモリに排出させる。一例では、ファブリックトランスポート層４３１は、メモリシステムへの読み取りコマンド及び書き込みコマンドを記憶するバッファを有してもよい。トリガ信号に応じて、マイクロシーケンサ４８０は、ファブリックトランスポート層４３１に、全ての書き込みをメモリシステムに押し出させ、それらが任意の読み取りをパスすることを可能にする。別の例では、ＵＭＣ４５０は、その内部コマンドキューにＤＲＡＭ書き込みを記憶する。ランタイムプッシュトゥパーシスタンスのトリガに応じて、マイクロシーケンサ４８０は、ＵＭＣ４５０に、任意の保留中の読み取りに作用することなく、全ての書き込みをメモリに送信させる一方で、クローズページへの書き込みよりもオープンページへの書き込みを組み合わせるための選択等の効率プロトコルを観察し続ける。
【0029】
マイクロシーケンサ４８０は、２つのタイプのトリガに対して異なって応答する。第１のタイプのトリガは、ターミナルイベントトリガである。ターミナルイベントトリガは、危険なリセット要求、差し迫った電力障害、サーマル過負荷若しくは「トリップ」状態、又は、データ処理システム４００の動作を差し迫って終了させる必要性を示す任意の他の状態等のイベントである。ターミナルイベントトリガ状態に応じて、マイクロシーケンサ４８０は、２つのアクションを実行する。第１に、全てのデータプロセッサの動作をストールさせる。次いで、データファブリック内の全てのキャッシュ及びバッファに、全ての保留中のメモリトランザクションを永続メモリにフラッシュするように命令する。このようにして、マイクロシーケンサ４８０は、可能な限り迅速にデータを永続的不揮発性メモリに押し出す必要があるために、低電力消費よりも速度を優先する。
【0030】
第２のタイプのトリガは、非ターミナルイベントトリガである。非ターミナルイベントトリガは、特定のアドレスに遭遇すること、低いプロセッサ使用率を検出すること、特定の時刻に遭遇すること、以前のランタイムグローバルプッシュトゥパーシスタンス動作からの特定の経過時間を検出すること、又は、１つ以上のキャッシュにおけるある特定のレベルの「ダーティネス」を検出すること等のような非重大イベントである。非ターミナルイベントトリガは、システムがジャーナルログ、シャドウページング等のような非常に重要なデータを外部永続メモリに周期的に押し出すことを可能にする。非ターミナルイベントトリガの場合、マイクロシーケンサ４８０は、何れのデータプロセッサコアもストールさせないが、キャッシュに、データプロセッサを停止させることなく何れかのキャッシュ内の全てのダーティデータをメモリインターフェースに送信させ、データファブリックがデータを自然に押し出すことを可能にし、リセットすることなく動作を再開する。そのため、非ターミナルトリガイベントに応じて、マイクロシーケンサ４８０は、低電力消費のみを要求しながら、ランタイムグローバルプッシュトゥパーシスタンスを適用する。
【0031】
不揮発性メモリ内の「損失」フラグを設定することによってプラットフォームによって識別され得る永続性損失に応じて、アプリケーションソフトウェアは、最後の信頼できることが知られている状態で再始動する、すなわち、チェックポイントロールバック及びリプレイを実行する。例えば、いくつかの構成では、「永続性喪失」エラーが記録され、ブートアップ時に、システム基本入力／出力システム（basic input-output system、ＢＩＯＳ）ファームウェアが、永続性喪失を識別し、アドバンスドコンフィグレーションアンドパワーインタフェース（Advanced Configuration and Power Interface、ＡＣＰＩ）「ＮＦＩＴ」オブジェクトを通して報告する。他の実施形態では、オペレーティングシステムがイベントについて直接学習することができるように、「永続性損失」がログに取り込まれる。
【0032】
図５は、いくつかの実施形態による、ＳＯＣにおいて有用なランタイムグローバルプッシュトゥパーシスタンスプロセス５００のフロー図である。ランタイムグローバルプッシュトゥパーシスタンスプロセス５００は、例えば、ＳＯＣがトリガ信号を受信することによって示されるトリガイベントに応じて開始される。アクションボックス５１０において、トリガがターミナルイベントトリガであった場合、データプロセッサは、例えば、一組のＣＰＵコアの各々をストールすることによってストールされる。アクションボックス５２０において、ダーティデータに対する書き込み要求をデータファブリックに送信することによって、ダーティデータがキャッシュサブシステムからフラッシュされる。次に、アクションボックス５３０において、任意のＣＸＬ ＡＣＭコントローラからのダーティデータが、外部メモリインターフェースに取り付けられたコヒーレントメモリからフラッシュされる。このアクションは、ダーティデータを外部ＣＸＬメモリデバイスからオンチップデータファブリックに読み出すことを含む。この動作が完了した後、アクションボックス５４０において、ランタイムグローバルプッシュトゥパーシスタンスプロセスは、書き込み要求を外部永続メモリに送信することによって、データファブリック内の全ての保留中の書き込み要求をフラッシュする。外部永続メモリは、例えば、ＣＸＬタイプ３メモリデバイス（アクセラレータを伴わないＣＸＬメモリ）又はＮＶＤＩＭＭ－Ｐとすることができる。次いで、アクションボックス５５０において、システムは、ＣＸＬタイプ３メモリデバイスとのハンドシェイクを提供する。
【0033】
図６は、いくつかの実施形態による、図５のランタイムグローバルプッシュトゥパーシスタンスプロセス５００を実行する図４のＳＯＣ４１０を示すデータ処理システム６００のブロック図である。データ処理システム４００の様々なブロックの符号は、図６に示していない。破線の円６１０によって示す第１の工程では、ＣＰＵ複合体４２１内の全てのプロセッサがストールされる。破線矢印６２０によって示す第２の工程では、ダーティデータを伴う書き込み要求をデータファブリックに送信することによって、ダーティデータがＣＰＵ複合体４２１内の各プロセッサのキャッシュサブシステムからフラッシュされる。これらの要求は、ファブリックトランスポート層４３１を通って流れ、ＣＳ４３６（メモリがＣＸＬメモリデバイス４９１又は４９２にマッピングされる場合）又はＣＳ４３７（メモリがＮＶＤＩＭＭ－Ｐ４９５にマッピングされる場合）に記憶される。第３の工程では、ＡＣＭキャッシュ（存在する場合）からのダーティデータがフラッシュされ、データは、矢印６３０によって示すように、データファブリックを通してＣＳ４３６又はＣＳ４３７の何れかに送信される。第４の工程では、データファブリックは、矢印６４０によって示すように、データをＣＸＬメモリデバイス４９１若しくは４９２、又は、ＮＶＤＩＭＭ－Ｐ４９５の何れかに送信することによってフラッシュされる。最後に、ＳＯＣ４１０は、ＣＸＬプロトコルに従って、ＣＸＬメモリデバイス４９１及び４９２とのハンドシェイクを提供する。
【0034】
図７は、いくつかの実施形態による、ランタイムグローバルプッシュトゥパーシスタンスを伴うＳＯＣ７１０を有する更に別のデータ処理システム７００のブロック図である。ＳＯＣ７１０は、図４のＳＯＣ４１０よりも高度に統合されており、それぞれ「象限（Quadrant）０」、「象限１」、「象限２」、「象限３」とラベル付けされた４つのかなり自律的な象限７２０、７３０、７４０、７５０に編成される。象限７２０、７３０、７４０、７５０は、それぞれのＤＤＲメモリインターフェース７２２、７３２、７４２、７５２、及び、外部キャッシュコヒーレントデバイス（cache coherent device、ＣＣＤ）７６０、７７０、７８０、７９０へのインターフェースを有する。しかしながら、ＳＯＣ７１０は、不揮発性であり、耐久性のためにデータを記憶することが可能なＣＸＬタイプ３付属ストレージ等の外部ＣＸＬデバイスに接続するための、「Ｐ０」、「Ｐ１」、「Ｐ２」、「Ｐ３」とラベル付けされた一組の共有ポートを有する。更に、差し迫ったチップ全体の電力損失又は危険なリセット等の少なくともいくつかのトリガイベントは、全ての象限がフラッシュされることを必要とするので、共通マイクロシーケンサ７６０は、象限固有のリソース及び共通チップ全体のデータファブリック等の共有リソースの両方からダーティデータをフラッシュすることによって、ランタイムグローバルプッシュトゥパーシスタンスを適用するための制御信号を好都合に提供する。
【0035】
図８は、図４のＳＯＣ４１０において有用なターミナルイベントトリガ生成回路８００のブロック図である。ターミナルイベントトリガ生成回路８００は、ＯＲゲート８１０、インバータ８２０、ＯＲゲート８２２、温度センサ８３０、比較器８３２、及び、ＡＮＤゲート８３４を含む。ＯＲゲート８１０は、３つの入力部ＯＲゲートであり、「リセット」とラベル付けされたリセット信号を受信するための第１の入力部、「電力障害」とラベル付けされた信号を受信するための第２の入力部、「サーマルトリップ」とラベル付けされた信号を受信するための第３の入力部、及び、ターミナルイベントトリガ信号を提供するための出力部を有する。インバータ８２０は、「ＰＯＷＥＲ＿ＧＯＯＤ」とラベル付けされた信号を受信するための入力部、及び、出力部を有する。ＯＲゲート８２２は、インバータ８２０の出力部に接続された第１の入力部と、「ＤＲＯＯＰ＿ＤＥＴＥＣＴＥＤ」とラベル付けされた信号を受信するための第２の入力部と、ＯＲゲート８１０の第２の入力部に接続され、それにＰＯＷＥＲ ＦＡＩＬＵＲＥ信号を提供するための出力部と、を有する。温度センサ８３０は、測定された温度感知信号を提供するための出力部を有する。比較器８３２は、温度センサ８３０の出力部に接続された非反転入力部、「温度トリップ閾値」とラベル付けされた値を受信するための反転入力部、及び、出力部を有する。ＡＮＤゲート８３４は２つの入力部ＡＮＤゲートであり、比較器８３２の出力部に接続された第１の入力部と、「サーマルトリップイネーブル」とラベル付けされた信号を受信するための第２の入力部と、ＯＲゲート８１０の第３の入力部に接続されて、それにサーマルトリップ信号を提供するための出力部と、を有する。
【0036】
ターミナルイベントトリガ生成回路８００は、リセット状態、電力損失状態又はサーマルトリップ状態に応じて、ターミナルイベントトリガ信号を提供する。リセット状態は、例えば、ユーザがリセットボタンを押すことによって引き起こされる、例えば、ソフトウェアリセット又はハードウェアリセットによって生成され得るリセット信号のアクティブ化によって示される。電力損失状態は、図８に示すように、マザーボード又はシステムメインボードからのＰＯＷＥＲ＿ＧＯＯＤ信号の非アクティブ化によるシステム電力信号のアクティブ化、又は、電源におけるドループの検出等のオンチップ状態によって示される。サーマルトリップ状態は、有効にされると、オンチップ温度センサ８３０によって検出され、ＳＯＣの温度が最終サーマルトリップ閾値を超えることを示す。何れの場合も、ターミナルイベントトリガ生成回路８００は、システム全体のシャットダウンが発生するか又は発生し得る重大なシステム状態に応じて、ターミナルイベントトリガ信号を提供する。この場合、ターミナルイベントトリガ信号のアクティブ化は、システム喪失状態を回避するためにデータの保存を可能な限り早く行うべきであることをマイクロシーケンサに通知する。
【0037】
ターミナルイベントトリガ生成回路８００は、ターミナルイベントを構成する代表的な一組の状態を示すが、他の実施形態は、状態のうちいくつかのみを検出することになり、更に他の実施形態では、ターミナルイベントを示す他の状態を検出することになることが明らかであろう。
【0038】
図９は、図４のＳＯＣ４１０及び図７のＳＯＣ７００において有用な非ターミナルイベントトリガ生成回路９００のブロック図である。非ターミナルイベントトリガ生成回路９００は、概して、評価回路９１０、アドレストリガ回路９２０、アクティビティトリガ回路９３０、時刻トリガ回路９４０、経過時間トリガ回路９５０、及び、キャッシュダーティネストリガ回路９６０を含む。
【0039】
評価回路９１０は、トリガ信号を受信するための一組の入力部、及び、非ターミナルイベントトリガ信号を提供するための出力部を含む。評価回路９１０は、概して、入力部のいずれか１つのアクティブ化に応答して非ターミナルイベントトリガ信号をアクティブ化した入力部間の論理ＯＲ演算を実施する。設計に応じて、非ターミナルイベントトリガ信号がクロック信号のある特定のエッジ上でのみアクティブ化され、例えば、ランタイムグローバルプッシュトゥパーシスタンス動作の完了を示すハンドシェイク信号に応じてリセットされるような、リセット可能なクロックラッチを有してもよい。
【0040】
アドレストリガ回路９２０は、トリガアドレスレジスタ９２１及び比較器９２２を含む。トリガアドレスレジスタ９２１は、特権実行状態においてプログラム可能であり、記憶されたトリガアドレスを提供するための出力部を有する。比較器９２２は、「アドレス」とラベル付けされたアドレス信号を受信するための第１の入力部と、トリガアドレスレジスタ９２１の出力部に接続された第２の入力部と、「アドレストリガ」とラベル付けされた信号を評価回路９１０の第１の入力部に提供するための出力部と、を有するマルチビットデジタル比較器である。アドレストリガ回路９２０は、アプリケーションプログラム又はオペレーティングシステムが、ある特定のアドレスにアクセスすることによって、ランタイムグローバルプッシュトゥパーシスタンス動作をトリガすることを可能にするトリガ回路の単純な例である。マルチＣＰＵコア及びマルチスレッドオペレーティングシステムを伴うデータ処理システムでは、アドレストリガ回路９２０内の例示的な回路は、ＣＰＵコアごとに複製される。
【0041】
アクティビティトリガ回路９３０は、一組のパフォーマンスカウンタ９３１と、論理回路９３２と、を含む。パフォーマンスカウンタ９３１は、ＣＰＵコアのアクティビティを表す一組のアクティビティ信号に応じて、それぞれのカウンタを使用して個々のイベントを集約する。パフォーマンスカウンタ９３１は、カウンタの状態を提供する出力部を有する。論理回路９３２は、パフォーマンスカウンタ９３１の出力部に接続された入力部と、評価回路９１０の第２の入力部に「低利用率」とラベル付けされた信号を提供するための出力部と、を有する。図９に示す例では、論理回路９３２は、何れのアクティビティが重要なイベントを構成するかを判定することができる。低利用率信号の場合、論理回路９３２は、単位時間当たりに実行される命令をカウントし、単位時間当たりに実行される命令が閾値未満であることを検出したことに応じて、低利用率信号をアクティブ化することができる。アドレストリガ回路９２０と同様に、例示的な回路９３０は、マルチコアシステム内の各ＣＰＵコアに対して複製される。
【0042】
時刻トリガ回路９４０は、「ＲＴＣ（real time clock）」とラベル付けされたリアルタイムクロック回路９４１、時刻レジスタ９４２、及び、比較器９４３を含む。ＲＴＣ９４１は、現在の時刻を表すデジタルカウント値を提供するための出力部を有する。レジスタ９４２は、選択された時刻、例えば、午前４：００を提供するための出力部を有する。比較器９４３は、リアルタイムクロック９４１の出力部に接続された第１の入力部と、レジスタ９４２の出力部に接続された第２の入力部と、「ＴＯＤ（time of day）」とラベル付けされた時刻一致符号を評価回路９１０の第３の入力部に提供するための出力部と、を有する。時刻トリガ回路９４０は、マルチＣＰＵコアシステムの各ＣＰＵコアに対して複製する必要のない非ターミナルイベントの一例である。
【0043】
経過時間トリガ回路９５０は、タイマ９５１を含む。タイマ９５１は、「最後のトリガ」とラベル付けされた信号を受信するためのリセット入力部と、「クロック」とラベル付けされたクロック信号を受信するためのクロック入力部と、「次のトリガ」とラベル付けされた信号を評価回路９１０の第４の入力部に提供するためのターミナルカウント（terminal count、ＴＣ）出力部と、を有する。経過時間トリガ回路９５０は、マルチＣＰＵコアシステムの各ＣＰＵコアに対して複製される必要のない非ターミナルイベントの別の例である。
【0044】
キャッシュダーティネストリガ回路９６０は、キャッシュ９６１、エンコーダ９６２、キャッシュダーティウォーターマーク９６３、及び、比較器９６４を含む。キャッシュ９６１は、ＣＰＵコアのキャッシュであるか又はマルチＣＰＵコア間で共有されるキャッシュである。図９に示す例では、キャッシュ９６１は、上述したＭＯＥＳＩステータスプロトコルを実装する。エンコーダ９６２は、キャッシュ９６１に接続された入力部と、出力部と、を有し、ダーティであるキャッシュラインの数をカウントする。この論理は、エンコーダ９６１が、Ｍビットがセットされたキャッシュラインの数だけでなく、Ｍビットがセットされ、Ｉビットがクリアされたキャッシュラインの数もカウントするので、キャッシュダーティネストリガ回路９６０に示されているよりも少し複雑である。キャッシュダーティネスウォーターマークレジスタ９６３は、特権実行状態においてプログラム可能であり、記憶されたキャッシュダーティウォーターマークを提供するための出力部を有する。比較器９６４は、エンコーダ９６２の出力部に接続された正の入力部と、キャッシュダーティネスウォーターマークレジスタ９６３の出力部に接続された負の入力部と、評価回路９１０の第５の入力部に接続され、それに「キャッシュダーティ」とラベル付けされた信号を提供する出力部と、を有する。比較器９６４は、キャッシュ９６１内のダーティラインの数がキャッシュダーティウォーターマークを超えることに応じて、その出力をアクティブ論理状態で提供する。キャッシュダーティネストリガ回路９６０は、ＳＯＣ内の各キャッシュに対して複製される。
【0045】
非ターミナルイベントトリガ生成回路９００は、非ターミナルイベントを構成する代表的な一組の状態を示すが、他の実施形態は、状態のうちいくつかのみを検出することになり、更に他の実施形態では、非ターミナルイベントを示す他の状態を検出することになることが明らかであろう。更に、評価回路は、単純な論理ＯＲ機能を実装することができるか、又は、因子の組合せに基づいてファジー論理評価を実装することができる。
【0046】
これにより、ランタイムグローバルプッシュトゥパーシスタンス動作を実装するデータ処理システム、ＳＯＣ及び方法が開示された。このランタイム動作は、重要なデータを各ＣＰＵコアのキャッシュ階層からフラッシュさせ、次いで、他の保留中の動作とともにオンチップデータファブリックからフラッシュさせ、外部永続メモリに記憶させる。ランタイムグローバルプッシュトゥパーシスタンス動作は、重要なデータが保護及び保存されることを可能にし、突然の又は予期しないシステム障害の場合に、データ処理システムが既知のオペレーティングポイントに戻ることを可能にする。様々な実施形態において、ランタイムグローバルプッシュトゥパーシスタンス動作をトリガすることができる２つのタイプの動作、すなわち、ターミナルイベント及び非ターミナルイベントが存在する。ＳＯＣによってサポートされる特定のトリガイベントは、実施形態間で異なり得る。
【0047】
マイクロシーケンサ４８０並びにそれに関連付けられたトリガ生成回路８００及び９００がハードウェア回路であるものとして記載してきたが、それらの機能は、ハードウェア及びソフトウェアの様々な組み合わせで実装されてもよい。ソフトウェア構成要素のうちいくつかは、少なくとも１つのプロセッサによる実行のためにコンピュータ可読記憶媒体に記憶され得る。更に、図５に示す方法の一部又は全部は、コンピュータ可読記憶媒体に記憶され、少なくとも１つのプロセッサによって実行される命令によって管理されてもよい。図５に示す動作の各々は、非一時的なコンピュータメモリ又はコンピュータ可読記憶媒体に記憶された命令に対応し得る。様々な実施形態では、非一時的なコンピュータ可読記憶媒体は、磁気若しくは光ディスク記憶デバイス、フラッシュメモリ等のソリッドステート記憶デバイス、又は、他の不揮発性メモリデバイスを含む。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、１つ以上のプロセッサによって解釈されるか及び／又は別の方法で実行可能な他の命令形式であり得る。
【0048】
ＳＯＣ４１０及びマイクロシーケンサ４８０又はその任意の部分は、集積回路を製造するために、プログラムによって読み取られ、直接的又は間接的に使用され得るデータベース又は他のデータ構造の形態のコンピュータアクセス可能データ構造によって記述又は表されてもよい。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（high-level design language、ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取られることができる。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次いで、マスクを様々な半導体製造工程で使用して、集積回路を製造することができる。代替的に、コンピュータアクセス可能格納媒体上のデータベースは、所望に応じて、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックデータシステム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。
【0049】
特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかである。例えば、ターミナルイベントトリガ信号又は非ターミナルイベントトリガ信号を生成する状態は、実施形態間で異なり得る。更に、様々な実施形態では、２つ以上の状態の一致が、トリガイベント信号を生成するために使用され得る。本明細書に記載する相互接続プロトコルは例示的なものであり、他の実施形態では他のプロトコルが使用されてもよい。サポートされるＳＯＣトポロジ及びキャッシュ階層は、他の実施形態では異なることになる。ダーティキャッシュラインを示すために使用されるステータスビットも、他の実施形態では異なることになる。本明細書に示し、記載するように、様々な回路が互いに直接接続されるが、他の実施形態では、それらは様々な中間回路を通して間接的に接続されてもよく、信号は様々な電気的及び光学的シグナリング技術によって回路間で伝送されてもよい。
【0050】
したがって、添付の特許請求の範囲は、開示された実施形態の範囲内に入る開示された実施形態の全ての変更を網羅することを意図している。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】