特許 7390989 電圧レギュレータ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-24

(45)【発行日】2023-12-04

(54)【発明の名称】電圧レギュレータ回路

(51)【国際特許分類】

   H02J 1/00 20060101AFI20231127BHJP

   G05F 1/56 20060101ALI20231127BHJP

【ＦＩ】

H02J1/00 309P

G05F1/56 320C

【請求項の数】 6

(21)【出願番号】P 2020113570

(22)【出願日】2020-06-30

(65)【公開番号】P2022012039

(43)【公開日】2022-01-17

【審査請求日】2023-01-06

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(73)【特許権者】

【識別番号】000237592

【氏名又は名称】株式会社デンソーテン

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】横田 猛昭

(72)【発明者】

【氏名】榎本 光浩

(72)【発明者】

【氏名】久米 正義

(72)【発明者】

【氏名】小宮 基樹

(72)【発明者】

【氏名】榎本 大舗

【審査官】川口 貴裕

(56)【参考文献】

【文献】特開２００１－０５１７３５（ＪＰ，Ａ）

【文献】特開２００６－２８００２８（ＪＰ，Ａ）

【文献】特開２００６－０３９８１６（ＪＰ，Ａ）

【文献】特開平０４－１２０７６６（ＪＰ，Ａ）

【文献】特開２００２－０１０５１８（ＪＰ，Ａ）

【文献】特開２０１６－０３３７７４（ＪＰ，Ａ）

【文献】特開２００７－０８２３７４（ＪＰ，Ａ）

【文献】米国特許第９７５５４５４（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｊ １／００ － １／１６

Ｇ０５Ｆ １／５６

(57)【特許請求の範囲】

【請求項1】

導通状態及び非導通状態を切り替えるスイッチ回路と、
第１の入力端子が前記スイッチ回路を介して外部電源に接続するための第１の外部入力端子に電気的に接続され、第１の出力端子が第１の負荷に接続するための第１の外部出力端子に電気的に接続され、前記第１の外部入力端子から前記第１の入力端子に供給される入力電圧を用いて、前記第１の出力端子から前記第１の外部出力端子へ所定の電圧を出力する第１の電源回路と、
第２の入力端子が外部電源に接続するための第２の外部入力端子に電気的に接続され、第２の出力端子が前記第１の外部出力端子に電気的に接続され、前記第２の外部入力端子から前記第２の入力端子に供給される入力電圧を用いて、前記第２の出力端子から前記第１の外部出力端子へ所定の電圧を出力する第２の電源回路と
を備え、
前記第１の電源回路は、入力側が前記スイッチ回路を介さずに前記第１の外部入力端子に電気的に接続され、前記第１の外部入力端子から供給される入力電圧を用いてリーク電流を補償するための電流を発生する電流補償回路を有する、
電圧レギュレータ回路。

【請求項2】

前記第１の電源回路は、前記入力電圧を用いて前記所定の電圧を出力する出力トランジスタを有し、
前記電流補償回路は、前記リーク電流を補償するための電流を前記出力トランジスタのベース端子に供給する、
請求項１に記載の電圧レギュレータ回路。

【請求項3】

前記第１の電源回路は、前記第１の入力端子と、前記出力トランジスタの前段に設けられるアンプとの間に、前記第１の入力端子から前記出力トランジスタのベース端子へ流れる電流が寄生ダイオードの順方向になるよう電気的に接続され、前記第１の外部入力端子から前記第１の入力端子に前記入力電圧が供給されないときにＯＦＦ状態に移行するトランジスタスイッチをさらに備える、請求項２に記載の電圧レギュレータ回路。

【請求項4】

前記第１の電源回路は、前記所定の電圧としての前記入力電圧の出力及び非出力を切り替えるＭＯＳトランジスタを有し、
前記電流補償回路は、前記リーク電流を補償するための電流を前記ＭＯＳトランジスタのゲート端子に供給する、
請求項１に記載の電圧レギュレータ回路。

【請求項5】

前記第１の電源回路は、前記第１の入力端子と、前記ＭＯＳトランジスタの前段に設けられるドライバ回路との間に、前記第１の入力端子から前記ＭＯＳトランジスタのゲート端子へ流れる電流が寄生ダイオードの順方向になるよう電気的に接続され、前記第１の外部入力端子から前記第１の入力端子に前記入力電圧が供給されないときにＯＦＦ状態に移行するトランジスタスイッチをさらに備える、請求項４に記載の電圧レギュレータ回路。

【請求項6】

第３の入力端子が前記スイッチ回路を介して前記第１の外部入力端子に電気的に接続され、第３の出力端子が第２の負荷に接続するための第２の外部出力端子に電気的に接続され、前記第１の外部入力端子から前記第３の入力端子に供給される入力電圧を用いて、前記第３の出力端子から前記第２の外部出力端子へ所定の電圧を出力する第３の電源回路をさらに備える、請求項１から請求項５のうちのいずれか一項に記載の電圧レギュレータ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書の実施形態は、電圧レギュレータ回路に関する。

【背景技術】

【0002】

従来、複数の負荷の各々に必要な電圧を供給するために、多チャンネルの電源を有する複合電源がある。また、複合電源からの電源電圧の常時供給が必要な負荷のために、冗長電源として構成される複合電源がある。

【0003】

このような中、複合電源においては、消費電力の削減や使用用途に応じた選択的な負荷への電圧供給のために、すべてのチャンネルの電源を常時動作させず、一部のチャンネルで電源電圧の供給を停止する場合がある。具体的には、複合電源において、一部のチャンネルの電源（電源回路）をスタンバイ状態にしたり、リレーやスイッチにより一部のチャンネルの電源ラインを切断したりする場合がある。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１７－１８４５３８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、冗長電源として構成された複合電源において、一部のチャンネルで電源電圧の供給を停止した場合、他の一部のチャンネルでの電源電圧の供給に起因して、停止された電源の入出力間電位差が逆転し、電流の逆流が生じる場合があった。電流の逆流が生じた場合、停止された電源回路の入力側に接続されている他の回路が誤動作する可能性がある。これらの電源は、電源回路、又は、電圧レギュレータ回路とも呼ばれる。以下、電源を、電源回路、又は、電圧レギュレータ回路と記載する場合がある。

【0006】

本発明の目的は、上記に鑑みてなされたものであって、電源回路の入出力間の電位差が逆転した場合であっても、出力側から入力側への電流の逆流を防止することができる電圧レギュレータ回路を提供することである。

【課題を解決するための手段】

【0007】

上述した課題を解決し、目的を達成するために、実施形態に係る電圧レギュレータ回路は、導通状態及び非導通状態を切り替えるスイッチ回路と、第１の入力端子が前記スイッチ回路を介して外部電源に接続するための第１の外部入力端子に電気的に接続され、第１の出力端子が第１の負荷に接続するための第１の外部出力端子に電気的に接続され、前記第１の外部入力端子から前記第１の入力端子に供給される入力電圧を用いて、前記第１の出力端子から前記第１の外部出力端子へ所定の電圧を出力する第１の電源回路と、第２の入力端子が外部電源に接続するための第２の外部入力端子に電気的に接続され、第２の出力端子が前記第１の外部出力端子に電気的に接続され、前記第２の外部入力端子から前記第２の入力端子に供給される入力電圧を用いて、前記第２の出力端子から前記第１の外部出力端子へ所定の電圧を出力する第２の電源回路とを備え、前記第１の電源回路は、入力側が前記スイッチ回路を介さずに前記第１の外部入力端子に電気的に接続され、前記第１の外部入力端子から供給される入力電圧を用いてリーク電流を補償するための電流を発生する電流補償回路を有する。

【発明の効果】

【0008】

本発明によれば、電源回路の入出力間の電位差が逆転した場合であっても、出力側から入力側への電流の逆流を防止することができる電圧レギュレータ回路を提供することができる。また、この電圧レギュレータ回路を用いることで、停止した電圧レギュレータ回路の入力側から、停止した電圧レギュレータ回路の入力側に接続された他の回路への電流の流入を防止することができる。したがって、冗長電源として構成された複合電源において、停止された電源回路の入力側に接続されている他の回路が誤動作することを防止できる。

【図面の簡単な説明】

【0009】

【図1】図１は、第１の実施形態に係る複合電源（電圧レギュレータ回路）の構成の一例を示す図である。

【図2】図２は、図１の複合電源（電圧レギュレータ回路）に搭載される電流補償回路の構成の一例を示す図である。

【図3】図３は、図１の複合電源（電圧レギュレータ回路）に搭載されるアンプの内部回路の構成の一例を示す図である。

【図4】図４は、図１の複合電源（電圧レギュレータ回路）におけるリーク電流のリーク経路について説明するための図である。

【図5】図５は、図１の複合電源（電圧レギュレータ回路）に電流補償回路が搭載されない場合に生じる逆流について説明するための図である。

【図6】図６は、第２の実施形態に係る複合電源（電圧レギュレータ回路）の構成の別の一例を示す図である。

【図7】図７は、図６の複合電源（電圧レギュレータ回路）に搭載されるゲートドライバ回路の内部回路の構成の一例を示す図である。

【図8】図８は、第１の実施形態に係る複合電源（電圧レギュレータ回路）に搭載されるリーク電流遮断回路の構成の一例を示す図である。

【図9】図９は、第２の実施形態に係る複合電源（電圧レギュレータ回路）に搭載されるリーク電流遮断回路の構成の一例を示す図である。

【図10】図１０は、第１の実施形態および第２の実施形態に係る複合電源（電圧レギュレータ回路）に搭載される逆流遮断回路の構成の一例を示す図である。

【発明を実施するための形態】

【0010】

以下、図面を参照しながら、電圧レギュレータ回路の実施形態について詳細に説明する。以下の実施形態では、同一の参照符号を付した部分は同様の動作を行うものとして、重複する説明は適宜省略する。

【0011】

（第１の実施形態）
図１は、第１の実施形態に係る複合電源１（電圧レギュレータ回路）の構成の一例を示す図である。複合電源１は、外部電源（メインバッテリ２，サブバッテリ３）から供給される入力電圧を用いて、複数の負荷４，５の各々に必要な電圧を供給するように構成される電圧レギュレータ回路である。複合電源１は、図１に示すように、スイッチ回路Ｓ_１、複数の電源ＲＥＧ１，ＲＥＧ２，ＲＥＧ３及びダイオードＤ_１を有する。

【0012】

スイッチ回路Ｓ_１は、導通状態及び非導通状態を切り替える回路である。スイッチ回路Ｓ_１の一端は、外部入力端子ＶＤＤ１及び電源ＲＥＧ１の電源端子ＯＦＦ_Ｒ１に電気的に接続される。スイッチ回路Ｓ_１の他の一端は、電源ＲＥＧ１及び電源ＲＥＧ２に電気的に接続される。なお、スイッチ回路Ｓ_１に代えて、リレー回路が利用されても構わない。

【0013】

電源ＲＥＧ１は、負荷４が必要とする電圧の一部を供給する電源回路である。電源ＲＥＧ１は、外部入力端子ＶＤＤ１から供給される入力電圧を用いて外部出力端子ＯＵＴ１へ所定の電圧を出力する。電源ＲＥＧ１の入力端子ＩＮ_Ｒ１は、スイッチ回路Ｓ_１を介して、メインバッテリ２に接続するための外部入力端子ＶＤＤ１に電気的に接続される。電源ＲＥＧ１の出力端子ＯＵＴ_Ｒ１は、ノードＡを介して、外部出力端子ＯＵＴ１に電気的に接続される。ノードＡは、電源ＲＥＧ１の出力端子ＯＵＴ_Ｒ１と、ダイオードＤ_１のカソードとを電気的に接続する接点である。ここで、電源ＲＥＧ１は、第１の電源回路の一例である。また、外部入力端子ＶＤＤ１は、第１の外部入力端子の一例である。また、外部出力端子ＯＵＴ１は、第１の外部出力端子の一例である。また、電源ＲＥＧ１の入力端子ＩＮ_Ｒ１は、第１の入力端子の一例である。また、電源ＲＥＧ１の出力端子ＯＵＴ_Ｒ１は、第１の出力端子の一例である。

【0014】

電源ＲＥＧ１は、図１に示すように、アンプＡ_１、出力トランジスタＱ_１、抵抗Ｒ_１、抵抗Ｒ_２、参照電圧源Ｖ_ＲＥＦ１及び電流補償回路ＯＦＦＢＩＡＳを有する。

【0015】

アンプＡ_１は、反転入力端子（－）と非反転入力端子（＋）との間の電位差に応じた増幅結果（出力トランジスタＱ_１のベース駆動アナログ信号）を出力する演算増幅器である。アンプＡ_１の反転入力端子（－）は、参照電圧源Ｖ_ＲＥＦ１に電気的に接続される。アンプＡ_１の非反転入力端子（＋）は、抵抗Ｒ_１と抵抗Ｒ_２との間に電気的に接続される。アンプＡ_１のＶＤＤ端子Ａ１_ＶＤＤは、電源ＲＥＧ１の入力端子ＩＮ_Ｒ１に電気的に接続される。アンプＡ_１のＶＳＳ端子Ａ１_ＶＳＳは、グランド電位となるノード（接地線）に電気的に接続される。アンプＡ_１の出力端子Ａ１_ＯＵＴは、出力トランジスタＱ_１のベース及び電流補償回路ＯＦＦＢＩＡＳの出力端子ＯＵＴ_ＯＦＦに電気的に接続される。

【0016】

出力トランジスタＱ_１は、ＰＮＰ型のバイポーラトランジスタである。出力トランジスタＱ_１のベースは、アンプＡ_１の出力端子Ａ１_ＯＵＴ及び電流補償回路ＯＦＦＢＩＡＳの出力端子ＯＵＴ_ＯＦＦに電気的に接続される。出力トランジスタＱ_１のエミッタは、電源ＲＥＧ１の入力端子ＩＮ_Ｒ１及びアンプＡ_１のＶＤＤ端子Ａ１_ＶＤＤに電気的に接続される。出力トランジスタＱ_１のコレクタは、電源ＲＥＧ１の出力端子ＯＵＴ_Ｒ１及び抵抗Ｒ_１の抵抗Ｒ_２との接続端とは反対側の一端に電気的に接続される。

【0017】

抵抗Ｒ_１及び抵抗Ｒ_２は、アンプＡ_１の非反転入力端子（＋）に入力される電位を発生する抵抗素子である。抵抗Ｒ_１は、一端が出力トランジスタＱ_１のコレクタ及び電源ＲＥＧ１の出力端子ＯＵＴ_Ｒ１に電気的に接続され、他の一端が抵抗Ｒ_２及びアンプＡ_１の非反転入力端子（＋）に電気的に接続される。抵抗Ｒ_２は、一端が抵抗Ｒ_１及びアンプＡ_１の非反転入力端子（＋）に電気的に接続され、他の一端がグランド電位となるノード（接地線）に電気的に接続される。

【0018】

参照電圧源Ｖ_ＲＥＦ１は、アンプＡ_１の反転入力端子（－）に入力される電位（参照電圧）を発生する電圧源である。参照電圧源Ｖ_ＲＥＦ１は、正側の一端がアンプＡ_１の反転入力端子（－）に電気的に接続され、負側の一端がグランド電位となるノード（接地線）に電気的に接続される。

【0019】

なお、抵抗Ｒ_１の抵抗値、抵抗Ｒ_２の抵抗値及び参照電圧源Ｖ_ＲＥＦ１による参照電圧の値は、負荷４に応じて設定される電源ＲＥＧ１の所望の出力電圧ＶＯＵＴ_Ｒ１を用いて、以下の式（１）により決定される。
ＶＯＵＴ_Ｒ１＝Ｖ_ＲＥＦ１×（Ｒ_１＋Ｒ_２）／Ｒ_２ ・・・式（１）

【0020】

電流補償回路ＯＦＦＢＩＡＳは、外部入力端子ＶＤＤ１から供給される入力電圧を用いてリーク電流を補償するための電流を発生する回路である。図２は、図１の複合電源１（電圧レギュレータ回路）に搭載される電流補償回路ＯＦＦＢＩＡＳの構成の一例を示す図である。電流補償回路ＯＦＦＢＩＡＳは、図２に示すように、ＮＭＯＳトランジスタＭ_３及び抵抗Ｒ_３を有する。

【0021】

電流補償回路ＯＦＦＢＩＡＳの入力端子ＩＮ_ＯＦＦは、電源ＲＥＧ１の電源端子ＯＦＦ_Ｒ１に電気的に接続される。ここで、電源ＲＥＧ１の電源端子ＯＦＦ_Ｒ１は、電流補償回路ＯＦＦＢＩＡＳへ外部入力端子ＶＤＤ１からの入力電圧を入力するために電源ＲＥＧ１に設けられた電源端子である。電源ＲＥＧ１の電源端子ＯＦＦ_Ｒ１は、電源ＲＥＧ１の入力端子ＩＮ_Ｒ１とは異なり、スイッチ回路Ｓ_１を介さずに外部入力端子ＶＤＤ１に電気的に接続される。具体的には、電源ＲＥＧ１の電源端子ＯＦＦ_Ｒ１は、電源ＲＥＧ１の入力端子ＩＮ_Ｒ１とは反対側のスイッチ回路Ｓ_１の一端に電気的に接続される。つまり、電流補償回路ＯＦＦＢＩＡＳの入力端子ＩＮ_ＯＦＦは、電源ＲＥＧ１の電源端子ＯＦＦ_Ｒ１を介して、外部入力端子ＶＤＤ１に電気的に接続される。電流補償回路ＯＦＦＢＩＡＳの出力端子ＯＵＴ_ＯＦＦは、アンプＡ_１の出力端子Ａ１_ＯＵＴ及び出力トランジスタＱ_１のベースに電気的に接続される。

【0022】

ＮＭＯＳトランジスタＭ_３は、デプレッショントランジスタである。ＮＭＯＳトランジスタＭ_３のドレインは、電流補償回路ＯＦＦＢＩＡＳの入力端子ＩＮ_ＯＦＦに電気的に接続される。ＮＭＯＳトランジスタＭ_３のソースは、抵抗Ｒ_３の一端に電気的に接続される。ＮＭＯＳトランジスタＭ_３のゲートは、ソースとの接続端とは反対側の抵抗Ｒ_３の一端及び電流補償回路ＯＦＦＢＩＡＳの出力端子ＯＵＴ_ＯＦＦに電気的に接続される。

【0023】

抵抗Ｒ_３は、電流制限抵抗（抵抗素子）である。抵抗Ｒ_３は、一端がＮＭＯＳトランジスタＭ_３のソースに電気的に接続され、他の一端がＮＭＯＳトランジスタＭ_３のゲート及び電流補償回路ＯＦＦＢＩＡＳの出力端子ＯＵＴ_ＯＦＦに電気的に接続される。

【0024】

電源ＲＥＧ２は、負荷５が必要とする電圧を供給する電源回路である。電源ＲＥＧ２は、外部入力端子ＶＤＤ１から供給される入力電圧を用いて外部出力端子ＯＵＴ２へ所定の電圧を出力する。電源ＲＥＧ２の入力端子は、スイッチ回路Ｓ_１を介して、メインバッテリ２に接続するための外部入力端子ＶＤＤ１に電気的に接続される。電源ＲＥＧ２の出力端子は、外部出力端子ＯＵＴ２に電気的に接続される。ここで、電源ＲＥＧ２は、第３の電源回路の一例である。また、電源ＲＥＧ２の入力端子は、第３の入力端子の一例である。また、電源ＲＥＧ２の出力端子は、第３の出力端子の一例である。また、外部出力端子ＯＵＴ２は、第２の外部出力端子の一例である。

【0025】

電源ＲＥＧ３は、負荷４が必要とする電圧の一部を供給する電源回路である。電源ＲＥＧ３は、外部入力端子ＶＤＤ２から供給される入力電圧を用いて外部出力端子ＯＵＴ１へ所定の電圧を出力する。電源ＲＥＧ３の入力端子は、サブバッテリ３に接続するための外部入力端子ＶＤＤ２に電気的に接続される。電源ＲＥＧ３の出力端子は、ダイオードＤ_１及びノードＡを介して、外部出力端子ＯＵＴ１に電気的に接続される。ここで、電源ＲＥＧ３は、第２の電源回路の一例である。また、電源ＲＥＧ３の入力端子は、第２の入力端子の一例である。また、電源ＲＥＧ３の出力端子は、第２の出力端子の一例である。また、外部入力端子ＶＤＤ２は、第２の外部入力端子の一例である。

【0026】

ダイオードＤ_１は、ノードＡから電源ＲＥＧ３への電流の逆流を遮断する回路素子である。ダイオードＤ_１のアノードは、電源ＲＥＧ３の出力端子に電気的に接続される。ダイオードＤ_１のカソードは、外部出力端子ＯＵＴ１に電気的に接続される。

【0027】

メインバッテリ２及びサブバッテリ３は、それぞれ複合電源１に電源電圧を供給するための外部電源である。メインバッテリ２は、複合電源１の外部入力端子ＶＤＤ１に電気的に接続される。サブバッテリ３は、複合電源１の外部入力端子ＶＤＤ２に電気的に接続される。

【0028】

負荷４及び負荷５は、それぞれ複合電源１から供給される電源電圧を用いて動作する負荷である。負荷４は、消費電力を削減する要求や使用用途に応じて、必要とする電源電圧が変化する負荷であるとする。負荷４は、複合電源１の外部出力端子ＯＵＴ１に電気的に接続される。負荷５は、必要とする電源電圧が変化しない負荷であるとする。負荷５は、複合電源１の外部出力端子ＯＵＴ２に電気的に接続される。ここで、負荷４は、第１の負荷の一例である。また、負荷５は、第２の負荷の一例である。

【0029】

図３は、図１の複合電源１（電圧レギュレータ回路）に搭載されるアンプＡ_１の内部回路の構成の一例を示す図である。図３に示す例では、アンプＡ_１の入力段及び利得段については、アンプ入力段／利得段Ａ１１として簡略化して図示している。アンプ入力段／利得段Ａ１１の入力側は、反転入力端子（－）及び非反転入力端子（＋）に電気的に接続される。また、アンプ入力段／利得段Ａ１１の出力側は、ＮＭＯＳトランジスタＭ_４及びＰＭＯＳトランジスタＭ_５の各ゲートにそれぞれ電気的に接続される。ＰＭＯＳトランジスタＭ_５のソースは、アンプＡ_１のＶＤＤ端子Ａ１_ＶＤＤに電気的に接続される。ＮＭＯＳトランジスタＭ_４及びＰＭＯＳトランジスタＭ_５の各ドレインと、アンプＡ_１の出力端子Ａ１_ＯＵＴとは、電気的に接続される。ＮＭＯＳトランジスタＭ_４のソースは、アンプＡ_１のＶＳＳ端子Ａ１_ＶＳＳを介してグランド電位となるノード（接地線）に電気的に接続される。

【0030】

上述したように、第１の実施形態に係る複合電源１は、冗長電源として構成されている。冗長電源として構成された複合電源１においては、消費電力の削減や使用用途に応じた選択的な負荷への電圧供給のために、すべてのチャンネルの電源ＲＥＧ１，ＲＥＧ２，ＲＥＧ３を常時動作させず、一部のチャンネルの電源ＲＥＧ１，ＲＥＧ２で電源電圧の供給を停止することができる。具体的には、複合電源１において、一部のチャンネルの電源ＲＥＧ１，ＲＥＧ２をスタンバイ状態にしたり、スイッチ回路Ｓ_１により一部のチャンネルの電源ライン、すなわち外部入力端子ＶＤＤ１と一部の電源ＲＥＧ１，ＲＥＧ２との間の接続を切断したりすることができる。これにより、実施形態に係る複合電源１は、負荷５への電源電圧の供給を停止する一方で、サブバッテリ３からの入力電圧を用いる電源ＲＥＧ３により負荷４への電源電圧の供給を継続することができる。

【0031】

しかしながら、冗長電源として構成された複合電源１において負荷５への電源電圧の供給を停止する一方で、負荷４への電源電圧の供給を継続する場合、電源ＲＥＧ１の入出力間電位差が逆転してしまう場合がある。ここで、電源ＲＥＧ１の入出力間電位差は、電源ＲＥＧ１の入力端子ＩＮ_Ｒ１と、電源ＲＥＧ１の出力端子ＯＵＴ_Ｒ１との間の電位差を言う。具体的には、スイッチ回路Ｓ_１をＯＦＦにすると、電源ＲＥＧ１及び電源ＲＥＧ２には外部入力端子ＶＤＤ１からの入力電圧が供給されない。一方で、電源ＲＥＧ３には外部入力端子ＶＤＤ２からの入力電圧が供給される。このため、電源ＲＥＧ３の出力電圧によりノードＡの電位が高まり、電源ＲＥＧ１の入出力間電位差が逆転してしまう場合がある。

【0032】

電源ＲＥＧ１の入出力間電位差が逆転した場合に出力トランジスタＱ_１の逆流を防止するためには、すなわち出力トランジスタＱ_１のＯＦＦ状態を保持するためには、出力トランジスタＱ_１のベース電圧より電源ＲＥＧ１の出力端子ＯＵＴ_Ｒ１の電位が高くならないように、ベース電流を制御する必要がある。

【0033】

図４は、図１の複合電源１（電圧レギュレータ回路）におけるリーク電流Ｉ_{Ａ１－ＬＥＡＫ}のリーク経路Ｌ１，Ｌ２，Ｌ３について説明するための図である。図４に示す例において、回路素子Ｅ１，Ｅ２，Ｅ３は、アンプＡ_１の内部回路である。ここで、回路素子Ｅ１は、図３のＮＭＯＳトランジスタＭ_４に対応する。また、回路素子Ｅ２は、図３のＰＭＯＳトランジスタＭ_５に対応する。また、回路素子Ｅ３は、図３のアンプ入力段／利得段Ａ１１に対応する。回路素子Ｅ４は、電源ＲＥＧ２の内部回路である。具体的には、回路素子Ｅ４は、電源ＲＥＧ２のＶＤＤ端子ＲＥＧ２_ＶＤＤ及び電源ＲＥＧ２のＶＳＳ端子ＲＥＧ２_ＶＳＳに電気的に接続される。電源ＲＥＧ２のＶＤＤ端子ＲＥＧ２_ＶＤＤは、スイッチ回路Ｓ_１を介さずに、少なくとも電源ＲＥＧ１の入力端子ＩＮ_Ｒ１に電気的に接続される。一例として、電源ＲＥＧ２のＶＤＤ端子ＲＥＧ２_ＶＤＤは、スイッチ回路Ｓ_１を介して、メインバッテリ２に接続するための外部入力端子ＶＤＤ１に電気的に接続される。また、電源ＲＥＧ２のＶＳＳ端子ＲＥＧ２_ＶＳＳは、グランド電位となるノード（接地線）に電気的に接続される。

【0034】

図４に示す例において、リーク経路Ｌ１は、アンプＡ_１の出力端子Ａ１_ＯＵＴから回路素子Ｅ１を介してグランド電位となるＶＳＳ端子Ａ１_ＶＳＳへ向かうリーク電流Ｉ_{Ａ１－ＬＥＡＫ}の経路である。また、リーク経路Ｌ２は、アンプＡ_１の出力端子Ａ１_ＯＵＴから回路素子Ｅ２及び回路素子Ｅ３を介してグランド電位となるＶＳＳ端子Ａ１_ＶＳＳへ向かうリーク電流Ｉ_{Ａ１－ＬＥＡＫ}の経路である。また、リーク経路Ｌ３は、アンプＡ_１の出力端子Ａ１_ＯＵＴから回路素子Ｅ２及び回路素子Ｅ４を介してグランド電位となる電源ＲＥＧ２のＶＳＳ端子ＲＥＧ２_ＶＳＳへ向かうリーク電流Ｉ_{Ａ１－ＬＥＡＫ}の経路である。

【0035】

図５は、図１の複合電源１（電圧レギュレータ回路）に電流補償回路ＯＦＦＢＩＡＳが搭載されない場合に生じる逆流について説明するための図である。図５に示す複合電源１は、図１に示す複合電源１の電源ＲＥＧ１が電源ＲＥＧ１´に変更された構成を有する。ここで、電源ＲＥＧ１´は、電流補償回路ＯＦＦＢＩＡＳを有していないこと以外は、電源ＲＥＧ１と同様である。図５に示すように、電流補償回路ＯＦＦＢＩＡＳが搭載されない場合には、アンプＡ_１の出力にリーク経路が存在していると、リーク電流Ｉ_{Ａ１－ＬＥＡＫ}により出力トランジスタＱ_１をＯＦＦできず、電源ＲＥＧ１´の入出力間電位差の逆転に伴い、出力トランジスタＱ_１が動作する。

【0036】

具体的には、スイッチ回路Ｓ_１が切断された場合、アンプＡ_１のＶＤＤ端子Ａ１_ＶＤＤの電圧はグランド電位と同電位になる。また、入力電圧が印可されていないため、図３に示すように、ＮＭＯＳトランジスタＭ_４及びＰＭＯＳトランジスタＭ_５は、ＯＦＦ状態となる。このとき、電源ＲＥＧ１の入出力間電位差の逆転により、出力トランジスタＱ_１のコレクタ電位がエミッタ電位より高く、かつ、アンプＡ_１の出力からのリーク電流Ｉ_{Ａ１－ＬＥＡＫ}により、出力トランジスタＱ_１のベース電位が電源ＲＥＧ１´の出力端子ＯＵＴ_Ｒ１の電位（出力トランジスタＱ_１のコレクタ電位）より低くなる。このため、出力トランジスタＱ_１がＯＮ状態となり、外部入力端子ＶＤＤ１からの入力電圧が電源ＲＥＧ１´に供給されている場合とは逆方向、すなわち出力トランジスタＱ_１のコレクタからエミッタへの逆流が生じる。逆流が生じた場合、電源ＲＥＧ１´の入力側（電源ＲＥＧ１´の入力端子ＩＮ_Ｒ１）の電圧が上昇し、スタンバイ状態の電源ＲＥＧ２が誤動作してしまう原因となり得る。

【0037】

また、電源ＲＥＧ３とノードＡとの間にダイオードＤ_１が設けられている構成と同様に、電源ＲＥＧ１´の出力端子ＯＵＴ_Ｒ１とノードＡとの間にダイオードを電気的に接続することで、上述したような逆流を防ぐことはできる。しかしながら、ダイオードを用いる構成とした場合、ダイオードの順方向降下電圧が発生するため、負荷４への高精度な電圧供給が困難になるという問題がある。

【0038】

一方で、第１の実施形態に係る複合電源１は、上述したように、電流補償回路ＯＦＦＢＩＡＳを搭載する。電流補償回路ＯＦＦＢＩＡＳは、アンプＡ_１の出力にＯＦＦバイアス電流Ｉ_{ＯＦＦＢＩＡＳ}を流し込むための回路である。ＯＦＦバイアス電流Ｉ_{ＯＦＦＢＩＡＳ}の電流値は、おおよそ以下の式（２）により算出される。
Ｉ_{ＯＦＦＢＩＡＳ}≒Ｖ_ＴＨＭ３／Ｒ_３ ・・・（２）

【0039】

ここで、Ｖ_ＴＨＭ３は、ＮＭＯＳトランジスタＭ_３の閾値である。また、Ｒ_３は、抵抗Ｒ_３の抵抗値である。また、ＯＦＦバイアス電流Ｉ_{ＯＦＦＢＩＡＳ}は、以下の式（３）に示すように、アンプＡ_１のリーク電流Ｉ_{Ａ１－ＬＥＡＫ}以上の大きさの電流値に設定する。例えば、アンプＡ_１の出力のリーク電流Ｉ_{Ａ１－ＬＥＡＫ}が数十ｎＡであれば、ＯＦＦバイアス電流Ｉ_{ＯＦＦＢＩＡＳ}は、数百ｎＡ程度に設定され得る。
Ｉ_{Ａ１－ＬＥＡＫ}＜Ｉ_{ＯＦＦＢＩＡＳ} ・・・（３）

【0040】

なお、電源ＲＥＧ１に必要とされる電流供給能力やその耐圧によってアンプＡ_１の出力段のトランジスタサイズが変化する。このため、アンプＡ１の出力のリーク電流Ｉ_{Ａ１－ＬＥＡＫ}は、アンプＡ_１の出力段のトランジスタサイズに伴い変化する。実施形態に係る電流補償回路ＯＦＦＢＩＡＳは、図２に例示する回路構成を有するため、電流制限抵抗としての抵抗Ｒ_３の抵抗値を調整することにより、リーク電流Ｉ_{Ａ１－ＬＥＡＫ}に合わせてＯＦＦバイアス電流Ｉ_{ＯＦＦＢＩＡＳ}を容易に設定（調整）することができる。

【0041】

なお、電源ＲＥＧ２及び電源ＲＥＧ３の内部構成は、例えば電流補償回路ＯＦＦＢＩＡＳが搭載されていない図５の電源ＲＥＧ１´の内部構成と同様である。

【0042】

なお、第１の実施形態に係る複合電源１において、負荷５及び電源ＲＥＧ２は、必ずしも設けられていなくてもよい。

【0043】

なお、第１の実施形態に係る複合電源１において、メインバッテリ２及びサブバッテリ３は、１つのバッテリにより実現されても構わない。また、電流補償回路ＯＦＦＢＩＡＳへ電圧供給する電源ＲＥＧ１の電源端子ＯＦＦ_Ｒ１は、メインバッテリ２に限らず、サブバッテリ３や他のバッテリから入力電圧が供給されても構わない。

【0044】

このように、第１の実施形態に係る複合電源１は、アンプＡ_１の出力のリーク電流Ｉ_{Ａ１－ＬＥＡＫ}以上のＯＦＦバイアス電流Ｉ_{ＯＦＦＢＩＡＳ}を、電流補償回路ＯＦＦＢＩＡＳにより出力トランジスタＱ_１のベースに流し込むように構成されている。この構成によれば、出力トランジスタＱ_１をＯＦＦ状態に保持することができるため、電源ＲＥＧ１での逆流を防ぐことができる。換言すれば、実施形態に係る複合電源１（電圧レギュレータ回路）によれば、電源ＲＥＧ１の入出力間の電位差が逆転した場合であっても、電源ＲＥＧ１の出力側から入力側への電流の逆流を防止することができる。

【0045】

さらに、第１の実施形態に係る複合電源１は、電流補償回路ＯＦＦＢＩＡＳの動作により電源ＲＥＧ１の入出力間の電位差が逆転した場合の逆流を防止できるため、電源ＲＥＧ１の出力端子ＯＵＴ_Ｒ１とノードＡとの間への逆流防止のためのダイオードの挿入（接続）は、不要とすることができる。これにより、ダイオードの順方向降下電圧が発生しないため、負荷４への高精度な電圧供給を実現することができる。

【0046】

（第２の実施形態）
図６は、第２の実施形態に係る複合電源１（電圧レギュレータ回路）の構成の別の一例を示す図である。図６に示す複合電源１は、図１に示す電源ＲＥＧ１に代えて、スイッチ回路Ｓ_２を有する。スイッチ回路Ｓ_２は、電源ＲＥＧ１と同様に、図２に示す電流補償回路ＯＦＦＢＩＡＳを有する。一方で、スイッチ回路Ｓ_２は、アンプＡ_１に代えて、ゲートドライバ回路ＤＲ_１を有する。

【0047】

スイッチ回路Ｓ_２は、メインバッテリ２（あるいは外部入力端子ＶＤＤ１）と負荷４（あるいは外部出力端子ＯＵＴ１）との間の電源ラインの導通／非導通を切り替える。このことから、スイッチ回路Ｓ_２は、負荷４への電源電圧の供給を制御する電源であると表現することができる。ここで、スイッチ回路Ｓ_２は、電源ＲＥＧ１と同様に、第１の電源回路の一例である。また、スイッチ回路Ｓ_２の入力端子ＩＮ_Ｒ１は、第１の入力端子の一例である。また、スイッチ回路Ｓ_２の出力端子ＯＵＴ_Ｒ１は、第１の出力端子の一例である。また、ゲートドライバ回路ＤＲ_１は、ドライバ回路の一例である。

【0048】

スイッチ回路Ｓ_２の入力端子ＩＮ_Ｒ１は、図１に示す電源ＲＥＧ１と同様に、スイッチ回路Ｓ_１を介して外部入力端子ＶＤＤ１に電気的に接続される。また、スイッチ回路Ｓ_２の出力端子ＯＵＴ_Ｒ１は、図１に示す電源ＲＥＧ１と同様に、ノードＡを介して、外部出力端子ＯＵＴ１に電気的に接続される。また、スイッチ回路Ｓ_２の電源端子ＯＦＦ_Ｒ１は、図１に示す電源ＲＥＧ１と同様に、スイッチ回路Ｓ_１を介さずに外部入力端子ＶＤＤ１に電気的に接続されるとともに、電流補償回路ＯＦＦＢＩＡＳの入力端子ＩＮ_ＯＦＦに電気的に接続される。つまり、スイッチ回路Ｓ_２の電源端子ＯＦＦ_Ｒ１は、図１に示す電源ＲＥＧ１と同様に、電流補償回路ＯＦＦＢＩＡＳへ外部入力端子ＶＤＤ１からの入力電圧を入力するためにスイッチ回路Ｓ_２に設けられた電源端子である。

【0049】

ゲートドライバ回路ＤＲ_１の入力端子ＯＮ／ＯＦＦは、複合電源１のＯＮ／ＯＦＦ信号の外部入力端子に電気的に接続される。ゲートドライバ回路ＤＲ_１の入力端子ＯＮ／ＯＦＦには、ゲートドライバ回路ＤＲ_１の駆動を制御するための信号が外部入力端子から供給される。ゲートドライバ回路ＤＲ_１の出力端子ＤＲ１_ＯＵＴには、出力トランジスタＱ_１に代えて、ＰＭＯＳトランジスタＭ_１及びＰＭＯＳトランジスタＭ_２が設けられている。スイッチ回路Ｓ_２には、電源ＲＥＧ１における抵抗Ｒ_１及び抵抗Ｒ_２は設けられていない。

【0050】

ゲートドライバ回路ＤＲ_１の出力端子ＤＲ１_ＯＵＴは、ＰＭＯＳトランジスタＭ_１及びＰＭＯＳトランジスタＭ_２の各ゲートに電気的に接続される。ＰＭＯＳトランジスタＭ_１及びＰＭＯＳトランジスタＭ_２の各ソースは、互いに電気的に接続される。ＰＭＯＳトランジスタＭ_１のドレインは、電源ＲＥＧ１の出力トランジスタＱ_１のエミッタと同様にスイッチ回路Ｓ_２の入力端子ＩＮ_Ｒ１及びゲートドライバ回路ＤＲ_１のＶＤＤ端子ＤＲ１_ＶＤＤに電気的に接続される。ＰＭＯＳトランジスタＭ_２のドレインは、スイッチ回路Ｓ_２の出力端子ＯＵＴ_Ｒ１に電気的に接続される。

【0051】

図７は、図６の複合電源１（電圧レギュレータ回路）に搭載されるゲートドライバ回路ＤＲ_１の内部回路の構成の一例を示す図である。図７に示す例では、ゲートドライバ回路ＤＲ_１の入力段については、ゲートドライバ入力段ＤＲ１１として簡略化して図示している。なお、ＮＭＯＳトランジスタＭ_Ｎ及びＰＭＯＳトランジスタＭ_Ｐは、それぞれ、図３のＮＭＯＳトランジスタＭ_４及びＰＭＯＳトランジスタＭ_５に対応する。ゲートドライバ入力段ＤＲ１１の入力側は、ゲートドライバ回路ＤＲ_１の入力端子ＯＮ／ＯＦＦに電気的に接続される。また、ゲートドライバ入力段ＤＲ１１の出力側は、ＮＭＯＳトランジスタＭ_Ｎ及びＰＭＯＳトランジスタＭ_Ｐの各ゲートに電気的に接続される。ＰＭＯＳトランジスタＭ_Ｐのソースは、ゲートドライバ回路ＤＲ_１のＶＤＤ端子ＤＲ１_ＶＤＤに電気的に接続される。ＰＭＯＳトランジスタＭ_Ｐ及びＮＭＯＳトランジスタＭ_Ｎの各ドレインと、ゲートドライバ回路ＤＲ_１の出力端子ＤＲ１_ＯＵＴとは、電気的に接続される。ＮＭＯＳトランジスタＭ_Ｎのソースは、ゲートドライバ回路ＤＲ１のＶＳＳ端子ＤＲ１_ＶＳＳを介してグランド電位となるノード（接地線）に電気的に接続される。

【0052】

スイッチ回路Ｓ_２の入出力間電位差が逆転した場合にＰＭＯＳトランジスタＭ_１及びＰＭＯＳトランジスタＭ_２の逆流を防止するためには、すなわちＰＭＯＳトランジスタＭ_１及びＰＭＯＳトランジスタＭ_２のＯＦＦ状態を保持するためには、ＰＭＯＳトランジスタＭ_１及びＰＭＯＳトランジスタＭ_２の各ゲート電圧をＰＭＯＳトランジスタＭ_１及びＰＭＯＳトランジスタＭ_２のソース電圧より高くする必要がある。

【0053】

図６の複合電源１に電流補償回路ＯＦＦＢＩＡＳが搭載されない場合には、図５を参照して説明した場合と同様に、ゲートドライバ回路ＤＲ_１の出力にリーク経路が存在していると、リーク電流Ｉ_{ＤＲ１－ＬＥＡＫ}によりＰＭＯＳトランジスタＭ_１及びＰＭＯＳトランジスタＭ_２をＯＦＦできず、スイッチ回路Ｓ_２の入出力間電位差の逆転に伴い、ＰＭＯＳトランジスタＭ_１及びＰＭＯＳトランジスタＭ_２がオンすることになる。

【0054】

具体的には、スイッチ回路Ｓ_１が切断された場合、ゲートドライバ回路ＤＲ_１のＶＤＤ端子ＤＲ１_ＶＤＤの電位はグランド電位と同電位になる。また、入力電圧が印可されていないため、図７のＮＭＯＳトランジスタＭ_Ｎ及びＰＭＯＳトランジスタＭ_Ｐは、ＯＦＦ状態になる。このとき、図５を参照して説明した場合と同様に、ＮＭＯＳトランジスタＭ_Ｎ及びＰＭＯＳトランジスタＭ_Ｐのリーク電流Ｉ_{ＤＲ１－ＬＥＡＫ}によりゲートドライバ回路ＤＲ_１の出力端子ＤＲ１_ＯＵＴの電位は、各トランジスタのソース電位、すなわちグランド電位に推移する。その結果、ＰＭＯＳトランジスタＭ_１及びＰＭＯＳトランジスタＭ_２のソース電圧よりゲート電圧が低くなるため、ＰＭＯＳトランジスタＭ_１及びＰＭＯＳトランジスタＭ_２がＯＮ状態となり、スイッチ回路Ｓ２の出力端子ＯＵＴ_Ｒ１から入力端子ＩＮ_Ｒ１への電流の逆流が発生する。

【0055】

一方で、図６に示す第２の実施形態に係る複合電源１は、第１の実施形態と同様に、ＰＭＯＳトランジスタＭ_１及びＰＭＯＳトランジスタＭ_２の各ゲートにＯＦＦバイアス電流Ｉ_{ＯＦＦＢＩＡＳ}を流し込むための回路として、電流補償回路ＯＦＦＢＩＡＳを搭載する。具体的には、電流補償回路ＯＦＦＢＩＡＳの出力端子ＯＵＴ_ＯＦＦは、図６に示すように、ゲートドライバ回路ＤＲ_１の出力端子ＤＲ１_ＯＵＴに電気的に接続されるとともに、ＰＭＯＳトランジスタＭ_１及びＰＭＯＳトランジスタＭ_２の各ゲートに電気的に接続される。本実施形態に係る電流補償回路ＯＦＦＢＩＡＳにおいても、第１の実施形態と同様に、ＯＦＦバイアス電流Ｉ_{ＯＦＦＢＩＡＳ}の値を、ゲートドライバ回路ＤＲ_１の出力のリーク電流Ｉ_{ＤＲ１－ＬＥＡＫ}対して充分に大きい値に設定する。これにより、ＰＭＯＳトランジスタＭ_１及びＰＭＯＳトランジスタＭ_２のゲート電位が低下することなく、ＰＭＯＳトランジスタＭ_１及びＰＭＯＳトランジスタＭ_２をＯＦＦ状態に保持することができる。

【0056】

このように、第２の実施形態に係る複合電源１（電圧レギュレータ回路）によれば、電源ＲＥＧ１のような電源回路に限らず、導通／非導通を切り替えるスイッチ回路Ｓ_２においても、入出力間の電位差が逆転した場合の電流の逆流を防止することができる。

【0057】

（第３の実施形態）
図８は、第１の実施形態に係る複合電源１（電圧レギュレータ回路）に搭載されるリーク電流遮断回路の構成の一例を示す図である。図８は、図３のアンプＡ_１の出力段部の回路にリーク電流遮断回路を追加している。図８に示すように、アンプＡ_１は、出力段部において、ＰＭＯＳトランジスタＭ_６、ＮＭＯＳトランジスタＭ_７、抵抗Ｒ_４及び電流源Ｉ_１をさらに有する。

【0058】

ＰＭＯＳトランジスタＭ_６は、逆流防止の用途として、ＰＭＯＳトランジスタＭ_５のソースと、アンプＡ_１のＶＤＤ端子Ａ１_ＶＤＤとの間に、ＰＭＯＳトランジスタＭ_５に対して背中合わせに接続される。したがって、ＰＭＯＳトランジスタＭ_６のドレインは、アンプＡ_１のＶＤＤ端子Ａ１_ＶＤＤに電気的に接続される。ＰＭＯＳトランジスタＭ_５及びＰＭＯＳトランジスタＭ_６の各ソースは、互いに電気的に接続される。また、ＰＭＯＳトランジスタＭ_５及びＰＭＯＳトランジスタＭ_６の各ソースと、ＰＭＯＳトランジスタＭ_６のゲートとの間には、抵抗Ｒ_４が電気的に接続される。ここで、ＰＭＯＳトランジスタＭ_６は、トランジスタスイッチの一例である。

【0059】

ＮＭＯＳトランジスタＭ_７のドレインは、ＰＭＯＳトランジスタＭ_６のゲート及び抵抗Ｒ_４に電気的に接続される。ＮＭＯＳトランジスタＭ_７のソースは、電流源Ｉ_１に電気的に接続される。ＮＭＯＳトランジスタＭ_７のゲートは、アンプＡ_１のスタンバイ制御端子Ａ１_{ＳＴＡＮＤＢＹ}に電気的に接続される。アンプＡ_１のスタンバイ制御端子Ａ１_{ＳＴＡＮＤＢＹ}には、例えば複合電源１のスイッチ回路Ｓ_１を非導通状態にする際に、外部入力端子からＮＭＯＳトランジスタＭ_７をＯＦＦ状態とするための信号が供給される。なお、スタンバイ制御端子Ａ１_{ＳＴＡＮＤＢＹ}に供給される信号は、電源ＲＥＧ１がスタンバイ状態のときにＮＭＯＳトランジスタＭ_７をＯＦＦ状態とするような信号であればよい。スタンバイ制御端子Ａ１_{ＳＴＡＮＤＢＹ}には、例えば、電源ＲＥＧ１の入力電圧が低下したことを検出する低電圧誤動作防止（ＵＶＬＯ）回路（図示なし）の出力信号を供給してもよい。

【0060】

電流源Ｉ_１は、一端がＮＭＯＳトランジスタＭ_７のソースに電気的に接続され、他の一端がグランド電位となるＶＳＳ端子Ａ１_ＶＳＳ及びＮＭＯＳトランジスタＭ_４のソースに電気的に接続される。

【0061】

上述したように、電源ＲＥＧ１（電源回路）の入出力間電位差が逆転したとき、出力トランジスタＱ_１のベースにリーク電流経路が存在すると、出力トランジスタＱ_１において逆流電流が発生する。すなわち、図５の構成において、図８に例示するアンプＡ_１がＰＭＯＳトランジスタＭ_６を有しておらず、ＰＭＯＳトランジスタＭ_５のソースと、アンプＡ_１のＶＤＤ端子Ａ１_ＶＤＤとが直接接続されており、アンプＡ１のＶＤＤ端子Ａ１_ＶＤＤの電位がアンプＡ_１の出力端子Ａ１_ＯＵＴの電位よりも低い場合、ＰＭＯＳトランジスタＭ_５のゲートの電位によらず、ＰＭＯＳトランジスタＭ_５のボディダイオードを介して、アンプＡ_１のＶＤＤ端子Ａ１_ＶＤＤへの逆流電流が発生する。

【0062】

一方で、第３の実施形態に係る複合電源１は、図８を参照して上述したように、ＰＭＯＳトランジスタＭ_６をＰＭＯＳトランジスタＭ_５に対して背中合わせに電気的に接続し、アンプＡ_１のＶＤＤ端子Ａ１_ＶＤＤからアンプＡ_１の出力端子Ａ１_ＯＵＴへの片方向のみ電流が流れるように構成されている。

【0063】

また、通常動作時にＰＭＯＳトランジスタＭ_６のボディダイオードにて順方向降下電圧が発生すると、負荷４への高精度な電圧供給が困難になるという問題がある。そこで、実施形態に係る複合電源１は、図８を参照して上述したように、電流源Ｉ_１を有し、抵抗Ｒ_４に電流を流すことによりＰＭＯＳトランジスタＭ_６のゲート・ソース間に電圧を発生させて、ＰＭＯＳトランジスタＭ_６をＯＮ状態にするように構成されている。

【0064】

また、アンプＡ_１のＶＤＤ端子Ａ１_ＶＤＤに入力電圧が入力されていないとき、すなわち電源ＲＥＧ１がスタンバイ状態のときには、抵抗Ｒ_４への電流供給は停止する。これにより、電源ＲＥＧ１がスタンバイ状態のときには、ＰＭＯＳトランジスタＭ_６は、ゲート・ソース間に電圧が発生せずＯＦＦ状態になる。このため、ＰＭＯＳトランジスタＭ_６においては寄生ダイオードの順方向にのみ電流を流すことができる。この構成によれば、アンプＡ_１の出力端子Ａ１_ＯＵＴからアンプＡ_１のＶＤＤ端子Ａ１_ＶＤＤへのリーク電流Ｉ_{Ａ１－ＬＥＡＫ}を遮断することができる。このように、出力トランジスタＱ_１のベースからの逆流経路を遮断することでより確実に電源ＲＥＧ１における逆流電流の発生を防ぐことができる。

【0065】

さらに、ＯＦＦバイアス電流_{ＩＯＦＦＢＩＡＳ}の値は、図４を参照して上述したように、３つのリーク経路Ｌ１，Ｌ２，Ｌ３を流れる３つのリーク電流Ｉ_{Ａ１－ＬＥＡＫ}の和以上の大きさに設定される。したがって、リーク電流遮断回路が搭載された複合電源１（電圧レギュレータ回路）によれば、リーク電流Ｉ_{Ａ１－ＬＥＡＫ}を大幅に低減できるため、ＯＦＦバイアス電流Ｉ_{ＯＦＦＢＩＡＳ}の値を低く設定することができる。これにより、複合電源１による消費電力を削減できるという効果が得られる。

【0066】

なお、第１の実施形態に係る複合電源１にリーク電流遮断回路が搭載された場合を例として説明したが、これに限らない。図９は、第２の実施形態に係る複合電源１（電圧レギュレータ回路）に搭載されるリーク電流遮断回路の構成の一例を示す図である。本実施形態に係るリーク電流遮断回路は、図９に示すように第２の実施形態に係る複合電源１に搭載することもできる。図９に示すゲートドライバ回路ＤＲ_１は、図７に示すゲートドライバ回路ＤＲ_１の内部構成に、図８に示すリーク電流遮断回路の構成を追加した構成であると表現することができる。このため、図７又は図８に示す各要素と同様の要素については、適宜説明を省略する。図９に示すゲートドライバ回路ＤＲ_１は、出力段部において、リーク電流遮断回路としてのＰＭＯＳトランジスタＭ_６、ＮＭＯＳトランジスタＭ_７、抵抗Ｒ_４及び電流源Ｉ_１をさらに有する。

【0067】

図９に示すリーク電流遮断回路のＰＭＯＳトランジスタＭ_６は、図８に示すリーク電流遮断回路と同様に、ＰＭＯＳトランジスタＭ_Ｐのソースと、ＶＤＤ端子ＤＲ１_ＶＤＤとの間に、ＰＭＯＳトランジスタＭ_Ｐに対して背中合わせに接続される。また、ＰＭＯＳトランジスタＭ_Ｐ及びＰＭＯＳトランジスタＭ_６の各ソースと、ＰＭＯＳトランジスタＭ_６のゲートとの間には、抵抗Ｒ_４が電気的に接続される。また、電流源Ｉ_１は、一端がＮＭＯＳトランジスタＭ_７のソースに電気的に接続され、他の一端がグランド電位となるＶＳＳ端子ＤＲ１_ＶＳＳ及びＮＭＯＳトランジスタＭ_Ｎのソースに電気的に接続される。

【0068】

図９に示すリーク電流遮断回路のＮＭＯＳトランジスタＭ_７のゲートは、図８に示すリーク電流遮断回路と同様に、ゲートドライバ回路ＤＲ_１のスタンバイ制御端子ＤＲ１_{ＳＴＡＮＤＢＹ}に電気的に接続される。ゲートドライバ回路ＤＲ_１のスタンバイ制御端子ＤＲ１_{ＳＴＡＮＤＢＹ}には、例えば複合電源１のスイッチ回路Ｓ_１を非導通状態にする際に、外部入力端子からＮＭＯＳトランジスタＭ_７をＯＦＦ状態とするための信号が供給される。なお、スタンバイ制御端子ＤＲ１_{ＳＴＡＮＤＢＹ}に供給される信号は、スイッチ回路Ｓ_２がスタンバイ状態のときにＮＭＯＳトランジスタＭ_７をＯＦＦ状態とするような信号であればよい。

【0069】

これにより、スイッチ回路Ｓ_２がスタンバイ状態のときには、図８に示すリーク電流遮断回路と同様に、ＰＭＯＳトランジスタＭ_６はＯＦＦ状態になり、寄生ダイオードの順方向にのみ電流を流すことができる。この構成であっても、ゲートドライバ回路ＤＲ_１の出力端子ＤＲ１_ＯＵＴからゲートドライバ回路ＤＲ_１のＶＤＤ端子ＤＲ１_ＶＤＤへのリーク電流Ｉ_{ＤＲ１－ＬＥＡＫ}を遮断することができ、より確実にスイッチ回路Ｓ_２における逆流電流の発生を防ぐことができる。

【0070】

（第４の実施形態）
図１０は、第４の実施形態に係る複合電源１（電圧レギュレータ回路）に搭載される逆流電流遮断回路Ｂ_１の構成の一例を示す図である。逆流電流遮断回路Ｂ_１の入力端子Ｂ１_ＩＮは、図１に例示する複合電源１において、アンプＡ_１及び電源ＲＥＧ１の入力端子ＩＮ_Ｒ１に電気的に接続される。逆流電流遮断回路Ｂ_１の出力端子Ｂ１_ＯＵＴは、図１に例示する複合電源１において、出力トランジスタＱ_１のエミッタに電気的に接続される。図１０に示すように、逆流電流遮断回路Ｂ_１は、ＰＭＯＳトランジスタＭ_８、ＮＭＯＳトランジスタＭ_９、抵抗Ｒ_５及び電流源Ｉ_２を有する。ＰＭＯＳトランジスタＭ_８、ＮＭＯＳトランジスタＭ_９、抵抗Ｒ_５及び電流源Ｉ_２は、それぞれ、図８のＰＭＯＳトランジスタＭ_６、ＮＭＯＳトランジスタＭ_７、抵抗Ｒ_４及び電流源Ｉ_１に相当する。

【0071】

ＰＭＯＳトランジスタＭ_８のドレインは、逆流電流遮断回路Ｂ_１の入力端子Ｂ１_ＩＮに電気的に接続される。ＰＭＯＳトランジスタＭ_８のソースは、逆流電流遮断回路Ｂ_１の出力端子Ｂ１_ＯＵＴに電気的に接続される。また、ＰＭＯＳトランジスタＭ_８のソース（あるいは逆流電流遮断回路Ｂ_１の出力端子Ｂ１_ＯＵＴ）と、ＰＭＯＳトランジスタＭ_８のゲートとの間には、抵抗Ｒ_５が電気的に接続される。また、電流源Ｉ_２は、一端がＮＭＯＳトランジスタＭ_９のソースに電気的に接続され、他の一端がグランド電位となるＶＳＳ端子Ｂ１_ＶＳＳに電気的に接続される。ＮＭＯＳトランジスタＭ_９のゲートは、図８又は図９に示すリーク電流遮断回路と同様に、逆流電流遮断回路Ｂ_１のスタンバイ制御端子Ｂ１_{ＳＴＡＮＤＢＹ}に電気的に接続される。逆流電流遮断回路Ｂ_１のスタンバイ制御端子Ｂ１_{ＳＴＡＮＤＢＹ}には、例えば複合電源１のスイッチ回路Ｓ_１を非導通状態にする際に、外部入力端子からＮＭＯＳトランジスタＭ_９をＯＦＦ状態とするための信号が供給される。なお、スタンバイ制御端子Ｂ１_{ＳＴＡＮＤＢＹ}に供給される信号は、電源ＲＥＧ１がスタンバイ状態のときにＮＭＯＳトランジスタＭ_９をＯＦＦ状態とするような信号であればよい。

【0072】

これにより、電源ＲＥＧ１がスタンバイ状態のときには、図８又は図９に示すリーク電流遮断回路と同様に、ＰＭＯＳトランジスタＭ_８においては、寄生ダイオードの順方向にのみ電流が流れることになる。したがって、この構成によれば、第３の実施形態でリーク電流Ｉ_{Ａ１－ＬＥＡＫ}を遮断したのと同様にして、逆流電流そのものを遮断することができる。

【0073】

なお、第１の実施形態に係る複合電源１に逆流電流遮断回路Ｂ_１が搭載された場合を例として説明したが、本実施形態に係る逆流電流遮断回路Ｂ_１は、第２の実施形態に係る複合電源１に搭載することもできる。この場合、逆流電流遮断回路Ｂ_１の入力端子Ｂ１_ＩＮは、図６に例示する複合電源１において、ゲートドライバ回路ＤＲ_１及びスイッチ回路Ｓ_２の入力端子ＩＮ_Ｒ１に電気的に接続される。逆流電流遮断回路Ｂ_１の出力端子Ｂ１_ＯＵＴは、図６に例示する複合電源１において、ＰＭＯＳトランジスタＭ_１のドレインに電気的に接続される。この構成であっても、上述の効果が得られる。

【0074】

以上、本発明の実施形態を説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0075】

１ 複合電源
２ メインバッテリ
３ サブバッテリ
４，５ 負荷
Ａ_１ アンプ
Ａ１１ アンプ入力段／利得段
Ｄ_１ ダイオード
ＤＲ１１ ゲートドライバ入力段
Ｅ１，Ｅ２，Ｅ３，Ｅ４ 回路素子
Ｉ_１，Ｉ_２ 電流源
Ｌ１，Ｌ２，Ｌ３ リーク経路
Ｍ_１，Ｍ_２，Ｍ_５，Ｍ_６，Ｍ_８，Ｍ_Ｐ ＰＭＯＳトランジスタ
Ｍ_３，Ｍ_４，Ｍ_７，Ｍ_９，Ｍ_Ｎ ＮＭＯＳトランジスタ
ＯＦＦＢＩＡＳ 電流補償回路
Ｑ_１ 出力トランジスタ
Ｒ_１，Ｒ_２，Ｒ_３，Ｒ_４，Ｒ_５ 抵抗
ＲＥＧ１，ＲＥＧ１´，ＲＥＧ２，ＲＥＧ３ 電源
Ｓ_１，Ｓ_２ スイッチ回路
Ｖ_ＲＥＦ１ 参照電圧源

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】