(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-29
(45)【発行日】2023-12-07
(54)【発明の名称】信号処理回路及び固体撮像素子
(51)【国際特許分類】
H04N 25/773 20230101AFI20231130BHJP
H04N 25/587 20230101ALI20231130BHJP
H01L 27/146 20060101ALI20231130BHJP
H03M 1/60 20060101ALI20231130BHJP
【FI】
H04N25/773
H04N25/587
H01L27/146 A
H01L27/146 F
H01L27/146 E
H03M1/60
(21)【出願番号】P 2020007605
(22)【出願日】2020-01-21
【審査請求日】2022-12-21
(73)【特許権者】
【識別番号】000004352
【氏名又は名称】日本放送協会
(74)【代理人】
【識別番号】100147485
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100161148
【氏名又は名称】福尾 誠
(74)【代理人】
【識別番号】100185225
【氏名又は名称】齋藤 恭一
(72)【発明者】
【氏名】後藤 正英
【審査官】鈴木 明
(56)【参考文献】
【文献】特開2019-004225(JP,A)
【文献】特開2016-086407(JP,A)
【文献】特開2019-047486(JP,A)
【文献】特開2011-091584(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H04N 25/00-25/79
H01L 27/146
H03M 1/60
(57)【特許請求の範囲】
【請求項1】
印加電圧により受光感度が変化する光電変換部を備えた固体撮像素子の信号処理回路であって、
光電変換された電荷量に対応してパルスを発生するパルス発生回路と、
前記パルスをカウントするカウンタ回路とを備え、
前記電荷量の検出期間ごとに前記光電変換部の前記印加電圧を制御し、前記印加電圧の異なる検出期間の前記カウンタ回路の出力ビットを組み合わせて、前記カウンタ回路のビット数よりもビット数が拡張された出力を得ることを特徴とする、信号処理回路。
【請求項2】
請求項1に記載の信号処理回路において、
前記パルス発生回路は、光電変換された電荷量に対応する電圧検出ノードと、前記電圧検出ノードをリセット電圧とするリセット手段と、前記電圧検出ノードの電圧が入力されるインバータ回路とを備えることを特徴とする、信号処理回路。
【請求項3】
請求項1又は2に記載の信号処理回路において、
前記カウンタ回路のビット数に対応するメモリと、
前記カウンタ回路と前記メモリとを接続するカウンタ出力スイッチと
を更に備えることを特徴とする信号処理回路。
【請求項4】
請求項1乃至3のいずれか一項に記載の信号処理回路において、
第1検出期間と第2検出期間の前記印加電圧は、同一の光量に対し光電変換された電荷量が2の累乗の比となるように設定することを特徴とする信号処理回路。
【請求項5】
請求項4に記載の信号処理回路において、
前記カウンタ回路のビット数nに対して、第1検出期間と第2検出期間の前記印加電圧は、同一の光量に対し光電変換された電荷量が2
nの比となるように設定することを特徴とする信号処理回路。
【請求項6】
請求項1乃至5のいずれか一項に記載の信号処理回路を、各画素に設けた固体撮像素子。
【請求項7】
請求項6に記載の固体撮像素子において、
画素ごとに、又は、複数の画素をまとめたブロックごとに、分割された各期間の前記印加電圧を異ならせることを特徴とする固体撮像素子。
【請求項8】
印加電圧により受光感度が変化する光電変換部を備えた固体撮像素子であって、
画素ごとに、光電変換された電荷量に対応してパルスを発生するパルス発生回路と、前記パルスをカウントするカウンタ回路とを備えた、信号処理回路を有し、
前記光電変換部に第1の印加電圧を印加する画素と、前記光電変換部に第2の印加電圧を印加する画素とを、隣接して配置し、両画素の前記カウンタ回路の出力ビットを組み合わせて、前記カウンタ回路のビット数よりもビット数が拡張された出力を得ることを特徴とする固体撮像素子。
【請求項9】
請求項6乃至8のいずれか一項に記載の固体撮像素子において、
各画素を構成する回路要素を異なる基板に形成し、前記基板を3次元積層したことを特徴とする固体撮像素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、信号処理回路及び固体撮像素子に関し、特に、固体撮像素子(イメージセンサ)の各画素において、光電変換した信号をA/D(アナログ/デジタル)変換する信号処理回路と、それを利用した固体撮像素子に関する。
【背景技術】
【0002】
従来、固体撮像素子は、光電変換された信号(電荷量又は電圧)をアナログ信号として処理していたが、信号を固体撮像素子内でA/D変換し、デジタルデータとして出力することにより、光電変換のダイナミックレンジを拡大するとともに、出力信号の処理を容易化することができる。
【0003】
例えば、CMOSイメージセンサなどにおいて、縦横にアレイ状に並んだ画素の列毎にA/D変換回路を共有する方式の列並列信号処理のイメージセンサが作製されている。しかし、このような一列の画素のA/D変換処理を一つのA/D変換回路で行う構成では、イメージセンサの高精細度化に伴って(すなわち、一列あたりの画素数の増大に伴って)、A/D変換処理にかかる時間が長時間化し、動画イメージ処理において1フレームレートの時間内で全画素の信号処理を行うことが困難になってきている。
【0004】
そこで、固体撮像素子の低雑音化や処理の高速化を目的として、これまで列ごとに設けられていたA/D変換回路を画素ごとに備える方式の読み出し回路が提案されている。その中でも、フォトダイオード(PD)、奇数個のCMOSインバータ、及びカウンタから構成され、入射光量に応じた数のパルスを出力する1ビット型A/D変換回路(1bit ADC)は、フォトダイオードの直近でA/D変換を行うため信号伝達時の雑音の影響を受けにくく、入力可能な光量がフォトダイオードの蓄積容量で制限されないためダイナミックレンジが拡大できるなどの特長がある(非特許文献1)。
【0005】
1bit ADCでは、1フレーム期間中に発生したパルスをカウンタで数えて出力する。そのため、ダイナミックレンジがフォトダイオードの蓄積容量で制限されることはないが、搭載するカウンタの数が出力ビット及びダイナミックレンジの上限となる。画素を平面的に配置する場合、カウンタを増やすほど画素面積が増大して、解像度が低下してしまうため、画素あたり搭載できるカウンタの数には限りがある。一方、この問題を解消するために、3次元集積化技術を用いて、カウンタを複数の層に分割して配置する技術も提案されている(非特許文献2)。
【0006】
また、3次元集積化技術の一種として、光電変換部を薄膜構造として、信号処理回路の上に積層した固体撮像素子も作製されている。特に、アバランシェ増倍が可能な結晶セレン膜を積層した構成の固体撮像素子は、光電変換して発生した電荷を増倍させることで、感度の向上が可能となる(非特許文献3)。
【先行技術文献】
【非特許文献】
【0007】
【文献】F. Andoh, et al. "A Digital Pixel Image Sensor for Real-Time Readout", IEEE Trans. Electron Devices, Vol. 47, No. 11, pp.2123-2127 (2000).
【文献】M.Goto et.al, "Triple-Layering Technology for Pixel-Parallel CMOS Image Sensors Developed by Hybrid Bonding of SOI Wafers", Proceedings of IEEE International 3D Systems Integration Conference (3DIC), 4018 (2019)
【文献】S. Imura et al.,"High Sensitivity Image Sensor Overlaid with Thin-Film Crystalline-Selenium-based Heterojunction Photodiode", IEDM 2014, 4.3.1~4.3.4, (2014)
【発明の概要】
【発明が解決しようとする課題】
【0008】
上記のように、1bit ADCを用いた固体撮像素子において、3次元集積化技術により、各画素のカウンタを積層配置することによって、画素面積を削減でき、解像度の向上とダイナミックレンジの拡大の両者を実現できる効果がある。しかしながら、3次元集積化技術は現時点ではまだ完成されたものではなく、積層数の増大による歩留まりの低下やコストの増大が考えられるため、やはり搭載できるカウンタの数には限りがある。
【0009】
従って、上記のような問題点に鑑みてなされた本発明の目的は、限られた数のカウンタを用いて、検出信号量に対して出力ビット及びダイナミックレンジを拡大することができる、信号処理回路及び固体撮像素子を提供することにある。
【課題を解決するための手段】
【0010】
上記課題を解決するために本発明に係る信号処理回路は、印加電圧により受光感度が変化する光電変換部を備えた固体撮像素子の信号処理回路であって、光電変換された電荷量に対応してパルスを発生するパルス発生回路と、前記パルスをカウントするカウンタ回路とを備え、前記電荷量の検出期間ごとに前記光電変換部の前記印加電圧を制御し、前記印加電圧の異なる検出期間の前記カウンタ回路の出力ビットを組み合わせて、前記カウンタ回路のビット数よりもビット数が拡張された出力を得ることを特徴とする。
【0011】
また、前記信号処理回路は、前記パルス発生回路は、光電変換された電荷量に対応する電圧検出ノードと、前記電圧検出ノードをリセット電圧とするリセット手段と、前記電圧検出ノードの電圧が入力されるインバータ回路とを備えることが望ましい。
【0012】
また、前記信号処理回路は、前記カウンタ回路のビット数に対応するメモリと、前記カウンタ回路と前記メモリとを接続するカウンタ出力スイッチとを更に備えることが望ましい。
【0013】
また、前記信号処理回路は、第1検出期間と第2検出期間の前記印加電圧は、同一の光量に対し光電変換された電荷量が2の累乗の比となるように設定することが望ましい。
【0014】
また、前記信号処理回路は、前記カウンタ回路のビット数nに対して、第1検出期間と第2検出期間の前記印加電圧は、同一の光量に対し光電変換された電荷量が2nの比となるように設定することが望ましい。
【0015】
上記課題を解決するために本発明に係る固体撮像素子は、前記信号処理回路を、各画素に設けたことを特徴とする。
【0016】
また、前記固体撮像素子は、画素ごとに、又は、複数の画素をまとめたブロックごとに、分割された各期間の前記印加電圧を異ならせることが望ましい。
【0017】
上記課題を解決するために本発明に係る固体撮像素子は、印加電圧により受光感度が変化する光電変換部を備えた固体撮像素子であって、画素ごとに、光電変換された電荷量に対応してパルスを発生するパルス発生回路と、前記パルスをカウントするカウンタ回路とを備えた、信号処理回路を有し、前記光電変換部に第1の印加電圧を印加する画素と、前記光電変換部に第2の印加電圧を印加する画素とを、隣接して配置し、両画素の前記カウンタ回路の出力ビットを組み合わせて、前記カウンタ回路のビット数よりもビット数が拡張された出力を得ることを特徴とする。
【0018】
また、前記固体撮像素子は、各画素を構成する回路要素を異なる基板に形成し、前記基板を3次元積層したことが望ましい。
【発明の効果】
【0019】
本発明における信号処理回路及び固体撮像素子によれば、限られた数のカウンタを用いて、検出信号量に対して出力ビット及びダイナミックレンジを拡大することができる。
【図面の簡単な説明】
【0020】
【
図1】第1の実施例の信号処理回路を説明するための図である。
【
図2】フローティングディフュージョン電圧と膜印加電圧とパルス出力の関係を示すタイミングチャートである。
【
図3】第1検出期間と第2検出期間の膜印加電圧の制御の例を示す図である。
【
図4】膜印加電圧と、カウンタ回路のビット重みの関係を示す図である。
【
図5】第2の実施例の信号処理回路を説明するための図である。
【
図6】第3の実施例の信号処理回路を説明するための図である。
【
図7】光電変換部の構成と動作のイメージ図である。
【
図9】本発明の固体撮像素子を3次元構造で構成した例を示す図である。
【発明を実施するための形態】
【0021】
以下、本発明の実施の形態について説明する。
【0022】
(第1の実施例)
本発明の第1の実施例の信号処理回路を
図1に示す。
図1の信号処理回路は、固体撮像素子の1画素に対応しており、1ビット型A/D変換回路(1bit ADC)を構成している。
【0023】
第1の実施例の信号処理回路は、光電変換膜10への電圧印加手段(電極11,12)と、フローティングディフュージョン(FD)15の電圧検出ノード16と、リセットトランジスタ(TR)20と、インバータ回路(インバータ・チェーン)30と、カウンタ回路40とにより構成される。このうち、電圧検出ノード16、リセットトランジスタ(TR)20、及びインバータ回路(インバータ・チェーン)30は、光電変換された電荷量(検出対象の電荷量)に対応してパルスを発生するパルス発生回路を構成する。以下、各構成要素について説明する。
【0024】
まず、本実施例で使用する光電変換部について説明する。光電変換膜10は、例えば、結晶セレン(c-Se)又はアモルファスセレン(a-Se)で形成され、印加電圧によりアバランシェ増倍をすることができる。なお、材料はセレンに限られず、電荷のアバランシェ増倍が可能な他の材料を用いることもできる。本実施例では、光電変換膜10に電圧を印加するための電極11,12を、光電変換膜10の両面に設け、上面の電極11を透明電極としている。電圧VFを印加するための電圧印加電極11と、フローティングディフュージョン(FD)15に接続する光電荷収集電極12は、光電変換膜10の電圧印加手段として機能する。
【0025】
光電変換膜10に光が入射すると、光電変換により膜内に電荷が発生する。そして、電圧印加電極11側に電圧VF(電荷が電子か正孔かにより、電圧VFの+-は変わる)を印加すると、光電変換膜10内においてアバランシェ増倍が生じ、増倍された電荷が光電荷収集電極12に流れる。これにより、高感度の光検出が可能となる。また、印加電圧により、光電変換で発生した電荷のアバランシェ増倍率を制御でき、受光感度(光に対する出力電荷量)を変化させることができる。
【0026】
フローティングディフュージョン(FD)15は、容量(コンデンサ)を構成し、光電変換膜10で発生した電荷(信号電荷)を蓄積する。光電荷収集電極12から読み出された電荷により、フローティングディフュージョン15の電圧検出ノード16の電位VFDが変化する。この電圧検出ノード16の電圧(VFD)は、インバータ回路30に入力される。
【0027】
リセットトランジスタ(TR)20は、インバータ回路30の出力電圧(VOUT)で制御され、オン(導通)することにより、電圧検出ノード16(フローティングディフュージョン15の電極)にリセット電圧(VRST)を印加する。このように、リセットトランジスタ(TR)20は、リセット手段として機能する。
【0028】
インバータ回路30は、反転回路であるインバータ(Inv1、Inv2,・・・Inv2n+1)が奇数段接続された多段反転回路である。各インバータは、例えばCMOSインバータで構成される。フローティングディフュージョン15の電圧検出ノード16の電位VFDが初段のインバータ(Inv1)に入力される。インバータ回路(インバータ・チェーン)30の初段はインバータInv1に代えて、コンパレータとしてもよい。インバータ回路30の出力は、パルス発生回路の出力(VOUT)として、カウンタ回路40に入力されるとともに、リセットトランジスタ20のゲート電極に印加される。なお、インバータが1段ではなく2n+1段接続されているのは、複数段のインバータによる遅延を利用して、回路動作を安定化するためである。
【0029】
カウンタ回路40は、パルス発生回路の出力(VOUT)のパルス数をカウントし、電荷量の検出期間(例えば、1フレーム期間)ごとに確定したビット値を出力する。また、ビット値が読み出された後、リセットされる。カウンタ回路40は、例えば1bitのカウンタ8個からなり、各カウンタ41~48はパルスが入力されるとその立ち上がり(又は立ち下り)で1と0の出力が切り換わり、入力された半分の数のパルスを次のカウンタに出力する。したがって、カウンタ41が1bit目、カウンタ42が2bit目、カウンタ48が8bit目の出力となり、8bitカウンタとしてパルスをカウントし、ビット値をカウンタ出力(O1~O8)として出力する。なお、全ビットのカウンタにはリセット端子(CRST)が接続され、リセット端子CRSTがHighレベルの時には各ビットのカウンタの値は0となり、Lowレベルの時には通常のカウンタ動作をするという制御を行う。また、1bit目のカウンタにはイネーブル端子ENが設けられており、イネーブル端子ENがHighレベルの時にはカウンタは動作するが、Lowレベルの時には動作しないという制御を行う。1bit目が動作しなければ、2bit目以降も変化しないので、イネーブル端子ENによって全ビットのカウンタ制御(カウント動作と停止)ができる。
【0030】
図1の信号処理回路の動作の概要について、
図2のフローティングディフュージョン電圧(電圧検出ノード電圧)と膜印加電圧とパルス出力の関係を示すタイミングチャートを用いて説明する。
【0031】
(1)
図2(a)を参照すると、タイミングチャートのスタート時点は、フローティングディフュージョン15の電圧検出ノード16の電位V
FDがリセット電圧(V
RST)であり、フローティングディフュージョン15のリセットが完了して、リセット解除された状態を示している。初段のインバータ(Inv1)の入力がHighで出力がLow、2段目のインバータ(Inv2)の出力がHigh、最終段のインバータ(Inv2n+1)の出力(インバータ回路30の出力)、すなわちパルス発生回路の出力(V
OUT)がLowであり、リセットトランジスタ(T
R)20がオフ(OFF)状態になっている。これを初期化状態とする。
【0032】
(2)光電変換膜10に光が入射すると、光電変換膜10で発生した電荷(信号電荷)はアバランシェ増倍され、フローティングディフュージョン(FD)15に読み出されて蓄積され、フローティングディフュージョン15の電極(電圧検出ノード)16の電圧(VFD)が次第に低下する。
【0033】
(3)電圧検出ノード16の電圧(VFD)が初段のインバータ(Inv1)の反転しきい値電圧(VTH)に達するとインバータ(Inv1)の出力がHighに反転する。インバータは奇数段(2n+1段)接続されており、順次出力が反転して伝達され、最終段のインバータ(Inv2n+1)の出力、すなわち、パルス発生回路の出力(VOUT)がHighとなる。
【0034】
(4)パルス発生回路の出力(VOUT)がHighになると、リセットトランジスタ20がオン(ON)状態になり、フローティングディフュージョン15の電極にリセット電圧(VRST)が印加され、フローティングディフュージョン15(及び電圧検出ノード16)が再度リセットされる。
【0035】
(5)フローティングディフュージョン15がリセットされると、初段のインバータ(Inv1)の入力がHigh、インバータ回路の出力(VOUT)がLowになり、初期状態(1)に戻る。
【0036】
(6)このような過程を経て、出力(VOUT)にパルスが発生する。その後、上記の(1)~(5)の過程が繰り返されて、パルスが複数発生する。光電変換膜10へ入射する光量が多ければ、又は光電変換膜10に印加される電圧VFが大きければ、フローティングディフュージョン15に流入する電荷量が多くなり、電圧検出ノード16の電位変化が速くなって、インバータ回路30の反転タイミングが速くなる。したがって、画像の露光時間内にパルス発生回路の出力(VOUT)には、検出する電荷量に比例した数のパルスが発生する。
【0037】
(7)カウンタ回路40(カウンタ41~48)では、発生したパルス数をカウントする。電荷量の検出期間(例えば、1フレーム期間)終了後、パルス数をカウンタ回路40から読み出す。ここでは、8bitのカウンタ41~48としている。各画素のカウンタの値(出力ビット)は、例えばXYアドレス方式などで読み出される。各カウンタのリセット端子(CRST)は、前述のパルスをカウントする動作の間はLowレベルであるが、カウンタの値を読み出した後に、いったんHighレベルにしてカウンタをリセットする。その後、再びLowレベルにして、次の検出期間(フレーム)のカウント動作を再開する。
【0038】
各画素のカウンタの値をXYアドレス方式で読み出すとき、X方向・Y方向それぞれの走査を行うため、最初に読み出す画素と最後に読み出す画素では読み出しタイミングに時間差が生じる。カウンタの読み出し期間にカウンタの値が変化してしまうと、画素の読み出しタイミングによって画素間の露光時間が変わってしまうので、カウンタの読み出し期間にはカウンタの動作を止めることが望ましい。よって、本実施例では、カウンタの読み出し期間は、イネーブル端子ENをLowにしてカウンタの動作を止めることで、画素間の露光時間が変わるのを防ぐことができる。
【0039】
光電変換膜10の膜印加電圧V
Fによるパルスの制御について説明する。
図2は、膜印加電圧の違いによるパルス出力周波数の変化の様子を示しており、
図2(a)は膜印加電圧V
Fが大きい場合であり、
図2(b)は膜印加電圧V
Fが小さい場合である。膜印加電圧V
Fが大きいほど光電変換膜内で電荷が増倍して増えるため、フローティングディフュージョン15の電圧検出ノード16の電位V
FD が速く反転しきい値電圧V
THに達し、パルス出力周波数が増える。
【0040】
次に、本発明における、出力のビット深度拡大のための動作について説明する。
図3に、第1検出期間と第2検出期間の膜印加電圧の制御の例を示す。2種類の検出期間を設けて、それぞれを第1フレーム(T1)及び第2フレーム(T2)とする。第1フレーム(T1)と第2フレーム(T2)を、異なる膜印加電圧(V
FA とV
FB)で動作させることで、T1とT2のパルス出力周波数が変化する。入射光量が一定とすると、第1フレーム(T1)と第2フレーム(T2)で、1パルス当たりの光量が異なる。したがって、パルス数をカウントしたA/D変換後の各ビットに対応する入射光量が、第1フレーム(T1)と第2フレーム(T2)で異なることとなる。
【0041】
次に、膜印加電圧によりパルス周波数を変化させて、カウンタ回路の各ビットの重みを制御することについて説明する。ここで、ビットの「重み」とは、検出する信号(光量)とビットとの対応関係であり、換言すれば、当該ビットがデジタル出力の何桁目のビットに対応するかを意味する。
【0042】
図4は、光電変換膜の膜印加電圧(V
F)とカウンタ回路のビット重みの関係を示す図である。ここで、入射光量は各検出期間(フレーム期間)の中では一定であるとみなす。膜印加電圧V
F1、V
F2・・・V
F8の時のある光量に対する発生電荷量をQ
1、Q
2・・・Q
8とすると、Q
1=2Q
2、Q
2=2Q
3、・・・Q
7=2Q
8、となるように、V
F1、V
F2・・・V
F8を設定するものとする。
【0043】
(1)に示すように、膜印加電圧がVF1である場合の8bitカウンタの値をX1、X2、・・・X8(ここで、最下位ビット(LSB)はX1、最上位ビット(MSB)はX8)とする。(2)のように、膜印加電圧をVF2にすると、発生電荷量が半分になってパルス数も半分になることから、ビットの重みが1つシフトし、8個のカウンタ出力に対して、下位ビットX1が切り捨てられる一方で、上位ビットX9が加わることとなる。同様に、(3)のように、膜印加電圧をVF3にすることでカウンタの値が1/4になることから、ビットの重みがさらに1つシフトし、8個のカウンタ出力に対して、さらに下位ビットX2が切り捨てられる一方で、上位ビットX10が加わる。よって、膜印加電圧をVF1、VF2・・・VF8とするごとにビットの重みが1つずつシフトし、(8)の膜印加電圧がVF8では、VF1の場合と比較すると、すべてのビットが入れ替わる。
【0044】
このことから、
図3におけるV
FA(第1の印加電圧)とV
FB(第2の印加電圧)を、それぞれ V
F1 とV
F8に設定することで、2回の読み出しによって、期間T2に対する信号読み出しでは上位8ビット(
図4におけるX
9、X
10、・・・X
16)が読み出され、期間T1に対する信号読み出しでは下位8ビット(
図4におけるX
1、X
2、・・・X
8)が読み出されることとなり、8ビット分のカウンタを用いて、16ビットの情報を出力できることとなり、ビット深度(ビット数)を拡大できる。イメージセンサとしてはより明るい光に対する情報を取得できるので、ダイナミックレンジを拡大することができる。本方式によれば、限られたカウンタで多くのビットの情報を獲得することができるため、センサの高集積化と多ビット化(広ダイナミックレンジ化)が両立できる。
【0045】
なお、VFA とVFBの組み合わせはVF1 とVF8でなくても、VF1 とVF2~VF7などの組み合わせにして2回の読み出しのビット情報を一部重複させて、確度を向上させると共に、ビット数の拡大を図ることも可能である。
【0046】
上記のとおり、第1検出期間(第1フレーム)と第2検出期間(第2フレーム)の光電変換部の印加電圧は、光電変換された電荷量が2の累乗の比となるように設定する。そして、カウンタ回路のビット数nに対して、第1検出期間と第2検出期間の光電変換部の印加電圧は、光電変換された電荷量が2nの比となるように設定することが望ましい。
【0047】
(第2の実施例)
本発明の信号処理回路の第2の実施例を
図5に示す。
図5の信号処理回路は、固体撮像素子の1画素に対応しており、1ビット型A/D変換回路(1bit ADC)を構成している。
図5の信号処理回路とその動作を、以下に説明する。
【0048】
第2の実施例の信号処理回路は、光電変換膜10への電圧印加手段(電極11,12)と、フローティングディフュージョン(FD)15の電圧検出ノード16と、リセットトランジスタ(TR)20と、インバータ回路(インバータ・チェーン)30と、カウンタ回路40と、カウンタ出力スイッチ(SW)50と、メモリ60により構成される。第1の実施例と比較して、カウンタ出力スイッチ(SW)50とメモリ60が追加されており、それ以外の構成は同じである。以下、追加された構成要素とその動作について説明する。
【0049】
カウンタ出力スイッチ(SW)50は、カウンタ回路40の各ビット(41~48)の出力に対応して設けられており、カウンタ回路40とメモリ60とを接続する。
【0050】
メモリ60は例えば1bitのメモリ8個からなり、各メモリ61~68は、それぞれカウンタ41~48に対応している。メモリ60(61~68)は、スイッチ50が導通すると、カウンタ回路40の出力が書き込まれ、所定の読み出しタイミングにおいて、書き込まれたビット値をメモリ出力(O1~O8)として出力する。
図5では、一例として1bitメモリ8個を用いているが、8bitのカウンタ回路出力を同時に書き込むことができれば、8bit入力の1個のメモリであってもよい。メモリの構成はDRAM(Dynamic Random Access Memory)やSRAM(Static Random Access Memory)が考えられる。
【0051】
第2の実施例の動作について説明する。第2の実施例(
図5)の信号処理回路は、第1の実施例と同様に、光電変換膜10は膜印加電圧ノード11(V
F)と電圧検出ノード16(V
FD)間の電界によって、発生した電荷をアバランシェ増倍する。光電変換膜10で発生・増倍した電荷がフローティングディフュージョン(FD)15に読み出される。フローティングディフュージョン(FD)15の電圧検出ノード16は奇数個のインバータチェ-ン30に接続されて、電圧V
FDがインバータのしきい値V
THに達するとインバータ回路30が反転し、出力V
OUTがHighレベルになる。すると、リセットトランジスタT
Rがオンしてフローティングディフュージョン(FD)15の電圧V
FDがV
RSTとなる。再びインバータ回路30が反転して出力V
OUTがLowレベルとなりリセットトランジスタT
Rがオフする。この動作を繰り返すことで出力V
OUTにはパルス信号が現れる。この発生したパルス信号の数をカウンタ回路40でカウントし、1フレーム期間(1検出期間)終了後にカウンタ出力スイッチ(SW)50をONして、全ビットの値をメモリ60に書き込む。その後、カウンタ回路40は直ちにリセットされ、再びパルス信号のカウントを開始する。また、各画素のメモリ出力(O1~O8)をたとえばXYアドレス方式などで読み出す。
【0052】
メモリ60はフレームメモリとしての機能を担っており、メモリ60があることで、各画素のメモリの値の読み出し期間に、カウンタ回路40によって次の期間(膜印加電圧が異なる次の検出期間)のパルスカウントを行うことができ、常時パルスをカウントすることが可能となる。第1の実施例では、イネーブル端子ENの信号によりカウンタの読み出し期間はパルスのカウントを止めているが、本実施例では、カウンタの値をメモリ60に書き込んだ後は、直ちにカウンタ回路40のリセットとカウント再開を行うことができ、期間T1とT2の間の時間を限りなく小さくできる。よって、メモリ60を搭載することにより全期間のパルスのカウント(露光)を行うことができるため、第2の実施例の方が、第1の実施例よりもより正確な電荷量の検出ができる。
【0053】
なお、
図5の回路では、カウンタ41にイネーブル端子(EN)が記載されているが、第2の実施例においては、1フレーム期間終了後にカウンタ出力スイッチ(SW)50を動作させて、瞬時にカウンタ回路40の出力をメモリ60に転送できるため、カウンタ回路40を止める必要はない。したがって、イネーブル端子(EN)を削除することも可能である。
【0054】
第1の実施例及び第2の実施例では、膜印加電圧をVFAとする第1検出期間(第1フレーム)と、膜印加電圧をVFBとする第2検出期間(第2フレーム)とを組み合わせて、ビット数(ダイナミックレンジ)を拡張したが、フレーム期間のパターンは2回でなくともよく、3回以上としてもよい。この場合、各膜印加電圧により光電変換された電荷量が2の累乗の比となるように設定し、膜印加電圧を多種類に異ならせることによりカウンタ回路のビットの重みを更に変えて、ビット数(ダイナミックレンジ)を更に拡張することができる。ただし、複数フレーム期間内に入射光量が一定とみなせる必要があるため、被写体の動きに追従できないくらい長時間にはならないことが望ましい。
【0055】
(第3の実施例)
本発明の信号処理回路の第3の実施例を
図6に示す。
図6の信号処理回路は、固体撮像素子の1画素に対応しており、1ビット型A/D変換回路(1bit ADC)を構成している。第3の実施例は、光電変換膜10への電圧印加手段が、第1及び第2の実施例と異なっており、光電変換膜10に電圧を印加するための電極11,12の両方を、光電変換膜10の基板側の面に設けている。
【0056】
電極11,12の作製にあたっては、信号読み出し回路が形成された基板上に、電圧VFを印加するための電圧印加電極11と、フローティングディフュージョン(FD)15に接続する光電荷収集電極12を、半導体プロセスの電極・配線製造工程によって形成する。その後、光電変換膜(結晶セレン又はアモルファスセレン)10を、電極11,12を覆って基板全体に製膜することにより、光電変換部を作製する。
【0057】
図7は、第3の実施例の光電変換部の構成と動作のイメージ図である。光電変換膜10に光が入射すると、光電変換により膜内に電荷が発生する。そして、電圧印加電極11側に電圧V
F(電荷が電子か正孔かにより、電圧V
Fの+-は変わる)を印加すると、光電変換膜10内において電極11,12間に膜平面方向に電界が発生する。その結果、アバランシェ増倍が生じ、増倍された電荷が光電荷収集電極12に流れる。これにより、高感度の光検出が可能となる。
【0058】
第1及び第2の実施例では、光電変換膜10の上側に透明導電膜(電圧印加電極11)を積層し、この透明導電膜に電圧VFを印加して、膜の積層方向に電界を発生させていたが、画素ごとに独立した電圧を印加するためには、素子全体を覆う形で製膜する透明導電膜を、画素ごとに分離してそれぞれに配線を形成する必要があるため、実現が困難である。本実施例では、基板側に両電極11,12を形成するため、光電変換膜10に電圧を印加するための電極を、画素ごとに分離して設けることができ、画素ごとに独立して膜印加電圧を設定し印加することができる。よって、画素ごとに設けられた電極11,12間の電界によって、発生した電荷を画素ごとに異なる増倍率でアバランシェ増倍できる。
【0059】
図8は、第3の実施例に用いられる、光電変換部の電極構造の例である。画素ごとに異なる電圧が印加できるように、電極形状は、例えば、
図8(a)のようにくし歯形状(くし歯電極11,12の歯を交互に組み合わせた形状)や
図8(b)のように格子形状(光電荷収集電極12を電圧印加電極11で囲む形状)とし、この電極構造を画素ごとに独立して形成する。また、基板内に各電極に接続する配線と印加電圧設定回路を形成することができ、画素ごとに異なる電圧印加が容易に実現できる。さらに、両電極は半導体プロセスの配線工程によって形成されるため、電極間を短い距離(例えば、10~100nm)とすることができ、比較的低い印加電圧で、電極間にアバランシェ増倍が生じる電界(10
7V/m程度)を発生させることができる。
【0060】
第3の実施例において、光電変換された電荷量(検出対象の電荷量)に対応してパルスを発生するパルス発生回路(電圧検出ノード16、リセットトランジスタ(TR)20、及びインバータ回路(インバータ・チェーン)30)、及びカウンタ回路40の構成は、第1の実施例と同一である。したがって、各構成要素とその動作も同一であるから、説明は省略する。
【0061】
また、第3の実施例において、カウンタ回路40に対して、更に、カウンタ出力スイッチ(SW)50及びメモリ60を設けて、信号読み出し回路を、第2の実施例と同一の構成とすることもできる。
【0062】
なお、第3の実施例によれば、電圧VFを印加するための電圧印加電極11、光電荷収集電極12、及び電圧印加のための配線を画素ごとに独立して形成し、膜印加電圧の制御は画素ごとに可能であるが、光電変換膜の印加電圧を複数画素の画素ブロックごとに制御する場合は、印加電圧ノード(電圧印加電極11)の電圧は必ずしも画素ごとに別系統としなくても、複数画素をまとめた画素ブロックごとに別系統としてもよい。
【0063】
(第4の実施例)
第4の実施例として、第1乃至第3の実施例で説明した信号処理回路を、各画素に設けた固体撮像素子を構成することができる。各画素において、信号処理回路により検出期間(1フレーム)ごとに光電変換膜10の膜印加電圧を異ならせてビットの重みを変えることで、少ないカウンタ数でビット数(ダイナミックレンジ)が拡大した固体撮像装置が実現できる。
【0064】
特に、第3の実施例における信号処理回路は、画素単位で膜印加電圧を独立に制御することが可能である。このことから、信号処理回路の光電変換膜10の膜印加電圧(第1検出期間の膜印加電圧VFAと、第2検出期間の膜印加電圧VFB)は全画素同一としてもよいし、複数の画素をまとめたブロックごと、あるいは画素ごとに異なる膜印加電圧を与えてもよい。
【0065】
(第5の実施例)
第5の実施例としての固体撮像素子は、第1乃至第3の実施例で説明した信号処理回路を各画素に設け、隣接して配置した画素間で、一方の画素は光電変換膜10の膜印加電圧を第1の膜印加電圧VFAとして第1検出期間T1だけのパターンで動作させ、他方の画素は光電変換膜10の膜印加電圧を第2の膜印加電圧VFBとして第2検出期間T2だけのパターンで動作させてもよい。異なるパターンの画素のビットを取得して、一方の画素の出力を光電変換出力の下位ビットとし、他方の画素の出力を光電変換出力の上位ビットとして、空間的に情報の補完を行っても良い。このとき、1つの検出期間で大きなビット数を得ることができ、高速動作をする被写体に対して、広いダイナミックレンジで撮像することができる。
【0066】
(第6の実施例)
本発明の固体撮像素子は、画素ごとにパルス発生回路及びカウンタ回路を設けており、また、画素やブロックごと、検出期間ごとにパルス発生パターンを変える場合には、膜印加電圧VFを個別に供給する必要があるため、複数の配線による画素および素子面積の増大も懸念される。このため、固体撮像素子を3次元構造とし、画素面積を削減して解像度を向上させることが考えられる。
【0067】
図9は、本発明の固体撮像素子を、3次元構造で構成した例を示す図である。
図9の固体撮像素子100は、信号処理回路を有する画素を構成する各回路要素を異なる基板に形成し、それを3次元積層したものである。
【0068】
図9において、固体撮像素子100は、例えば、光電変換層(受光層)110と、パルス発生回路層120と、カウンタ回路層130と、制御信号供給層140とから、構成されている。各層は、画素単位で分割されており(図は9分割を示す)、分割されたそれぞれの区画は縦方向の接続配線111,121,131で接続され、全体で固体撮像素子100が構成されている。
【0069】
すなわち、光電変換膜10を最上層の受光層110に形成し、フローティングディフュージョン15、リセット手段20、及びインバータ回路30を2層目のパルス発生回路層120に形成し、カウンタ回路40をカウンタ回路層130に形成する。そして、制御信号供給回路(膜印加電圧の発生回路等)や出力信号の読み出しの走査回路等を最下層の制御信号供給層140に形成して、各回路を縦方向に接続し、例えば最下層140から出力141を取り出すことができる。
【0070】
このように、カウンタ回路や制御信号供給回路を1bit ADCとは別の基板に形成して3次元積層して、画素ごとに3次元的に配線することで、画素面積を削減し高精細な固体撮像素子を実現できる。なお、各層の構成はこの例に限られず、様々に設定することができ、例えば、受光部とパルス発生回路とを同じ層に形成してもよいし、第2の実施例のようにメモリの層を加えてもよい。3次元構造により、画素面積を削減でき、解像度の向上とダイナミックレンジの拡大の両者を実現できる効果がある。
【0071】
上記の実施の形態では、固体撮像素子の信号処理回路の構成と動作について説明したが、本発明はこれに限らず、信号処理方法として構成されてもよい。例えば、
図1の回路図及び
図3のタイミングチャートに従って、信号処理回路を制御する信号処理方法として構成されても良い。
【0072】
上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【0073】
10 光電変換膜
11,12 電極
15 フローティングディフュージョン
20 リセットトランジスタ
30 インバータ回路
40 カウンタ回路
41~48 カウンタ
50 カウンタ出力スイッチ(SW)
60~68 メモリ
100 固体撮像素子
110 光電変換層
111 接続配線
120 パルス発生回路層
121 接続配線
130 カウンタ回路層
131 接続配線
140 制御信号供給層
141 出力