特許 7394878 ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-30

(45)【発行日】2023-12-08

(54)【発明の名称】ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20231201BHJP

   H01L 21/336 20060101ALI20231201BHJP

   H01L 29/788 20060101ALI20231201BHJP

   H01L 29/792 20060101ALI20231201BHJP

   H10B 43/50 20230101ALI20231201BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

H10B43/50

【請求項の数】 39

(21)【出願番号】P 2021570480

(86)(22)【出願日】2019-08-13

(65)【公表番号】

(43)【公表日】2022-08-04

(86)【国際出願番号】 CN2019100349

(87)【国際公開番号】W WO2021026755

(87)【国際公開日】2021-02-18

【審査請求日】2021-11-26

(73)【特許権者】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】パン・フアン

(72)【発明者】

【氏名】ウェイ・シュ

(72)【発明者】

【氏名】ピン・ヤン

(72)【発明者】

【氏名】ウェンシアン・シュ

(72)【発明者】

【氏名】ゾンリャン・フオ

(72)【発明者】

【氏名】ウェンビン・ジョウ

(72)【発明者】

【氏名】ジ・シア

【審査官】小山 満

(56)【参考文献】

【文献】米国特許出願公開第２０１６／００７９２５４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／００４７３３４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／０２４０５４８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／２７

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

Ｈ１０Ｂ ４３／５０

(57)【特許請求の範囲】

【請求項1】

基板にわたるメモリスタックであって、交互の複数の導体層および複数の絶縁層を備えるメモリスタックと、
前記メモリスタックにおいて鉛直に延びる複数のチャネル構造と、
前記メモリスタックにおいて延びるソース構造であって、前記ソース構造は、それぞれの絶縁構造に各々がある複数のソースコンタクトを備え、前記複数のソースコンタクトのうちの少なくとも２つが互いと接触して導電的に連結される、ソース構造と
を備え、
前記ソース構造は、隣接するソースコンタクトの対の間の各々に少なくとも１つの支持構造をさらに備え、前記少なくとも１つの支持構造は、前記ソース構造に隣接するメモリブロックと接触し、
前記少なくとも１つの支持構造の各々は、交互の複数の導体部分および複数の絶縁部分にわたって切断構造を備え、前記複数の導体部分の各々は、前記ソース構造と隣接する前記メモリブロックにおける対応する導体層と接触し、前記複数の絶縁部分の各々は、前記ソース構造と隣接する前記メモリブロックにおける対応する絶縁層と接触し、
前記ソース構造が沿って延びる横方向に対して垂直な横方向に沿って、前記切断構造の幅が前記ソース構造の幅以下である、三次元（３Ｄ）メモリデバイス。

【請求項2】

前記複数のソースコンタクトのうちの前記少なくとも２つは、連結層によって互いと接触して導電的に連結され、前記連結層は導電層であり、前記複数のソースコンタクトのうちの前記少なくとも２つの各々と接触する、請求項１に記載の３Ｄメモリデバイス。

【請求項3】

前記連結層は、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む、請求項２に記載の３Ｄメモリデバイス。

【請求項4】

前記連結層は、前記複数のソースコンタクトのうちの前記少なくとも２つの各々にわたって位置決めされる、請求項２または３に記載の３Ｄメモリデバイス。

【請求項5】

前記ソース構造にわたってキャップ層をさらに備え、前記連結層は前記キャップ層にあり、前記キャップ層は、前記連結層を、隣接するメモリブロックにおける前記複数の導体層から絶縁する、請求項４に記載の３Ｄメモリデバイス。

【請求項6】

前記連結層は、前記複数のソースコンタクトの各々にわたって接触する、請求項５に記載の３Ｄメモリデバイス。

【請求項7】

前記ソース構造が沿って延びる横方向に対して垂直な横方向に沿って、前記連結層の幅が前記ソース構造の幅以上である、請求項６に記載の３Ｄメモリデバイス。

【請求項8】

前記複数のソースコンタクトは、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む、請求項１から７のいずれか一項に記載の３Ｄメモリデバイス。

【請求項9】

前記少なくとも１つの支持構造の各々は、前記交互の複数の導体部分および絶縁部分と接触するスペーサ層を備える、請求項８に記載の３Ｄメモリデバイス。

【請求項10】

前記切断構造は酸化シリコンを含む、請求項９に記載の３Ｄメモリデバイス。

【請求項11】

前記切断構造の厚さが、交互の２つの導体層および２つの絶縁層と、交互の４つの導体層および４つの絶縁層との間にある、請求項１０に記載の３Ｄメモリデバイス。

【請求項12】

前記複数のソースコンタクトのうちの前記少なくとも２つの前記絶縁構造と前記支持構造との間に、および、前記複数のソースコンタクトのうちの前記少なくとも２つと前記連結層との間に、接着層をさらに備える、請求項２に記載の３Ｄメモリデバイス。

【請求項13】

前記接着層は窒化チタンを含む、請求項１２に記載の３Ｄメモリデバイス。

【請求項14】

前記複数のチャネル構造は、前記基板と接触して導電的に連結されるエピタキシャル部分と、前記エピタキシャル部分と接触して導電的に連結される半導体チャネルと、前記半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える、請求項１に記載の３Ｄメモリデバイス。

【請求項15】

基板にわたるメモリスタックであって、交互の複数の導体層および複数の絶縁層を備えるメモリスタックと、
前記メモリスタックにおいて鉛直に延びる複数のチャネル構造と、
前記メモリスタックにおいて横方向に沿って平行に延びる複数のソース構造であって、
それぞれの絶縁構造に各々がある複数のソースコンタクト、
前記横方向に沿って、隣接する絶縁構造と各々が接触する複数の支持構造、および、
前記複数のソースコンタクトのうちの少なくとも２つと接触して導電的に連結される連結層
を各々が備える複数のソース構造と
を備え、
前記複数の支持構造は、交互の複数の導体部分および複数の絶縁部分にわたって切断構造を各々が備え、前記複数の導体部分の各々は、それぞれの前記ソース構造と隣接するメモリブロックにおける対応する導体層と接触し、前記複数の絶縁部分の各々は、それぞれの前記ソース構造と隣接するメモリブロックにおける対応する絶縁層と接触し、
前記ソース構造が沿って延びる横方向に対して垂直な横方向に沿って、前記切断構造の幅が前記ソース構造の幅以下である、三次元（３Ｄ）メモリデバイス。

【請求項16】

前記連結層は、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む、請求項１５に記載の３Ｄメモリデバイス。

【請求項17】

前記連結層は、前記複数のソースコンタクトのうちの前記少なくとも２つの各々にわたって位置決めされる、請求項１５または１６に記載の３Ｄメモリデバイス。

【請求項18】

前記複数のソースコンタクトのうちの前記少なくとも２つにわたってキャップ層をさらに備え、それぞれの前記連結層は前記キャップ層にあり、前記キャップ層は、それぞれの前記連結層を、隣接するメモリブロックにおける前記複数の導体層から絶縁する、請求項１７に記載の３Ｄメモリデバイス。

【請求項19】

それぞれの前記連結層は、それぞれの前記複数のソースコンタクトの各々にわたって接触する、請求項１８に記載の３Ｄメモリデバイス。

【請求項20】

前記横方向に対して垂直な他の横方向に沿って、前記連結層の幅が前記ソース構造の幅以上である、請求項１９に記載の３Ｄメモリデバイス。

【請求項21】

前記複数のソースコンタクトは、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む、請求項１５から２０のいずれか一項に記載の３Ｄメモリデバイス。

【請求項22】

前記複数の支持構造の各々は、前記交互の複数の導体部分および絶縁部分を包囲するスペーサ層をさらに備える、請求項２１に記載の３Ｄメモリデバイス。

【請求項23】

前記切断構造は酸化シリコンを含む、請求項２２に記載の３Ｄメモリデバイス。

【請求項24】

前記切断構造の厚さが、交互の２つの導体層および２つの絶縁層と、交互の４つの導体層および４つの絶縁層との間にある、請求項２３に記載の３Ｄメモリデバイス。

【請求項25】

前記複数のソースコンタクトのうちの前記少なくとも２つと前記連結層との間に、および、前記複数のソースコンタクトのうちの前記少なくとも２つと前記支持構造との間に、接着層をさらに備える、請求項１５から２４のいずれか一項に記載の３Ｄメモリデバイス。

【請求項26】

前記接着層は窒化チタンを含む、請求項２５に記載の３Ｄメモリデバイス。

【請求項27】

前記複数のチャネル構造は、前記基板と接触して導電的に連結されるエピタキシャル部分と、前記エピタキシャル部分と接触して導電的に連結される半導体チャネルと、前記半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える、請求項１５に記載の３Ｄメモリデバイス。

【請求項28】

請求項１に記載の三次元（３Ｄ）メモリデバイスを形成するための方法であって、
スタック構造に切断構造を形成するステップであって、前記スタック構造は、交互の複数の初期犠牲層および複数の初期絶縁層を備える、ステップと、
スリット構造および初期支持構造を形成するために、前記切断構造に隣接する前記スタック構造の一部分を除去するステップであって、前記初期支持構造は前記スリット構造を複数のスリット開口へと分割する、ステップと、
支持構造を形成するために、前記複数のスリット開口を通じて複数の導体部分を形成するステップと、
前記複数のスリット開口の各々においてソースコンタクトを形成するステップと、
前記ソース構造にわたってキャップ層を形成するステップと、
前記キャップ層に連結層を形成するステップであって、前記連結層は、少なくとも２つのスリット開口において、ソースコンタクトと接触して導電的に連結される、ステップと
を含む方法。

【請求項29】

前記切断構造を形成するステップは、
前記スタック構造に切断開口を形成するステップと、
前記切断開口を満たすために誘電性材料を堆積させるステップと
を含む、請求項２８に記載の方法。

【請求項30】

スリット構造および初期支持構造を形成するために、前記切断構造に隣接する前記スタック構造の前記一部分を除去するステップは、
前記切断構造ならびに交互の複数の犠牲部分および複数の絶縁部分が前記初期支持構造を形成するように、前記基板を露出させる前記スリット構造を形成するために、横方向に沿って前記切断構造に隣接する前記スタック構造の一部分を除去するステップを含む、請求項２９に記載の方法。

【請求項31】

前記複数の導体部分を形成するステップは、
複数のリセス部分を形成するために、前記複数のスリット開口を通じて、前記初期支持構造における前記複数の犠牲部分を除去するステップと、
前記複数のリセス部分を満たして前記複数の導体部分を形成するために、導体材料を堆積させるステップであって、前記初期支持構造は支持構造を形成する、ステップと
を含む、請求項３０に記載の方法。

【請求項32】

前記複数の導体部分を形成する同じ工程で前記スタック構造の複数のブロック部分に、前記複数のブロック部分が前記支持構造と接触するように複数の導体層を形成するステップであって、前記複数の導体層は、
複数の横リセスを形成するために、前記複数のスリット開口を通じて、前記複数のブロック部分において複数の犠牲層を除去することと、
前記複数の横リセスを満たして前記複数の導体層を形成するために、前記導体材料を堆積させることと
によって形成される、ステップをさらに含む、請求項３１に記載の方法。

【請求項33】

前記ソースコンタクトを形成するステップは、それぞれの前記スリット開口を満たすために、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを堆積させるステップを含む、請求項３２に記載の方法。

【請求項34】

前記絶縁構造が前記基板を露出させるように、前記ソースコンタクトの前に前記スリット開口に絶縁構造を形成するステップをさらに含む、請求項３３に記載の方法。

【請求項35】

前記絶縁構造と前記支持構造との間に接着層を堆積させるステップをさらに含む、請求項３４に記載の方法。

【請求項36】

前記キャップ層を形成するステップは、
前記少なくとも２つスリット開口における前記ソースコンタクトを覆うためにキャップ材料層を堆積させるステップと、
前記少なくとも２つスリット開口における前記ソースコンタクトを露出させるために前記キャップ材料層の一部分を除去するステップと
を含む、請求項３４または３５に記載の方法。

【請求項37】

前記キャップ層を形成するステップは、
前記複数のスリット開口の各々における前記ソースコンタクトを覆うためにキャップ材料層を堆積させるステップと、
前記複数のスリット開口の各々における前記ソースコンタクトを露出させるために前記キャップ材料層の一部分を除去するステップと
を含む、請求項３６に記載の方法。

【請求項38】

前記連結層を形成するステップは、前記キャップ層の除去された前記一部分へと導電性材料を堆積させるステップを含む、請求項３６または３７に記載の方法。

【請求項39】

前記少なくとも２つのスリット開口における前記ソースコンタクトと前記連結層との間に他の接着層を堆積させるステップをさらに含む、請求項３８に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、抵抗の低下したソース構造を有する三次元（３Ｄ）メモリデバイスと、３Ｄメモリデバイスを形成するための方法とに関する。

【背景技術】

【0002】

平面状のメモリセルが、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改良することで、より小さい大きさへと縮小されている。しかしながら、メモリセルの形体寸法が下限に近付くにつれて、平面のプロセスおよび製作技術は困難になり、コストが掛かるようになる。結果として、平面状のメモリセルについての記憶密度が上限に近付いている。

【0003】

３Ｄメモリアーキテクチャは、平面状のメモリセルにおける密度の限度に対処することができる。３Ｄメモリアーキテクチャは、メモリ配列と、メモリ配列と行き来する信号を制御するための周辺装置とを含む。

【発明の概要】

【課題を解決するための手段】

【0004】

３Ｄメモリデバイス、および３Ｄメモリデバイスを形成するための方法の実施形態が提供されている

【0005】

一例では、３Ｄメモリデバイスは、基板にわたるメモリスタックと、複数のチャネル構造と、ソース構造とを備える。メモリスタックは、交互の複数の導体層および複数の絶縁層を備える。複数のチャネル構造はメモリスタックにおいて鉛直に延びる。ソース構造はメモリスタックにおいて延びる。ソース構造は、それぞれの絶縁構造に各々がある複数のソースコンタクトを備える。複数のソースコンタクトのうちの少なくとも２つは互いと接触して導電的に連結される。

【0006】

他の例では、３Ｄメモリデバイスは、基板にわたるメモリスタックと、複数のチャネル構造と、複数のソース構造とを備える。メモリスタックは、交互の複数の導体層および複数の絶縁層を備え得る。複数のチャネル構造はメモリスタックにおいて鉛直に延びることができ、複数のソース構造は、メモリスタックにおいて横方向に沿って平行に延び得る。複数のソース構造は、それぞれの絶縁構造に各々がある複数のソースコンタクトと、横方向に沿って、隣接する絶縁構造と各々が接触する複数の支持構造と、複数のソースコンタクトのうちの少なくとも２つと接触して導電的に連結される連結層とを各々が備え得る。

【0007】

さらなる例では、３Ｄメモリデバイスを形成するための方法は以下の工程を含む。初めに、切断構造がスタック構造に形成され、スタック構造は、交互の複数の初期犠牲層および複数の初期絶縁層を備える。切断構造に隣接するスタック構造の一部分が、スリット構造および初期支持構造を形成するために除去される。初期支持構造はスリット構造を複数のスリット開口へと分割し得る。複数の導体部分が、支持構造を形成するために、複数のスリット開口を通じて形成される。ソースコンタクトが、複数のスリット開口の各々において形成される。キャップ層がソース構造にわたって形成される。連結層がキャップ層においてさらに形成される。連結層は、少なくとも２つのスリット開口において、ソースコンタクトと接触して導電的に連結され得る。

【0008】

本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を作らせて使用させることができるように、さらに供する。

【図面の簡単な説明】

【0009】

【図1A】本開示の一部の実施形態による、抵抗の低下したソース構造を有する例示の３Ｄメモリデバイスの平面図である。

【図1B】本開示の一部の実施形態による、図１ＡにおいてＣ－Ｄ方向に沿って示された３Ｄメモリデバイスの断面図である。

【図1C】本開示の一部の実施形態による、図１ＡにおいてＡ－Ｂ方向に沿って示された３Ｄメモリデバイスの断面図である。

【図1D】本開示の一部の実施形態による、図１ＡにおいてＥ－Ｆ方向に沿って示された３Ｄメモリデバイスの断面図である。

【図2A】本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの平面図である。

【図2B】本開示の一部の実施形態による、図２ＡにおいてＣ－Ｄ方向に沿って示された３Ｄメモリデバイスの断面図である。

【図3A】本開示の一部の実施形態による、製作プロセスの他の段階における例示の３Ｄメモリデバイスの平面図である。

【図3B】本開示の一部の実施形態による、図３ＡにおいてＣ－Ｄ方向に沿って示された３Ｄメモリデバイスの断面図である。

【図4A】本開示の一部の実施形態による、製作プロセスの他の段階における例示の３Ｄメモリデバイスの平面図である。

【図4B】本開示の一部の実施形態による、図４ＡにおいてＣ－Ｄ方向に沿って示された３Ｄメモリデバイスの断面図である。

【図5A】本開示の一部の実施形態による、製作プロセスの他の段階における例示の３Ｄメモリデバイスの平面図である。

【図5B】本開示の一部の実施形態による、図５ＡにおいてＣ－Ｄ方向に沿って示された３Ｄメモリデバイスの断面図である。

【図6A】本開示の一部の実施形態による、製作プロセスの他の段階における例示の３Ｄメモリデバイスの平面図である。

【図6B】本開示の一部の実施形態による、図６ＡにおいてＣ－Ｄ方向に沿って示された３Ｄメモリデバイスの断面図である。

【図7A】本開示の一部の実施形態による、３Ｄメモリデバイスを形成するための製作プロセスにおける様々な構造を形成するために設定される例示のパターンの平面図である。

【図7B】本開示の一部の実施形態による、図７Ａに示されて設定されたパターンの一部分の拡大図である。

【図8】変形ゲート線スリット（ＧＬＳ）を伴う既存の３Ｄメモリデバイスの断面図である。

【図9】本開示の一部の実施形態による、抵抗の低下したソース構造を有する３Ｄメモリデバイスを形成するための例示の製作プロセスの流れ図である。

【発明を実施するための形態】

【0010】

本開示の実施形態が添付の図面を参照して説明される。

【0011】

特定の構成および配置が検討されているが、これは例示の目的だけのために行われていることは理解されるべきである。当業者は、他の構成および配置が、本開示の精神および範囲から逸脱することなく使用できることを認識するものである。本開示が様々な他の用途においても採用できることが、当業者には明らかとなる。

【0012】

本明細書において、「一実施形態」、「実施形態」、「例の実施形態」、「一部の実施形態」などへの言及は、開示されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを意味していることは、留意されるものである。さらに、このような文言は、必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されていようがなかろうが、このような特徴、構造、または特性に他の実施形態との関連で作用することは、当業者の知識の範囲内である。

【0013】

概して、専門用語は、文脈における使用から少なくとも一部で理解され得る。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用され得るか、または、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つ」または「その」などは、少なくとも一部で文脈に依存して、単数での使用を伝えるため、または、複数での使用を伝えるためと理解できる。また、「～に基づいて」という用語は、因子の排他的な集まりを伝えるように必ずしも意図されていないとして理解でき、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容し得る。

【0014】

本明細書で使用されるとき、「名目上の／名目上は」は、製品の設計の局面の間またはプロセスの間に、所望の値より上の値および／または下の値の範囲と一緒に設定される、構成要素またはプロセス工程についての特性またはパラメータの所望の値または目標値を言っている。値の範囲は、製造プロセスにおける若干の変化または公差によるものであり得る。本明細書で使用されるとき、「約」という用語は、主題の半導体装置と関連する具体的な技術ノードに基づいて変化し得る所与の量の値を指示している。具体的な技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）内で変化する所与の量の値を指示できる。

【0015】

本明細書で使用されるとき、階段構造は、各々の水平面が水平面の第１の縁から上向きに延びる第１の鉛直面に隣接され、水平面の第２の縁から下向きに延びる第２の鉛直面に隣接されるように、少なくとも２つの水平面（例えば、ｘ－ｙ平面に沿って）と、少なくとも２つの（例えば、第１および第２の）鉛直面（例えば、ｚ軸に沿って）とを含む表面の集まりを言っている。「段差」または「階段」は、隣接する表面同士の集まりの高さにおける鉛直のずれを言っている。本開示では、「階段」という用語と、「段差」という用語とは、階段構造の１つの段を言っており、置き換え可能に使用されている。本開示では、水平方向は、基板（例えば、それ自体にわたる構造の形成のための製作プラットフォームを提供する基板）の上面と平行な方向（例えば、ｘ軸またはｙ軸）と言うことができ、鉛直方向は、構造の上面に対して垂直な方向（例えば、ｚ軸）と言うことができる。

【0016】

様々な電子製品で広く使用されているＮＡＮＤフラッシュメモリは、不揮発性で軽量であり、低消費電力および良好な性能のものである。現在の平面型ＮＡＮＤフラッシュメモリデバイスはその記憶限界に到達している。記憶容量をさらに増加させ、１ビット当たりの記憶コストを低下させるために、３Ｄ型ＮＡＮＤメモリデバイスが提案されている。既存の３Ｄ型ＮＡＮＤメモリデバイスは複数のメモリブロックをしばしば備える。隣接するメモリブロックはＧＬＳによってしばしば分離され、アレイ共通ソース（ＡＣＳ： Ａｒｒａｙ Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ）が形成される。既存の３Ｄ型ＮＡＮＤメモリデバイスを形成するための製作方法では、段（または、導体／絶縁体の対）の数の増加のため、ＧＬＳを形成するためのエッチングプロセスが困難になっている。例えば、ＧＬＳは、例えば形体寸法の変動といった変形をより受けやすく、ＧＬＳに隣接するメモリブロックを変形またはさらには崩壊させる可能性がある。３Ｄ型ＮＡＮＤメモリデバイスの性能が影響され得る。

【0017】

図８は、変形したＧＬＳおよび変形したメモリブロックを伴う既存の３Ｄメモリデバイス８００を示している。図８に示されているように、メモリスタック８１１が基板８０２にわたって形成されている。例えば８０６－１および８０６－２といった複数のＧＬＳが、基板８０２を露出させるためにメモリスタック８１１を通じて延びている。複数のチャネル構造８０４が、ＧＬＳ８０６－１と８０６－２との間でメモリブロックに配置されている。変形のため、ＧＬＳ（例えば、８０６－１または８０６－２）の例えば直径といった横寸法が鉛直方向（例えば、ｚ方向）に沿って変化してしまい、メモリブロックおよびチャネル構造８０４をそれらの所望の位置／配向から動かしている。これらの変形は、ＧＬＳにおいてＡＣＳを形成する後の製作プロセスにおいて、フォトリソグラフィのずれおよび漏電を引き起こす可能性がある。

【0018】

本開示は、抵抗の低下したソース構造を伴う３Ｄメモリデバイス（例えば、３Ｄ型ＮＡＮＤメモリデバイス）と、３Ｄメモリデバイスを形成するための方法とを提供する。３Ｄメモリデバイスは、ソース接点が形成される複数のスリット開口へとスリット構造を分割する１つまたは複数の支持構造を用いる。支持構造は、隣接するメモリブロックと各々接触しており、導体層／導体部分およびソース接点の形成の間、３Ｄメモリデバイスの構造全体に支持を提供する。そのため、３Ｄメモリデバイスは、製作プロセスの間、変形または損傷をより受けにくくなる。

【0019】

３Ｄメモリデバイスでは、ソースコンタクトのうちの少なくとも２つが、タングステンなどの導電性材料を含む連結層と接触して連結層に導電的に連結される。それぞれのコンタクトプラグを用いてソース電圧を複数のソースコンタクトの各々に加える代わりに、ソース電圧が連結層を通じてソースコンタクト（例えば、連結層と接触しているソースコンタクト）に印加される。より少ないコンタクトプラグが、ソース電圧を印加し、ソース構造の抵抗を減らすために必要とされる。連結層とソースコンタクトとの間の接触は、ソース構造の抵抗をさらに低下させるように十分に大きくなることができる。一部の実施形態では、連結層は、ソース構造におけるすべてのソースコンタクトと接触して導電的に連結され、ソース構造の抵抗をさらに低下させる。

【0020】

図１Ａは、一部の実施形態による例示の３Ｄメモリデバイス１００の平面図を示している。図１Ｂは、図１ＡにおいてＣ－Ｄ方向に沿って示された３Ｄメモリデバイス１００の断面図を示している。図１Ｃは、図１ＡにおいてＡ－Ｂ方向に沿って示された３Ｄメモリデバイス１００の断面図を示している。図１Ｄは、図１ＡにおいてＥ－Ｆ方向に沿って示された３Ｄメモリデバイス１００の断面図を示している。図１Ａに示されているように、３Ｄメモリデバイス１００は、例えばソース領域２２の対といった１つまたは複数のソース領域２２がｘ方向に沿って延びるコア領域を備え得る。ソース構造が各々のソース領域２２に形成され得る。複数のメモリセルが形成される１つまたは複数のブロック領域２１が、ソース領域２２の対の間にあり得る。メモリブロックが各々のブロック領域２１に形成され得る。

【0021】

図１Ａ～図１Ｄに示されているように、３Ｄメモリデバイス１００は、基板１０２と、基板１０２にわたるスタック構造１１１とを備え得る。ブロック領域２１では、スタック構造１１１は、基板１０２にわたって交互の複数の導体層１２３および複数の絶縁層１２４を備え得る。スタック構造１１１は、複数の導体層１２３および絶縁層１２４を覆う誘電キャップ層１２５も備え得る。ブロック領域２１では、スタック構造１１１は、誘電キャップ層１２５から鉛直方向（例えば、ｚ軸）に沿って基板１０２へと延びる複数のチャネル構造１１０も備え得る。各々のチャネル構造１１０は、最下位部分におけるエピタキシャル部分と、最上位部分におけるドレイン構造と、エピタキシャル部分とドレイン構造との間の半導体チャネルとを備え得る。半導体チャネルは、メモリ膜と、半導体層と、誘電コアとを備え得る。エピタキシャル部分は基板１０２と接触して導電的に連結され得る。半導体チャネルはドレイン構造およびエピタキシャル部分と接触して導電的に連結され得る。複数のメモリセルが半導体チャネルおよび制御導体層によって形成され得る。

【0022】

ソース構造が、ｘ方向に延びるためにソース領域２２に形成され得る。ソース構造は、それぞれの絶縁構造（図示されていない）に各々がある複数のソースコンタクト１０４を備え得る。（例えば、同じソース構造内の）１つのソース領域２２に形成されるソースコンタクト１０４およびそれぞれの絶縁構造は、ｘ方向に沿って並べられ得る。ソース構造は、スタック構造１１１を通じて鉛直に各々が延びることができ、基板１０２と接触することができる。ソース電圧がソース構造および基板１０２を通じてメモリセルに印加され得る。３Ｄメモリデバイス１００は、ｘ方向に沿って並べられ、ソース構造をそれぞれの絶縁構造に各々がある複数のソースコンタクト１０４へと分割する１つまたは複数の支持構造２２０を備え得る。一部の実施形態では、支持構造２２０は、切断構造１１４と、切断構造１１４と基板１０２との間の部分スタック２２１とを備える。部分スタック２２１は、基板１０２にわたって交互の複数の導体部分２２３および絶縁部分２２４を備え得る。各々の支持構造２２０は、隣接するメモリブロック（またはブロック領域２１）とｙ方向に沿って接触でき、それぞれのソース構造の隣接する絶縁構造とｘ方向に沿って接触できる。支持構造２２０は、ソース構造および導体層１２３の形成の間、３Ｄメモリデバイス１００に支持を提供することができる。３Ｄメモリデバイス１００は、少なくとも２つのソースコンタクト１０４と接触して導電的に連結される連結層１０８をさらに備え得る。連結層１０８は、誘電キャップ層１２５において、接触する各々のソースコンタクト１０４にわたってあり得る。一部の実施形態では、連結層１０８は、ソース電圧が連結層１０８を通じてソース構造のすべてのソースコンタクト１０４に印加され得るように、ソース構造におけるすべてのソースコンタクト１０４にわたって接触する。ソース構造の抵抗は、それぞれのコンタクトプラグを用いてソース電圧を各々のソースコンタクト１０４へ印加することと比較して低下させられ得る。図１Ａ～図１Ｄに示された各々の構造の詳細が以下に記載されている。

【0023】

基板１０２は、シリコン（例：単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、または任意の他の適切な材料を含み得る。一部の実施形態では、基板１０２は、研削、エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせによって薄くされた薄型基板（例えば、半導体層）である。一部の実施形態では、基板１０２はシリコンを含む。

【0024】

チャネル構造１１０は、アレイを形成でき、基板１０２の上方で鉛直に各々延び得る。チャネル構造１１０は、導体層１２３と絶縁層１２４とを各々含む複数の対（本明細書では「導体／絶縁層の対」と称される）を通じて延びることができる。少なくとも水平方向（例えば、ｘ方向および／またはｙ方向）に沿う一方の側において、スタック構造１１１は階段構造（図示されていない）を備え得る。スタック構造１１１における導体／絶縁層の対の数（例えば、３２個、６４個、９６個、または１２８個）は３Ｄメモリデバイス１００におけるメモリセルの数を決定する。一部の実施形態では、スタック構造１１１における導体層１２３および絶縁層１２４は、ブロック領域２１において鉛直方向に沿って交互に配置される。導体層１２３は、限定されることはないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含み得る。絶縁層１２４は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含む誘電性材料を含み得る。一部の実施形態では、導体層１２３は、複数の最上位選択導体層を有する最上位導体層と、複数の最下位選択導体層を有する最下位導体層とを備え得る。最上位選択導体層は最上位選択ゲート電極として機能でき、最下位選択導体層は最下位選択ゲート電極として機能できる。最上位導体層と最下位導体層との導体層１２３は選択ゲート電極として機能でき、交差するチャネル構造１１０とメモリセルを形成することができる。最上位選択ゲート電極および最下位選択ゲート電極は、所望のメモリブロック／指部／ページを選択するために所望の電圧がそれぞれ適用され得る。

【0025】

チャネル構造１１０は、スタック構造１１１を通じて鉛直に延びる半導体チャネルを備え得る。半導体チャネルは、例えば半導体材料（例えば、半導体層として）および誘電性材料（例えば、メモリ膜として）といった、通路形成構造で満たされる通路孔を備え得る。一部の実施形態では、半導体層は、アモルフォスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。一部の実施形態では、メモリ膜は、トンネル層、メモリ層（「電荷捕獲層」としても知られている）、およびブロック層を含む複合層である。半導体チャネルの通路孔の残りの空間は、酸化シリコンなどの誘電性材料を含む誘電コアで一部または全部満たされ得る。半導体チャネルは円筒形（例えば、柱の形）を有し得る。誘電コア、半導体層、トンネル層、メモリ層、およびブロック層は、一部の実施形態によれば、柱の中心から外面に向けて径方向にこの順番で配置される。トンネル層は、酸化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含み得る。メモリ層は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組み合わせを含み得る。ブロック層は、酸化シリコン、酸窒化シリコン、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含み得る。一例では、メモリ層は、酸化シリコン／酸窒化シリコン（または窒化シリコン）／酸化シリコン（ＯＮＯ）の複合層を含み得る。

【0026】

一部の実施形態では、チャネル構造１１０は、チャネル構造１１０の下方部分（例えば、底の下端）にエピタキシャル部分（例えば、半導体プラグ）をさらに備える。本明細書で使用されるとき、構成要素（例えば、チャネル構造１１０）の「上端」は、鉛直方向において基板１０２からより遠くに離れた端であり、構成要素（例えば、チャネル構造１１０）の「下端」は、基板１０２が３Ｄメモリデバイス１００の最も低い平面に位置付けられるとき、鉛直方向において基板１０２により近い端である。エピタキシャル部分は、任意の適切な方向において基板１０２からエピタキシャル成長させられるシリコンなどの半導体材料を含み得る。一部の実施形態では、エピタキシャル部分が基板１０２と同じ材料の単結晶シリコンを含むことは理解される。別の言い方をすれば、エピタキシャル部分は、基板１０２から成長させられるエピタキシャル成長半導体層を含み得る。エピタキシャル部分は基板１０２と異なる材料を含んでもよい。一部の実施形態では、エピタキシャル部分は、シリコン、ゲルマニウム、およびシリコンゲルマニウムのうちの少なくとも１つを含む。一部の実施形態では、エピタキシャル部分の一部は、基板１０２の上面の上方にあり、半導体チャネルと接触している。エピタキシャル部分は半導体チャネルに導電的に接続され得る。一部の実施形態では、エピタキシャル部分の上面が、最下位の絶縁層１２４（例えば、スタック構造１１１の底における絶縁層）の上面と底面との間に位置させられる。

【0027】

一部の実施形態では、チャネル構造１１０は、チャネル構造１１０の上方部分（例えば、上端）にドレイン構造（例えば、通路プラグ）をさらに備える。ドレイン構造は、半導体チャネルの上端と接触でき、半導体チャネルに導電的に接続され得る。ドレイン構造は、半導体材料（例えば、ポリシリコン）または導電性材料（例えば、金属）を含み得る。一部の実施形態では、ドレイン構造は、接着層としてのＴｉ／ＴｉＮまたはＴａ／ＴａＮと、導体材料としてのタングステンとで満たされる開口を備える。３Ｄメモリデバイス１００の製作の間に半導体チャネルの上端を覆うことで、ドレイン構造は、酸化シリコンおよび窒化シリコンなど、半導体チャネルに満たされる誘電体のエッチングを防止するために、エッチング阻止層として機能することができる。

【0028】

図１Ａ～図１Ｄに示されているように、ソース構造が第２のソース領域２２に形成され得る。ｘ方向に沿って並べられたソース構造は、各々がそれぞれの絶縁構造（図示されていない）に複数のソースコンタクト１０４を備え得る。各々のソースコンタクト１０４は基板１０２と接触して導電的に連結され得る。絶縁構造は、隣接するブロック領域２１における導体層１２３からそれぞれのソースコンタクト１０４を絶縁することができる。一部の実施形態では、ソースコンタクト１０４は、ポリシリコン、アルミニウム、コバルト、銅、またはケイ化物のうちの少なくとも１つを含む。絶縁構造は、酸化シリコン、窒化シリコン、および酸窒化シリコンのうちの１つまたは複数などの適切な誘電性材料を含み得る。

【0029】

ソース構造は、ｘ方向に沿って分布された１つまたは複数の支持構造２２０も備え得る。一部の実施形態では、各々のソース構造は、それぞれのソース構造を、そのそれぞれの絶縁構造に各々がある複数のソースコンタクト１０４へと分割する少なくとも１つの支持構造２２０を備える。一部の実施形態では、各々のソースコンタクト１０４およびそのそれぞれの絶縁構造は、支持構造２２０によって他のソースコンタクト１０４およびそのそれぞれの絶縁構造から分離される。隣接するブロック領域２１におけるスタック構造１１１の一部分と接触している支持構造２２０は、切断構造１１４と、切断構造１１４の下の部分スタック２２１とを備え得る。一部の実施形態では、部分スタック２２１は、交互の複数の導体部分２２３および複数の絶縁部分２２４を備える。一部の実施形態では、ｙ方向に沿っての切断構造１１４の幅ｄ１が、ソースコンタクト１０４およびそのそれぞれの絶縁構造の全体の幅ｄ２（例えば、ソース構造の幅ｄ２）より大きくてもよいし、等しくてもよいし、小さくてもよい。一部の実施形態では、ｚ方向に沿っての切断構造１１４の厚さｔが、２つの導体／絶縁の対（つまり、交互の２つの導体層１２３および２つの絶縁層１２４）と、４つの導体／絶縁の対（つまり、交互の４つの導体層１２３および４つの絶縁層１２４）との間であり得る。切断構造１１４の幅ｄ１および厚さｔの詳細は、以下のような３Ｄメモリデバイス１００の製作において詳細に説明され得る。切断構造１１４は、隣接するブロック領域２１において、複数の交互の導体層１２３および絶縁層１２４と接触できる。導体部分２２３および絶縁部分２２４は、隣接するブロック領域２１における同じ段の対応する導体層１２３および絶縁層１２４とそれぞれ接触できる。一部の実施形態では、支持構造２２０は、切断構造１１４の下に、部分スタック２２１を包囲するスペーサ層２２５を備える。スペーサ層２２５は、部分スタック２２１と、隣接するソースコンタクト１０４との間にさらなる絶縁を提供することができる。

【0030】

ソース構造が、少なくとも２つのソースコンタクト１０４にわたって接触する連結層１０８をさらに備え得る。連結層１０８は、それが接触するソースコンタクト１０４に導電的に連結され得る。少なくとも２つのソースコンタクト１０４は、ｘ方向に沿って連続的に配置され得る、または、ｘ方向に沿って離れて分布され得る。例えば、少なくとも２つのソースコンタクト１０４は、連結層１０８と接触していない１つまたは複数のソースコンタクト１０４によって分離され得る。一部の実施形態では、連結層１０８は、それぞれのソース構造におけるすべてのソースコンタクト１０４にわたって接触し得る。一部の実施形態では、連結層１０８は、各々がソース構造の１つまたは複数のソースコンタクト１０４にわたって接触する２つ以上の一部分を備え得る。１つまたは複数のソースコンタクト１０４には、連結層１０８のそれぞれの一部分を通じてソース電圧が印加され得る。連結層１０８における一部分の特定の数は、３Ｄメモリデバイス１００の設計および／または製作に基づかれて決定されるべきであり、本開示の実施形態によって限定されるべきではない。

【0031】

一部の実施形態では、ｙ方向に沿っての連結層１０８（または、存在する場合にはその部分）の幅ｄ３は、３Ｄメモリデバイス１００の設計および／または製作プロセスに応じて変化し得る。一部の実施形態では、図１Ｄに示されているように、連結層１０８は、下のソースコンタクト１０４を覆ってもよい。つまり、ｙ方向に沿っての連結層１０８の幅ｄ３は、ｙ方向に沿ってのソース構造の幅ｄ２以上である。一部の実施形態では、誘電キャップ層１２５は、隣接するブロック領域２１における導体層１２３から連結層１０８を絶縁するために、連結層１０８の下部において連結層１０８を包囲してそれと部分的に接触する。誘電キャップ層１２５は、横方向に沿って連結層１０８を他の構造から絶縁するために、連結層１０８の側壁も包囲してその側壁と接触し得る。一部の実施形態では、誘電キャップ層１２５はブロック領域２１に部分的に位置させられ得る。

【0032】

一部の実施形態では、切断構造１１４は、犠牲層と異なる適切な材料を含む。導体層１２３および導体部分２２３を形成するためのゲート置換プロセスの間、切断構造１１４は犠牲層のエッチングから守ることができる。一部の実施形態では、切断構造１１４は、酸化シリコン、窒化シリコン、および／または酸窒化シリコンのうちの１つまたは複数を含む。一部の実施形態では、導体部分２２３は、隣接するブロック領域２１における導体層１２３と同じ材料を含むことができ、絶縁部分２２４は、隣接するブロック領域２１において絶縁層１２４と同じ材料を含むことができる。例えば、導体部分２２３は、タングステン、アルミニウム、コバルト、銅、ポリシリコン、およびケイ化物のうちの１つまたは複数を含み、絶縁部分２２４は、酸化シリコン、窒化シリコン、および酸窒化シリコンのうちの１つまたは複数を含み得る。一部の実施形態では、連結層１０８は、タングステン、アルミニウム、コバルト、銅、ポリシリコン、およびケイ化物のうちの１つまたは複数を含む。一部の実施形態では、ソースコンタクト１０４はポリシリコンを含み、連結層１０８はタングステンを含む。一部の実施形態では、誘電キャップ層１２５は酸化シリコンを含む。一部の実施形態では、３Ｄメモリデバイス１００は、ソースコンタクト１０４と連結層１０８との間の接着および／または導電性を向上させるために、例えばＴｉＮといった接着層を連結層１０８との間に備える。一部の実施形態では、３Ｄメモリデバイス１００は、絶縁構造と支持構造２２０との間の接着を向上させるために、例えばＴｉＮといった他の接着層をソースコンタクト１０４のそれぞれの絶縁構造と支持構造２２０との間に備える。

【0033】

３Ｄメモリデバイス１００は、モノリシックな３Ｄメモリデバイスの一部であり得る。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（例えば、周辺装置およびメモリアレイデバイス）が単一の基板に形成されることを意味する。モノリシックな３Ｄメモリデバイスについて、製作は、周辺装置の加工およびメモリアレイデバイスの加工の重畳のため、追加的な制約に直面する。例えば、メモリアレイデバイス（例えば、ＮＡＮＤチャネル構造）の製作は、同じ基板に形成されたか形成される周辺装置に関連するサーマルバジェットによって制約される。

【0034】

代替で、３Ｄメモリデバイス１００は、構成要素（例えば、周辺装置およびメモリアレイデバイス）が異なる基板において別に形成されてから、例えば面同士の様態で接合され得る非モノリシックの３Ｄメモリデバイスの一部であり得る。一部の実施形態では、メモリアレイデバイス基板（例えば、基板１０２）は、接合された非モノリシックの３Ｄメモリデバイスの基板として残り、周辺装置（例えば、図示されていない、ページバッファ、デコーダ、およびラッチなど、３Ｄメモリデバイス１００の工程を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号の周辺回路）がひっくり返され、ハイブリッドボンディングのためにメモリアレイデバイス（例えば、ＮＡＮＤメモリストリング）に向けて下に向けられる。一部の実施形態では、メモリアレイデバイス基板（例えば、基板１０２）は、接合された非モノリシックの３Ｄメモリデバイスにおいてメモリアレイデバイスが周辺装置の上方になるように、ひっくり返され、ハイブリッドボンディングのために周辺装置（図示されていない）に向けて下に向けられる。メモリアレイデバイス基板（例えば、基板１０２）は、薄くされた基板（接合された非モノリシックの３Ｄメモリデバイスの基板ではない）とでき、非モノリシックの３Ｄメモリデバイスの配線工程またはバックエンド（ＢＥＯＬ）の相互接続は、薄くされたメモリアレイデバイス基板の後側に形成できる。

【0035】

図７Ａは、製作プロセスにおいて使用されるエッチングマスクを形成するための例示のパターンセット７００を示している。図７Ｂは、パターンセットの単位７５０の拡大図を示している。パターンセット７００におけるパターンは、３Ｄメモリデバイス１００を形成するために、製作プロセスの異なる段階において使用され得る。様々な実施形態において、パターン形成プロセスで使用されるフォトレジストの種類に応じて、パターンセット７００におけるパターンは、エッチングマスクの一部、またはエッチングマスクを決定するためのパターンの一部であり得る。例えば、ネガ型フォトレジストがパターン形成のために使用される場合、パターンセット７００におけるパターンはエッチングマスクの一部として使用でき、ポジ型フォトレジストがパターン形成のために使用される場合、パターンセット７００におけるパターンは、エッチングマスクを決定するための補完のパターンであり得る。図７Ａおよび図７Ｂに示された形、寸法、および比率は、図示の目的のためであり、一定の縮尺ではないことは留意されるべきである。

【0036】

図７Ａに示されているように、パターンセット７００はパターン７０２、７０４、７０６、および７０８を含む。明確には、パターン７０２はスリット構造のスリット開口をパターン形成するために使用でき、パターン７０４は連結層１０８をパターン形成するために使用でき、パターン７０６は切断構造１１４をパターン形成するために使用でき、パターン７０８は、連結層１０８および周辺回路を連結するコンタクトプラグを形成するために使用できる。パターンセット７００は、切断構造１１４、スリット開口、および連結層１０８の形成のために、複数の繰り返し単位を含み得る。図７Ｂは、各々のパターンの例えば範囲といった詳細を示す繰り返し単位７５０を示している。図７Ｂに示されているように、ｘ方向に沿って、（切断構造１１４を形成するための）パターン７０６の長さＤ１が、（スリット開口を形成するための）パターン７０２の長さＤ２より小さくてもよいし、等しくてもよいし、または大きくてもよい。例えば、切断構造１１４がスリット開口を形成するためにエッチングマスクとして用いられる場合、長さＤ１は長さＤ２より小さくてもよいし、等しくてもよいし、または大きくてもよく、パターン７０６の幅Ｗ１はパターン７０２の幅Ｗ２より大きくてもよく、別のエッチングマスク（例えば、パターン７０２）がスリット開口を形成するためにエッチングマスクとして用いられる場合、長さＤ１は長さＤ２以上としてもよく、幅Ｗ１は幅Ｗ２より小さくてもよいし、等しくてもよいし、または大きくてもよい。一部の実施形態では、Ｄ１＞Ｄ２および＜Ｗ１＜Ｗ２である。パターン７０６および７０２におけるＤ１、Ｄ２、Ｗ１、およびＷ２の組み合わせは、切断構造１１４（または支持構造２２０）が、隣接するブロック領域２１と接触することを確保でき、ｘ－ｙ平面に沿って所望の寸法を有することができ、本開示の実施形態によって限定されるべきではない。一部の実施形態では、ｙ方向に沿って、（連結層１０８を形成するための）パターン７０４の幅Ｗがパターン７０２の幅以上であり得る。パターンを適用するための順序が、３Ｄメモリデバイス１００を形成するための製作プロセスにおいて以下に説明され得る。

【0037】

図２～図６は、３Ｄメモリデバイス１００を形成するための製作プロセスを示しており、図９は、一部の実施形態による製作プロセスの流れ図９００を示している。図示の容易性のために、図７Ａおよび図７Ｂは、製作プロセスを説明するために図２～図６と一緒に示されている。

【0038】

プロセスの開始において、少なくとも１つの切断構造がスタック構造に形成される（工程９０２）。図２Ａおよび図２Ｂは、対応する構造２００を示している。

【0039】

図２Ａおよび図２Ｂに示されているように、切断構造１１４がスタック構造１１１に形成される。スタック構造１１１は、基板１０２にわたって形成された交互の初期犠牲層１３３ｉおよび初期絶縁層１３４ｉの誘電性スタックを有し得る。初期犠牲層１３３ｉは、導体層１２３の続いての形成のために使用され得る。初期絶縁層１３４ｉは、絶縁層１２４の続いての形成のために使用され得る。一部の実施形態では、スタック構造１１１は、スタック構造１１１の上面に第１の誘電キャップ層を備える。３Ｄメモリデバイス１００は、チャネル構造１１０を形成するための通路領域を備え得る。通路領域は、複数のソース領域２２と、隣接するソース領域２２の間のブロック領域２１とを備え得る。

【0040】

スタック構造１１１は階段構造を有し得る。階段構造は、例えば、材料スタックにわたるパターン形成されたＰＲ層といったエッチングマスクを使用して、複数の交互の犠牲材料層および絶縁材料層を備える材料スタックを繰り返しエッチングすることで形成され得る。交互の犠牲材料層および絶縁材料層は、所望の数の層に到達されるまで、基板１０２にわたって犠牲材料の層と絶縁材料の層とを交互に堆積させることで形成できる。犠牲材料層および絶縁材料層は同じ厚さまたは異なる厚さを有し得る。一部の実施形態では、犠牲材料層と、下にある絶縁材料層とは、誘電体の対と称される。一部の実施形態では、１つまたは複数の誘電体の対が１つの段／階段を形成できる。階段構造の形成の間、ＰＲ層は切り取られ（例えば、しばしばすべての方向から、材料スタックの境界から段階的に内側へエッチングされる）、材料スタックの露出部分をエッチングするためのエッチングマスクとして使用される。切り取られたＰＲの量は、階段の寸法に直接的に関連され得る（例えば、決定要因であり得る）。ＰＲ層の切り取りは、例えばウェットエッチングなどの等方性ドライエッチングといった、適切なエッチングを用いて得られる。１つまたは複数のＰＲ層が、階段構造の形成のために連続的に形成および切り取りされ得る。各々の誘電体の対が、犠牲材料層と、下にある絶縁材料層との両方の一部分を除去するために、適切なエッチング液を用いて、ＰＲ層の切り取りの後にエッチングされ得る。エッチングされた犠牲材料層および絶縁材料層は、初期犠牲層１３３ｉおよび初期絶縁層１３４ｉを形成し得る。次に、ＰＲ層は除去され得る。

【0041】

絶縁材料層および犠牲材料層は、続いてのゲート交換プロセスの間、異なるエッチング選択性を有し得る。一部の実施形態では、絶縁材料層および犠牲材料層は異なる材料を含む。一部の実施形態では、絶縁材料層は酸化シリコンを含み、絶縁材料層の堆積は、化学気相成長法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、物理的気相成長法（ＰＶＤ）、およびスパッタリングのうちの１つまたは複数を含む。一部の実施形態では、犠牲材料層は窒化シリコンを含み、絶縁材料層の堆積は、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数を含む。一部の実施形態では、犠牲材料層および絶縁材料層のエッチングは、例えばドライエッチングといった、１つまたは複数の適切な異方性エッチングプロセスを含む。

【0042】

切断構造１１４の形成の前または後に、複数のチャネル構造１１０がブロック領域２１に形成され得る。チャネル構造１１０は、導体層１２３の形成の前に形成され得る。例として、チャネル構造１１０は切断構造１１４の形成の前に形成される。チャネル構造１１０を形成するために、スタック構造１１１を通じて鉛直に延びる複数の通路孔が形成され得る。一部の実施形態では、複数の通路孔が、交互の初期犠牲層１３３ｉおよび初期絶縁層１３４ｉを通じて形成される。複数の通路孔は、スタック構造１１１の一部分を除去して基板１０２を露出させるために、パターン形成されたＰＲ層などのエッチングマスクを使用して、異方性エッチングプロセスを実施することで形成され得る。一部の実施形態では、少なくとも１つの通路孔が、ｙ方向に沿って切断構造１１４の各々の側方に形成される。一部の実施形態では、複数の通路孔が各々のブロック領域２１に形成される。リセス領域が、基板１０２の上方に通路孔を形成する同じエッチングプロセスによって、および／または、別のリセスエッチングプロセスによって、基板１０２の最上位部分を露出させるために各々の通路孔の底に形成され得る。一部の実施形態では、半導体プラグが、例えばリセス領域にわたって、各々の通路孔の底に形成される。半導体プラグは、エピタキシャル成長プロセスおよび／または堆積プロセスによって形成され得る。一部の実施形態では、半導体プラグがエピタキシャル成長によって形成され、エピタキシャル部分と称される。任意選択で、リセスエッチング（例えば、ドライエッチングおよび／またはウェットエッチング）が、通路孔の側壁における過剰な半導体材料を除去するために、および／または、所望の位置におけるエピタキシャル部分の上面を制御するために、実施され得る。一部の実施形態では、エピタキシャル部分の上面は、最下位の初期絶縁層１３４ｉの上面と底面との間に位置させられる。

【0043】

一部の実施形態では、通路孔は、例えば異方性エッチングプロセス（ドライエッチング）および／または等方性エッチングプロセス（ウェットエッチング）といった、適切なエッチングプロセスを実施することで形成される。一部の実施形態では、エピタキシャル部分は、基板１０２からエピタキシャル成長させられることで形成される単結晶シリコンを含む。一部の実施形態では、エピタキシャル部分は、堆積プロセスによって形成されるポリシリコンを含む。エピタキシャル成長させられたエピタキシャル部分の形成は、限定されることはないが、気相エピタキシ（ＶＰＥ）、液相エピタキシ（ＬＰＥ）、分子ビームエピタキシ（ＭＰＥ）、またはそれらの任意の組み合わせを含み得る。堆積させられたエピタキシャル部分の形成は、限定されることはないが、ＣＶＤ、ＰＶＤ、および／またはＡＬＤを含み得る。

【0044】

一部の実施形態では、半導体チャネルは、通路孔におけるエピタキシャル部分にわたって接触して形成される。半導体チャネルは、メモリ膜（例えば、ブロック層、メモリ層、およびトンネル層を含む）と、エピタキシャル部分の上方に形成されてエピタキシャル部分と連結する半導体層と、通路孔の残りを満たす誘電コアとを有する通路形成構造を備え得る。一部の実施形態では、メモリ膜は、最初に、通路孔の側壁およびエピタキシャル部分の上面を覆うように堆積させられ、次に、半導体層がメモリ膜にわたってエピタキシャル部分の上方で堆積させられる。ブロック層、メモリ層、およびトンネル層は、メモリ膜を形成するために、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの組み合わせなど、１つまたは複数の薄膜堆積プロセスを用いてこの順番で連続的に堆積させられ得る。次に、半導体層が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの組み合わせなど、１つまたは複数の薄膜堆積プロセスを用いてトンネル層に堆積させられ得る。一部の実施形態では、誘電コアが、酸化シリコンなど、半導体層の堆積の後に誘電材料を堆積させることで、通路孔の残りの空間において満たされる。

【0045】

一部の実施形態では、ドレイン構造が各々の通路孔の上方部分に形成される。一部の実施形態では、スタック構造１１１の上面、および各々の通路孔の上方部分におけるメモリ膜、半導体層、および誘電コアの一部は、半導体チャネルの上面が第１の誘電キャップ層の上面と底面との間になり得るように通路孔の上方部分にリセスを形成するために、ＣＭＰ、研削、ウェットエッチング、および／またはドライエッチングによって除去され得る。次に、ドレイン構造が、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、化学メッキ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって、金属などの導電性材料をリセスへと堆積させることで形成され得る。それによってチャネル構造１１０が形成される。続いて、複数のメモリセルが、半導体チャネルおよび制御導体層の交差によって形成され得る。任意選択で、例えばドライ／ウェットエッチングおよび／またはＣＭＰといった平坦化プロセスが、スタック構造１１１の上面における過剰な材料を除去するために実施される。

【0046】

１つまたは複数の切断開口が、ソース領域２２において、互いから分離されて形成され得る。パターン７０６が切断開口をパターン形成するために使用され得る。切断開口の深さは切断構造１１４の厚さｔと等しくてもよい。一部の実施形態では、ｔは２つの初期犠牲／絶縁層の対の厚さと４つの初期犠牲／絶縁層の対の厚さとの間である。ｔの値は、３Ｄメモリデバイス１００の設計および／または製作に基づかれて決定され、本開示の実施形態によって限定されるべきではない。一部の実施形態では、ドライエッチングなどの異方性エッチングプロセスが、所望の厚さｔに到達されるまで、スタック構造１１１の一部分を除去するために実施される。一部の実施形態では、１つまたは複数の選択的なエッチングプロセスがスタック構造１１１の一部分を除去するために使用され、そのため切断開口の底面は、ｚ方向に沿って、所望の位置（例えば、初期絶縁層１３４ｉまたは初期犠牲層１３３ｉの上面における）で停止することができる。

【0047】

酸化シリコンなどの適切な誘電性材料が、切断開口を満たし、それぞれの切断構造１１４を形成するために、堆積させられる。ＣＶＤ、ＡＬＤ、ＰＶＤ、スパッタリング、またはそれらの組み合わせなどの適切な堆積プロセスが、誘電性材料を堆積させるために実施され得る。一部の実施形態では、切断構造１１４はＡＬＤによって堆積させられる。任意選択で、例えばＣＭＰおよび／またはリセスエッチングといった平坦化プロセスが、スタック構造１１１にわたって過剰な材料を除去するために実施される。

【0048】

図９に戻って参照すると、切断構造の形成の後、スタック構造の一部分が、スリット構造と、スリット構造を複数のスリット開口へと分割する少なくとも１つの初期支持構造とを形成するために、除去される（工程９０４）。少なくとも１つの初期支持構造は、切断構造と、切断構造の下の交互の複数の犠牲部分および複数の絶縁部分とを各々が有する。図３Ａおよび図３Ｂは、対応する構造３００を示している。

【0049】

図３Ａおよび図３Ｂに示されているように、切断構造１１４によって露出されたソース領域２２におけるスタック構造１１１の一部分が、基板１０２を露出させるスリット構造１１６を形成するために除去される。パターン７０２がスリット構造１１６をパターン形成するために使用され得る。つまり、ソース領域２２において切断構造１１４に隣接するスタック構造１１１の一部分が、スリット構造１１６を形成するために除去される。切断構造１１４および下の交互の犠牲部分および絶縁部分２２４（例えば、スリット構造１１６のエッチングの後の初期犠牲層１３３ｉおよび初期絶縁層１３４ｉの残りの部分）は、初期支持構造を形成することができる。犠牲部分および絶縁部分２２４は、隣接するブロック領域２１における同じ段の犠牲層および絶縁層１２４と各々接触できる。１つまたは複数の初期支持構造がスリット構造１１６を複数のスリット開口へと分割でき、スリット開口の各々は、基板１０２と、隣接するブロック領域２１の交互の犠牲層および絶縁層とを露出させる。ｙ方向に沿って、切断構造１１４の幅ｄ１はスリット構造１１６（またはスリット開口）の幅ｄ２未満であり得る。例えばドライエッチングといった適切な異方性エッチングプロセスが、スリット構造１１６を形成するために実施され得る。

【0050】

一部の実施形態では、パターン７０２はスリット構造１１６をパターン形成するために使用されなくてもよく、切断構造１１４が、スタック構造１１１の一部分を除去し、スリット構造１１６を形成するために、エッチングマスクとして使用されてもよい。この場合、幅ｄ１は幅ｄ２以下であり得る。

【0051】

図９に戻って参照すると、初期支持構造の形成の後、各々の初期支持構造における犠牲部分と、各々のブロック領域における犠牲層とは、導体部分と導体層とで置き換えられ、少なくとも１つの支持構造と複数のメモリブロックとを形成する（工程９０６）。図３Ａおよび図３Ｂは、対応する構造３００を示している。

【0052】

図３Ａおよび図３Ｂに示されているように、各々の初期支持構造における犠牲部分は複数の導体部分２２３で置き換えられる。各々のブロック領域２１における犠牲層は、複数の導体層１２３で置き換えられる（図１Ｃおよび図１Ｄに戻って参照されたい）。例えばウェットエッチングといった等方性エッチングプロセスが、スリット構造１１６を通じて犠牲部分および犠牲層を除去するために実施できる。複数の横リセスが犠牲層の除去によって各々のブロック領域２１に形成でき、複数のリセス部分が犠牲部分の除去によって各々の初期支持構造に形成され得る。次に、導体材料が横リセスおよびリセス部分を満たすために堆積させられ、各々のブロック領域に複数の導体層１２３を形成し、各々の初期支持構造に複数の導体部分２２３を形成することができる。したがって、複数の交互の導体部分２２３および絶縁部分２２４を有する部分スタック２２１が形成され得る。切断構造１１４と下の部分スタック２２１とを有する支持構造２２０が形成できる。任意選択で、スペーサ層２２５が交互の導体部分２２３および絶縁部分２２４を包囲するように形成され、さらに導体部分２２３を続いて形成されるソース構造から隔離する一部の実施形態では、導体材料およびスペーサ層２２５は、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの少なくとも１つによって各々堆積させられる。

【0053】

図９に戻って参照すると、支持構造および導体層の形成の後、ソース構造がスリット構造に形成される（工程９０８）。図４Ａおよび図４Ｂは、対応する構造４００を示している。

【0054】

図４Ａおよび図４Ｂに示されているように、ソース構造がスリット構造１１６に形成される。ソース構造は、スリット構造１１６の各々のスリット開口における絶縁構造と、各々の絶縁構造におけるソースコンタクト１０４とを備え得る。任意選択で、ソース構造の形成の前に、接着層（図示されていない）が支持構造２２０の上面および側壁にわたって堆積させられる。一部の実施形態では、絶縁構造は酸化シリコンを含み、ソースコンタクト１０４はポリシリコンを含む。絶縁構造およびソースコンタクト１０４は、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数によって各々堆積させられ得る。リセスエッチングプロセスが基板１０２を露出させるために絶縁構造において実施でき、そのため、それぞれのソースコンタクト１０４は基板１０２と接触することができる。任意選択で、リセスエッチングプロセス、ドライエッチング、および／またはウェットエッチングが、接着層の堆積の前にソースコンタクト１０４の過剰な材料を除去するために実施される。一部の実施形態では、接着層は、ＴｉＮを含み、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、およびスパッタリングのうちの１つまたは複数によって堆積させられる。任意選択で、例えばＣＭＰおよび／またはリセスエッチングといった平坦化プロセスが、各々のソース構造にわたって過剰な材料を除去するために実施される。

【0055】

図９に戻って参照すると、ソース構造の形成の後、キャップ層が、ソース構造にわたって形成される（工程９１０）。図５Ａおよび図５Ｂは、対応する構造５００を示している。

【0056】

図５Ａおよび図５Ｂに示されているように、キャップ層１１５が、各々のソース構造にわたって形成される。キャップ層１１５によって覆われる領域が、続いて形成される連結層１０８の覆いに基づいて決定され得る。一部の実施形態では、キャップ層１１５によって覆われる領域は、ソースコンタクト１０４を除くスタック構造１１１の他の部分から連結層１０８を絶縁するために、連結層１０８の領域より大きくてもよい。キャップ層１１５は、下のソース構造を一部または全部で覆うことができる。一部の実施形態では、キャップ層１１５は、ｘ方向およびｙ方向に沿って、下のソース構造を全部で覆う。一部の実施形態では、キャップ層１１５はブロック領域２１を部分的に覆ってもよい。キャップ層１１５および第１の誘電キャップ層（図５Ａおよび図５Ｂでは示されていない）は誘電キャップ層１２５を形成することができる。一部の実施形態では、キャップ層１１５は、酸化シリコンを含み、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数によって堆積させられる。

【0057】

図９に戻って参照すると、キャップ層の形成の後、連結層がキャップ層に形成され、連結層は、少なくとも２つのソースコンタクトに接触して導電的に連結される（工程９１２）。図６Ａおよび図６Ｂは、対応する構造６００を示している。

【0058】

図６Ａおよび図６Ｂに示されているように、連結層１０８がキャップ層１１５（または誘電キャップ層１２５）に形成される。連結層１０８は、少なくとも２つのソースコンタクト１０４と接触して導電的に連結され得る。一部の実施形態では、キャップ層１１５は、少なくとも２つソースコンタクト１０４を露出させる開口を形成するためにパターン形成される。パターン７０４が開口をパターン形成するために使用され得る。一部の実施形態では、開口は、それぞれのソース構造のすべてのソースコンタクト１０４を露出させる。ｙ方向に沿って、開口の幅（例えば、連結層１０８の幅ｄ３に対応する）が、図１Ｄに戻って参照するように、覆われたソースコンタクト１０４の幅ｄ２より大きくなり得る。例えばＴｉＮといった接着層が、連結層１０８の堆積の前に、露出させられたソースコンタクト１０４にわたって堆積させられ得る。次に、適切な導電性材料が開口を満たすために堆積させられ、連結層１０８を形成する。任意選択で、例えばＣＭＰおよび／またはリセスエッチングといった平坦化プロセスが、連結層１０８にわたって過剰な材料を除去するために実施される。

【0059】

一部の実施形態では、開口は、例えばドライエッチングおよび／またはウェットエッチングといった適切なエッチングプロセスによって形成される。一部の実施形態では、導電性材料は、タングステンを含み、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数によって堆積させられる。一部の実施形態では、接着層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数によって堆積させられる。

【0060】

一部の実施形態では、３Ｄメモリデバイスは、基板にわたるメモリスタックと、複数のチャネル構造と、ソース構造とを備える。メモリスタックは、交互の複数の導体層および複数の絶縁層を備える。複数のチャネル構造はメモリスタックにおいて鉛直に延びる。ソース構造はメモリスタックにおいて延びる。ソース構造は、それぞれの絶縁構造に各々がある複数のソースコンタクトを備える。複数のソースコンタクトのうちの少なくとも２つは互いと接触して導電的に連結される。

【0061】

一部の実施形態では、複数のソースコンタクトのうちの少なくとも２つは、連結層によって互いと接触して導電的に連結される。連結層は導電層であり、複数のソースコンタクトのうちの少なくとも２つの各々と接触し得る。

【0062】

一部の実施形態では、連結層は、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む。

【0063】

一部の実施形態では、連結層は、複数のソースコンタクトのうちの少なくとも２つの各々にわたって位置決めされる。

【0064】

一部の実施形態では、３Ｄメモリデバイスは、ソース構造にわたってキャップ層をさらに備える。連結層はキャップ層にあってもよく、キャップ層は、連結層を、隣接するメモリブロックにおける複数の導体層から絶縁することができる。

【0065】

一部の実施形態では、連結層は、複数のソースコンタクトの各々にわたって接触する。

【0066】

一部の実施形態では、ソース構造が沿って延びる他の横方向に対して垂直な横方向に沿って、連結層の幅がソース構造の幅以上である。

【0067】

一部の実施形態では、複数のソースコンタクトは、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む。

【0068】

一部の実施形態では、ソース構造は、隣接するソースコンタクトの対の間にそれぞれ、少なくとも１つの支持構造をさらに備える。少なくとも１つの支持構造は、ソース構造に隣接するメモリブロックと接触し得る。

【0069】

一部の実施形態では、少なくとも１つの支持構造は、交互の複数の導体部分および複数の絶縁部分にわたって切断構造を各々備える。複数の導体部分の各々は、ソース構造と隣接するメモリブロックにおける対応する導体層と接触し得る。複数の絶縁部分の各々は、ソース構造と隣接するメモリブロックにおける対応する絶縁層と接触し得る。

【0070】

一部の実施形態では、少なくとも１つの支持構造は、交互の複数の導体部分および絶縁部分と接触しているスペーサ層を各々が備える。

【0071】

一部の実施形態では、切断構造は酸化シリコンを含む。

【0072】

一部の実施形態では、切断構造の厚さが、交互の２つの導体層および２つの絶縁層と、交互の４つの導体層および４つの絶縁層との間にある。一部の実施形態では、ソース構造が沿って延びる他の横方向に対して垂直な横方向に沿って、切断構造の幅がソース構造の幅以下である。

【0073】

一部の実施形態では、３Ｄメモリデバイスは、複数のソースコンタクトのうちの少なくとも２つの絶縁構造と支持構造との間に、および、複数のソースコンタクトのうちの少なくとも２つと連結層との間に、接着層をさらに備える。

【0074】

一部の実施形態では、接着層は窒化チタンを含む。

【0075】

一部の実施形態では、複数のチャネル構造は、基板と接触して導電的に連結されるエピタキシャル部分と、エピタキシャル部分と接触して導電的に連結される半導体チャネルと、半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える。

【0076】

一部の実施形態では、３Ｄメモリデバイスは、基板にわたるメモリスタックと、複数のチャネル構造と、複数のソース構造とを備える。メモリスタックは、交互の複数の導体層および複数の絶縁層を備え得る。複数のチャネル構造はメモリスタックにおいて鉛直に延びることができ、複数のソース構造は、メモリスタックにおいて横方向に沿って平行に延び得る。複数のソース構造は、それぞれの絶縁構造に各々がある複数のソースコンタクトと、横方向に沿って、隣接する絶縁構造と各々が接触する複数の支持構造と、複数のソースコンタクトのうちの少なくとも２つと接触して導電的に連結される連結層とを各々が備え得る。

【0077】

一部の実施形態では、連結層は、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む。

【0078】

一部の実施形態では、連結層は、複数のソースコンタクトのうちの少なくとも２つの各々にわたって位置決めされる。

【0079】

一部の実施形態では、３Ｄメモリデバイスは、複数のソースコンタクトのうちの少なくとも２つにわたってキャップ層をさらに備える。それぞれの連結層はキャップ層にあってもよく、キャップ層は、それぞれの連結層を、隣接するメモリブロックにおける複数の導体層から絶縁することができる。

【0080】

一部の実施形態では、それぞれの連結層は、それぞれの複数のソースコンタクトの各々にわたって接触する。

【0081】

一部の実施形態では、横方向に対して垂直な他の横方向に沿って、連結層の幅がソース構造の幅以上である。

【0082】

一部の実施形態では、複数のソースコンタクトは、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む。

【0083】

一部の実施形態では、複数の支持構造は、交互の複数の導体部分および複数の絶縁部分にわたって切断構造を各々備える。複数の導体部分の各々は、それぞれのソース構造と隣接するメモリブロックにおける対応する導体層と接触し得る。複数の絶縁部分の各々は、それぞれのソース構造と隣接するメモリブロックにおける対応する絶縁層と接触し得る。

【0084】

一部の実施形態では、複数の支持構造の各々は、交互の複数の導体部分および絶縁部分を包囲するスペーサ層をさらに備える。

【0085】

一部の実施形態では、切断構造は酸化シリコンを含む。

【0086】

一部の実施形態では、切断構造の厚さが、交互の２つの導体層および２つの絶縁層と、交互の４つの導体層および４つの絶縁層との間にある。一部の実施形態では、ソース構造が沿って延びる他の横方向に対して垂直な横方向に沿って、切断構造の幅がソース構造の幅以下である。

【0087】

一部の実施形態では、３Ｄメモリデバイスは、複数のソースコンタクトのうちの少なくとも２つと連結層との間に、および、複数のソースコンタクトのうちの少なくとも２つと支持構造との間に、接着層をさらに備える。

【0088】

一部の実施形態では、接着層は窒化チタンを含む。

【0089】

一部の実施形態では、複数のチャネル構造は、基板と接触して導電的に連結されるエピタキシャル部分と、エピタキシャル部分と接触して導電的に連結される半導体チャネルと、半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える。

【0090】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法が以下の工程を含む。初めに、切断構造がスタック構造に形成され、スタック構造は、交互の複数の初期犠牲層および複数の初期絶縁層を備える。切断構造に隣接するスタック構造の一部分が、スリット構造および初期支持構造を形成するために除去される。初期支持構造はスリット構造を複数のスリット開口へと分割し得る。複数の導体部分が、支持構造を形成するために、複数のスリット開口を通じて形成される。ソースコンタクトが、複数のスリット開口の各々において形成される。キャップ層がソース構造にわたって形成される。連結層がキャップ層においてさらに形成される。連結層は、少なくとも２つのスリット開口において、ソースコンタクトと接触して導電的に連結され得る。

【0091】

一部の実施形態では、切断構造を形成するステップは、スタック構造に切断開口を形成するステップと、切断開口を満たすために誘電性材料を堆積させるステップとを含む。

【0092】

一部の実施形態では、スリット構造および初期支持構造を形成するために、切断構造に隣接するスタック構造の一部分を除去するステップは、切断構造および交互の複数の犠牲部分および複数の絶縁部分が初期支持構造を形成するように、基板を露出させるスリット構造を形成するために、横方向に沿って切断構造に隣接するスタック構造の一部分を除去するステップを含む。

【0093】

一部の実施形態では、複数の導体部分を形成するステップは、複数のリセス部分を形成するために、複数のスリット開口を通じて、初期支持構造における複数の犠牲部分を除去するステップを含む。一部の実施形態では、複数の導体部分を形成するステップは、複数のリセス部分を満たして複数の導体部分を形成するために、導体材料を堆積させるステップを含む。初期支持構造は支持構造を形成できる。

【0094】

一部の実施形態では、方法は、複数の導体部分を形成する同じ工程でスタック構造の複数のブロック部分に、複数のブロック部分が初期支持構造と接触するように複数の導体層を形成するステップをさらに含む。複数の導体層は、複数の横リセスを形成するために、複数のスリット開口を通じて、複数のブロック部分において複数の犠牲層を除去することと、複数の横リセスを満たして複数の導体層を形成するために、導体材料を堆積させることとによって形成され得る。

【0095】

一部の実施形態では、ソースコンタクトを形成するステップは、それぞれのスリット開口を満たすために、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを堆積させるステップを含む。

【0096】

一部の実施形態では、方法は、絶縁構造が基板を露出させるように、ソースコンタクトの前にスリット開口に絶縁構造を形成するステップをさらに含む。

【0097】

一部の実施形態では、方法は、絶縁構造と支持構造との間に接着層を堆積させるステップをさらに含む。

【0098】

一部の実施形態では、キャップ層を形成するステップは、少なくとも２つスリット開口におけるソースコンタクトを覆うためにキャップ材料層を堆積させるステップと、少なくとも２つスリット開口におけるソースコンタクトを露出させるためにキャップ材料層の一部分を除去するステップとを含む。

【0099】

一部の実施形態では、キャップ層を形成するステップは、複数のスリット開口の各々におけるソースコンタクトを覆うためにキャップ材料層を堆積させるステップと、複数のスリット開口の各々におけるソースコンタクトを露出させるためにキャップ材料層の一部分を除去するステップとを含む。

【0100】

一部の実施形態では、連結層を形成するステップは、キャップ層の除去された一部分へと導電性材料を堆積させるステップを含む。

【0101】

一部の実施形態では、方法は、少なくとも２つのスリット開口におけるソースコンタクトと連結層との間に他の接着層を堆積させるステップをさらに含む。

【0102】

特定の実施形態の先の記載は、他の者が、当業者の知識を適用することで、過度の実験なしで、本開示の大まかな概念から逸脱することなく、このような実施形態を様々な用途に向けて変更および／または適合することができるように本開示の概略的な性質を明らかにしている。そのため、このような適合および変更は、本明細書で提起されている教示および案内に基づいて、開示されている実施形態の均等の意味および範囲の中にあると意図されている。本明細書の用語および表現が教示および案内に鑑みて当業者によって解釈されるものであるように、本明細書における表現および用語が説明の目的のためであって、限定のものではないことは、理解されるものである。

【0103】

本開示の実施形態は、明示された機能の実施およびそれらの関係を示す機能的な構成要素の助けで先に記載されている。これらの機能的な構成要素の境界は、記載の利便性のために本明細書では任意に定められている。明示された機能およびそれらの関係が適切に実施される限り、代替の境界が定められてもよい。

【0104】

概要および要約は、本開示の１つまたは複数の例示の実施形態を述べることができるが、発明者によって考えられているような本開示のすべての例示の実施形態を述べていない可能性があり、したがって、本開示および添付の特許請求の範囲を何らかの形で限定するようには意図されていない。

【0105】

本開示の広がりおよび範囲は、前述の例示の実施形態のいずれによって限定されるべきでなく、以下の特許請求の範囲およびその均等に従ってのみ定められるべきである。

【符号の説明】

【0106】

２１ ブロック領域
２２ ソース領域
１００ ３Ｄメモリデバイス
１０２ 基板
１０４ ソースコンタクト
１０８ 連結層
１１０ チャネル構造
１１１ スタック構造
１１４ 切断構造
１１５ キャップ層
１１６ スリット構造
１２３ 導体層
１２４ 絶縁層
１２５ 誘電キャップ層
１３３ｉ 初期犠牲層
１３４ｉ 初期絶縁層
２００、３００、４００、５００、６００ 構造
２２０ 支持構造
２２１ 部分スタック
２２３ 導体部分
２２４ 絶縁部分
２２５ スペーサ層
７００ パターンセット
７０２、７０４、７０６、７０８ パターン
７５０ 繰り返し単位
ｄ１ 切断構造１１４の幅
ｄ２ スリット構造１１６の幅
ｄ３ 連結層１０８の幅
Ｄ１ パターン７０６の長さ
Ｄ２ パターン７０２の長さ
ｔ 切断構造１１４の厚さ
Ｗ パターン７０４の幅
Ｗ１ パターン７０６の幅
Ｗ２ パターン７０２の幅

【図1A】

【図1B】

【図1C】

【図1D】

【図2A】

【図2B】

【図3A】

【図3B】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8】

【図9】