特許 7394881 ３次元相変化メモリデバイスを形成するための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-30

(45)【発行日】2023-12-08

(54)【発明の名称】３次元相変化メモリデバイスを形成するための方法

(51)【国際特許分類】

   H10B 63/10 20230101AFI20231201BHJP

   H10N 70/00 20230101ALI20231201BHJP

【ＦＩ】

H10B63/10

H10N70/00 A

【請求項の数】 14

(21)【出願番号】P 2021571426

(86)(22)【出願日】2019-10-14

(65)【公表番号】

(43)【公表日】2022-08-09

(86)【国際出願番号】 CN2019110948

(87)【国際公開番号】W WO2021072576

(87)【国際公開日】2021-04-22

【審査請求日】2021-11-30

(73)【特許権者】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】ジュン・リュウ

【審査官】脇水 佳弘

(56)【参考文献】

【文献】特開２０１９－１０２８１７（ＪＰ，Ａ）

【文献】特開２０１１－０７１２０７（ＪＰ，Ａ）

【文献】特開２０１０－１７１３３２（ＪＰ，Ａ）

【文献】中国特許出願公開第１０１３５０３６０（ＣＮ，Ａ）

【文献】米国特許出願公開第２００９／０１８５４１１（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／０２７１５９２（ＵＳ，Ａ１）

【文献】国際公開第２００９／０７５０７３（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ６３／１０

Ｈ１０Ｎ ７０／００

(57)【特許請求の範囲】

【請求項1】

３次元（３Ｄ）メモリデバイスを形成するための方法であって、
下側ビット線コンタクトおよび前記下側ビット線コンタクトと接触している下側ビット線を形成するステップと、
複数の下側メモリセルを、前記下側ビット線より上に形成し、前記下側ビット線と接触させるステップであって、前記複数の下側メモリセルの各々は積層された相変化メモリ（ＰＣＭ）素子、セレクタ、および複数の電極を備える、ステップと、
同一平面内の複数の平行なワード線を前記複数の下側メモリセルより上に形成し、前記複数の下側メモリセルと接触させるステップであって、前記ワード線の各々は前記下側ビット線に対して垂直である、ステップと、
複数の上側メモリセルを前記ワード線より上に形成し、前記ワード線と接触させるステップであって、前記複数の上側メモリセルの各々は積層されたＰＣＭ素子、セレクタ、および複数の電極を備える、ステップと、
上側ビット線を前記複数の上側メモリセルより上に形成し、前記複数の上側メモリセルと接触させるステップであって、前記上側ビット線は前記ワード線の各々に対して垂直である、ステップと、
上側ビット線コンタクトを前記上側ビット線より上に形成し、前記上側ビット線と接触させるステップとを含み、
前記上側ビット線コンタクトは、ウェハ平面に平行な平面視で、前記複数の上側メモリセルのうちの少なくとも１つと重なり、
前記上側ビット線コンタクトを形成するステップは、ｉｎ－ｓｉｔｕポリマー堆積およびエッチングを含み、これにより、前記上側ビット線コンタクトの限界寸法は前記上側ビット線の限界寸法以下になる、３次元（３Ｄ）メモリデバイスを形成するための方法。

【請求項2】

前記下側ビット線コンタクトは、ウェハ平面に平行な平面視で、前記複数の下側メモリセルのうちの少なくとも１つと重なり、
前記下側ビット線コンタクトを形成するステップは、ｉｎ－ｓｉｔｕポリマー堆積およびエッチングを含み、これにより、前記下側ビット線コンタクトの限界寸法は前記下側ビット線の限界寸法以下になる、請求項１に記載の方法。

【請求項3】

前記複数の下側メモリセルまたは前記複数の上側メモリセルを形成するステップは、
その後、第１の導体、オボニックスレッショルドスイッチ（ＯＴＳ）材料、第２の導体、カルコゲナイド系合金、および第３の導体の層を堆積してメモリスタックを形成するステップと、
その後、２つの垂直な方向で前記メモリスタックをエッチングするステップとを含む、請求項１に記載の方法。

【請求項4】

その後前記メモリスタックをエッチングするステップは、
前記２つの垂直の方向のうちの第１の方向に前記メモリスタックをダブルパターニングするステップと、
前記第１の方向に前記ダブルパターニングされたメモリスタックをエッチングして第１のギャップを形成するステップと、
前記第１のギャップに誘電体材料を充填するステップと、
前記２つの垂直な方向のうちの第２の方向に前記エッチングされたメモリスタックをダブルパターニングするステップと、
前記第２の方向に前記ダブルパターニングされたエッチングされたメモリスタックをエッチングして第２のギャップを形成するステップと、
前記第２のギャップに前記誘電体材料を充填するステップとを含む、請求項３に記載の方法。

【請求項5】

前記下側ビット線、前記ワード線、または前記上側ビット線を形成するステップは、
導体の層を堆積するステップと、
導体の前記層をダブルパターニングするステップと、
導体の前記ダブルパターニングされた層をエッチングするステップとを含む、請求項１に記載の方法。

【請求項6】

３次元（３Ｄ）メモリデバイスを形成するための方法であって、
下側ビット線コンタクトおよび前記下側ビット線コンタクトと接触する下側ビット線を形成するステップと、
複数の下側メモリセルを、前記下側ビット線より上に形成し、前記下側ビット線と接触させるステップであって、前記複数の下側メモリセルの各々は積層された相変化メモリ（ＰＣＭ）素子、セレクタ、および複数の電極を備える、ステップと、
同一平面内の複数の平行なワード線を前記複数の下側メモリセルより上に形成し、前記複数の下側メモリセルと接触させるステップであって、前記ワード線の各々は前記下側ビット線に対して垂直である、ステップと、
複数の上側メモリセルを前記ワード線より上に形成し、前記ワード線と接触させるステップであって、前記複数の上側メモリセルの各々は積層されたＰＣＭ素子、セレクタ、および複数の電極を備える、ステップと、
上側ビット線を前記複数の上側メモリセルより上に形成し、前記複数の上側メモリセルと接触させるステップであって、前記上側ビット線は前記ワード線の各々に対して垂直である、ステップと、
前記上側ビット線と接触する上側ビット線コンタクトを形成するステップとを含み、
前記下側ビット線コンタクトおよび前記上側ビット線コンタクトのうちの少なくとも１つの限界寸法は、対応する下側ビット線または上側ビット線の限界寸法以下であり、
前記上側ビット線コンタクトは、ウェハ平面に平行な平面視で、前記複数の上側メモリセルのうちの少なくとも１つと重なり、
前記上側ビット線コンタクトを形成するステップは、ｉｎ－ｓｉｔｕポリマー堆積およびエッチングを含み、これにより、前記上側ビット線コンタクトの限界寸法は前記上側ビット線の限界寸法以下になる、３次元（３Ｄ）メモリデバイスを形成するための方法。

【請求項7】

前記下側ビット線コンタクトを形成するステップは、ｉｎ－ｓｉｔｕポリマー堆積およびエッチングを含む、請求項６に記載の方法。

【請求項8】

前記下側ビット線コンタクトおよび前記上側ビット線コンタクトのうちの前記少なくとも１つの前記限界寸法は、６０ｎｍ以下である、請求項６に記載の方法。

【請求項9】

前記下側ビット線コンタクトおよび前記上側ビット線コンタクトのうちの前記少なくとも１つの前記限界寸法は、１０ｎｍから３０ｎｍの間である、請求項８に記載の方法。

【請求項10】

前記下側ビット線コンタクトおよび前記上側ビット線コンタクトのうちの前記少なくとも１つは、前記対応する下側ビット線または上側ビット線と同じピッチを有する、請求項６に記載の方法。

【請求項11】

前記下側ビット線コンタクトおよび前記上側ビット線コンタクトの各々の前記限界寸法は、前記下側ビット線および前記上側ビット線の各々の前記限界寸法以下である、請求項６に記載の方法。

【請求項12】

前記複数の下側メモリセルまたは前記複数の上側メモリセルを形成するステップは、
その後、第１の導体、オボニックスレッショルドスイッチ（ＯＴＳ）材料、第２の導体、カルコゲナイド系合金、および第３の導体の層を堆積してメモリスタックを形成するステップと、
その後、２つの垂直な方向で前記メモリスタックをエッチングするステップとを含む、請求項６に記載の方法。

【請求項13】

その後前記メモリスタックをエッチングするステップは、
前記２つの垂直の方向のうちの第１の方向に前記メモリスタックをダブルパターニングするステップと、
前記第１の方向に前記ダブルパターニングされたメモリスタックをエッチングして第１のギャップを形成するステップと、
前記第１のギャップに誘電体材料を充填するステップと、
前記２つの垂直な方向のうちの第２の方向に前記エッチングされたメモリスタックをダブルパターニングするステップと、
前記第２の方向に前記ダブルパターニングされたエッチングされたメモリスタックをエッチングして第２のギャップを形成するステップと、
前記第２のギャップに前記誘電体材料を充填するステップとを含む、請求項１２に記載の方法。

【請求項14】

前記下側ビット線、前記ワード線、または前記上側ビット線を形成するステップは、
導体の層を堆積するステップと、
導体の前記層をダブルパターニングするステップと、
導体の前記ダブルパターニングされた層をエッチングするステップとを含む、請求項６に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製作方法に関する。

【背景技術】

【0002】

プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および作製プロセスを改善することによって、より小さなサイズに縮小される。しかしながら、メモリセルの特徴寸法が下限値に近づくにつれ、プレーナプロセスおよび作製技術は困難になり、コストが増大する。その結果、プレーナ型メモリセルのメモリ密度は上限値に近づいている。

【0003】

３Ｄメモリアーキテクチャは、プレーナ型メモリセルのこの密度限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの、およびメモリアレイからの信号を制御するための周辺デバイスとを含む。たとえば、相変化メモリ（ＰＣＭ）は、相変化物質を電気熱的に加熱し、および急冷することに基づき相変化物質内の非晶相の抵抗率と結晶相の抵抗率との間の差を利用することができる。ＰＣＭアレイセルは、垂直方向に３Ｄで積み重ねられ、３Ｄ ＰＣＭを形成することができる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

３Ｄメモリデバイスの実施形態およびそれを形成するための方法が本明細書において開示される。

【課題を解決するための手段】

【0005】

一例では、３Ｄメモリデバイスを形成するための方法が開示される。下側ビット線コンタクトおよび下側ビット線コンタクトと接触する下側ビット線が形成される。複数の下側メモリセルが、下側ビット線より上に形成され、下側ビット線と接触する。下側メモリセルの各々は、積層された相変化（ＰＣＭ）素子、セレクタ、および複数の電極を備える。同一平面内の複数の平行なワード線が、下側メモリセルより上に形成され、下側メモリセルと接触する。ワード線の各々は、下側ビット線に対して垂直である。複数の上側メモリセルが、ワード線より上に形成され、ワード線と接触する。上側メモリセルの各々は、積層されたＰＣＭ素子、セレクタ、および複数の電極を備える。上側ビット線は、上側メモリセルより上に形成され、上側メモリセルと接触する。上側ビット線は、ワード線の各々に対して垂直である。上側ビット線コンタクトは、上側ビット線より上に形成され、上側ビット線と接触する。下側ビット線コンタクトおよび上側ビット線コンタクトのうちの少なくとも一方は、平面視で下側メモリセルと上側メモリセルとの間に含まれるように配設される。

【0006】

別の例では、３Ｄメモリデバイス形成するための方法が開示されている。下側ビット線コンタクトおよび下側ビット線コンタクトと接触する下側ビット線が形成される。複数の下側メモリセルが、下側ビット線より上に形成され、下側ビット線と接触する。下側メモリセルの各々は、積層された相変化（ＰＣＭ）素子、セレクタ、および複数の電極を備える。下側ビット線コンタクトは、平面視で下側メモリセル同士の間に含まれるように配設される。同一平面内の複数の平行なワード線が、下側メモリセルより上に形成され、下側メモリセルと接触する。ワード線の各々は、下側ビット線に対して垂直である。上側ビット線コンタクトおよび複数の上側メモリセルが、ワード線より上に形成される。上側メモリセルの各々は、ワード線のそれぞれ１つと接触し、積層されたＰＣＭ素子、セレクタ、および複数の電極を備える。上側メモリセルの各々の頂面は、上側ビット線コンタクトの頂面と同一平面である。上側ビット線は、上側メモリセルおよび上側ビット線コンタクトより上に形成され、上側メモリセルおよび上側ビット線コンタクトと接触する。

【0007】

さらに別の例では、３Ｄメモリデバイス形成するための方法が開示されている。下側ビット線コンタクトおよび下側ビット線コンタクトと接触する下側ビット線が形成される。複数の下側メモリセルが、下側ビット線より上に形成され、下側ビット線と接触する。下側メモリセルの各々は、積層された相変化（ＰＣＭ）素子、セレクタ、および複数の電極を備える。同一平面内の複数の平行なワード線が、下側メモリセルより上に形成され、下側メモリセルと接触する。ワード線の各々は、下側ビット線に対して垂直である。複数の上側メモリセルが、ワード線より上に形成され、ワード線と接触する。上側メモリセルの各々は、積層されたＰＣＭ素子、セレクタ、および複数の電極を備える。上側ビット線は、上側メモリセルより上に形成され、上側メモリセルと接触する。上側ビット線は、ワード線の各々に対して垂直である。上側ビット線コンタクトは、上側ビット線と接触して形成される。下側ビット線コンタクトおよび上側ビット線コンタクトのうちの少なくとも一方の限界寸法は、対応する下側ビット線または上側ビット線の限界寸法以下である。

【0008】

本明細書に組み込まれ、本明細書の一部を成す、添付図面は、本開示の実施形態を例示し、説明と併せて、本開示の原理を説明し、当業者が本開示を作製し、使用することを可能にするのにさらに役立つ。

【図面の簡単な説明】

【0009】

【図1】例示的な３Ｄ ＸＰｏｉｎｔメモリデバイスを例示する斜視図である。

【図2A】例示的な３Ｄ ＸＰｏｉｎｔメモリデバイスを例示するブロック図である。

【図2B】図２Ａの例示的な３Ｄ ＸＰｏｉｎｔメモリデバイスを例示する平面図である。

【図2C】図２Ａの例示的な３Ｄ ＸＰｏｉｎｔメモリデバイスを例示する斜視図である。

【図3A】本開示のいくつかの実施形態による、例示的な３Ｄ ＰＣＭメモリデバイスを例示するブロック図である。

【図3B】本開示のいくつかの実施形態による、図３Ａの例示的な３Ｄ ＰＣＭメモリデバイスを例示する平面図である。

【図3C】本開示のいくつかの実施形態による、図３Ａの例示的な３Ｄ ＰＣＭメモリデバイスを例示する斜視図である。

【図4A】本開示のいくつかの実施形態による、別の例示的な３Ｄ ＰＣＭメモリデバイスを例示する斜視図である。

【図4B】本開示のいくつかの実施形態による、なおも別の例示的な３Ｄ ＰＣＭメモリデバイスを例示する斜視図である。

【図5A】本開示のいくつかの実施形態による、３Ｄ ＰＣＭメモリデバイスを形成するための例示的な加工プロセスを示す図である。

【図5B】本開示のいくつかの実施形態による、３Ｄ ＰＣＭメモリデバイスを形成するための例示的な加工プロセスを示す図である。

【図5C】本開示のいくつかの実施形態による、３Ｄ ＰＣＭメモリデバイスを形成するための例示的な加工プロセスを示す図である。

【図5D】本開示のいくつかの実施形態による、３Ｄ ＰＣＭメモリデバイスを形成するための例示的な加工プロセスを示す図である。

【図5E】本開示のいくつかの実施形態による、３Ｄ ＰＣＭメモリデバイスを形成するための例示的な加工プロセスを示す図である。

【図5F】本開示のいくつかの実施形態による、３Ｄ ＰＣＭメモリデバイスを形成するための例示的な加工プロセスを示す図である。

【図5G】本開示のいくつかの実施形態による、３Ｄ ＰＣＭメモリデバイスを形成するための例示的な加工プロセスを示す図である。

【図5H】本開示のいくつかの実施形態による、３Ｄ ＰＣＭメモリデバイスを形成するための例示的な加工プロセスを示す図である。

【図5I】本開示のいくつかの実施形態による、３Ｄ ＰＣＭメモリデバイスを形成するための例示的な加工プロセスを示す図である。

【図5J】本開示のいくつかの実施形態による、３Ｄ ＰＣＭメモリデバイスを形成するための例示的な加工プロセスを示す図である。

【図5K】本開示のいくつかの実施形態による、３Ｄ ＰＣＭメモリデバイスを形成するための例示的な加工プロセスを示す図である。

【図5L】本開示のいくつかの実施形態による、３Ｄ ＰＣＭメモリデバイスを形成するための例示的な加工プロセスを示す図である。

【図6】本開示のいくつかの実施形態による、３Ｄ ＰＣＭメモリデバイスを形成するための例示的な方法のフローチャートである。

【発明を実施するための形態】

【0010】

本開示の実施形態は、添付図面を参照しつつ説明される。

【0011】

特定の構成および配置が説明されているが、これは、例示目的のためだけに説明されていることは理解されるであろう。当業者であれば、本開示の精神および範囲から逸脱することなく、他の構成および配置が使用され得ることを認識するであろう。本開示が、様々な他の用途でも採用され得ることは、当業者には明らかであろう。

【0012】

「一実施形態」、「実施形態」、「例示的な一実施形態」、「いくつかの実施形態」などの、明細書における参照は、説明されている実施形態が、特定の特徴、構造、または特性を備え得るが、すべての実施形態が、特定の特徴、構造、または特性を必ずしも含み得ないことを示すことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指さない。さらに、特定の特徴、構造、または特性が一実施形態に関連して説明されているときに、明示的に説明されようとされまいと他の実施形態に関連してそのような特徴、構造、または特性に影響を及ぼすことは当業者の知識の範囲内にあるであろう。

【0013】

一般に、用語は、少なくとも一部は文脈中での使い方から理解され得る。たとえば、少なくとも一部は文脈に応じて、本明細書において使用されているような「１つまたは（もしくは）複数」という言い回しは、単数形の意味で特徴、構造、もしくは特性を記述するために使用され得るか、または複数形の意味で特徴、構造、もしくは特性の組合せを記述するために使用され得る。同様に、ここでもまた、英文中の「ａ」、「ａｎ」、または「ｔｈｅ」などの冠詞は、少なくとも一部は文脈に応じて単数形の使用を伝えるか、または複数形の使用を伝えるものとして理解されてよい。それに加えて、「～に基づく」という言い回しは、排他的な一連の要素を伝えることを必ずしも意図されていないと理解できるが、代わりに、ここでもまた少なくとも一部は文脈に応じて、必ずしも明示的に記述されていない追加の要素の存在を許容し得る。

【0014】

本開示における「上」、「より上」、および「真上」の意味は、「上」が何かの「上に直にある」ことを意味するだけでなく、間に中間特徴物もしくは層が入って何かの「上にある」という意味も含み、「より上」もしくは「真上」が何かの「よりの上」もしくは何かの「真上」を意味するだけなく、それが間に中間特徴物も層も入ることなく何かの「より上」もしくは何かの「真上」に（すなわち、何かの上に直に）あるという意味も含み得るような最も広い意味で解釈されるべきであることは直ちに理解されるべきである。

【0015】

「下」、「より下」、「下側」、「より上」、「上側」および同様の語などの空間的相対語は、図に例示されているように、一方の要素または特徴と他方の要素または特徴との関係を記述する際に記述を容易にするために本明細書で使用され得る。空間的相対語は、図に示されている向きに加えて、使用されている、または動作しているデバイスの異なる向きを包含することを意図されている。装置は、他の何らかの方法で配向され（９０度または他の向きに回転され）てよく、本明細書で使用される空間的相対的記述子も、同様に、しかるべく解釈されるものとしてよい。

【0016】

本明細書で使用されているように、「基板」という語は、その後の材料層が加えられる材料を指す。基板それ自体にパターンを形成することができる。基板の上に加えられる材料は、パターニングされ得るか、またはパターンが形成されないままにすることができる。さらに、基板は、ケイ素、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの、広範な半導体材料を含むことができる。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの、電気的に非導電材料から作ることができる。

【0017】

本明細書で使用されているように、「層」という語は、厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造全体にわたって延在し得るか、または下にあるもしくは上にある構造の広がりより小さい広がりを有し得る。さらに、層が、連続構造の厚さより小さい厚さを有する均質または不均質連続構造の一領域であってよい。たとえば、層が、連続構造の頂面と底面との間、または頂面および底面のところの水平面の対の間に配置されてもよい。層は、水平、垂直、および／またはテーパー付き表面に沿って延在し得る。基板は層であってよく、１つもしくは複数の層を中に含んでいてもよく、および／またはその上に、それより上に、および／またはそれより下に１つもしくは複数の層を有することができる。層は、複数の層を含むこともできる。たとえば、インターコネクト層は、１つまたは複数の導体およびコンタクト層（インターコネクト線および／またはビアコンタクトが形成される）と１つまたは複数の誘電体層を含むことができる。

【0018】

本明細書で使用されているように、「公称的／公称的に」という言い回しは、所望の値より上および／または所望の値より下の値の範囲とともに、製品またはプロセスの設計段階において設定される、コンポーネントまたはプロセス操作に対する特性またはパラメータの所望の値もしくはターゲット値を指す。値の範囲は、製造プロセスまたは製造公差のわずかな変動によるものとしてよい。本明細書において使用されているように、「約」という語は、主題の半導体デバイスに関連付けられている特定の技術ノードに基づき変化し得る所与の量の値を示す。特定の技術ノードに基づき、「約」という語は、たとえば、値の１０～３０％以内（たとえば、値の±１０％、±２０％、または±３０％）で変化する所与の量の値を示すことができる。

【0019】

本明細書で使用されているように、「３Ｄメモリデバイス」という用語は、メモリセルの数が基板に関して垂直方向にスケールアップされ得るように横配向基板上に垂直に配置構成され得るメモリセルを有する半導体デバイスを指す。本明細書で使用されているように、「垂直の／垂直に」という言い回しは、基板の外側表面に対して公称的に垂直であることを意味する。

【0020】

ＰＣＭは、相変化物質を電気熱的に加熱し、および急冷することに基づき相変化物質（たとえば、カルコゲナイド合金）内の非晶相の抵抗率と結晶相の抵抗率との間の差を利用することができる。ＰＣＭセル内の相変化物質は、２つの電極の間に配置され、電流が印加され、それにより、この物質（または電流経路をブロックするその少なくとも一部）をこの２つの相の間で繰り返しスイッチングしてデータを記憶させることができる。ＰＣＭセルは、垂直方向に３Ｄで積み重ねられ、３Ｄ ＰＣＭを形成することができる。

【0021】

３Ｄ ＰＣＭは、ビットアドレッシング可能であるようにスタッカブルクロスポイントデータアクセスアレイ（ｓｔａｃｋａｂｌｅ ｃｒｏｓｓ－ｐｏｉｎｔ ｄａｔａ ａｃｃｅｓｓ ａｒｒａｙ）と併せて、バルク材料特性の抵抗値の変化（たとえば、高抵抗状態または低抵抗状態）に基づきデータを記憶する、３Ｄ ＸＰｏｉｎｔメモリを含む。たとえば、図１は、例示的な３Ｄ ＸＰｏｉｎｔメモリデバイス１００の斜視図を例示している。３Ｄ ＸＰｏｉｎｔメモリデバイス１００は、いくつかの実施形態により、メモリセルを垂直な導線の交点に位置決めするトランジスタレスのクロスポイントアーキテクチャを有する。３Ｄ ＸＰｏｉｎｔメモリデバイス１００は、同一平面内の複数の平行な下側ビット線１０２と、下側ビット線１０２より上にある同一平面内の複数の平行な上側ビット線１０４とを備える。また、３Ｄ ＸＰｏｉｎｔメモリデバイス１００は、下側ビット線１０２と上側ビット線１０４との垂直方向の間の同一平面内の複数の平行なワード線１０６を備える。図１に示されているように、各下側ビット線１０２および各上側ビット線１０４は、（ウェハ平面に平行な）平面視のビット線方向に沿って横方向に延在し、各ワード線１０６は、平面視のワード線方向に沿って横方向に延在する。各ワード線１０６は、各下側ビット線１０２および各上側ビット線１０４に対して垂直である。

【0022】

ウェハ平面内の２つの直交する方向を例示するために図１にはｘ軸およびｙ軸が含まれていることに留意されたい。ｘ方向はワード線方向であり、ｙ方向はビット線方向である。３Ｄ ＸＰｏｉｎｔメモリデバイス１００内のコンポーネントの空間的関係をさらに例示するために、ｚ軸も図１に含まれていることに留意されたい。３Ｄ ＸＰｏｉｎｔメモリデバイス１００の基板（図示せず）は、ｘ－ｙ平面内で横方向に延在する２つの横方向の表面、すなわち、ウェハのフロントサイド上の頂面と、ウェハのフロントサイドとは反対側のバックサイド上の底面とを含む。ｚ軸は、ｘ軸およびｙ軸の両方に対して垂直である。本明細書で使用されるように、一方のコンポーネント（たとえば、層またはデバイス）が、半導体デバイス（たとえば、３Ｄ ＸＰｏｉｎｔメモリデバイス１００）の別のコンポーネント（たとえば、層またはデバイス）の「上」、「より上」、または「より下」にあるかどうかは、基板がｚ方向で半導体デバイスの最下平面に位置決めされているときにｚ方向（ｘ－ｙ平面に垂直な垂直方向）で半導体デバイスの基板に関して決定される。空間的関係を記述するための同じ概念は、本開示全体にわたって適用される。

【0023】

図１に示されているように、３Ｄ ＸＰｏｉｎｔメモリデバイス１００は、下側ビット線１０２または上側ビット線１０４とそれぞれのワード線１０６との交点に各々配設されている複数のメモリセル１０８を備える。各メモリセル１０８は、少なくともＰＣＭ素子１１０およびセレクタ１１２を備え、これらは垂直方向に積層されている。各メモリセル１０８は、単一ビットのデータを記憶し、それぞれのセレクタ１１２に印加される電圧を変化させることによって書き込みまたは読み出しが可能であり、これにより、必要になるトランジスタを代替する。各メモリセル１０８は、各メモリセル１０８と接触する頂部および底部の導線、たとえば、それぞれのワード線１０６および下側ビット線１０２または上側ビット線１０４を通して印加される電流によって個別にアクセスされる。３Ｄ ＸＰｏｉｎｔメモリデバイス１００のメモリセル１０８は、メモリアレイ内に配置構成される。

【0024】

既存の３Ｄ ＸＰｏｉｎｔメモリでは、上側および下側ビット線へのビット線コンタクトは、平面視でメモリアレイの外側の両方のサイドに配置構成される。３Ｄ ＸＰｏｉｎｔメモリは、ビット線コンタクトで囲まれた多数のメモリアレイで構成されているので、ビット線コンタクト領域は、デバイス面積の著しい部分を占有し、アレイ効率を低下させる。たとえば、図２Ａは例示的な３Ｄ ＸＰｏｉｎｔメモリデバイス２００を例示するブロック図であり、図２Ｂは、図２Ａの例示的な３Ｄ ＸＰｏｉｎｔメモリデバイス２００を例示する平面図であり、図２Ｃは、図２Ａの例示的な３Ｄ ＸＰｏｉｎｔメモリデバイス２００を例示する斜視図である。

【0025】

図２Ａに示されているように、３Ｄ ＸＰｏｉｎｔメモリデバイス２００は、３Ｄ ＸＰｏｉｎｔメモリセルのアレイを各々含む２つのメモリアレイＡおよびＢ ２０２を含む。各メモリアレイ２０２について、ビット線コンタクトは、メモリアレイ２０２の周囲および外側の２つのビット線コンタクト領域（ＢＬ ＣＴ）２０４内に配設される。すなわち、２つのビット線コンタクト領域２０４は、ビット線方向（ｙ方向）でそれぞれのメモリアレイ２０２の両側に配置構成されているが、平面視ではメモリアレイ２０２とは重ならない。その結果、専用のビット線コンタクト領域２０４は、ビット線方向のデバイス領域の著しい部分を占有し、それによってアレイの効率を低下させ、インターコネクトルーティングスキーム（ｉｎｔｅｒｃｏｎｎｅｃｔ ｒｏｕｔｉｎｇ ｓｃｈｅｍｅ）を複雑にする。３Ｄ ＸＰｏｉｎｔメモリデバイス２００は、また、ワード線方向（ｘ方向）のそれぞれのメモリアレイ２０２の真ん中にあるワード線コンタクト領域（ＷＬ ＣＴ）２０６内にワード線コンタクトを備える。

【0026】

図２Ｂに示されているように、各ビット線２０８（下側ビット線または上側ビット線のいずれか）は、ビット線方向にメモリアレイ２０２を越えて外側に延在する。メモリアレイ２０２の外側にある各ビット線２０８の一方または両方の端部に、ビット線２０８の限界寸法よりも大きい限界寸法を有するビット線延長部２１０が、ビット線２０８と比較して緩和された限界寸法を有するビット線コンタクト２１２を置くように形成される。すなわち、ビット線コンタクト２１２の限界寸法がビット線２０８の限界寸法よりも大きいので、ビット線コンタクト領域２０４のサイズがさらに大きくなり、アレイ効率が低下する。たとえば、図２Ｃの斜視図に示されているように、各ビット線２０８がメモリアレイ２０２の外側でいずれかのビット線方向に横方向に延在すると、その限界寸法は大きくなり、それぞれのビット線延長部２１０が形成される。たとえば、ビット線２０８の限界寸法よりも大きい緩和された限界寸法を有するビット線コンタクト２１２は、各ビット線延長部２１０より下に接触して配設される、すなわち、同じ垂直方向に下方に延在する。

【0027】

本開示による様々な実施形態は、３Ｄ ＰＣＭメモリデバイス、たとえば、３Ｄ ＸＰｏｉｎｔメモリデバイスのための改善されたインターコネクトスキーム、およびその加工方法を提供する。ビット線コンタクトは、メモリアレイ領域内に形成され、これにより、メモリアレイ領域の外側に専用のビット線コンタクト領域を設ける必要がなくなり、それにより、メモリアレイの効率が向上し、インターコネクトルーティングが簡素化される。いくつかの実施形態において、ビット線コンタクトは、平面視でメモリセルの間に含まれるように配設される、すなわち、メモリアレイに重なる。いくつかの実施形態において、ビット線コンタクトの限界寸法は、対応するビット線の限界寸法以下である。すなわち、ビット線コンタクトの限界寸法は、ビット線の限界寸法と比較してもはや緩和されておらず、ビット線コンタクトサイズの縮小により、コンタクト領域をさらに節約することができる。限界寸法が緩和されていないビット線コンタクトを形成するために、いくつかの実施形態によれば、ｉｎ－ｓｉｔｕポリマー堆積およびエッチングスキームが使用される。

【0028】

図３Ａは、本開示のいくつかの実施形態による、例示的な３Ｄ ＰＣＭメモリデバイス３００を例示するブロック図である。３Ｄ ＸＰｏｉｎｔメモリデバイスなどの、３Ｄ ＰＣＭメモリデバイス３００は、メモリアレイ領域に配設された３Ｄ ＰＣＭセルのアレイを各々含む複数のメモリアレイＡおよびＢ３０２を含むことができる。また、各メモリアレイ３０２について、３Ｄ ＰＣＭメモリデバイス３００は、ビット線方向（ｙ方向）のメモリアレイ領域の２つの端の２つのビット線コンタクト領域（ＢＬ ＣＴ）３０４に配設されたビット線コンタクトを備えることができる。ビット線コンタクトがメモリアレイ領域の外側にある図２Ａの３Ｄ ＸＰｏｉｎｔメモリデバイス２００とは異なり、３Ｄ ＰＣＭメモリデバイス３００のビット線コンタクトの少なくとも一部は、メモリアレイ領域内に配設されている。図３Ａに示されているように、各ビット線コンタクト領域３０４は、いくつかの実施形態によれば、それぞれのメモリアレイ３０２と完全に重なっている。すなわち、ビット線コンタクト領域３０４内の各ビット線コンタクトは、いくつかの実施形態によれば、メモリアレイ領域内に配設されている。各メモリアレイ３０２について、３Ｄ ＰＣＭメモリデバイス３００は、ワード線方向（ｘ方向）のメモリアレイ領域の真ん中にワード線コンタクト領域（ＷＬ ＣＴ）３０６をさらに備えることができる。３Ｄ ＰＣＭメモリデバイス３００のワード線コンタクトは、ワード線コンタクト領域３０６内に配設され得る。いくつかの実施形態において、ワード線コンタクトの各々は、メモリアレイ領域内に配設される。ワード線コンタクト領域３０６およびビット線コンタクト領域３０４の両方を、それぞれのメモリアレイ３０２のメモリアレイ領域内に配置構成することによって、コンタクト領域は節約され、メモリアレイの効率が改善され得る。

【0029】

図３Ｂは、本開示のいくつかの実施形態による、図３Ａの例示的な３Ｄ ＰＣＭメモリデバイス３００を例示する平面図である。図３Ｂに示されているように、３Ｄ ＰＣＭメモリデバイス３００は、複数のビット線３０８をさらに含むことができる。各ビット線３０８は、いくつかの実施形態により、ビット線方向（ｙ方向）にメモリアレイ３０２のメモリアレイ領域を横切って延在する。メモリアレイ３０２を越えて外側に延在する図２Ｂの３Ｄ ＸＰｏｉｎｔメモリデバイス２００のビット線２０８とは異なり、３Ｄ ＰＣＭメモリデバイス３００のビット線３０８は、メモリアレイ３０２のメモリアレイ領域内に配設される。ビット線コンタクト２１２が形成される緩和された限界寸法を有するビット線延長部２１０を含む３Ｄ ＸＰｏｉｎｔメモリデバイス２００とは異なり、３Ｄ ＰＣＭメモリデバイス３００は、それぞれのビット線３０８と直接接触するビット線コンタクト３１０を備える。各ビット線コンタクト３１０は、メモリアレイ３０２のメモリアレイ領域内のビット線コンタクト領域３０４に配設され得る。いくつかの実施形態において、各ビット線コンタクト３１０の限界寸法は、各ビット線３０８の限界寸法以下である。すなわち、いくつかの実施形態により、ビット線コンタクト３１０の限界寸法は、ビット線３０８と比較して緩和されない。したがって、ビット線コンタクトサイズは、コンタクト面積をさらに節約するように縮小され得る。図３Ｂに示されているように、各ビット線３０８は、２つのビット線コンタクト領域３０４において２つのビット線コンタクト３１０とそれぞれ接触しているけれども、他のいくつかの実施形態では、ビット線３０８の１つまたは複数が、２つのビット線コンタクト領域３０４のいずれか１つにおいて１つのビット線コンタクト３１０のみと接触し得ることが理解される。

【0030】

図３Ｃは、本開示のいくつかの実施形態による、図３Ａの例示的な３Ｄ ＰＣＭメモリデバイス３００を例示する斜視図である。図３Ｃに示されているように、３Ｄ ＰＣＭメモリデバイス３００は、複数のワード線３１２をさらに含むことができる。各ワード線３１２は、いくつかの実施形態により、ワード線方向（ｘ方向）にメモリアレイ３０２のメモリアレイ領域を横切って延在する。すなわち、３Ｄ ＸＰｏｉｎｔメモリデバイスなどの、３Ｄ ＰＣＭメモリデバイス３００のワード線３１２およびビット線３０８は、クロスポイント構造の垂直に配置構成された導線とすることができる。

【0031】

いくつかの実施形態において、３Ｄ ＰＣＭメモリデバイス３００は、互いに平行な下側ビット線３０８Ａおよび上側ビット線３０８Ｂを含む。たとえば、図３Ｃに示されているように、下側ビット線３０８Ａおよび上側ビット線３０８Ｂの各々は、ビット線方向（ｙ方向）にメモリアレイ３０２を横切って横方向に延在し得る。下側ビット線３０８Ａおよび上側ビット線３０８Ｂは、いくつかの実施形態により、同じ限界寸法、たとえば、ｘ方向に同じ幅を有する。一例では、下側ビット線３０８Ａおよび上側ビット線３０８Ｂの限界寸法は、約２０ｎｍであってもよく、下側ビット線３０８Ａおよび上側ビット線３０８Ｂのピッチは、約４０ｎｍであってよい。いくつかの実施形態において、３Ｄ ＰＣＭメモリデバイス３００は、ｚ方向の下側ビット線３０８Ａと上側ビット線３０８Ｂとの間の同一平面内に平行なワード線３１２も備える。ワード線３１２の各々は、いくつかの実施形態により、下側ビット線３０８Ａおよび上側ビット線３０８Ｂに垂直である。一例では、ワード線３１２の限界寸法、たとえば、ｙ方向の幅は、約２０ｎｍであってもよく、ワード線３１２のピッチは、約４０ｎｍである。下側ビット線３０８Ａ、上側ビット線３０８Ｂ、およびワード線３１２は、限定はしないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、シリサイド、またはそれらの任意の組合せを含む導電性材料を含むことができる。いくつかの実施形態において、下側ビット線３０８Ａ、上側ビット線３０８Ｂ、およびワード線３１２の各々は、タングステンなどの金属を含む。

【0032】

いくつかの実施形態において、３Ｄ ＰＣＭメモリデバイス３００は、下側ビット線３０８Ａとワード線３１２のそれぞれの１つとの交点に各々配設された複数の下側メモリセル３１４Ａと、上側ビット線３０８Ｂとワード線３１２のそれぞれの１つとの交点に各々配設された複数の上側メモリセル３１４Ｂとを備える。各メモリセル３１４Ａまたは３１４Ｂは、メモリセル３１４Ａまたは３１４Ｂに接触するそれぞれのワード線３１２およびビット線３０８Ａまたは３０８Ｂを通して印加される電流によって個別にアクセスされ得る。下側メモリセル３１４Ａおよび上側メモリセル３１４Ｂの各々は、積層されたＰＣＭ素子３２２、セレクタ３１８、ならびに複数の電極３１６、３２０、および３２４を備えることができる。ＰＣＭ素子３２２は、相変化物質を電気熱的に加熱し、および急冷することに基づき相変化物質内の非晶相の抵抗率と結晶相の抵抗率との間の差を利用することができる。電流が印加され、それにより、ＰＣＭ素子３２２の相変化物質（または電流経路をブロックするその少なくとも一部）をこの２つの相に繰り返しスイッチングしてデータを記憶させることができる。単一ビットのデータが各メモリセル３１４Ａまたは３１４Ｂ内に記憶され、それぞれのセレクタ３１８に印加される電圧を変化させることによって書き込まれるか、または読み出され、これにより、トランジスタが不要になる。いくつかの実施形態において、３つの電極３１６、３２０、および３２４が、それぞれ、セレクタ３１８より下、セレクタ３１８とＰＣＭ素子３２２との間、ＰＣＭ素子３２２より上に配設される。他のいくつかの実施形態では、セレクタ３１８とＰＣＭ素子３２２の相対的位置は入れ替えられ得ることは理解される。

【0033】

３Ｄ ＰＣＭメモリデバイス３００が、３Ｄ ＸＰｏｉｎｔメモリデバイスであるいくつかの実施形態では、セレクタ３１８およびＰＣＭ素子３２２は、二重に積み重ねられたストレージ／セレクタ構造にすることができる。ＰＣＭ素子３２２の材料は、いくつかの実施形態により、ＧＳＴ（Ｇｅ－Ｓｂ－Ｔｅ）合金などのカルコゲナイド系合金（カルコゲナイドガラス）、または任意の他の好適な相変化材料を含む。セレクタ３１８の材料は、Ｚｎ_ｘＴｅ_ｙ、Ｇｅ_ｘＴｅ_ｙ、Ｎｂ_ｘＯ_ｙ、Ｓｉ_ｘＡｓ_ｙＴｅ_ｚなどの任意の好適なオボニックスレッショルドスイッチ（ＯＴＳ）材料を含むことができる。メモリアレイ３０２の構造、構成、および材料は、図３Ｃの例に限定されず、任意の好適な構造、構成、および材料を含むことができることは理解される。電極３１６、３２０、および３２４は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、炭素、ポリシリコン、ドープシリコン、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。いくつかの実施形態において、電極３１６、３２０、および３２４の各々は、非晶質炭素などの炭素を含む。

【0034】

図３Ｃに示されているように、３Ｄ ＰＣＭメモリデバイス３００は、下側ビット線３０８Ａより下にあり下側ビット線３０８Ａと接触している下側ビット線コンタクト３１０Ａと、上側ビット線３０８Ｂより上にあり上側ビット線３０８Ｂと接触している上側ビット線コンタクト３１０Ｂとをさらに備えることができる。下側ビット線コンタクト３１０Ａは、いくつかの実施形態により、下方に延在し、上側ビット線コンタクト３１０Ｂは、上方に延在する。すなわち、下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト３１０Ｂは、反対方向に垂直に延在することができる。下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト３１０Ｂは、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ドープシリコン、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。いくつかの実施形態において、下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト３１０Ｂの各々は、タングステンなどの金属を含む。したがって、下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト３１０Ｂは、それぞれの下側メモリセル３１４Ａまたは上側メモリセル３１４Ｂを個別にアドレッシングするためにそれぞれ下側ビット線３０８Ａおよび上側ビット線３０８Ｂに電気的に接続される。

【0035】

上で説明されているように、ビット線コンタクト３１０Ａおよび３１０Ｂは、チップ空間をさらに効率的に使用するために、非緩和限界寸法、すなわち、縮小されたコンタクトサイズを有することができる。いくつかの実施形態において、下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト３１０Ｂの少なくとも一方の限界寸法（たとえば、直径）は、対応する下側ビット線３０８Ａまたは上側ビット線３０８Ｂの限界寸法（たとえば、ｘ方向の幅）以下である。一例では、下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト３１０Ｂの少なくとも一方の限界寸法は、対応する下側ビット線３０８Ａまたは上側ビット線３０８Ｂの限界寸法と同じであってもよい。別の例では、下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト３１０Ｂの少なくとも一方の限界寸法は、対応する下側ビット線３０８Ａまたは上側ビット線３０８Ｂの限界寸法より小さくてもよい。いくつかの実施形態において、下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト３１０Ｂの少なくとも一方の限界寸法は、６０ｎｍ以下など、約６０ｎｍ以下である。いくつかの実施形態において、下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト３１０Ｂの少なくとも一方の限界寸法は、１０ｎｍから３０ｎｍの間（たとえば、１０ｎｍ、１１ｎｍ、１２ｎｍ、１３ｎｍ、１４ｎｍ、１５ｎｍ、１６ｎｍ、１７ｎｍ、１８ｎｍ、１９ｎｍ、２０ｎｍ、２１ｎｍ、２２ｎｍ、２３ｎｍ、２４ｎｍ、２５ｎｍ、２６ｎｍ、２７ｎｍ、２８ｎｍ、２９ｎｍ、３０ｎｍ、これらの値のいずれかによって下端を限度とする任意の範囲、またはこれらの値のいずれか２つによって定義される任意の範囲）など、約１０ｎｍから約３０ｎｍの間である。いくつかの実施形態において、下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト３１０Ｂの各々の限界寸法は、下側ビット線３０８Ａおよび上側ビット線３０８Ｂの各々の限界寸法以下である。いくつかの実施形態において、ビット線３０８Ａおよび３０８Ｂおよびビット線コンタクト３１０Ａおよび３１０Ｂの両方の限界寸法は、２０ｎｍなど、約２０ｎｍである。

【0036】

いくつかの実施形態において、下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト３１０Ｂの少なくとも一方は、対応する下側ビット線３０８Ａまたは上側ビット線３０８Ｂと同じピッチを有する。いくつかの実施形態において、ピッチは、８０ｎｍ以下など、約８０ｎｍ以下である。いくつかの実施形態において、ピッチは、２０ｎｍと６０ｎｍとの間（たとえば、２０ｎｍ、２２ｎｍ、２４ｎｍ、２６ｎｍ、２８ｎｍ、３０ｎｍ、３２ｎｍ、３４ｎｍ、３６ｎｍ、３８ｎｍ、４０ｎｍ、４２ｎｍ、４４ｎｍ、４６ｎｍ、４８ｎｍ、５０ｎｍ、５２ｎｍ、５４ｎｍ、５６ｎｍ、５８ｎｍ、６０ｎｍ、これらの値のいずれかによって下端を限度とする任意の範囲、またはこれらの値のいずれか２つによって定義される任意の範囲）など、約２０ｎｍと約６０ｎｍとの間である。いくつかの実施形態において、下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト３１０Ｂの各々のピッチは、下側ビット線３０８Ａおよび上側ビット線３０８Ｂの各々のピッチ以下である。いくつかの実施形態において、ビット線３０８Ａおよび３０８Ｂおよびビット線コンタクト３１０Ａおよび３１０Ｂの両方のピッチは、４０ｎｍなど、約４０ｎｍである。非緩和限界寸法およびピッチを有するビット線コンタクト３１０Ａおよび３１０Ｂを有することによって、ビット線コンタクト３１０Ａおよび３１０Ｂは、ビット線延長部（たとえば、図２Ｃに示すような２１０）と接触するのとは反対に、ビット線３０８Ａおよび３０８Ｂと直接接触することができる。

【0037】

いくつかの実施形態において、下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト３１０Ｂのうちの少なくとも一方は、（ウェハ平面に平行な）平面図内でメモリアレイ３０２の下側メモリセル３１４Ａおよび上側メモリセル３１４Ｂとの間に含まれるように配設される。本明細書において使用されているように、ビット線コンタクト３１０Ａまたは３１０Ｂは、（ｉ）ビット線コンタクト３１０Ａまたは３１０Ｂが平面視でメモリセル３１４Ａおよび３１４Ｂの少なくとも１つと重なるとき、または（ｉｉ）ビット線コンタクト３１０Ａまたは３１０Ｂが平面視でメモリセル３１４Ａと３１４Ｂとの間に配設されるとき、メモリアレイ３０２のメモリセル３１４Ａと３１４Ｂとの間に「含まれるように」配設される。図３Ｃに示されているように、メモリセル３１４Ａおよび３１４Ｂは、ワード線３１２とビット線３０８Ａおよび３０８Ｂとの交点に配置構成され、各ビット線コンタクト３１０Ａまたは３１０Ｂは、それぞれのビット線３０８Ａまたは３０８Ｂと接触しているので、ビット線方向（ｙ方向）でメモリアレイ３０２の一番外側のメモリセル３１４Ａおよび３１４Ｂは、下側ビット線コンタクト３１０Ａおよび／または上側ビット線コンタクト３１０Ｂが配設され得る範囲（境界線「ａ」と「ｂ」との間）を定義する。図３Ｃに示されている例において、下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト３１０Ｂは両方とも、それぞれ、一番外側のメモリセル３１４Ａおよび３１４Ｂと重なり合う。つまり、各ビット線コンタクト３１０Ａまたは３１０Ｂは、メモリアレイ３０２のメモリアレイ領域内に配設される。下側ビット線コンタクト３１０Ａおよび／または上側ビット線コンタクト３１０Ｂは、平面視でメモリセル３１４Ａと３１４Ｂとの間に含まれるように任意の位置（たとえば、図３Ｃの境界「ａ」と「ｂ」との間の任意の場所）に配設され得ることは理解される。いくつかの実施形態において、下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト３１０Ｂのうちの少なくとも一方は、平面視でメモリアレイ３０２の下側メモリセル３１４Ａと上側メモリセル３１４Ｂとの間に配設される、すなわち、平面視でメモリセル３１４Ａまたは３１４Ｂと重なり合わない。

【0038】

図３Ｃにおいて、下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト３１０Ｂの各々が、平面視でメモリアレイ３０２の下側メモリセル３１４Ａと上側メモリセル３１４Ｂとの間に含まれるように配設されているが、他のいくつかの実施形態では、下側ビット線コンタクトおよび上側ビット線コンタクトの一方が、平面視でメモリアレイの外側に配設され得ることが理解される。言い換えると、下側ビット線コンタクトまたは上側ビット線コンタクトのうちの少なくとも一方は、平面視で下側メモリセルと上側メモリセルとの間に含まれるように配設される。たとえば、図４Ａは、本開示のいくつかの実施形態による、別の例示的な３Ｄ ＰＣＭメモリデバイス４００を例示する斜視図であり、図４Ｂは、本開示のいくつかの実施形態による、なおも別の例示的な３Ｄ ＰＣＭメモリデバイス４０１を例示する斜視図である。３Ｄ ＰＣＭメモリデバイス４００は、上側ビット線および上側ビット線コンタクトを除いて、図３Ｃの３Ｄ ＰＣＭメモリデバイス３００に類似している。図３Ｃの３Ｄ ＰＣＭメモリデバイス３００に関して上で説明されている同じコンポーネントの構造、機能、および材料は、説明を容易にするために繰り返さない。

【0039】

図４Ａに示されているように、上側ビット線４０２Ｂは、ビット線方向（ｙ方向）にメモリアレイ３０２を越えて横方向に延在し、上側ビット線４０２Ｂと接触する上側ビット線コンタクト４０４Ｂは、いくつかの実施形態により、平面視で、メモリアレイ３０２の下側メモリセル３１４Ａと上側メモリセル３１４Ｂとの間に含まれるように配設されない。すなわち、下側ビット線コンタクト３１０Ａは、いくつかの実施形態により、メモリアレイ３０２のメモリアレイ領域内に配設されるが、上側ビット線コンタクト４０４Ｂは、メモリアレイ３０２のメモリアレイ領域の外側に配設される。いくつかの実施形態において、下側ビット線コンタクト３１０Ａおよび上側ビット線コンタクト４０４Ｂは、ビット線コンタクト３１０Ａおよび４０４Ｂを３Ｄ ＰＣＭメモリデバイス４００の同じ側からパディングできるように同じ方向に向かって、たとえば、図４Ａに示されているように下方に向かって延在する。上側ビット線４０２Ｂは、図４Ａ内のメモリアレイ３０２を越えて延在するが、上側ビット線４０２Ｂの限界寸法は増加し得ない、すなわち、上側ビット線延長部を形成せず、上側ビット線コンタクト４０４Ｂの限界寸法（たとえば、直径）は、上で詳しく説明されているように、上側ビット線４０２Ｂの限界寸法（たとえば、ｘ方向の幅）以下であり得ることは理解される。

【0040】

次に図４Ｂを参照すると、３Ｄ ＰＣＭメモリデバイス４０１は、下側ビット線および下側ビット線コンタクトを除いて、図３Ｃの３Ｄ ＰＣＭメモリデバイス３００に類似している。図３Ｃの３Ｄ ＰＣＭメモリデバイス３００に関して上で説明されている同じコンポーネントの構造、機能、および材料は、説明を容易にするために繰り返さない。図４Ｂに示されているように、下側ビット線４０６Ａは、ビット線方向（ｙ方向）にメモリアレイ３０２を越えて横方向に延在し、下側ビット線４０６Ａと接触する下側ビット線コンタクト４０８Ａは、いくつかの実施形態により、平面視で、メモリアレイ３０２の下側メモリセル３１４Ａと上側メモリセル３１４Ｂとの間に含まれるように配設されない。すなわち、上側ビット線コンタクト３１０Ｂは、いくつかの実施形態により、メモリアレイ３０２のメモリアレイ領域内に配設されるが、下側ビット線コンタクト４０８Ａは、メモリアレイ３０２のメモリアレイ領域の外側に配設される。いくつかの実施形態において、下側ビット線コンタクト４０８Ａおよび上側ビット線コンタクト３１０Ｂは、ビット線コンタクト４０８Ａおよび３１０Ｂを３Ｄ ＰＣＭメモリデバイス４００の同じ側からパディングできるように同じ方向に向かって、たとえば、図４Ｂに示されているように上方に向かって延在する。下側ビット線４０６Ａは、図４Ｂ内のメモリアレイ３０２を越えて延在するが、下側ビット線４０６Ａの限界寸法は増加し得ない、すなわち、下側ビット線延長部を形成せず、下側ビット線コンタクト４０８Ａの限界寸法（たとえば、直径）は、上で詳しく説明されているように、下側ビット線４０６Ａの限界寸法（たとえば、ｘ方向の幅）以下であり得ることは理解される。

【0041】

図５Ａ～図５Ｌは、本開示のいくつかの実施形態による、３Ｄ ＰＣＭメモリデバイスを形成するための例示的な加工プロセスを示す図である。図６は、本開示のいくつかの実施形態による、３Ｄ ＰＣＭメモリデバイスを形成するための例示的な方法６００のフローチャートである。図５Ａ～図５Ｌ、および図６に示されている３Ｄメモリデバイスの例は、図４Ａに示されている３Ｄ ＰＣＭメモリデバイス４００を含む。図５Ａ～図５Ｌ、および図６については、一緒に説明される。方法６００に示されている動作は網羅されておらず、例示されている動作のいずれかの前、後、または間に他の動作も同様に実行され得ることは理解される。さらに、これらの動作のうちのいくつかは、同時に、または図６に示されているのと異なる順序で、実行されてよい。

【0042】

図６を参照すると、方法６００は、下側ビット線コンタクトおよび下側ビット線コンタクトと接触する下側ビット線が形成される、動作６０２で開始される。いくつかの実施形態において、下側ビット線コンタクトを形成することは、ｉｎ－ｓｉｔｕポリマー堆積およびエッチングを含み、これにより、下側ビット線コンタクトの限界寸法は下側ビット線の限界寸法以下になる。いくつかの実施形態において、下側ビット線を形成するために、導体の層が堆積され、導体の層がダブルパターニングされ、導体のダブルパターニングされた層がエッチングされる。導体の層は、タングステンを含むことができる。いくつかの実施形態において、下側ビット線コンタクトの限界寸法は、対応する下側ビット線の限界寸法以下である。たとえば、限界寸法は、約１０ｎｍから約３０ｎｍの間など、約６０ｎｍ以下である。いくつかの実施形態において、下側ビット線コンタクトは、下側ビット線と同じピッチを有する。たとえば、ピッチは、約８０ｎｍ以下である。

【0043】

図５Ａを参照すると、複数の下側ビット線コンタクト５０４が、誘電体層５０２を通して形成されている。下側ビット線コンタクト５０４を形成するために、酸化シリコンなどの、誘電体材料を有する誘電体層５０２は、限定はしないが化学気相堆積（ＣＶＤ）、物理気相成長（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはこれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって最初に形成され得る。上で詳細に説明されているような非緩和限界寸法およびピッチを有する下側ビット線コンタクト５０４のコンタクトホール（図示せず）は、コンタクトホールの寸法を制御するために、ｉｎ－ｓｉｔｕポリマー堆積およびエッチングを使用して誘電体層５０２を通してエッチングされ得る。たとえば、プラズマエッチングプロセスは、エッチ速度を制御するためにプラズマエッチング中にポリマー堆積（たとえば、フッ化炭素ポリマー層の蓄積）が起こるように修正され得る（「重合」とも呼ばれる）。次いで、同じプラズマエッチング装置でプラズマエッチングが実行され、それによりポリマー層をエッチバックして最終的に除去し得る。Ｉｎ－ｓｉｔｕポリマー堆積およびエッチングは、フォトリソグラフィでは容易に実現され得ない縮小されたコンタクトサイズを実現するためにパターニング後の下側ビット線コンタクト５０４の限界寸法をさらに小さくすることができる。たとえば、下側ビット線コンタクト５０４のコンタクトホールの限界寸法は、フォトリソグラフィ後に約５０ｎｍから約６０ｎｍの間であってもよく、ｉｎ－ｓｉｔｕポリマー堆積およびエッチング後に約２０ｎｍおよび約３０ｎｍにさらに低減され得る。コンタクトホールの形成後、下側ビット線コンタクト５０４は、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用してコンタクトホールを埋めるために、タングステンなどの、１つまたは複数の導電性材料を堆積することによって形成され得る。下側ビット線コンタクト５０４は、下側ビット線コンタクト５０４の上側端部（頂面）が誘電体層５０２の頂面と同一平面になるように化学機械研磨（ＣＭＰ）および／またはエッチングによってさらに平坦化され得る。

【0044】

図５Ａに例示されているように、導体層５０８は、誘電体層５０２上に形成され、下側ビット線コンタクト５０４と接触している。いくつかの実施形態において、タングステン層などの、金属層は、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用して堆積される。図５Ｂに関して以下で詳しく説明されているように、導体層５０８は、次いで、ダブルパターニングされ、ダブルパターニングされた導体層５０８は、エッチングされて、下側ビット線コンタクト５０４の上に、かつ下側ビット線コンタクト５０４と接触する下側ビット線５３６をそれぞれ形成する。

【0045】

方法６００は、図６に例示されているように、動作６０４に進み、複数の下側メモリセルが下側ビット線より上に形成され、下側ビット線と接触する。下側メモリセルの各々は、積層されたＰＣＭ素子、セレクタ、および複数の電極を備えることができる。いくつかの実施形態において、下側ビット線コンタクトは、平面視で下側メモリセル同士の間に含まれるように配設される。複数の下側メモリセルを形成するために、いくつかの実施形態により、第１の導体、ＯＴＳ材料、第２の導体、カルコゲナイド系合金、および第３の導体の層がその後堆積されて、メモリスタックを形成し、その後メモリスタックが２つの垂直な方向にエッチングされる。第１、第２、および第３の導体の各々は、非晶質炭素を含むことができる。いくつかの実施形態において、その後メモリスタックをエッチングするために、メモリスタックは、２つの垂直方向の第１の方向にダブルパターニングされ、ダブルパターニングされたメモリスタックは、第１の方向にエッチングされて第１のギャップを形成し、第１のギャップは、誘電体材料を充填され、エッチングされたメモリスタックは、２つの垂直方向の第２の方向にダブルパターニングされ、ダブルパターニングされたエッチングされたメモリスタックは、第２の方向にエッチングされて第２のギャップを形成し、第２のギャップは、誘電体材料を充填される。

【0046】

図５Ａに示されているように、下側メモリスタック５０６が導体層５０８上に形成される。いくつかの実施形態において、下側メモリスタック５０６を形成するために、第１の導体層５１０、ＯＴＳ材料層５１２、第２の導体層５１４、カルコゲナイド系合金層５１６、および第３の導体層５１８が、その後、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電極メッキ、任意の他の好適な堆積プロセス、またはそれらの任意の組合せを含む、１つまたは複数の薄膜堆積プロセスを使用して堆積される。たとえば、第１、第２、および第３の導体層５１０、５１４、および５１８の各々は、非晶質炭素を含んでいてもよく、ＯＴＳ材料層５１２は、Ｚｎ_ｘＴｅ_ｙ、Ｇｅ_ｘＴｅ_ｙ、Ｎｂ_ｘＯ_ｙ、Ｓｉ_ｘＡｓ_ｙＴｅ_ｚなどを含んでいてもよく、カルコゲナイド系合金層５１６は、ＧＳＴ合金を含んでいてもよい。ＯＴＳ材料層５１２およびカルコゲナイド系合金層５１６を堆積させる順序は、いくつかの実施形態では入れ替えられる得ることは理解される。いくつかの実施形態において、誘電体層５２０は、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用して、窒化ケイ素などの、誘電体材料を堆積することによって下側メモリスタック５０６上に形成される。

【0047】

図５Ｂに例示されているように、下側メモリスタック５０６およびその下の導体層５０８およびその上の誘電体層５２０（図５Ａに示されているような）は、ビット線方向（ｙ方向）にエッチングされる。いくつかの実施形態において、下側メモリスタック５０６、導体層５０８、および誘電体層５２０は、最初にビット線方向にダブルパターニングされる。たとえば、エッチングマスク（図示せず）が、フォトリソグラフィ、現像、およびエッチングによって誘電体層５２０上にパターニングされる。エッチングマスクは、フォトレジストマスクまたはフォトリソグラフィマスクに基づきパターニングされたハードマスクであってよい。ダブルパターニングは、限定はしないが、形成されるべき下側ビット線５３６および下側メモリセル５３８（図５Ｇに示されているような）の限界寸法を制御するために、Ｌｉｔｈｏ－Ｅｔｃｈ－Ｌｉｔｈｏ－Ｅｔｃｈ（ＬＥＬＥ）ピッチ分割または自己整合型ダブルパターニング（ＳＡＤＰ）を含むことができる。いくつかの実施形態において、ダブルパターニングされた下側メモリスタック５０６、導体層５０８、および誘電体層５２０は、ビット線方向にエッチングされて、ビット線方向に平行な第１のギャップ５２２を形成する。下側メモリスタック５０６、導体層５０８、および誘電体層５２０は、平行な第１のギャップ５２２を同時に形成するために、ダブルパターニングされたエッチングマスクを使用して、１つまたは複数のウェットエッチングおよび／または深掘り反応性イオンエッチング（ＤＲＩＥ）などのドライエッチングプロセスによってエッチングスルーされ得る。それによって、ビット線方向に沿って延在する平行な下側ビット線５３６が形成され、これらは、いくつかの実施形態により、下側ビット線コンタクト５０４より上にあり、下側ビット線コンタクト５０４と接触している。エッチングされたメモリスタック５２４は、それによって、第１のギャップ５２２によって分離されて、同様に形成される。

【0048】

図５Ｃに例示されているように、第１のギャップ５２２（図５Ｃに示されているような）は、酸化ケイ素などの、誘電体材料５２６を充填される。いくつかの実施形態において、誘電体材料５２６は、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電極メッキ、他の任意の好適な堆積プロセス、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用して第１のギャップ５２２内に堆積され、続いて、ＣＭＰおよび／またはエッチングなどの平坦化プロセスが行われる。たとえば、酸化ケイ素は、ＡＬＤを使用して第１のギャップ５２２内に堆積され、続いてＣＭＰが行われ、第１のギャップ５２２を充填し得る。

【0049】

図５Ｄに例示されているように、複数のワード線コンタクト５２８が誘電体層５０２上に形成される。いくつかの実施形態において、ワード線コンタクト５２８は、最初にパターニングによって、続いてｉｎ－ｓｉｔｕポリマー堆積およびエッチング、ならびにＣＶＤ、ＰＶＤ、またはＡＬＤなどの１つまたは複数の薄膜堆積プロセスによって形成される。ワード線コンタクト５２８の上側端部（頂面）は、エッチングされたメモリスタック５２４の頂面と同一平面になるようにＣＭＰを使用して平坦化され得る。平坦化プロセスにおいて、誘電体層５２０（図５Ｃに示されているような）および誘電体材料５２６の頂部が除去され、いくつかの実施形態により、エッチングされたメモリスタック５２４の第３の導体層５１８の頂面を露出させる。

【0050】

方法６００は、図６に例示されているように、動作６０６に進み、同じ平面内の複数の平行なワード線が下側メモリセルより上に形成され、下側メモリセルと接触する。ワード線の各々は、下側ビット線に対して垂直であるものとしてよい。いくつかの実施形態において、ワード線を形成するために、導体の層が堆積され、導体の層がダブルパターニングされ、導体のダブルパターニングされた層がエッチングされる。

【0051】

図５Ｅに示されているように、導体層５３０は、エッチングされたメモリスタック５２４および誘電体材料５２６上に形成され、ワード線コンタクト５２８の上側端部と接触する。いくつかの実施形態において、タングステン層などの、金属層は、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用して堆積される。

【0052】

図５Ｆに示されているように、導体層５３０は、次にワード線方向（ｘ方向）にダブルパターニングされて、ワード線方向に沿って延在するエッチングマスク５３２を形成する。エッチングマスク５３２は、フォトリソグラフィ、現像、およびエッチングによって導体層５３０上にパターニングされ得る。エッチングマスク５３２は、フォトレジストマスクまたはフォトリソグラフィマスクに基づきパターニングされたハードマスクであってよい。ダブルパターニングは、限定はしないが、形成されるべき下側ワード線５３４および下側メモリセル５３８（図５Ｇに示されているような）の限界寸法を制御するために、ＬＥＬＥピッチ分割またはＳＡＤＰを含むことができる。図５Ｆのダブルパターニングプロセスは、図５Ｂのダブルパターニングプロセスが実行されるビット線方向に垂直である、ワード線方向に実行される。

【0053】

図５Ｇに例示されているように、導体層５３０（図５Ｆに示されているような）およびその下のエッチングされたメモリスタック５２４は、ワード線方向（ｘ方向）にエッチングされ、ワード線方向に第２のギャップ５３７を形成する。エッチングは、いくつかの実施形態により、下側ビット線５３６がそのまま残るように、下側ビット線５３６で停止する。導体層５３０およびエッチングされたメモリスタック５２４は、平行な第２のギャップ５３７を同時に形成するために、エッチングマスク５３２を使用して１つまたは複数のウェットエッチングおよび／またはＤＲＩＥなどのドライエッチングプロセスによってエッチングスルーされ得る。それによって、ワード線方向に沿って延在する平行な下側ワード線５３４が形成され、これらは、いくつかの実施形態により、下側ワード線コンタクト５２８より上にあり、下側ワード線コンタクト５２８と接触している。下側メモリセル５３８は、それによって、下側ビット線５３６および下側ワード線５３４の交点にそれぞれ同様に形成される。各下側メモリセル５３８は、第１の導体層５１０（第１の電極として）、ＯＴＳ材料層５１２（セレクタとして）、第２の導体層５１４（第２の電極として）、カルコゲナイド系合金層５１６（ＰＣＭ素子として）、および第３の導体層５１８（第３の電極として）を備えることができる。下側メモリセル５３８は、いくつかの実施形態により、下側ビット線５３６より上にあり、下側ビット線５３６と接触している。いくつかの実施形態において、下側メモリセル５３８は、各下側ビット線コンタクト５０４が平面視で下側メモリセル５３８の間に含まれるように配設されるように（たとえば、図５Ｆのダブルパターニングプロセスによって）パターニングされる。

【0054】

図示されていないが、第２のギャップ５３７は、酸化シリコンなどの誘電体材料を充填され得る。いくつかの実施形態において、誘電体材料は、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電極メッキ、他の任意の好適な堆積プロセス、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用して第２のギャップ５３７内に堆積され、続いて、ＣＭＰおよび／またはエッチングなどの平坦化プロセスが行われる。たとえば、酸化ケイ素は、ＡＬＤを使用して第２のギャップ５３７内に堆積され、続いてＣＭＰが行われ、第２のギャップ５３７を充填し得る。

【0055】

方法６００は、図６に例示されているように、動作６０８に進み、複数の上側メモリセルがワード線より上に形成され、ワード線と接触する。上側メモリセルの各々は、積層されたＰＣＭ素子、セレクタ、および複数の電極を備えることができる。上側メモリセルの各々は、ワード線のそれぞれの１つと接触することができる。複数の上側メモリセルを形成するために、いくつかの実施形態により、第１の導体、ＯＴＳ材料、第２の導体、カルコゲナイド系合金、および第３の導体の層がその後堆積されて、メモリスタックを形成し、その後メモリスタックが２つの垂直な方向にエッチングされる。第１、第２、および第３の導体の各々は、非晶質炭素を含むことができる。いくつかの実施形態において、その後メモリスタックをエッチングするために、メモリスタックは、２つの垂直方向の第１の方向にダブルパターニングされ、ダブルパターニングされたメモリスタックは、第１の方向にエッチングされて第１のギャップを形成し、第１のギャップは、誘電体材料を充填され、エッチングされたメモリスタックは、２つの垂直方向の第２の方向にダブルパターニングされ、ダブルパターニングされてエッチングされたメモリスタックは、第２の方向にエッチングされて第２のギャップを形成し、第２のギャップは、誘電体材料を充填される。

【0056】

図５Ｈに例示されているように、導体層５４２が下側ワード線５３４上に形成され、上側メモリスタック５４０が導体層５４２上に形成される。いくつかの実施形態において、上側メモリスタック５４０を形成するために、第１の導体層５４４、ＯＴＳ材料層５４６、第２の導体層５４８、カルコゲナイド系合金層５５０、および第３の導体層５５２が、その後、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電極メッキ、任意の他の好適な堆積プロセス、またはそれらの任意の組合せを含む、１つまたは複数の薄膜堆積プロセスを使用して堆積される。たとえば、第１、第２、および第３の導体層５４４、５４８、および５５２の各々は、非晶質炭素を含んでいてもよく、ＯＴＳ材料層５４６は、Ｚｎ_ｘＴｅ_ｙ、Ｇｅ_ｘＴｅ_ｙ、Ｎｂ_ｘＯ_ｙ、Ｓｉ_ｘＡｓ_ｙＴｅ_ｚなどを含んでいてもよく、カルコゲナイド系合金層５５０は、ＧＳＴ合金を含んでいてもよい。ＯＴＳ材料層５４６およびカルコゲナイド系合金層５５０を堆積させる順序は、いくつかの実施形態では入れ替えられる得ることは理解される。いくつかの実施形態において、誘電体層５５４は、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用して、窒化ケイ素などの、誘電体材料を堆積することによって上側メモリスタック５４０上に形成される。

【0057】

図５Ｉに例示されているように、上側メモリスタック５４０およびその下の導体層５４２（図５Ｈに示されているような）およびその上の誘電体層５５４は、ワード線方向（ｘ方向）にエッチングされる。いくつかの実施形態において、上側メモリスタック５４０、導体層５４２、および誘電体層５５４は、最初にワード線方向にダブルパターニングされる。たとえば、エッチングマスク（図示せず）が、フォトリソグラフィ、現像、およびエッチングによって誘電体層５５４上にパターニングされる。エッチングマスクは、フォトレジストマスクまたはフォトリソグラフィマスクに基づきパターニングされたハードマスクであってよい。ダブルパターニングは、限定はしないが、形成されるべき上側ワード線５３４および上側メモリセル５６２（図５Ｌに示されているような）の限界寸法を制御するために、ＬＥＬＥピッチ分割またはＳＡＤＰを含むことができる。いくつかの実施形態において、ダブルパターニングされた上側メモリスタック５４０、導体層５４２、および誘電体層５５４は、ワード線方向にエッチングされて、ワード線方向に平行な第１のギャップ５５６を形成する。上側メモリスタック５４０、導体層５４２、および誘電体層５５４は、平行な第１のギャップ５５６を同時に形成するために、ダブルパターニングされたエッチングマスクを使用して、１つまたは複数のウェットエッチングおよび／またはＤＲＩＥなどの、ドライエッチングプロセスによってエッチングスルーされ得る。それによって、ワード線方向に沿って延在する平行な上側ワード線５４３が形成され、これらは、いくつかの実施形態により、下側ワード線５３４より上にあり、下側ワード線５３４と接触している。エッチングされたメモリスタック５４１は、それによって、第１のギャップ５５６によって分離されて、同様に形成される。いくつかの実施形態では、導体層５４２およびその結果として得られる上側ワード線５４３は、ワード線が下側ワード線５３４のみを含み、上側ワード線５４３を含まないように、省かれてもよいことは理解される。

【0058】

図示されていないが、第１のギャップ５５６は、酸化シリコンなどの誘電体材料を充填され得る。いくつかの実施形態において、誘電体材料は、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電極メッキ、他の任意の好適な堆積プロセス、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用して第１のギャップ５５６内に堆積され、続いて、ＣＭＰおよび／またはエッチングなどの平坦化プロセスが行われる。たとえば、酸化ケイ素は、ＡＬＤを使用して第１のギャップ５５６内に堆積され、続いてＣＭＰが行われ、第１のギャップ５５６を充填し得る。

【0059】

いくつかの実施形態において、上側メモリセルの形成の前に、上側ビット線コンタクトが形成される。上側ビット線コンタクトを形成することは、ｉｎ－ｓｉｔｕポリマー堆積およびエッチングを含むことができ、それにより、上側ビット線コンタクトの限界寸法は上側ビット線の限界寸法以下になる。たとえば、限界寸法は、約１０ｎｍから約３０ｎｍの間など、約６０ｎｍ以下である。いくつかの実施形態において、上側ビット線コンタクトは、上側ビット線と同じピッチを有する。たとえば、ピッチは、約８０ｎｍ以下である。

【0060】

図５Ｊに例示されているように、複数の上側ビット線コンタクト５５８が形成される。いくつかの実施形態において、上側ビット線コンタクト５５８は、最初にパターニングによって形成され、続いてｉｎ－ｓｉｔｕポリマー堆積およびエッチングが続く。上で詳細に説明されているような非緩和限界寸法およびピッチを有する上側ビット線コンタクト５５８のコンタクトホール（図示せず）は、コンタクトホールの寸法を制御するために、ｉｎ－ｓｉｔｕポリマー堆積およびエッチングを使用してエッチングされ得る。たとえば、プラズマエッチングプロセスは、エッチ速度を制御するためにプラズマエッチング中にポリマー堆積（たとえば、フッ化炭素ポリマー層の蓄積）が起こるように修正され得る（「重合」とも呼ばれる）。次いで、同じプラズマエッチング装置でプラズマエッチングが実行され、それによりポリマー層をエッチバックして最終的に除去し得る。Ｉｎ－ｓｉｔｕポリマー堆積およびエッチングは、フォトリソグラフィでは容易に実現され得ない縮小されたコンタクトサイズを実現するためにパターニング後の上側ビット線コンタクト５５８の限界寸法をさらに小さくすることができる。コンタクトホールの形成後、上側ビット線コンタクト５５８は、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用してコンタクトホールを埋めるために、タングステンなどの、１つまたは複数の導電性材料を堆積することによって形成され得る。上側ビット線コンタクト５５８の上側端部（頂面）は、エッチングされたメモリスタック５４１の頂面と同一平面になるようにＣＭＰを使用して平坦化され得る。平坦化プロセスにおいて、誘電体層５５４（図５Ｉに示されているような）および第１のギャップ５５６を充填する誘電体材料（図示せず）の頂部が除去され、いくつかの実施形態により、エッチングされたメモリスタック５４１の第３の導体層５５２の頂面を露出させる。

【0061】

方法６００は、図６に例示されているように、動作６１０に進み、上側ビット線が上側メモリセルより上に形成され、上側メモリセルと接触する。上側ビット線は、ワード線の各々に対して垂直であるものとしてよい。いくつかの実施形態において、上側ビット線を形成するために、導体の層が堆積され、導体の層がダブルパターニングされ、導体のダブルパターニングされた層がエッチングされる。

【0062】

図５Ｋに例示されているように、導体層５６４は、エッチングされたメモリスタック５４１および（図５Ｊに示されているような）第１のギャップ５５６を充填する誘電体材料（図示せず）上に形成される。導体層５６４は、いくつかの実施形態により、上側ビット線コンタクト５５８およびエッチングされたメモリスタック５４１（図５Ｊに示されているように）の上にあり、それらと接触している。いくつかの実施形態において、タングステン層などの、金属層は、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用して堆積される。

【0063】

図５Ｋに例示されているように、導体層５６４は、次にビット線方向（ｙ方向）にダブルパターニングされて、ビット線方向に沿って延在するエッチングマスク５６８を形成する。エッチングマスク５６８は、フォトリソグラフィ、現像、およびエッチングによって導体層５６４上にパターニングされ得る。エッチングマスク５６８は、フォトレジストマスクまたはフォトリソグラフィマスクに基づきパターニングされたハードマスクであってよい。ダブルパターニングは、限定はしないが、形成されるべき上側ビット線５６０および上側メモリセル５６２（図５Ｌに示されているような）の限界寸法を制御するために、ＬＥＬＥピッチ分割またはＳＡＤＰを含むことができる。図５Ｋのダブルパターニングプロセスは、図５Ｉのダブルパターニングプロセスが実行されるワード線方向に垂直である、ビット線方向に実行される。

【0064】

図５Ｌに例示されているように、導体層５６４（図５Ｋに示されているような）およびその下のエッチングされたメモリスタック５４１は、ビット線方向（ｙ方向）にエッチングされ、ビット線方向に第２のギャップ５７０を形成する。エッチングは、いくつかの実施形態により、上側ワード線５４３がそのまま残るように、上側ワード線５４３で停止する。導体層５６４およびエッチングされたメモリスタック５４１は、平行な第２のギャップ５７０を同時に形成するために、エッチングマスク５６８（図５Ｋに示されているような）を使用して１つまたは複数のウェットエッチングおよび／またはＤＲＩＥなどのドライエッチングプロセスによってエッチングスルーされ得る。それによって、ビット線方向に沿って延在する平行な上側ビット線５６０が、いくつかの実施形態により、上側ビット線コンタクト５５８より上にあり、上側ビット線コンタクト５５８と接触するように、形成される。上側メモリセル５６２は、それによって、上側ビット線５６０および上側ワード線５４３の交点にそれぞれ同様に形成される。各上側メモリセル５６２は、第１の導体層５４４（第１の電極として）、ＯＴＳ材料層５４６（セレクタとして）、第２の導体層５４８（第２の電極として）、カルコゲナイド系合金層５５０（ＰＣＭ素子として）、および第３の導体層５５２（第３の電極として）を備えることができる。上側ビット線５６０も、いくつかの実施形態により、上側メモリセル５６２より上にあり、上側メモリセル５６２と接触している。各上側メモリセル５６２の頂面は、いくつかの実施形態により、上側ビット線コンタクト５６８の頂面（上側端部）と同一平面である。

【0065】

図示されていないけれども、第２のギャップ５７０は、酸化シリコンなどの誘電体材料を充填され得る。いくつかの実施形態において、誘電体材料は、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電極メッキ、他の任意の好適な堆積プロセス、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用して第２のギャップ５７０内に堆積され、続いて、ＣＭＰおよび／またはエッチングなどの平坦化プロセスが行われる。たとえば、酸化ケイ素は、ＡＬＤを使用して第２のギャップ５７０内に堆積され、続いてＣＭＰが行われ、第２のギャップ５７０を充填し得る。

【0066】

上で説明されているように、上側メモリセル５６２の形成の前に、上側ビット線コンタクト５５８が形成される。したがって、図５Ｌに示されているように、下方に延在する上側ビット線コンタクト５５８は、平面視で上側メモリセル５６２同士の間に含まれるように形成されていない。いくつかの実施形態において、上側ビット線コンタクトは、上側メモリセル５６２の形成後に形成されてもよく、平面図において上側メモリセル５６２同士の間に含まれるように形成され得ることが理解される。たとえば、方法６００は、任意選択で、図６に例示されているように、動作６１２に進むものとしてよく、上側ビット線コンタクトが上側ビット線より上に形成され、上側ビット線と接触する。いくつかの実施形態において、上側ビット線コンタクトは、平面視で上側メモリセル同士の間に含まれるように配設される。いくつかの実施形態において、上側ビット線コンタクトを形成することは、ｉｎ－ｓｉｔｕポリマー堆積およびエッチングを含み、これにより、上側ビット線コンタクトの限界寸法は上側ビット線の限界寸法以下になる。たとえば、限界寸法は、約１０ｎｍから約３０ｎｍの間など、約６０ｎｍ以下である。いくつかの実施形態において、上側ビット線コンタクトは、上側ビット線と同じピッチを有する。たとえば、ピッチは、約８０ｎｍ以下である。上側ビット線コンタクトを形成する詳細は、図５Ａに関して上で説明されている下側ビット線コンタクト５０４を形成する詳細と実質的に類似しており、したがって、説明を容易にするために繰り返さない。形成された後、上側ビット線コンタクトは、いくつかの実施形態により、上側ビット線５６０より上にあり、上側ビット線５６０と接触しており、また、平面図において上側メモリセル５６２同士の間に含まれる。

【0067】

本開示の一態様により、３Ｄメモリデバイスを形成するための方法が開示されている。下側ビット線コンタクトおよび下側ビット線コンタクトと接触する下側ビット線が形成される。複数の下側メモリセルが、下側ビット線より上に形成され、下側ビット線と接触する。下側メモリセルの各々は、積層された相変化メモリ（ＰＣＭ）素子、セレクタ、および複数の電極を備える。同一平面内の複数の平行なワード線が、下側メモリセルより上に形成され、下側メモリセルと接触する。ワード線の各々は、下側ビット線に対して垂直である。複数の上側メモリセルが、ワード線より上に形成され、ワード線と接触する。上側メモリセルの各々は、積層されたＰＣＭ素子、セレクタ、および複数の電極を備える。上側ビット線は、上側メモリセルより上に形成され、上側メモリセルと接触する。上側ビット線は、ワード線の各々に対して垂直である。上側ビット線コンタクトは、上側ビット線より上に形成され、上側ビット線と接触する。下側ビット線コンタクトおよび上側ビット線コンタクトのうちの少なくとも１つは、平面視で下側メモリセルと上側メモリセルとの間に含まれるように配設される。

【0068】

いくつかの実施形態において、下側ビット線コンタクトは、平面視で下側メモリセル同士の間に含まれるように配設される。

【0069】

いくつかの実施形態において、下側ビット線コンタクトを形成することは、ｉｎ－ｓｉｔｕポリマー堆積およびエッチングを含み、これにより、下側ビット線コンタクトの限界寸法は下側ビット線の限界寸法以下になる。

【0070】

いくつかの実施形態において、上側ビット線コンタクトは、平面視で上側メモリセル同士の間に含まれるように配設される。

【0071】

いくつかの実施形態において、上側ビット線コンタクトを形成することは、ｉｎ－ｓｉｔｕポリマー堆積およびエッチングを含み、これにより、上側ビット線コンタクトの限界寸法は上側ビット線の限界寸法以下になる。

【0072】

いくつかの実施形態において、複数の下側メモリセルまたは上側メモリセルを形成するために、第１の導体、オボニックスレッショルドスイッチ（ＯＴＳ）材料、第２の導体、カルコゲナイド系合金、および第３の導体の層がその後堆積されて、メモリスタックを形成し、その後メモリスタックが２つの垂直な方向にエッチングされる。いくつかの実施形態において、第１、第２、および第３の導体の各々は、非晶質炭素を含む。

【0073】

いくつかの実施形態において、その後メモリスタックをエッチングするために、メモリスタックは、２つの垂直方向の第１の方向にダブルパターニングされ、ダブルパターニングされたメモリスタックは、第１の方向にエッチングされて第１のギャップを形成し、第１のギャップは、誘電体材料を充填され、エッチングされたメモリスタックは、２つの垂直方向の第２の方向にダブルパターニングされ、ダブルパターニングされてエッチングされたメモリスタックは、第２の方向にエッチングされて第２のギャップを形成し、第２のギャップは、誘電体材料を充填される。

【0074】

いくつかの実施形態において、下側ビット線、ワード線、または上側ビット線を形成するために、導体の層が堆積され、導体の層がダブルパターニングされ、導体のダブルパターニングされた層がエッチングされる。いくつかの実施形態において、導体の層はタングステンを含む。

【0075】

本開示の別の態様により、３Ｄメモリデバイスを形成するための方法が開示されている。下側ビット線コンタクトおよび下側ビット線コンタクトと接触する下側ビット線が形成される。複数の下側メモリセルが、下側ビット線より上に形成され、下側ビット線と接触する。下側メモリセルの各々は、積層された相変化メモリ（ＰＣＭ）素子、セレクタ、および複数の電極を備える。下側ビット線コンタクトは、平面視で下側メモリセル同士の間に含まれるように配設される。同一平面内の複数の平行なワード線が、下側メモリセルより上に形成され、下側メモリセルと接触する。ワード線の各々は、下側ビット線に対して垂直である。上側ビット線コンタクトおよび複数の上側メモリセルが、ワード線より上に形成される。上側メモリセルの各々は、ワード線のそれぞれ１つと接触し、積層されたＰＣＭ素子、セレクタ、および複数の電極を備える。上側メモリセルの各々の頂面は、上側ビット線コンタクトの頂面と同一平面である。上側ビット線は、上側メモリセルおよび上側ビット線コンタクトより上に形成され、上側メモリセルおよび上側ビット線コンタクトと接触する。

【0076】

いくつかの実施形態において、下側ビット線コンタクトを形成することは、ｉｎ－ｓｉｔｕポリマー堆積およびエッチングを含み、これにより、下側ビット線コンタクトの限界寸法は下側ビット線の限界寸法以下になる。

【0077】

いくつかの実施形態において、上側ビット線コンタクトを形成することは、ｉｎ－ｓｉｔｕポリマー堆積およびエッチングを含み、これにより、上側ビット線コンタクトの限界寸法は上側ビット線の限界寸法以下になる。

【0078】

いくつかの実施形態において、複数の下側メモリセルまたは上側メモリセルを形成するために、第１の導体、オボニックスレッショルドスイッチ（ＯＴＳ）材料、第２の導体、カルコゲナイド系合金、および第３の導体の層がその後堆積されて、メモリスタックを形成し、その後メモリスタックが２つの垂直な方向にエッチングされる。いくつかの実施形態において、第１、第２、および第３の導体の各々は、非晶質炭素を含む。

【0079】

いくつかの実施形態において、その後メモリスタックをエッチングするために、メモリスタックは、２つの垂直方向の第１の方向にダブルパターニングされ、ダブルパターニングされたメモリスタックは、第１の方向にエッチングされて第１のギャップを形成し、第１のギャップは、誘電体材料を充填され、エッチングされたメモリスタックは、２つの垂直方向の第２の方向にダブルパターニングされ、ダブルパターニングされてエッチングされたメモリスタックは、第２の方向にエッチングされて第２のギャップを形成し、第２のギャップは、誘電体材料を充填される。

【0080】

いくつかの実施形態において、下側ビット線、ワード線、または上側ビット線を形成するために、導体の層が堆積され、導体の層がダブルパターニングされ、導体のダブルパターニングされた層がエッチングされる。いくつかの実施形態において、導体の層はタングステンを含む。

【0081】

本開示のさらに別の態様により、３Ｄメモリデバイスを形成するための方法が開示されている。下側ビット線コンタクトおよび下側ビット線コンタクトと接触する下側ビット線が形成される。複数の下側メモリセルが、下側ビット線より上に形成され、下側ビット線と接触する。下側メモリセルの各々は、積層された相変化メモリ（ＰＣＭ）素子、セレクタ、および複数の電極を備える。同一平面内の複数の平行なワード線が、下側メモリセルより上に形成され、下側メモリセルと接触する。ワード線の各々は、下側ビット線に対して垂直である。複数の上側メモリセルが、ワード線より上に形成され、ワード線と接触する。上側メモリセルの各々は、積層されたＰＣＭ素子、セレクタ、および複数の電極を備える。上側ビット線は、上側メモリセルより上に形成され、上側メモリセルと接触する。上側ビット線は、ワード線の各々に対して垂直である。上側ビット線コンタクトは、上側ビット線と接触して形成される。下側ビット線コンタクトおよび上側ビット線コンタクトのうちの少なくとも１つの限界寸法は、対応する下側ビット線または上側ビット線の限界寸法以下である。

【0082】

いくつかの実施形態において、下側ビット線コンタクトまたは上側ビット線コンタクトを形成することは、ｉｎ－ｓｉｔｕポリマー堆積およびエッチングを含む。

【0083】

いくつかの実施形態において、下側ビット線コンタクトおよび上側ビット線コンタクトのうちの少なくとも１つの限界寸法は、約６０ｎｍ以下である。いくつかの実施形態において、下側ビット線コンタクトおよび上側ビット線コンタクトのうちの少なくとも１つの限界寸法は、約１０ｎｍから約３０ｎｍの間である。

【0084】

いくつかの実施形態において、下側ビット線コンタクトおよび上側ビット線コンタクトの少なくとも１つは、対応する下側ビット線または上側ビット線と同じピッチを有する。いくつかの実施形態において、ピッチは約８０ｎｍ以下である。

【0085】

いくつかの実施形態において、下側ビット線コンタクトおよび上側ビット線コンタクトの各々の限界寸法は、下側ビット線および上側ビット線の各々の限界寸法以下である。

【0086】

いくつかの実施形態において、複数の下側メモリセルまたは上側メモリセルを形成するために、第１の導体、オボニックスレッショルドスイッチ（ＯＴＳ）材料、第２の導体、カルコゲナイド系合金、および第３の導体の層がその後堆積されて、メモリスタックを形成し、その後メモリスタックが２つの垂直な方向にエッチングされる。いくつかの実施形態において、第１、第２、および第３の導体の各々は、非晶質炭素を含む。

【0087】

いくつかの実施形態において、その後メモリスタックをエッチングするために、メモリスタックは、２つの垂直方向の第１の方向にダブルパターニングされ、ダブルパターニングされたメモリスタックは、第１の方向にエッチングされて第１のギャップを形成し、第１のギャップは、誘電体材料を充填され、エッチングされたメモリスタックは、２つの垂直方向の第２の方向にダブルパターニングされ、ダブルパターニングされてエッチングされたメモリスタックは、第２の方向にエッチングされて第２のギャップを形成し、第２のギャップは、誘電体材料を充填される。

【0088】

いくつかの実施形態において、下側ビット線、ワード線、または上側ビット線を形成するために、導体の層が堆積され、導体の層がダブルパターニングされ、導体のダブルパターニングされた層がエッチングされる。いくつかの実施形態において、導体の層はタングステンを含む。

【0089】

特定の実施形態の前述の説明は、当技術の範囲内の知識を応用することによって、また本開示の一般的な概念から逸脱することなく、必要以上の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正および／または適応させることができるように、本開示の一般的性質を明らかにするであろう。したがって、そのような適応および修正は、本明細書に提示されている教示および指導に基づき、開示されている実施形態の等価物の意味および範囲内に収まることを意図されている。本明細書の言い回しまたは用語は説明を目的としたものであり、したがって本明細書の用語または言い回しは教示および指導に照らして当業者によって解釈されるべきであることは理解されるであろう。

【0090】

本開示の実施形態は、指定された機能の実装形態およびその関係を例示する機能構成ブロックの助けを借りて上で説明された。これらの機能構成ブロックの境界は、説明の便宜のために本明細書において任意に定義されている。代替的境界は、指定された機能およびその関係が適切に実行される限り定義され得る。

【0091】

発明の概要および要約書の項は、本発明者によって企図されるような本開示の１つまたは複数の、ただしすべてではない、例示的な実施形態を規定するものとしてよく、したがって、本開示および付属の請求項をいかなる形でも制限することを意図されていない。

【0092】

本開示の程度および範囲は、上述の例示的な実施形態により制限されるのではなく、請求項およびその等価物によってのみ定義されるべきである。

【符号の説明】

【0093】

１００ ３Ｄ ＸＰｏｉｎｔメモリデバイス
１０２ 下側ビット線
１０４ 上側ビット線
１０６ ワード線
１０８ メモリセル
２００ ３Ｄ ＸＰｏｉｎｔメモリデバイス
２０２ メモリアレイＡおよびＢ
２０４ ビット線コンタクト領域（ＢＬ ＣＴ）
２０６ ワード線コンタクト領域（ＷＬ ＣＴ）
２０８ ビット線
２１０ ビット線延長部
２１２ ビット線コンタクト
３００ ３Ｄ ＰＣＭメモリデバイス
３０２ メモリアレイＡおよびＢ
３０４ ビット線コンタクト領域（ＢＬ ＣＴ）
３０６ ワード線コンタクト領域（ＷＬ ＣＴ）
３０８ ビット線
３０８Ａ 下側ビット線
３０８Ｂ 上側ビット線
３１０ ビット線コンタクト
３１２ ワード線
３１４Ａ 下側メモリセル
３１４Ｂ 上側メモリセル
３１６、３２０、および３２４ 電極
３１８ セレクタ
３２２ ＰＣＭ素子
４００ ３Ｄ ＰＣＭメモリデバイス
４０１ ３Ｄ ＰＣＭメモリデバイス
４０２Ｂ 上側ビット線
４０４Ｂ 上側ビット線コンタクト
４０６Ａ 下側ビット線
４０８Ａ 下側ビット線コンタクト
５０２ 誘電体層
５０４ 下側ビット線コンタクト
５０６ 下側メモリスタック
５０８ 導体層
５１０ 第１の導体層
５１２ ＯＴＳ材料層
５１４ 第２の導体層
５１６ カルコゲナイド系合金層
５１８ 第３の導体層
５２０ 誘電体層
５２２ 第１のギャップ
５２４ メモリスタック
５２６ 誘電体材料
５２８ ワード線コンタクト
５３０ 導体層
５３２ エッチングマスク
５３４ 下側ワード線
５３６ 下側ビット線
５３７ 第２のギャップ
５３８ 下側メモリセル
５４０ 上側メモリスタック
５４１ メモリスタック
５４２ 導体層
５４３ 上側ワード線
５４４ 第１の導体層
５４６ ＯＴＳ材料層
５４８ 第２の導体層
５５０ カルコゲナイド系合金層
５５２ 第３の導体層
５５４ 誘電体層
５５６ 第１のギャップ
５５８ 上側ビット線コンタクト
５６０ 上側ビット線
５６２ 上側メモリセル
５６４ 導体層
５６８ エッチングマスク
５７０ 第２のギャップ
６００ 方法

【図1】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図5H】

【図5I】

【図5J】

【図5K】

【図5L】

【図6】