特許 7396806 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-04

(45)【発行日】2023-12-12

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 27/146 20060101AFI20231205BHJP

   H01L 21/76 20060101ALI20231205BHJP

【ＦＩ】

H01L27/146 A

H01L21/76 M

【請求項の数】 5

(21)【出願番号】P 2019065915

(22)【出願日】2019-03-29

(65)【公開番号】P2020167263

(43)【公開日】2020-10-08

【審査請求日】2022-01-25

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】熊谷 勇喜

【審査官】柴山 将隆

(56)【参考文献】

【文献】特開２００６－２６１５９７（ＪＰ，Ａ）

【文献】特開２００６－２１７４１０（ＪＰ，Ａ）

【文献】特開２０１３－１６１９４５（ＪＰ，Ａ）

【文献】国際公開第２００７／１３９２５５（ＷＯ，Ａ１）

【文献】特開２００９－２５３１５０（ＪＰ，Ａ）

【文献】特開２０１８－１４７９７５（ＪＰ，Ａ）

【文献】特開２００８－０２１８７５（ＪＰ，Ａ）

【文献】特開２００６－１９６８８４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／１４６

Ｈ０１Ｌ ２１／７６

(57)【特許請求の範囲】

【請求項1】

Ｐ型の導電型を有する半導体基板と、
前記半導体基板に設けられたフォトダイオードを構成するＮ型の導電型を有する第１の半導体領域と、
前記半導体基板に形成されたトレンチの内壁面を覆う絶縁膜と、前記トレンチを埋め込むように前記絶縁膜上に積層され、正の電圧が印加される導電性を有する電極部とを有するトレンチ型キャパシタと、
前記絶縁膜と接しつつ前記トレンチ型キャパシタの周囲を囲み、前記半導体基板の不純物濃度よりも高い不純物濃度を有し、Ｐ型の導電型を有する第２の半導体領域と、
前記第２の半導体領域の表層部に設けられ、前記トレンチ型キャパシタの周囲を囲むリング状の形状を有し、Ｎ型の導電型を有する第３の半導体領域と、
を含む半導体装置。

【請求項2】

前記第２の半導体領域に含まれる不純物はボロンである
請求項１に記載の半導体装置。

【請求項3】

Ｐ型の導電型を有する半導体基板にフォトダイオードを構成するＮ型の導電型を有する第１の半導体領域を形成する工程と、
前記半導体基板にトレンチ型キャパシタを形成する工程と、
前記半導体基板に、前記トレンチ型キャパシタの周囲を囲み、前記半導体基板の不純物濃度よりも高い不純物濃度を有し、Ｐ型の導電型を有する第２の半導体領域を形成する工程と、
前記第２の半導体領域の表層部に、前記トレンチ型キャパシタの周囲を囲むリング状の形状を有し、Ｎ型の導電型を有する第３の半導体領域を形成する工程と、
を含み、
前記トレンチ型キャパシタを形成する工程は、
前記半導体基板にトレンチを形成する工程と、
前記トレンチの内壁面を覆う絶縁膜を形成する工程と、
前記トレンチを埋め込むように前記絶縁膜上に積層された導電性を有する電極部を形成
する工程と、
を含み、
前記電極部には正の電圧が印加され、
前記第２の半導体領域は、前記絶縁膜と接している
半導体装置の製造方法。

【請求項4】

前記第２の半導体領域に含まれる不純物のドーズ量は、５×１０^１１ｃｍ^－２以上２×１０^１２ｃｍ^－２以下である
請求項３に記載の製造方法。

【請求項5】

前記不純物はボロンである
請求項４に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

フォトダイオード及びトレンチ型キャパシタを含む半導体装置に関する技術として、以下の技術が知られている。例えば、特許文献１には、光学感知素子と、光学感知素子に対し電気的に接続されたトランジスタと、トランジスタおよび光学感知素子に対し電気的に接続されるトレンチ型キャパシタと、から構成されるイメージセンサが記載されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００６－２１０８９７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体基板に形成されたフォトダイオード及びトレンチ型キャパシタを含む半導体装置においては、電圧を印加した際にトレンチ型キャパシタとフォトダイオードとの間でパンチスルーによる電流リークが生じるという問題があった。

【0005】

本発明は、トレンチ型キャパシタとフォトダイオードとの間での電流リークを抑制することができる半導体装置及び半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明に係る半導体装置は、Ｐ型の導電型を有する半導体基板と、前記半導体基板に設けられたフォトダイオードを構成するＮ型の導電型を有する第１の半導体領域と、前記半導体基板に形成されたトレンチの内壁面を覆う絶縁膜と、前記トレンチを埋め込むように前記絶縁膜上に積層され、正の電圧が印加される導電性を有する電極部とを有するトレンチ型キャパシタと、前記絶縁膜と接しつつ前記トレンチ型キャパシタの周囲を囲み、前記半導体基板の不純物濃度よりも高い不純物濃度を有し、Ｐ型の導電型を有する第２の半導体領域と、前記第２の半導体領域の表層部に設けられ、前記トレンチ型キャパシタの周囲を囲むリング状の形状を有し、Ｎ型の導電型を有する第３の半導体領域と、を含む。

【0007】

本発明に係る半導体装置の製造方法は、Ｐ型の導電型を有する半導体基板にフォトダイオードを構成するＮ型の導電型を有する第１の半導体領域を形成する工程と、前記半導体基板にトレンチ型キャパシタを形成する工程と、前記半導体基板に、前記トレンチ型キャパシタの周囲を囲み、前記半導体基板の不純物濃度よりも高い不純物濃度を有し、Ｐ型の導電型を有する第２の半導体領域を形成する工程と、前記第２の半導体領域の表層部に、前記トレンチ型キャパシタの周囲を囲むリング状の形状を有し、Ｎ型の導電型を有する第３の半導体領域を形成する工程と、を含み、前記トレンチ型キャパシタを形成する工程は、前記半導体基板にトレンチを形成する工程と、前記トレンチの内壁面を覆う絶縁膜を形成する工程と、前記トレンチを埋め込むように前記絶縁膜上に積層された導電性を有する電極部を形成する工程と、を含み、前記電極部には正の電圧が印加され、前記第２の半導体領域は、前記絶縁膜と接している。

【発明の効果】

【0008】

本発明によれば、トレンチ型キャパシタとフォトダイオードとの間での電流リークを抑制することが可能となる。

【図面の簡単な説明】

【0009】

【図1】本発明の実施形態に係る半導体装置の構成の一例を示す断面図である。

【図2A】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【図2B】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【図2C】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【図2D】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【図2E】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【図2F】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【図3】比較例に係る半導体装置の構成を示す断面図である。

【図4】本発明の実施形態に係る電極部に印加される電圧とトレンチ型キャパシタの静電容量との関係の一例を示すグラフである。

【図5】本発明の実施形態に係るＰ型の半導体領域をイオン注入法によって形成する際の不純物のドーズ量と、電極部に印加される電圧を０．５Ｖから２Ｖの間で変化させた場合のトレンチ型キャパシタの静電容量の変化率の一例を示すグラフである。

【図6】本発明の実施形態に係るＰ型の半導体領域をイオン注入法によって形成する際の不純物のドーズ量と、Ｎ型の半導体領域に印加される電圧を３Ｖとした場合における、トレンチ型キャパシタとフォトダイオードとの間に流れる電流の大きさの一例を示すグラフである。

【図7】本発明の実施形態に係るＰ型の半導体領域をイオン注入法によって形成する際の不純物のドーズ量を５×１０^１１ｃｍ^－２とした場合における、Ｎ型の半導体領域に印加される電圧とリーク電流との関係の一例を示すグラフである。

【発明を実施するための形態】

【0010】

以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。

【0011】

図１は、本発明の実施形態に係る半導体装置１の構成の一例を示す断面図である。半導体装置１は、イメージセンサを構成するものである。

【0012】

半導体装置１は、単結晶シリコンに不純物としてボロンを含むＰ型の半導体基板１０を有する。半導体基板１０における不純物濃度は、例えば２×１０^１１ｃｍ^－３程度である。

【0013】

半導体装置１は、半導体基板１０の表層部に形成された、フォトダイオードを構成するＮ型の半導体領域１１を有する。Ｎ型の半導体領域１１とＰ型の半導体基板１０との間でＰＮ接合が形成されることによりフォトダイオードが構成される。フォトダイオードは、照射された光の強度に応じた量の電荷を生成する。なお、Ｎ型の半導体領域１１は、本発明における第１の半導体領域の一例である。

【0014】

また、半導体基板１０の表層部には、Ｎ型の半導体領域１１に隣接してＰ型の半導体領域１４が設けられている。Ｐ型の半導体領域１４の底部の深さ位置は、Ｎ型の半導体領域１１の底部の深さ位置よりも深い位置に配置されている。

【0015】

半導体装置１は、半導体基板１０の表層部から深層部にまで達するトレンチ型キャパシタ２０を有する。トレンチ型キャパシタ２０はフォトダイオードによって生成された電荷を蓄積するために用いられる。

【0016】

トレンチ型キャパシタ２０は、半導体基板１０に形成されたトレンチ（溝）の内壁面を覆うように形成された絶縁膜２２と、トレンチ（溝）を埋め込むように絶縁膜２２上に積層された導電性を有する電極部２１とを有する。本実施形態において、絶縁膜２２はＳｉＯ_２により構成され、電極部２１は、不純物がドープされたポリシリコンにより構成されている。電極部２１を構成するポリシリコンの導電型はＰ型及びＮ型のいずれであってもよい。電極部２１の、半導体基板１０の主面方向における長さＬ１は、例えば３μｍ程度である。電極部２１の平面視による形状は、特に限定されないが、円形または正方形であってもよい。

【0017】

トレンチ型キャパシタ２０は、フォトダイオードを構成するＮ型の半導体領域１１の近傍に設けられており、トレンチ型キャパシタ２０の底部の深さ位置は、Ｎ型の半導体領域１１及びＰ型の半導体領域１４の底部の深さ位置よりも深い位置に配置されている。

【0018】

半導体装置１は、半導体基板１０に、トレンチ型キャパシタ２０の周囲を囲むように設けられたＰ型の半導体領域３０を有する。すなわち、トレンチ型キャパシタ２０は、Ｐ型の半導体領域３０の内側に設けられており、トレンチ型キャパシタ２０の側部および底部は、Ｐ型の半導体領域３０に接している。Ｐ型の半導体領域３０は、所謂ディープウェル構造を有しており、その底部の深さ位置は、トレンチ型キャパシタ２０の底部の深さ位置よりも深い。Ｐ型の半導体領域３０の不純物濃度は、半導体基板１０の不純物濃度よりも高いものとされている。また、半導体基板１０の主面方向における、トレンチ型キャパシタ２０の端部とＰ型の半導体領域３０の端部との間の距離Ｌ２は、例えば０．２６μｍ以上５．０μｍ以下であることが好ましい。Ｐ型の半導体領域３０は、半導体基板１０の表層部に設けられたＰ型の半導体領域１４に接している。

【0019】

Ｐ型の半導体領域３０は、イオン注入法により不純物としてのボロンを半導体基板１０に注入することにより形成される。Ｐ型の半導体領域３０を形成する際のボロンのドーズ量は、５×１０^１１ｃｍ^－２以上２×１０^１２ｃｍ^－２以下であることが好ましい。なお、Ｐ型の半導体領域３０は、本発明における第２の半導体領域の一例である。

【0020】

Ｐ型の半導体領域３０の表層部には、トレンチ型キャパシタ２０に隣接してＮ型の半導体領域１３が設けられている。Ｎ型の半導体領域１３は、トレンチ型キャパシタ２０の周囲を囲むリング状とされている。Ｎ型の半導体領域１３とＰ型の半導体領域１４との間には、ＳｉＯ_２等の絶縁体によって構成される絶縁領域１５が設けられている。絶縁領域１５は、所謂ＳＴＩ（Shallow Trench isolation）構造を有しており、絶縁領域１５の底部の深さ位置は、Ｐ型の半導体領域１４の底部の深さ位置よりも浅い位置に配置されている。

【0021】

半導体基板１０の表層部にはＰ型の半導体領域１２が設けられている。トレンチ型キャパシタ２０は、Ｐ型の半導体領域１２と、フォトダイオードを構成するＮ型の半導体領域１１との間に配置されている。Ｐ型の半導体領域１２の不純物濃度は、半導体基板１０の不純物濃度よりも高いものとされている。

【0022】

Ｐ型の半導体領域１２と、Ｎ型の半導体領域１３との間には、ＳｉＯ_２等の絶縁体によって構成される絶縁領域１６が設けられている。絶縁領域１６は、所謂ＳＴＩ（Shallow Trench isolation）構造を有している。

【0023】

以下に、半導体装置１の製造方法について説明する。図２Ａ～図２Ｆは、半導体装置１の製造方法の一例を示す断面図である。

【0024】

はじめに、Ｐ型の半導体基板１０を用意する。次に、公知のＳＴＩプロセスを用いて、半導体基板１０の表層部にＳｉＯ_２等の絶縁体により構成される絶縁領域１５及び１６を形成する（図２Ａ）。

【0025】

次に、ドライエッチング技術またはウェットエッチング技術を用いて、半導体基板１０の絶縁領域１５と絶縁領域１６との間の領域に、トレンチ（溝）２３を形成する。トレンチ２３は、半導体基板１０の表層部から深層部にまで達している（図２Ｂ）。

【0026】

次に、ＣＶＤ（Chemical Vapor Deposition）法により、トレンチ２３の内壁を覆うように、ＳｉＯ_２等の絶縁体からなる絶縁膜２２を形成する（図２Ｃ）。

【0027】

次に、ＣＶＤ法により、トレンチ２３を埋め込むように、不純物がドープされたポリシリコンを絶縁膜２２上に積層することにより電極部２１を形成する。これにより、絶縁膜２２及び電極部２１を含むトレンチ型キャパシタ２０が形成される（図２Ｄ）。

【0028】

次に、トレンチ型キャパシタ２０の周囲を囲むように、半導体基板１０の不純物濃度よりも高い不純物濃度を有する、ディープウェル構造のＰ型の半導体領域３０を形成する（図２Ｅ）。Ｐ型の半導体領域３０は、イオン注入法により不純物としてのボロンを半導体基板１０に注入することにより形成される。半導体基板１０に注入されるボロンのドーズ量は、５×１０^１１ｃｍ^－２以上２×１０^１２ｃｍ^－２以下であることが好ましい。なお、半導体基板１０上のトレンチ型キャパシタ２０の形成領域にマスクを配置してイオン注入を行ってもよい。

【0029】

次に、イオン注入法を用いて、半導体基板１０の表層部にＮ型の半導体領域１１、１３及びＰ型の半導体領域１２及び１４を順次形成する（図２Ｆ）。

【0030】

本実施形態においては、トレンチ型キャパシタ２０を形成した後に、トレンチ型キャパシタ２０の周囲を囲むようにＰ型の半導体領域３０を形成する場合を例示したが、この態様に限定されるものではない。すなわち、半導体基板１０に、ディープウェル構造のＰ型の半導体領域３０を形成した後に、Ｐ型の半導体領域３０内にトレンチ型キャパシタを形成してもよい。

【0031】

ここで、図３は、比較例に係る半導体装置１Ｘの構成を示す断面図である。比較例に係る半導体装置１Ｘは、本発明の実施形態に係る半導体装置１が有するＰ型の半導体領域３０を有していない。すなわち、トレンチ型キャパシタ２０を構成する絶縁膜２２は、半導体基板１０と直接接している。

【0032】

比較例に係る半導体装置１Ｘの使用時においては、各半導体領域及びトレンチ型キャパシタ２０に、以下のように電圧が印加される。すなわち、Ｐ型の半導体領域１２及びＮ型の半導体領域１３には、それぞれ、０Ｖの電圧が印加される。また、トレンチ型キャパシタ２０を構成する電極部２１及びフォトダイオードを構成するＮ型の半導体領域１１には、それぞれ、０．５Ｖ以上３．０Ｖ以下の電圧が印加される。このとき、半導体基板１０の、トレンチ型キャパシタ２０との界面の近傍に反転層４０が形成され、トレンチ型キャパシタ２０とフォトダイオードを構成するＮ型の半導体領域１１との間でパンチスルーによる電流リークが過大となる。

【0033】

一方、本発明の実施形態に係る半導体装置１によれば、トレンチ型キャパシタ２０の周囲を囲むように、半導体基板１０の不純物濃度よりも高い不純物濃度を有するＰ型の半導体領域３０が設けられているので、トレンチ型キャパシタ２０とフォトダイオード（Ｎ型の半導体領域１１）との間での電流リークを抑制することができる。

【0034】

ここで、図４は、Ｐ型の半導体領域３０をイオン注入法によって形成する際の不純物（ボロン）のドーズ量を異ならせた場合の、電極部２１に印加される電圧Ｖｍｔｒと、トレンチ型キャパシタ２０の静電容量Ｃとの関係の一例を示すグラフである。図４に示すように、Ｐ型の半導体領域３０の不純物濃度が高い場合には、トレンチ型キャパシタ２０の静電容量の立ち上がり性能が低下する。トレンチ型キャパシタ２０の静電容量の立ち上がり性能が低下すると、電極部２１に印加される電圧Ｖｍｔｒを、例えば、０．５Ｖから２．０Ｖの間で変化させた場合のトレンチ型キャパシタ２０の静電容量Ｃの変化率が大きくなる。

【0035】

図５は、Ｐ型の半導体領域３０をイオン注入法によって形成する際の不純物（ボロン）のドーズ量と、電極部２１に印加される電圧Ｖｍｔｒを０．５Ｖから２Ｖの間で変化させた場合のトレンチ型キャパシタ２０の静電容量Ｃの変化率の一例を示すグラフである。図５に示すように、Ｐ型の半導体領域３０をイオン注入法によって形成する際の不純物（ボロン）のドーズ量を２×１０^１２ｃｍ^－２以下とすることで、トレンチ型キャパシタ２０の静電容量Ｃの変化率を１０％以下に抑えることが可能となる。一方、Ｐ型の半導体領域３０のドーズ量が過度に少なくなると、トレンチ型キャパシタ２０とフォトダイオードとの間での電流リークの抑制効果が低下する。

【0036】

図６は、Ｐ型の半導体領域３０をイオン注入法によって形成する際の不純物（ボロン）のドーズ量と、Ｎ型の半導体領域１１に印加される電圧Ｖｐｄｎを３Ｖとした場合における、トレンチ型キャパシタ２０とフォトダイオード（Ｎ型の半導体領域１１）との間に流れる電流（具体的には、電極部２１から流出するリーク電流Ｉｍｔｒ）の大きさの一例を示すグラフである。図６に示すように、Ｐ型の半導体領域３０をイオン注入法によって形成する際の不純物（ボロン）のドーズ量が少なくなると、Ｐ型の半導体領域３０の不純物濃度が低下して、トレンチ型キャパシタ２０とフォトダイオード（Ｎ型の半導体領域１１）との間に流れる電流（リーク電流Ｉｍｔｒ）が大きくなる。

【0037】

図７は、Ｐ型の半導体領域３０をイオン注入法によって形成する際の不純物（ボロン）のドーズ量を５×１０^１１ｃｍ^－２とした場合における、Ｎ型の半導体領域１１に印加される電圧Ｖｐｄｎとリーク電流との関係の一例を示すグラフである。図７には、電極部２１から流出するリーク電流Ｉｍｔｒ、Ｐ型の半導体領域１２から流出するリーク電流Ｉｓｕｂ、Ｎ型の半導体領域１１から流出するリーク電流Ｉｐｄｎが示されている。図７に示すように、リーク電流Ｉｓｕｂが負の値をとることは、Ｐ型の半導体領域１２に電流が流入していることを意味する。また、リーク電流Ｉｓｕｂの絶対値とリーク電流Ｉｐｄｎの絶対値が略同じ大きさであることは、Ｎ型の半導体領域１１から流出した電流の殆どが、半導体基板１０を経由してＰ型の半導体領域１２に流入していることを意味する。リーク電流Ｉｓｕｂ及びリーク電流Ｉｐｄｎは、半導体装置１の動作時において、半導体基板１０に流れる基板電流である。

【0038】

Ｐ型の半導体領域３０をイオン注入法によって形成する際の不純物（ボロン）のドーズ量を５×１０^１１ｃｍ^－２とした場合、電極部２１から流出するリーク電流Ｉｍｔｒ（トレンチ型キャパシタ２０とフォトダイオードとの間のリーク電流）は、基板電流（リーク電流Ｉｓｕｂ及びＩｐｄｎ）と比較して無視できる程小さい。

【0039】

以上より、Ｐ型の半導体領域３０をイオン注入法によって形成する際の不純物（ボロン）のドーズ量を５×１０^１１ｃｍ^－２以上２×１０^１２ｃｍ^－２以下とすることが好ましい。

【符号の説明】

【0040】

１ 半導体装置
１０ 半導体基板
１１、１２、１３半導体領域
１５、１６ 絶縁領域
２０ トレンチ型キャパシタ
２１ 電極部
２２ 絶縁膜
２３ トレンチ
３０ 半導体領域

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図3】

【図4】

【図5】

【図6】

【図7】