特許 7399174 不揮発性メモリデバイスおよび複数のビット線バイアス電圧を印加することによる不揮発性メモリデバイスにおけるプログラミングのための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-07

(45)【発行日】2023-12-15

(54)【発明の名称】不揮発性メモリデバイスおよび複数のビット線バイアス電圧を印加することによる不揮発性メモリデバイスにおけるプログラミングのための方法

(51)【国際特許分類】

   G11C 16/34 20060101AFI20231208BHJP

   G11C 16/04 20060101ALI20231208BHJP

   G11C 16/10 20060101ALI20231208BHJP

【ＦＩ】

G11C16/34 140

G11C16/04 170

G11C16/10 140

【請求項の数】 19

(21)【出願番号】P 2021545758

(86)(22)【出願日】2019-06-06

(65)【公表番号】

(43)【公表日】2022-04-06

(86)【国際出願番号】 CN2019090275

(87)【国際公開番号】W WO2020191921

(87)【国際公開日】2020-10-01

【審査請求日】2021-08-04

【審判番号】

【審判請求日】2023-04-19

(31)【優先権主張番号】PCT/CN2019/079667

(32)【優先日】2019-03-26

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】ハイボ・リ

(72)【発明者】

【氏名】チャオ・ジャン

【合議体】

【審判長】須田 勝巳

【審判官】山崎 慎一

【審判官】脇岡 剛

(56)【参考文献】

【文献】米国特許出願公開第２０１４／０１１９１２６（ＵＳ，Ａ１）

【文献】特表２００９－５２２７０３（ＪＰ，Ａ）

【文献】特表２０１１－５１３８８５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

G11C16/34

G11C16/04

G11C16/10

(57)【特許請求の範囲】

【請求項1】

不揮発性メモリデバイスにおけるプログラミングのための方法であって、
前のプログラミングループの各々の間に前記不揮発性メモリデバイスの不揮発性メモリセルに、少なくとも1つのプログラミングパルスを印加するステップと、
現在のプログラミングループの間に前記不揮発性メモリセルに少なくとも1つのプログラミングパルスを印加するステップと
前記不揮発性メモリセルのしきい値電圧が、前記前のプログラミングループのすべておよび前記現在のプログラミングループにおいて前記不揮発性メモリセルのターゲットデータ状態の高検証レベルを下回り、前記しきい値電圧が、前記現在のプログラミングループおよび/または前記前のプログラミングループの少なくとも1つにおいて前記不揮発性メモリセルの前記ターゲットデータ状態の低検証レベルよりも高く、第1の中間電圧を供給するプログラミングループの数が第1のあらかじめ決定された数よりも大きくない場合、次のプログラミングループにおいてビット線バイアス電圧として前記第1の中間電圧を供給するステップであって、前記第1の中間電圧が第2の中間電圧よりも低い、供給するステップと、
前記高検証レベルよりも高いしきい値電圧を有する不揮発性メモリセルの数が、前記現在のプログラミングループを実行した後に第2のあらかじめ決定された数を下回る場合、前記現在のプログラミングループ後の次のプログラミングループの間に前記不揮発性メモリセルに少なくとも1つのプログラミングパルスを印加するステップと、
を含み、
前記第1の中間電圧と前記第2の中間電圧が、前記低検証レベルと前記高検証レベルとの間の前記しきい値電圧を有する前記不揮発性メモリセルに前記ビット線バイアス電圧として供給される、
方法。

【請求項2】

前記高検証レベルよりも高いしきい値電圧を有する不揮発性メモリセルの数が、第2のあらかじめ決定された数に達したとき、プログラミングは成功であると決定するステップをさらに含む、請求項1に記載の方法。

【請求項3】

第1のプログラミングループにおける前記不揮発性メモリセルの前記しきい値電圧を、前記第1のプログラミングループを実行した後に前記不揮発性メモリセルの前記ターゲットデータ状態の前記低検証レベルおよび/または前記高検証レベルと比較した結果に従って、第2のプログラミングループにおいて前記不揮発性メモリセルの前記ビット線バイアス電圧を供給するステップをさらに含む、請求項1に記載の方法。

【請求項4】

前記第1のプログラミングループにおける前記不揮発性メモリセルの前記しきい値電圧を、前記第1のプログラミングループを実行した後に前記不揮発性メモリセルの前記ターゲットデータ状態の前記低検証レベルおよび/または前記高検証レベルと比較した前記結果に従って、前記第2のプログラミングループにおいて前記不揮発性メモリセルの前記ビット線バイアス電圧を供給するステップが、
前記しきい値電圧が、前記第1のプログラミングループを実行した後に、前記不揮発性メモリセルの前記ターゲットデータ状態の前記高検証レベルよりも高い場合、前記第2のプログラミングループにおいて前記ビット線バイアス電圧としてシステム電圧を供給するステップ
を含む、請求項3に記載の方法。

【請求項5】

前記第1のプログラミングループにおける前記不揮発性メモリセルの前記しきい値電圧を、前記第1のプログラミングループを実行した後に前記不揮発性メモリセルの前記ターゲットデータ状態の前記低検証レベルおよび/または前記高検証レベルと比較した前記結果に従って、前記第2のプログラミングループにおいて前記不揮発性メモリセルの前記ビット線バイアス電圧を供給するステップが、
前記しきい値電圧が、前記不揮発性メモリセルの前記ターゲットデータ状態の前記低検証レベルと前記高検証レベルとの間である場合、前記第2のプログラミングループにおいて前記ビット線バイアス電圧として第1の中間電圧を供給するステップ
を含む、請求項3に記載の方法。

【請求項6】

前記第1のプログラミングループにおける前記不揮発性メモリセルの前記しきい値電圧を、前記第1のプログラミングループを実行した後に前記不揮発性メモリセルの前記ターゲットデータ状態の前記低検証レベルおよび/または前記高検証レベルと比較した前記結果に従って、前記第2のプログラミングループにおいて前記不揮発性メモリセルの前記ビット線バイアス電圧を供給するステップが、
前記しきい値電圧が、前記不揮発性メモリセルの前記ターゲットデータ状態の前記低検証レベルを下回る場合、前記第2のプログラミングループにおいて前記ビット線バイアス電圧として低電圧を供給するステップ
を含む、請求項3に記載の方法。

【請求項7】

不揮発性メモリデバイスにおけるプログラミングのための方法であって、
前のプログラミングループの各々の間に前記不揮発性メモリデバイスの不揮発性メモリセルに、少なくとも1つのプログラミングパルスを印加するステップと、
現在のプログラミングループの間に前記不揮発性メモリセルに少なくとも1つのプログラミングパルスを印加するステップと
前記不揮発性メモリセルのしきい値電圧が、前記前のプログラミングループのすべておよび前記現在のプログラミングループにおいて前記不揮発性メモリセルのターゲットデータ状態の高検証レベルを下回り、前記しきい値電圧が、前記現在のプログラミングループおよび/または前記前のプログラミングループの少なくとも1つにおいて前記不揮発性メモリセルの前記ターゲットデータ状態の低検証レベルよりも高く、第1の中間電圧を供給するプログラミングループの数が第1のあらかじめ決定された数よりも大きい場合、次のプログラミングループにおいてビット線バイアス電圧として第2の中間電圧を供給するステップであって、前記第1の中間電圧が前記第2の中間電圧よりも低い、供給するステップと、
前記高検証レベルよりも高いしきい値電圧を有する不揮発性メモリセルの数が、前記現在のプログラミングループを実行した後に第2のあらかじめ決定された数を下回る場合、前記現在のプログラミングループ後の次のプログラミングループの間に前記不揮発性メモリセルに少なくとも1つのプログラミングパルスを印加するステップと、
を含み、
前記第1の中間電圧と前記第2の中間電圧が、前記低検証レベルと前記高検証レベルとの間の前記しきい値電圧を有する前記不揮発性メモリセルに前記ビット線バイアス電圧として供給される、
方法。

【請求項8】

前記高検証レベルよりも高いしきい値電圧を有する不揮発性メモリセルの数が、第2のあらかじめ決定された数に達したとき、プログラミングは成功であると決定するステップをさらに含む、請求項7に記載の方法。

【請求項9】

第1のプログラミングループにおける前記不揮発性メモリセルの前記しきい値電圧を、前記第1のプログラミングループを実行した後に前記不揮発性メモリセルの前記ターゲットデータ状態の前記低検証レベルおよび/または前記高検証レベルと比較した結果に従って、第2のプログラミングループにおいて前記不揮発性メモリセルの前記ビット線バイアス電圧を供給するステップをさらに含む、請求項7に記載の方法。

【請求項10】

前記第1のプログラミングループにおける前記不揮発性メモリセルの前記しきい値電圧を、前記第1のプログラミングループを実行した後に前記不揮発性メモリセルの前記ターゲットデータ状態の前記低検証レベルおよび/または前記高検証レベルと比較した前記結果に従って、前記第2のプログラミングループにおいて前記不揮発性メモリセルの前記ビット線バイアス電圧を供給するステップが、
前記しきい値電圧が、前記第1のプログラミングループを実行した後に、前記不揮発性メモリセルの前記ターゲットデータ状態の前記高検証レベルよりも高い場合、前記第2のプログラミングループにおいて前記ビット線バイアス電圧としてシステム電圧を供給するステップ
を含む、請求項9に記載の方法。

【請求項11】

前記第1のプログラミングループにおける前記不揮発性メモリセルの前記しきい値電圧を、前記第1のプログラミングループを実行した後に前記不揮発性メモリセルの前記ターゲットデータ状態の前記低検証レベルおよび/または前記高検証レベルと比較した前記結果に従って、前記第2のプログラミングループにおいて前記不揮発性メモリセルの前記ビット線バイアス電圧を供給するステップが、
前記しきい値電圧が、前記不揮発性メモリセルの前記ターゲットデータ状態の前記低検証レベルと前記高検証レベルとの間である場合、前記第2のプログラミングループにおいて前記ビット線バイアス電圧として第1の中間電圧を供給するステップ
を含む、請求項9に記載の方法。

【請求項12】

前記第1のプログラミングループにおける前記不揮発性メモリセルの前記しきい値電圧を、前記第1のプログラミングループを実行した後に前記不揮発性メモリセルの前記ターゲットデータ状態の前記低検証レベルおよび/または前記高検証レベルと比較した前記結果に従って、前記第2のプログラミングループにおいて前記不揮発性メモリセルの前記ビット線バイアス電圧を供給するステップが、
前記しきい値電圧が、前記不揮発性メモリセルの前記ターゲットデータ状態の前記低検証レベルを下回る場合、前記第2のプログラミングループにおいて前記ビット線バイアス電圧として低電圧を供給するステップ
を含む、請求項9に記載の方法。

【請求項13】

不揮発性メモリデバイスであって、
アレイ状に配列された複数のメモリセルであって、それらの各行がワード線に結合されている、複数のメモリセルと、
複数のビット線トランジスタであって、前記複数のメモリセルの各列の第1の端子が、対応するビット線トランジスタを介してビット線に結合されている、複数のビット線トランジスタと、
複数のソース線トランジスタであって、前記複数のメモリセルの各列の第2の端子が、対応するソース線トランジスタを介してソース線に結合されている、複数のソース線トランジスタと、
前のプログラミングループの各々の間に前記不揮発性メモリデバイスの不揮発性メモリセルに、少なくとも1つのプログラミングパルスを印加することと、
現在のプログラミングループの間に前記不揮発性メモリセルに少なくとも1つのプログラミングパルスを印加することと、
前記前のプログラミングループの少なくとも1つにおける前記不揮発性メモリセルのしきい値電圧を、前記不揮発性メモリセルのターゲットデータ状態の低検証レベルおよび/または高検証レベルと比較し、ならびに前記現在のプログラミングループにおける前記不揮発性メモリセルのしきい値電圧を、前記不揮発性メモリセルの前記ターゲットデータ状態の前記低検証レベルおよび/または前記高検証レベルと比較して、前記高検証レベルよりも高いしきい値電圧を有する不揮発性メモリセルの数が、前記現在のプログラミングループを実行した後に第2のあらかじめ決定された数を下回る場合、前記不揮発性メモリセルのビット線バイアス電圧を供給することとを行うように構成された制御回路と
を供え、
第1の中間電圧と第2の中間電圧が、前記低検証レベルと前記高検証レベルとの間の前記しきい値電圧を有する前記不揮発性メモリセルに前記ビット線バイアス電圧として供給される、
不揮発性メモリデバイス。

【請求項14】

前記しきい値電圧が、前記前のプログラミングループのいずれかにおいて前記不揮発性メモリセルの前記ターゲットデータ状態の前記高検証レベルよりも高く、前記しきい値電圧が、前記現在のプログラミングループにおいて前記不揮発性メモリセルの前記ターゲットデータ状態の前記高検証レベルよりも高い場合、前記制御回路が、恒久的に前記ビット線バイアス電圧としてシステム電圧を供給する、請求項13に記載の不揮発性メモリデバイス。

【請求項15】

前記しきい値電圧が、前記前のプログラミングループのいずれかにおいて前記不揮発性メモリセルの前記ターゲットデータ状態の前記高検証レベルよりも高く、前記しきい値電圧が、前記現在のプログラミングループにおいて前記不揮発性メモリセルの前記ターゲットデータ状態の前記高検証レベルを下回る場合、前記制御回路が、次のプログラミングループにおいて前記ビット線バイアス電圧として第2の中間電圧を供給する、請求項13に記載の不揮発性メモリデバイス。

【請求項16】

前記しきい値電圧が、前記前のプログラミングループのすべておよび前記現在のプログラミングループにおいて、前記不揮発性メモリセルの前記ターゲットデータ状態の前記低検証レベルを下回る場合、前記制御回路が、次のプログラミングループにおいて前記ビット線バイアス電圧として低電圧を供給する、請求項13に記載の不揮発性メモリデバイス。

【請求項17】

前記不揮発性メモリセルのしきい値電圧が、前記前のプログラミングループのすべておよび前記現在のプログラミングループにおいて前記不揮発性メモリセルのターゲットデータ状態の高検証レベルを下回り、前記しきい値電圧が、前記現在のプログラミングループおよび/または前記前のプログラミングループの少なくとも1つにおいて前記不揮発性メモリセルの前記ターゲットデータ状態の低検証レベルよりも高く、第1の中間電圧を供給するプログラミングループの数が第1のあらかじめ決定された数よりも大きくない場合、前記制御回路が、次のプログラミングループにおいてビット線バイアス電圧として前記第1の中間電圧を供給し、前記第1の中間電圧が第2の中間電圧よりも低い、請求項13に記載の不揮発性メモリデバイス。

【請求項18】

前記不揮発性メモリセルのしきい値電圧が、前記前のプログラミングループのすべておよび前記現在のプログラミングループにおいて前記不揮発性メモリセルのターゲットデータ状態の高検証レベルを下回り、前記しきい値電圧が、前記現在のプログラミングループおよび/または前記前のプログラミングループの少なくとも1つにおいて前記不揮発性メモリセルの前記ターゲットデータ状態の低検証レベルよりも高く、第1の中間電圧を供給するプログラミングループの数が第1のあらかじめ決定された数よりも大きい場合、前記制御回路が、次のプログラミングループにおいて前記ビット線バイアス電圧として第2の中間電圧を供給し、前記第1の中間電圧が前記第2の中間電圧よりも低い、請求項13に記載の不揮発性メモリデバイス。

【請求項19】

前記しきい値電圧が、前記前のプログラミングループのすべてにおいて前記不揮発性メモリセルの前記ターゲットデータ状態の前記高検証レベルを下回り、前記しきい値電圧が、前記現在のプログラミングループにおいて前記不揮発性メモリセルの前記ターゲットデータ状態の前記高検証レベルよりも高い場合、前記制御回路が、次のプログラミングループにおいて前記ビット線バイアス電圧としてシステム電圧を供給する、請求項13に記載の不揮発性メモリデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、不揮発性メモリデバイスにおけるプログラミングのための方法に関係し、より詳細には、瞬時しきい値電圧シフト(instant threshold voltage shift)の影響、リードノイズまたはランダムテレグラフノイズ(RTN)による分布下裾、およびオーバープログラミング問題を緩和するために、複数のビット線バイアス電圧を印加することによる不揮発性メモリデバイスにおけるプログラミングのための方法に関係している。

【背景技術】

【0002】

フラッシュメモリなどの不揮発性メモリは、様々なモバイルデバイスで選ばれるストレージになった。ランダムアクセスメモリとは異なり、フラッシュメモリは不揮発性であり、電源がオフにされた後でもその記憶したデータを保持する。

【0003】

漸増ステップパルスプログラミング(ISPP)は、マルチレベルセルフラッシュメモリの密なしきい値電圧(Vt)分布を実現するために鍵となるものである。この方法は、容易なセルと困難なセルの両方の高速プログラミングを可能にするステップサイズで、プログラム電圧を徐々に増やすことを特徴とする。しかしながら、このプログラミング方法の信頼性は、瞬時しきい値電圧シフトによって損なわれる可能性がある。それは、プログラミングされたしきい値電圧が、プログラミング後にミリ秒以内に下にシフトする現象である。現在のプログラミング方法は、この問題に対処することができず、多数のセルをターゲット検証レベルより低いままにしておく可能性がある。リードノイズまたはランダムテレグラフノイズ(RTN)は、ターゲット検証レベルよりも低いVtを有するセルの別の原因である。それらのVtはノイズのためにターゲット検証レベルよりも高く読み取られることがあるからである。加えて、しきい値電圧分布の上裾は、複数回プログラムされたメモリセルによって占められる可能性がある。

【発明の概要】

【発明が解決しようとする課題】

【0004】

このノイズに関係する問題を緩和するために、プログラムパルス後の複数の検証動作の方法が提案されたが、追加の検証ステップのためにプログラム速度は損なわれる。したがって、前述のノイズ問題および支配的な上裾問題を解決するための新しい方法が提案される必要がある。

【課題を解決するための手段】

【0005】

一実施形態は、不揮発性メモリデバイスにおけるプログラミングのための方法を提供する。この方法は、前のプログラミングループの各々の間に不揮発性メモリデバイスの不揮発性メモリセルに少なくとも1つのプログラミングパルスを印加するステップと、現在のプログラミングループの間に不揮発性メモリセルに少なくとも1つのプログラミングパルスを印加するステップと、不揮発性メモリセルのしきい値電圧が、前のプログラミングループのすべておよび現在のプログラミングループにおいて不揮発性メモリセルのターゲットデータ状態の高検証レベルを下回り、しきい値電圧が、現在のプログラミングループおよび/または前のプログラミングループの少なくとも1つにおいて不揮発性メモリセルのターゲットデータ状態の低検証レベルよりも高く、第1の中間電圧を供給するプログラミングループの数が第1のあらかじめ決定された数よりも大きくない場合、次のプログラミングループにおいてビット線バイアス電圧として第1の中間電圧を供給するステップとを含み、第1の中間電圧は第2の中間電圧よりも低い。

【0006】

別の実施形態は、不揮発性メモリデバイスにおけるプログラミングのための方法を提供する。この方法は、前のプログラミングループの各々の間に不揮発性メモリデバイスの不揮発性メモリセルに少なくとも1つのプログラミングパルスを印加するステップと、現在のプログラミングループの間に不揮発性メモリセルに少なくとも1つのプログラミングパルスを印加するステップと、不揮発性メモリセルのしきい値電圧が、前のプログラミングループのすべておよび現在のプログラミングループにおいて不揮発性メモリセルのターゲットデータ状態の高検証レベルを下回り、しきい値電圧が、現在のプログラミングループおよび/または前のプログラミングループの少なくとも1つにおいて不揮発性メモリセルのターゲットデータ状態の低検証レベルよりも高く、第1の中間電圧を供給するプログラミングループの数が第1のあらかじめ決定された数よりも大きい場合、次のプログラミングループにおいてビット線バイアス電圧として第2の中間電圧を供給するステップとを含み、第1の中間電圧が第2の中間電圧よりも低い。

【0007】

不揮発性メモリデバイスが、アレイ状に配列された複数のメモリセルであって、それらの各行がワード線に結合されている、複数のメモリセルと、複数のビット線トランジスタと、対応するビット線トランジスタを介してビット線に結合されている複数のメモリセルの各列の第1の端子と、複数のソース線トランジスタと、対応するソース線トランジスタを介してソース線に結合されている複数のメモリセルの各列の第2の端子と、制御回路とを含む。制御回路は、前のプログラミングループの各々の間に不揮発性メモリデバイスの不揮発性メモリセルに、少なくとも1つのプログラミングパルスを印加することと、現在のプログラミングループの間に不揮発性メモリセルに少なくとも1つのプログラミングパルスを印加することと、前のプログラミングループの少なくとも1つにおける不揮発性メモリセルのしきい値電圧を、不揮発性メモリセルのターゲットデータ状態の低検証レベルおよび/または高検証レベルと比較した結果、ならびに現在のプログラミングループにおける不揮発性メモリセルのしきい値電圧を、不揮発性メモリセルのターゲットデータ状態の低検証レベルおよび/または高検証レベルと比較した結果に従って、不揮発性メモリセルのビット線バイアス電圧を供給することとを行うように構成される。

【0008】

本発明のこれらの目的および他の目的は、様々な図および図面において示す好ましい実施形態の以下の詳細な説明を読んだ後におそらく当業者には明らかとなるであろう。

【図面の簡単な説明】

【0009】

【図1】一実施形態による不揮発性メモリデバイスを示す図である。

【図2】しきい値電圧分布への瞬時しきい値電圧シフトの影響を示す図である。

【図3A】不揮発性メモリデバイスをプログラミングするためのプログラム動作方法のフローチャートである。

【図3B】不揮発性メモリデバイスをプログラミングするためのプログラム動作方法のフローチャートである。

【図4】ターゲット状態のしきい値電圧分布を示す図である。

【図5】プログラミングループカウントに伴うメモリセルのしきい値電圧を示す図である。

【発明を実施するための形態】

【0010】

図1は、本発明の一実施形態による不揮発性メモリデバイス100を示す。不揮発性メモリデバイス100は、複数のメモリセルC(1,1)～C(M,N)を含み、ただしMおよびNは正の整数である。本発明のいくつかの実施形態では、不揮発性メモリデバイス100は、NANDタイプのフラッシュメモリであることがある。N個のメモリセルは、同じワード線に結合することができ、M個のメモリセルは同じビット線に結合することができる。たとえば、メモリセルC(1,1)～C(1,N)は、ワード線WL1に結合されることがあり、メモリセルC(M,1)～C(M,N)は、ワード線WLMに結合されることがある。メモリセルC(1,1)～C(M,1)は、ビット線BL1に結合されることがあり、メモリセルC(M,1)～C(M,N)は、ビット線BLNに結合されることがある。メモリ列の一方の端子は、ビット線トランジスタTbを介してビット線に結合され、他方の端子は、ソース線トランジスタTsを介してソース線に結合される。不揮発性メモリデバイス100は、メモリセルアレイにプログラミング方法を実装するための制御回路(図には示していない)をさらに含む。

【0011】

メモリセルC(1,1)～C(M,N)の各々が、トランジスタTcを含むことができる。トランジスタTcは、たとえば、浮遊ゲートトランジスタまたは電荷トラップ型トランジスタ(charge trapping transistor)であることがある。メモリセルC(1,1)～C(M,N)に対するプログラム動作のプログラミングループの間、メモリセル(1,1)～C(M,N)のトランジスタTcのゲート端子は、ワード線WL1～WLMからプログラミングパルスを受け取ることができ、トランジスタTcのビット線端子は、ビット線BL1～BLNからビット線バイアス電圧を受け取ることができる。プログラミングパルスの電圧は、次のプログラミングループの間にステップサイズで増加することができる。この方法は、一般に漸増ステップパルスプログラミング(ISPP)として知られている。

【0012】

ISPPは、トランジスタTcのゲート構造に電子が注入されるのを可能にし、したがってステップサイズ電圧だけトランジスタTcのしきい値電圧を増やす。トランジスタTcは増加して、ターゲットデータ状態の検証レベルを超える。その結果としてメモリセルC(1,1)～C(M,N)のターゲットデータ状態が、メモリセルC(1,1)～C(M,N)のしきい値電圧に従って識別され得る。

【0013】

不揮発性メモリデバイスのプログラミング動作の間、プログラミング時間を削減することと、メモリセルC(1,1)～C(M,N)に対して異なるデータ状態の密なしきい値電圧分布を実現することとのトレードオフがある。プログラミング速度は、より大きいプログラムパルスステップサイズを使用することで上げることができる。しかしながらこれは、検証レベルを超える大きいオーバーシュートをもたらし、広範なしきい値電圧分布の原因となる。一方、より小さいプログラムパルスステップサイズが使用される場合、プログラミング時間の増加という代償を払って、より密なしきい値電圧分布が実現される。別の手法は、各ターゲットデータ状態に対して2つの別個の検証レベルでメモリセルC(1,1)～C(M,N)を検証することである。一例として、セルC(1,1)を使用すると、セルC(1,1)のしきい値電圧がそれのターゲットデータ状態の低検証レベルに到達する前に、それのビット線バイアス電圧が、より多くの電子をセルC(1,1)に注入するために、0Vなどの低レベルに設定される。セルC(1,1)のしきい値電圧が低検証レベルよりも高いとき、それのビット線バイアス電圧は、メモリセルにより少ない電子をセルC(1,1)に注入させるために中間レベルに設定される。セルC(1,1)のしきい値電圧がそれのターゲットデータ状態の高検証レベルを超えるとき、それのビット線バイアス電圧は、セルC(1,1)のプログラミングを禁止するためにシステム電圧などの高レベルに設定される。

【0014】

しかしながら、この方法は、瞬時しきい値電圧シフトの問題に対処することができない。それは、プログラミングされたしきい値電圧が、プログラミング後にミリ秒以内で下にシフトする現象である。根本的原因は、注入された電子との最後の消去再結合、電化トラップ層における注入された電子の再分布、および/またはゲート界面でのシャロートラップにおけるいくつかの電子の高速デトラッピングから残された穴であることがある。

【0015】

図2は、不揮発性メモリセルのしきい値電圧分布への瞬時しきい値電圧シフトの影響を示す図である。この例の瞬時しきい値電圧シフトは、200mV～300mVとかなり大きくなり得る。それは、しきい値電圧がターゲットデータ状態の検証レベルを下回るレベルまで下にシフトする場合、データ保持エラーを引き起こす可能性がある。

【0016】

同様のVt分布下裾もまた、リードノイズまたはランダムテレグラフノイズ(RTN)によって引き起こされることがある。ターゲット検証レベルを下回るVtを有するセルが、ノイズのために、ターゲット検証レベルよりも高く読み取られることがある。それらのセルは、Vt分布下裾を減らすために再プログラミングされる機会を必要とする。

【0017】

この問題に対処するために、4つのビット線バイアス電圧のプログラミング方法を提案し、以下の段落において説明する。

【0018】

図3Aおよび図3Bは、不揮発性メモリデバイスにおけるプログラミングのためのプログラミング方法200のフローチャートを示す。この方法は、高検証レベルVH、低検証レベルVL、システム電圧Vdd、第1の中間電圧Vbl1、および第2の中間電圧Vbl2を含む、ただし第2の中間電圧Vbl2は第1の中間電圧Vbl1よりも高い、あらかじめ決定されたパラメータを有する不揮発性メモリセルに、複数のビット線バイアス電圧を用いて漸増ステップパルスプログラミング(ISPP)を適用する。この方法200は、複数のメモリセルC(1,1)～C(M,N)に適用されてもよい。この方法200は、以下のステップを含んでもよい。
S200: 少なくとも1つのプログラミングパルスを不揮発性メモリセルに印加する、不揮発性メモリセルと関連するビット線に0Vなどの低電圧を印加する、
S202: 不揮発性メモリセルのしきい値電圧Vtを、高検証レベルVHおよび/または低検証レベルVLと比較する、
不揮発性メモリセルのしきい値電圧Vtが高検証レベルVHよりも高い場合、ステップS204へ進む、
不揮発性メモリセルのしきい値電圧Vtが低検証レベルVLよりも高いが、高検証レベルVHよりも低い場合、ステップS206へ進む、
不揮発性メモリセルのしきい値電圧Vtが低検証レベルVLよりも低い場合、ステップS208へ進む、
S204: 不揮発性メモリセルと関連するビット線にシステム電圧Vddを印加する、ステップS210へ進む、
S206: 不揮発性メモリセルと関連するビット線に第1の中間電圧Vbl1を印加する、ステップS210へ進む、
S208: 不揮発性メモリセルと関連するビット線に低電圧を印加する、ステップS210へ進む、
S210: 少なくとも1つのプログラミングパルスを不揮発性メモリセルに印加する、ステップS214へ進む、
S214: 不揮発性メモリセルのしきい値電圧Vtを、高検証レベルVHおよび/または低検証レベルVLと比較する、
不揮発性メモリセルのしきい値電圧Vtが、現在のプログラミングループにおいて高検証レベルVHよりも高く、不揮発性メモリセルのしきい値電圧Vtが、前のプログラミングループのいずれかにおいて高検証レベルVHよりも高かった場合、ステップS216へ進む、
不揮発性メモリセルのしきい値電圧Vtが、現在のプログラミングループにおいて高検証レベルVHよりも低く、不揮発性メモリセルのしきい値電圧Vtが、前のプログラミングループのいずれかにおいて高検証レベルVHよりも高い場合、ステップS218へ進む、
不揮発性メモリセルのしきい値電圧Vtが、前のプログラミングループのすべてにおいておよび現在のプログラミングループにおいて、低検証レベルVLよりも低い場合、ステップS220へ進む、
不揮発性メモリセルのしきい値電圧Vtが、前のプログラミングループのすべてにおいておよび現在のプログラミングループにおいて、高検証レベルVHよりも低く、しきい値電圧Vtが、現在のプログラミングループにおいてまたは前のプログラミングループのいずれかにおいて、低検証レベルVLよりも高い場合、ステップS215へ進む、
不揮発性メモリセルのしきい値電圧Vtが、前のプログラミングループのすべてにおいて高検証レベルVHよりも低く、現在のプログラミングループにおいて高検証レベルVHよりも高い場合、ステップS224へ進む、
S215: 第1の中間電圧を供給するプログラミングループの数がしきい値数よりも大きいかどうかを調べ、そうである場合、ステップ218へ進み、そうでなければステップS222へ進む。
S216: 不揮発性メモリセルと関連するビット線に恒久的にシステム電圧Vddを印加する、ステップS226へ進む、
S218: 不揮発性メモリセルと関連するビット線に第2の中間電圧Vbl2を印加する、ステップS226へ進む、
S220: 不揮発性メモリセルと関連するビット線に低電圧を印加する、ステップS226へ進む、
S222: 不揮発性メモリセルと関連するビット線に第1の中間電圧Vbl1を印加する、ステップS226へ進む、
S224: 不揮発性メモリセルと関連するビット線にシステム電圧Vddを印加する、ステップS226へ進む、
S226: 高検証レベルVHを上回るしきい値電圧Vtを有する不揮発性メモリセルの数が、あらかじめ決定された数よりも大きいかどうかを調べ、そうである場合、ステップS232へ進み、そうでなければステップS228へ進む。
S228: プログラミングループカウントが最大ループカウントに達したかどうかを調べ、そうである場合、ステップ234へ進み、そうでなければステップS230へ進む。
S230: プログラミングループをインクリメントし、次のプログラミングループを実行するためにステップS210へ進む、
S232: プログラム動作が成功したと決定する、ステップS236へ進む、
S234: プログラム動作が失敗したと決定する、
S236: プログラム動作の終わり。

【0019】

図4は、ターゲット状態のしきい値電圧分布を示す。方法200を実行するとき、低検証レベルVLを下回るしきい値電圧Vtを有する複数のメモリセルC(1,1)～C(M,N)が、ビット線バイアス電圧として低電圧を供給される。低検証レベルVLと高検証レベルVHとの間のしきい値電圧Vtを有する複数のメモリセルC(1,1)～C(M,N)が、ビット線バイアス電圧として第1の中間電圧Vbl1または第2の中間電圧Vbl2を供給される。高検証レベルVHよりも高いしきい値電圧を有する複数のメモリセルC(1,1)～C(M,N)が、セルに存在するようにビット線バイアス電圧としてシステム電圧Vddを供給される。

【0020】

図5は、プログラミングループカウントを有するメモリセルのしきい値電圧を示す。点線は、ただ1つの中間ビット線バイアス電圧のプログラミング方法を表し、実線は、2つの中間ビット線バイアス電圧を用いる本発明のプログラミング方法を表す。図に示すように、セルのしきい値電圧が一定数のループ内で高検証レベルVHを超えない場合、第2の中間電圧Vbl2が、高検証レベルVHを超えるまで、ビット線バイアス電圧として印加される。より正確なビット線バイアス電圧を用いる本発明のプログラミング方法は、したがってメモリセルのオーバープログラミング問題を緩和することができる。

【0021】

要約すれば、前述の方法は、現在のプログラミングループおよび前のプログラミングループにおけるしきい値電圧テストの結果に従って、対応する不揮発性メモリセルと関連する複数のビット線に、複数のビット線バイアス電圧を印加する。プログラミング方法200は、密なしきい値電圧分布を達成し、瞬時しきい値電圧シフトによって引き起こされる問題を処理する間、高速なプログラミング速度を維持することができる。

【0022】

本発明の教示を保持しながらデバイスおよび方法の多数の変更および改変が行われ得ることに、当業者は容易に気付くであろう。したがって、上記の開示は、添付の特許請求の範囲の境界および限界(metes and bounds)によってのみ限定されると解釈されるべきである。

【符号の説明】

【0023】

100 不揮発性メモリデバイス

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】