特許 7399358 ミッションモードＶＭＩＮ予測及び較正

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2023-12-07

(45)【発行日】2023-12-15

(54)【発明の名称】ミッションモードＶＭＩＮ予測及び較正

(51)【国際特許分類】

   G06F 1/3296 20190101AFI20231208BHJP

   G06F 1/324 20190101ALI20231208BHJP

【ＦＩ】

G06F1/3296

G06F1/324

【請求項の数】 15

(21)【出願番号】P 2023535519

(86)(22)【出願日】2021-12-03

(86)【国際出願番号】 US2021061800

(87)【国際公開番号】W WO2022132463

(87)【国際公開日】2022-06-23

【審査請求日】2023-07-20

(31)【優先権主張番号】17/121,110

(32)【優先日】2020-12-14

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】アシシュ ジェイン

(72)【発明者】

【氏名】スリラム サンダラム

(72)【発明者】

【氏名】サミュエル ナフザイガー

【審査官】松浦 かおり

(56)【参考文献】

【文献】米国特許第９６７２３１０（ＵＳ，Ｂ１）

【文献】米国特許出願公開第２０１４／０１７６１１６（ＵＳ，Ａ１）

【文献】特表２０１７－５１７８７３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０３２５３０７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１５／００８１０３９（ＵＳ，Ａ１）

【文献】特表２０１１－５２１３９６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １／２６－１／３２９６

(57)【特許請求の範囲】

【請求項1】

集積回路のローエンド動作電圧を調整する方法であって、
（ａ）指定されたクロックサイクル期間にわたって、前記集積回路上の少なくとも１つのリング発振器の発振数をカウントすることと、
（ｂ）前記発振数に基づいて、デバイス劣化データの第１のセット及びスタティック・ランダムアクセス・メモリ（ＳＲＡＭ）ローエンド動作電圧データの第２のセットに関連付けられた予測モデルにアクセスし、前記予測モデルから前記集積回路上のプロセッサのローエンド動作電圧限界を選択することと、
（ｃ）前記ローエンド動作電圧限界に基づいて前記プロセッサの前記ローエンド動作電圧を設定することと、
（ｄ）前記プロセッサの動作中に段落（ａ）～（ｃ）を複数回繰り返すことと、を含む、
方法。

【請求項2】

少なくとも１つのリング発振器の発振数をカウントすることは、前記集積回路の異なる部分に配置された複数のリング発振器における発振をカウントすることを含む、
請求項１の方法。

【請求項3】

少なくとも１つのリング発振器の発振数をカウントすることは、第１の一連の論理ゲートを備える第１のリング発振器における発振をカウントすることと、前記第１の一連の論理ゲートとは異なる一連の論理ゲートを備える第２のリング発振器における発振をカウントすることと、を含む、
請求項２の方法。

【請求項4】

少なくとも１つのリング発振器の発振数をカウントすることは、第１のタイプのトランジスタで構成された第１の一連の論理ゲートを備える第１のリング発振器において発振をカウントすることと、前記第１のタイプとは異なる第２のタイプのトランジスタで構成された一連の論理ゲートを備える第２のリング発振器において発振をカウントすることと、を含む、
請求項２の方法。

【請求項5】

前記予測モデルにアクセスすることは、前記デバイス劣化データの第１のセットにアクセスすることを含む、
請求項１の方法。

【請求項6】

前記予測モデルにアクセスすることは、前記ＳＲＡＭローエンド電圧データの第２のセットにアクセスすることを含む、
請求項１の方法。

【請求項7】

前記予測モデルにアクセスすることは、最初に、前記デバイス劣化データの第１のセットにアクセスすることと、そこから得られた結果に基づいて、前記ＳＲＡＭローエンド電圧データの第２のセットにアクセスすることと、を含む、
請求項１の方法。

【請求項8】

前記デバイス劣化データの第１のセットは、前記集積回路と同じ設計の集積回路のセットの高温動作寿命（ＨＴＯＬ）ストレス試験から提供される、
請求項１の方法。

【請求項9】

前記ＳＲＡＭローエンド動作電圧データの第２のセットは、前記ＨＴＯＬストレス試験中に前記集積回路のセット上のＳＲＡＭメモリのローエンド動作電圧を測定することから提供される、
請求項８の方法。

【請求項10】

集積回路であって、
プロセッサコアと、
前記プロセッサコアが動作する電圧レベルを設定するシステム管理ユニットと、を備え、
前記システム管理ユニットは、
（ａ）指定されたクロックサイクル期間にわたって、前記集積回路上の少なくとも１つのリング発振器の発振数を取得することと、
（ｂ）前記発振数に基づいて、デバイス劣化データの第１のセット及びスタティック・ランダムアクセス・メモリ（ＳＲＡＭ）ローエンド動作電圧データの第２のセットに関連付けられた予測モデルにアクセスし、前記予測モデルから前記プロセッサコアのローエンド動作電圧限界を選択することと、
（ｃ）前記ローエンド動作電圧限界に基づいて前記プロセッサコアの前記ローエンド動作電圧を設定することと、
（ｄ）前記集積回路の動作中に段落（ａ）～（ｃ）を複数回繰り返すことと、
によって、前記プロセッサコアのローエンド動作電圧を調整するように動作可能である、
集積回路。

【請求項11】

前記少なくとも１つのリング発振器は、前記集積回路の異なる部分に配置された複数のリング発振器を備える、
請求項１０の集積回路。

【請求項12】

前記複数のリング発振器は、第１の一連の論理ゲートを備える第１のリング発振器と、前記第１の一連の論理ゲートとは異なる一連の論理ゲートを備える第２のリング発振器と、を含む、
請求項１１の集積回路。

【請求項13】

前記複数のリング発振器は、第１のタイプのトランジスタで構成された第１の一連の論理ゲートを備える第１のリング発振器と、前記第１のタイプとは異なる第２のタイプのトランジスタで構成された一連の論理ゲートを備える第２のリング発振器と、を含む、
請求項１１の集積回路。

【請求項14】

前記予測モデルにアクセスすることは、前記ＳＲＡＭローエンド電圧データの第２のセットにアクセスすることを含む、
請求項１０の集積回路。

【請求項15】

前記予測モデルにアクセスすることは、最初に、前記デバイス劣化データの第１のセットにアクセスすることと、そこから得られた結果に基づいて、前記ＳＲＡＭローエンド電圧データの第２のセットにアクセスすることと、を含む、
請求項１０の集積回路。

【発明の詳細な説明】

【背景技術】

【0001】

半導体デバイスが確実に動作し得る最低電源電圧は、通常、「Ｖｍｉｎ」と呼ばれ、電力効率や電池寿命等を考慮する上で重要なパラメータである。プロセッサチップ等の半導体部品は、展開後、ＨＣＩ（Hot Carrier Injection、ホットキャリア注入）、ＢＴＩ（Bias Temperature Instability、バイアス温度不安定性）等の既知の効果により、部品が動作中にストレスを受けるにつれて、部品の動作寿命とともにＶｍｉｎが徐々に増加する。この増加は、ローエンド動作電圧がプロセッサチップの初期のＶｍｉｎ又はその周辺で設定される場合、チップは、最初に展開された場合には適切に機能するが、最終的にエラー及び故障を有することを意味する。

【0002】

Ｖｍｉｎの増加を補償するための一般的な解決策は、部品のローエンド動作電圧を設定する場合に、初期Ｖｍｉｎ値にガードバンドを追加するように半導体部品を構成することである。ガードバンドは、既知の使用シナリオの下で、指定された期間使用した後に発生すると予想されるＶｍｉｎシフトを考慮して設定されている。この技術を使用することは、使用開始時から全ての部品に一定の悲観的ガードバンド（fixed, pessimistic guardband）が展開されることを意味する。この技術は、良好な歩留まり及び１００万分の１不良部品率（Defective Parts Per Million、ＤＰＰＭ）等の品質メトリックを保証するのに役立つが、Ｖｍｉｎ制約のある動作に関連する電力効率にとっては悪影響を及ぼす。

【図面の簡単な説明】

【0003】

【図1】いくつかの実施形態による、加速処理ユニットのブロック図である。

【図2】いくつかの実施形態による、図１のＡＰＵにおける使用に適した電源モニタ（power supply monitor、ＰＳＭ）のブロック図である。

【図3】集積回路のセットの高温動作寿命（High Temperature Operating Life、ＨＴＯＬ）ストレス試験中に得られた例示的な劣化データを示すチャートである。

【図4】いくつかの実施形態による、ターゲット集積回路のためのローエンド動作電圧制御プロセスを構成するプロセスのフローチャートである。

【図5】いくつかの実施形態による、集積回路のローエンド動作電圧を調整するためのプロセスのフローチャートである。

【発明を実施するための形態】

【0004】

以下の説明において、異なる図面における同一の符号の使用は、同様の又は同一のアイテムを示す。別段言及されなければ、「結合される」という単語及びその関連する動詞形は、当技術分野で知られている手段による直接接続及び間接電気接続の両方を含み、また、別段言及されなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も意味する。

【0005】

方法は、ターゲット集積回路のためのローエンド動作電圧制御プロセスを構成する。本方法は、ターゲット集積回路と同じモデルの集積回路のセットの高温動作寿命（ＨＴＯＬ）ストレス試験を実行して、結果として得られるデバイス劣化データの第１のセットを保存することを含む。ＨＴＯＬ試験中に、本方法は、ＨＴＯＬストレス試験中に集積回路のセット上のスタティック・ランダムアクセス・メモリ（ＳＲＡＭ）のスローエンド動作電圧を測定し、結果として得られたＳＲＡＭローエンド動作電圧データの第２のセットを保存する。予測モデルは、デバイス劣化データの第１のセット及びＳＲＡＭローエンド動作電圧データの第２のセットに関連付けて生成される。本方法は、ターゲット集積回路を含むデータ処理システムに予測モデルを展開することと、（ａ）指定されたクロックサイクルの期間にわたってターゲット集積回路上の少なくとも１つのリング発振器の発振数をカウントし、（ｂ）発振数に基づいて、予測モデルにアクセスし、予測モデルからターゲット集積回路上のプロセッサのローエンド動作電圧限界を選択し、（ｃ）選択されたローエンド動作電圧限界に基づいて、プロセッサのローエンド動作電圧を設定し、プロセッサをローエンド動作電圧で動作させ、（ｄ）データ処理システムの動作中に段落（ａ）～（ｃ）を複数回繰り返すように、ターゲット集積回路を構成することと、を含む。

【0006】

方法は、集積回路のローエンド動作電圧を調整する。本方法は、指定されたクロックサイクルの期間にわたって、集積回路上の少なくとも１つのリング発振器の発振数をカウントすることを含む。発振数に基づいて、本方法は、デバイス劣化データの第１のセット及びスタティック・ランダムアクセス・メモリ（ＳＲＡＭ）ローエンド動作電圧データの第２のセットに関連付けられた予測モデルにアクセスし、予測モデルから集積回路上のプロセッサのローエンド動作電圧限界を選択する。本方法は、選択されたローエンド動作電圧限界に基づいてプロセッサのローエンド動作電圧を設定する。これらのステップは、プロセッサの動作中に複数回繰り返される。

【0007】

集積回路は、プロセッサコアと、プロセッサコアが動作する電圧レベルを設定するシステム管理ユニットと、を含む。システム管理ユニットは、指定されたクロックサイクルの期間にわたる集積回路上の少なくとも１つのリング発振器の発振のカウントを取得することによって、プロセッサコアのローエンド動作電圧を調整するように動作可能である。カウントに基づいて、システム管理ユニットは、デバイス劣化データの第１のセット及びスタティック・ランダムアクセス・メモリ（ＳＲＡＭ）ローエンド動作電圧データの第２のセットに関連付けられた予測モデルにアクセスし、プロセッサコアの現在のローエンド動作電圧限界を選択する。次いで、プロセッサコアのローエンド動作電圧を選択されたローエンド動作電圧限界に設定する。これらは集積回路の動作中に複数回行われる。

【0008】

図１は、加速処理ユニット（ＡＰＵ）１００のブロック図である。ＡＰＵ１００は、ホストデータ処理システム内のプロセッサとして使用するのに適した集積回路であり、概して、ＣＰＵコア１１２及び１１４を含む中央処理装置（ＣＰＵ）コア複合体１１０と、スケーラブル制御ファブリック（ＳＣＦ）１８３と、システム管理ユニットコントローラ（ＳＭＵ）１８０と、スケーラブル・データ・ファブリック１２５と、多数の周辺コントローラと、を含む。当業者によって理解されるように、ＡＰＵ１００は、全ての実施形態に存在するこれらの要素の全てを有していなくてもよく、更に、その中に含まれる追加の要素を有してもよい。例えば、いくつかの実施形態では、ＣＰＵコアの代わりに又はＣＰＵコアに加えて、グラフィックス処理ユニット（ＧＰＵ）が存在する。更に、ＡＰＵ１００は、マルチチップモジュール等のシステム内の１つ以上の集積回路から構築されてもよい。

【0009】

ＣＰＵコア複合体１１０は、ＣＰＵコア１１２及びＣＰＵコア１１４を含む。複数のＣＰＵコア複合体１１０が使用される。この例では、ＣＰＵコア複合体１１０が２つのＣＰＵコアを含むが、他の実施形態では、ＣＰＵコア複合体１１０が４、８又は１６等のより多くのＣＰＵコアを含むことができる。ＣＰＵコア１１２、１１４の各々は、制御ファブリックを形成するＳＣＦ１８３と、ＳＤＦ１２５とに対して双方向で接続されるとともに、ＳＤＦ１２５にメモリアクセス要求や通信を提供することができる。ＣＰＵコア１１２、１１４の各々は、レベル２（Ｌ２）キャッシュ１１６と、以下で更に説明するように、回路劣化に関連する状態を監視するためにそれぞれのＬ２キャッシュ１１６の近くに配置された電源モニタ（ＰＳＭ）１１５と、を含む。この実施形態では、ＣＰＵコア１１２、１１４は、図示したレベル３（Ｌ３）キャッシュ１１８等のＣＰＵコア複合体１１０の特定のリソースを共有する。また、Ｌ３キャッシュ１１８は、回路劣化状態を監視するためのＰＳＭ１１５を含む。この実施形態では、ＳＲＡＭメモリが回路の他の多くの部分よりも長期的な劣化に対して敏感であることが多いため、ＰＳＭ１１５は、図示したキャッシュ等のスタティック・ランダムアクセス・メモリ（ＳＲＡＭ）構造の近くに配置される。しかしながら、他の実施形態では、ＰＳＭ１１５を他の位置に配置することもできる。

【0010】

ＳＤＦ１２５は、任意のメモリ・アクセス・エージェントとユニバーサル・メモリ・コントローラ（ＵＭＣ）１４１、１４２との間でメモリアクセス要求及びメモリ応答をルーティングするためのクロスバースイッチを含む。また、ＳＤＦ１２５は、システム構成に基づいてメモリアクセスの送信先を決定するための、基本入力／出力システム（basic input/output system、ＢＩＯＳ）によって規定されるシステムメモリマップ、並びに、各仮想接続のためのバッファも含む。本実施形態のバッファはＳＲＡＭメモリで構築されているので、回路劣化を監視するためにバッファの近くにＰＳＭ１１５が含まれている。

【0011】

ＳＭＵ１８０は、ＡＰＵ１００上のリソースの動作を制御してそれらの間の通信を同期させるローカルコントローラである。ＳＭＵ１８０は、ＡＰＵ１００上の様々なプロセッサのパワーアップシーケンシングを管理し、リセット、イネーブル及び他の信号を介して複数のオフチップデバイスを制御する。ＳＭＵ１８０は、ＡＰＵ１００の構成要素の各々にクロック信号を与えるために、位相ロックループ（phase locked loop、ＰＬＬ）等の１つ以上のクロックソース（図示せず）を管理する。また、ＳＭＵ１８０は、様々なプロセッサ及び他の機能ブロックのための電力を管理し、適切な電力状態を判定するためにＣＰＵコア１１２、１１４及びグラフィックスコア１２０から測定された電力消費値を受信することができる。ＳＭＵは、試験ブロック１８４、熱監視ブロック１８５、クロック制御回路（ＣＬＫ）１８６、ヒューズ読み取り回路１８７及びシステム管理入力／出力（ＳＭＵＩＯ）ブロック１８８を含むシステム管理を達成するために、ＳＣＦ１９３を介して様々な回路ブロックと通信する。また、ＳＭＵ１８０は、各ＰＳＭ１１５と通信して、それらを作動させて状態を監視し、結果を報告する。ＳＭＵ１８０は、以下で更に説明するように、ＰＳＭ１１５から得られた結果に基づいて予測された安全なローエンド動作電圧を提供する予測モデル１８２にアクセスすることに基づいて、関連する電圧領域のローエンド動作電圧（通常、半導体回路において測定され得る実際のＶｍｉｎと互換的に「Ｖｍｉｎ」とも呼ばれる）を調整してもよい。また、ＳＭＵ１８０は、様々なシステム監視機能及び節電機能も実装する。例えば、ＡＰＵ１００が高温になる場合、ＳＭＵ１８０は、ＣＰＵコア１１２、１１４の周波数及び電圧を低減することができる。ＳＣＦ１８３を介してＳＭＵ１８０によって外部センサから熱イベントを受けることもでき、ＳＭＵ１８０は、それに応じてクロック周波数及び／又は電源電圧を低減することができる。

【0012】

周辺コントローラ１６０は、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）コントローラ１６２及びシリアルアドバンストテクノロジーアタッチメント（Serial Advanced Technology Attachment、ＳＡＴＡ）インターフェースコントローラ１６４を含み、これらのそれぞれは、システムハブ１６６及びＳＭＮバスに対して双方向で接続される。これらの２つのコントローラは、ＡＰＵ１００で使用され得る周辺コントローラの単なる典型例である。

【0013】

ＰＣＩｅ（Peripheral Component Interconnect Express）コントローラ１７４及びＵＳＢコントローラ１６２は、入出力（Ｉ／Ｏ）ハブ１７６に対して双方向で接続されている。ＰＣＩｅコントローラは、トラフィックを様々なＰＣＩｅ ＰＨＹにルーティングするように適合されたマルチプレクサ／デマルチプレクサ（ＭＵＳ／ＤＥＭＵＸ）を含む。ＵＳＢコントローラ１６２は、複数のＵＳＢ ＰＨＹに接続されている。Ｉ／Ｏハブ１７６は、システムハブ１６６及びＳＤＦ１２５に対して双方向で接続される。したがって、例えば、ＣＰＵコアは、ＵＳＢコントローラ１６２、ＰＣＩｅコントローラ１７４又は様々な他のコントローラ（図示せず）内のレジスタをプログラムすることができ、アクセスはＳＤＦ１２５ルート及びＩ／Ｏハブ１７６を経由する。ＡＰＵ１００のためのソフトウェア及びファームウェアは、リードオンリーメモリ（read-only memory、ＲＯＭ）、フラッシュ電気的消去可能プログラマブルＲＯＭ（electrically erasable programmable ROM、ＥＥＰＲＯＭ）等の様々な不揮発性メモリタイプの何れかであり得るシステムデータドライブ又はシステムＢＩＯＳメモリ（図示せず）に記憶される。通常、ＢＩＯＳメモリはＰＣＩｅバスを介してアクセスされ、システムデータドライブはＳＡＴＡインターフェースを介してアクセスされる。

【0014】

ＵＭＣ１４１、１４２の各々は、ＳＤＦ１２５に接続される。ＵＭＣ１４１、１４２は、メモリ物理レイヤインターフェース（ＰＨＹ）１５１、１５２に接続され、ＤＤＲバージョン４（DDR version four、ＤＤＲ４）、低電力ＤＤＲ４（low power DDR4、ＬＰＤＤＲ４）、グラフィックＤＤＲバージョン５（graphics DDR version five、ＧＤＤＲ５）及び高帯域幅メモリ（high bandwidth memory、ＨＢＭ）等の最新技術ＤＤＲメモリに接続することができ、将来のメモリ技術に適合させることができる。これらのメモリは、高いバス帯域幅及び高速動作をもたらす。同時に、それらのメモリは、ラップトップコンピュータ等のバッテリ駆動用途のための電力を節約するための低電力モードを与えるとともに、内蔵熱監視も行う。

【0015】

図２は、図１のＡＰＵ１００における使用に適した電源モニタ（ＰＳＭ）２００のブロック図である。概して、ＰＳＭ２００は、いくつかのリング発振器２０１～２０４を含み、各リング発振器は、リング発振器からの発振をカウントするためのそれぞれのカウンタ２０５に接続される。イネーブル信号ＥＮは、指定された期間をシステム基準クロックによって測定するために、カウンタを有効にする。また、カウンタ値は、平均化されてもよく又は他のデジタル論理（図示せず）と組み合わせられてもよい。

【0016】

リング発振器２０１～２０４の各々は、一連の論理ゲートを含み、一連の終端から始点にフィードバック接続で発振するように構成される。少なくとも１つのリング発振器のみが必要とされるが、好ましい実施形態は、その動作寿命にわたるＡＰＵ１００内のデバイスの劣化を特徴付けるために、異なる論理ゲートタイプ及び異なるデバイス（トランジスタ）タイプで構築された複数の発振器を使用する。図示した構成は、異なる発振器がどのように使用されるかの例を示すために提供される。図示したように、リング発振器２０１は、第１の論理ゲートタイプ及び第１のデバイスタイプで構築されており、リング発振器２０２は、第１の論理ゲートタイプを使用するが、第２のデバイスタイプを使用している。論理ゲートタイプは、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、Ｄ型フリップフロップ、又は、ＣＰＵコア複合体１１０内で展開される他の一般的な論理ゲート等の様々なタイプから選択される。デバイスタイプは、ＣＰＵコア複合体１１０内で展開され得る様々なトランジスタのタイプ又はサイズから選択される。例えば、同じトランジスタの高電圧閾値（Ｖｔ）デバイス及び低Ｖｔデバイスを使用することができる。異なるサイズ及びトランジスタ設計を使用することもできる。図示したように、ゲートタイプとデバイスタイプの様々な組み合わせが使用されてもよく、リング発振器２０３は、第２のゲートタイプに第１のデバイスタイプを使用し、リング発振器２０４は第２のゲートタイプに第２のデバイスタイプを使用する。ゲートタイプとデバイスタイプの組み合わせは、経時的に生じる劣化を特徴付けるために選択される。このことにより、チップが使用され／ストレスを受けることで、ＨＣＩ（ホットキャリア注入）、ＢＴＩ（バイアス温度不安定性）等の既知の効果によるシフト／増加が経時的に増加する。

【0017】

カウンタ２０５は、一連のエッジ・トリガ・ラッチを含むリップルカウンタ等の任意の適切なカウンタ設計で実装されてもよく、基準クロック信号上で動作する。動作中、ＰＳＭ２００は、ＳＭＵ１８０（図１）によって制御されて、指定された期間をシステムクロック等の基準クロックによって測定するために、リング発振器２０１～２０４及びカウンタ２０５を有効にする。カウンタ２０５は、所定の期間にわたって対応するリング発振器の発振数をカウントし、様々なゲートタイプ及びデバイスタイプが経時的に劣化するにつれて、対応するリング発振器の速度がどれだけ変化するかの指標を提供する。得られた値は、ＳＭＵ１８０に直接レポートされ得るか、又は、レポート前にデジタル論理回路によって平均化され得るか若しくは他の方法で操作され得る。

【0018】

図３は、集積回路のセットの高温動作寿命（ＨＴＯＬ）ストレス試験中に得られた例示的な劣化データを示すチャート３００である。試験プロセスは、図４に関連して以下に説明される。チャート３００において、縦軸は、Ｖｍｉｎの増加の程度としての劣化を示し、横軸は、ＨＴＯＬストレス試験の時間数を示す。第１のグラフは、集積回路上のＳＲＡＭのＶｍｉｎの劣化を示すようにプロットされている。リング発振器を含むＰＳＭ回路の劣化を示す第２のグラフがプロットされており、リング発振器が経時的に劣化するにつれて、指定されたリング発振器の周波数／カウントを得るためにどれだけの追加電圧が必要とされるかを示している。以下で説明するように、本明細書の電圧較正プロセスでは、ＰＳＭ２００のようなリング発振器回路を使用して、リング発振器速度をカウントすることによって測定し、各劣化点に関連付けられた速度を特定する。リング発振器の劣化は、チャートに示すようにＳＲＡＭの劣化に関連し、以下に説明されるようなランタイム較正プロセスが、現在の劣化レベルを予測し、ＳＲＡＭの最低動作電圧を特定することを可能にする。

【0019】

図４は、いくつかの実施形態による、ターゲット集積回路のためのローエンド動作電圧制御プロセスを構成するプロセスのフローチャート４００である。このプロセスは、例えば、図２のＰＳＭ２００のようなＰＳＭ回路にアクセスするＳＭＵ１８０（図１）の制御下で実行されてもよい。

【0020】

プロセスはブロック４０２で始まり、部品はプロセス条件の範囲をカバーする。選択された部品は、通常、許容される変動範囲の末端で半導体製造によって生成される様々な特性を含む「コーナー」の部品を含む。典型的な部品、すなわち変動範囲の中心にある部品も含めることができる。試験される部品は、以下で更に説明するように、動作寿命予測モデルが展開されるターゲット集積回路と同じモデル又は設計のものである。

【0021】

ブロック４０４において、プロセスは、ＨＴＯＬストレス試験の実行を開始する。ＨＴＯＬストレス試験は、図３のチャートに示すように、所定の期間、通常では数百時間、高温、高電圧及び動的動作で集積回路にストレスをかけることによって、集積回路の予想動作寿命（例えば、２年以上）にわたって生じる劣化をシミュレートする方法である。

【0022】

ＨＴＯＬ試験中、ブロック４０６のプロセスでは、電圧及び温度の範囲にわたってリング発振器回路の速度を測定する。この測定は、フローチャート４００のループによって示されるように、ＨＴＯＬ試験全体を通して定期的に行われる。使用される電圧の範囲には、集積回路のシミュレートされた寿命にわたって様々な温度に対するローエンド動作電圧（Ｖｍｉｎ）を判定するのに十分に低い動作電圧を含む。ローエンド電圧は、リング発振器が許容可能な速度より遅くなる電圧を特定する等のように、任意の適切な方法で特定され得る。この実施形態では、速度測定は、クロック速度によって測定された指定された期間における発振をカウントすることによって行われる。このようなカウントは、試験で測定されたローエンド動作電圧の条件で取得され、より高い電圧では、より高い電圧で動作しながらカウントを使用して劣化量を特定することを可能にする。

【0023】

同じくＨＴＯＬ試験中に繰り返されるブロック４０８において、プロセスは、集積回路内のＳＲＡＭメモリ回路の最小動作電圧を測定する。この測定は、メモリのローエンド動作電圧を特定する。この電圧は、エラーが見つかるまで電圧を低下させること、メモリが許容可能な速度より遅くなるまで電圧を低下させること、又は、様々な電圧増分でメモリの他の特性を測定すること等によって、任意の適切な方法で判定されてもよい。ブロック４０８から得られたデータは、第２のＳＲＡＭローエンド動作電圧データのセットとして保存される。

【0024】

ブロック４１０に示すように、プロセスは、ＨＴＯＬ試験の過程でブロック４０６、４０８を複数回繰り返して、集積回路のシミュレートされた寿命にわたる図３のような劣化データを取得する。ブロック４１２で、このデータに基づいて予測モデルが生成される。この実施形態では、予測モデルは、カウント値の形態のリング発振器速度データと、ブロック４０６、４０８における測定値に関連付けられたデータと、を含み、リング発振器の発振をカウントすることに基づいて劣化の予測レベルを特定することを可能にする。劣化の予測レベルは、好ましくは、速度データの各データポイントに関連付けられた所望のローエンド動作電圧として記憶される。他の実施形態では、測定された速度データ又はリング発振器カウントを入力として関連付け、ローエンド動作電圧限界を出力として関連付ける数学的モデルを展開することができる。これらの実施形態では、ブロック４１２は、ＳＲＡＭ劣化データ（図３）を測定されたリング発振器速度に関連付けるための数式又はモデルを生成するために、データを曲線マッチングすることを含む。

【0025】

ブロック４１４において、予測モデルは、ＨＴＯＬ試験が実行された集積回路設計を含むデータ処理システムに展開される。予測モデルデータは、システムに、通常、ＳＭＵ１８０のようなシステム管理コントローラによってアクセス可能な不揮発性メモリに保存される。ＳＭＵはソフトウェア又はファームウェアで構成され、集積チップの寿命中にローエンド動作電圧の調整を行う。

【0026】

図５は、集積回路のローエンド動作電圧を調整するためのプロセスのフローチャート５００である。この実施形態では、プロセスは、集積回路の「ミッションモード」又は展開動作中に実行され、ファームウェアの制御下でＳＭＵ１８０等のシステム管理プロセッサによって管理される。他の実施形態では、適切なデジタル回路でプロセスを制御してもよい。

【0027】

プロセスはブロック５０２で始まり、そこで、指定されたクロックサイクルの期間にわたってターゲット集積回路上の少なくとも１つのリング発振器の発振数をカウントする。上述したように、カウントは、図２に関して説明したような異なるゲートタイプ及び異なるデバイスタイプを有するリング発振器を含む、２つ以上のリング発振器について実行されてもよい。この実施形態では、カウントは、リング発振器を含むＰＳＭ回路を有効にし、リング発振器に接続されたカウンタ２０５等のカウンタから結果として得られるカウント値を受信することによって実行される。

【0028】

ブロック５０４において、発振数に基づいて、プロセスは、予測モデルにアクセスし、モデルからターゲット集積回路上のプロセッサのローエンド動作電圧を選択する。

【0029】

ブロック５０６において、プロセスは、選択されたローエンド動作電圧に基づいてプロセッサのローエンド動作電圧を設定し、次いで、プロセッサを動作させる。このような電圧調整は、プロセッサ以外の他の回路に対して、且つ、ＳＲＡＭが存在する複数の電圧領域に対して実行されてもよい。例えば、ＳＤＦ１２５が別個の電圧領域で動作する場合、個別の調整がその領域に対して行われ得る。更に、プロセスは、ローエンド又はＶｍｉｎ動作電圧である電圧を設定するが、プロセッサは、当然ながら、性能要件及び温度等の他の関連条件に基づいて、動作中に動作電圧を最小値よりも高くなるように変動させてもよい。

【0030】

ブロック５０８において、プロセスは、データ処理システムの動作中にブロック５０２～５０６を複数回繰り返す。例えば、ブロックは、ブート時に、及び、ホストデータ処理システムがブート又はリセットされた後の動作中に選択された間隔で繰り返すことができる。

【0031】

図１のＡＰＵ１００又はＳＭＵ１８０等のその任意の部分は、プログラムによって読み取られ、集積回路を製造するために直接的又は間接的に使用され得るデータベース又は他のデータ構造の形態のコンピュータアクセス可能データ構造によって記述又は表現され得る。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（high level design language、ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取ることができる。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを備える。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次いで、マスクを様々な半導体製造工程で使用して、集積回路を製造することができる。代替的に、コンピュータアクセス可能格納媒体上のデータベースは、所望に応じて、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックデータシステム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。

【0032】

本開示から理解され得るように、上述した技術は、所定のチップの各々の実際の使用条件及び劣化に応じて、チップの使用中の任意の所望の時間に追加される正しい量のＶｍｉｎ補償を動的に判定するためのミッションモード較正サイクルを提供する。これにより、大部分の部品の寿命の大半を占めるＶｍｉｎ制限動作における電力効率が大幅に改善される。

【0033】

本明細書の技術は、様々な実施形態において、大容量のメモリ拡張モジュール、例えば、メディアサーバ及びデータ処理プラットフォームを展開する任意の適切なシステムとともに使用され得る。更に、本技術は、メモリ拡張デバイスが高速バス又は通信リンクを介してプロセッサに接続されるメモリ中心アーキテクチャを含む、ＣＰＵ及びアクセラレーションプロセッサとともに実装されたプロセッサとともに使用するために広く適用可能である。

【0034】

特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかである。例えば、予測モデルは、図４で説明した試験から得られたデータを含むことができ、又は、そのような試験の結果に基づく数学的モデルを含むことができ、数学的モデルは、発振器の速度測定値をＳＲＡＭ回路の予測Ｖｍｉｎにマッピングする。したがって、添付の特許請求の範囲は、開示された実施形態の範囲内に含まれる開示された実施形態の全ての変更を網羅することを意図している。

【要約】

集積回路のローエンド動作電圧が調整される。発振は、指定されたクロックサイクル期間にわたって集積回路上のリング発振器でカウントされる。発振数に基づいて、デバイス劣化データの第１のセット及びスタティック・ランダムアクセス・メモリ（ＳＲＡＭ）ローエンド動作電圧データの第２のセットに関連付けられた予測モデルが、集積回路上のプロセッサのローエンド動作電圧限界を選択するために使用される。プロセッサのローエンド動作電圧は、選択されたローエンド動作電圧限界に基づいて設定される。これらのステップは、プロセッサの動作中に複数回繰り返される。予測モデルを生成するために展開されるデータを提供するために集積回路を試験する方法も提供される。
【選択図】図５

【図1】

【図2】

【図3】

【図4】

【図5】