(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-11
(45)【発行日】2023-12-19
(54)【発明の名称】ＳＯＩ基板及びＳＯＩ基板の製造方法
(51)【国際特許分類】
H01L 21/02 20060101AFI20231212BHJP
H01L 27/12 20060101ALI20231212BHJP
H01L 21/336 20060101ALI20231212BHJP
H01L 29/786 20060101ALI20231212BHJP
H01L 21/316 20060101ALI20231212BHJP
【ＦＩ】
H01L27/12 B
H01L29/78 626C
H01L21/316 X
【請求項の数】
4
(21)【出願番号】P 2020099787
(22)【出願日】2020-06-09
(65)【公開番号】P2021193721
(43)【公開日】2021-12-23
【審査請求日】2022-06-17
(73)【特許権者】
【識別番号】000190149
【氏名又は名称】信越半導体株式会社
(74)【代理人】
【識別番号】100102532
【弁理士】
【氏名又は名称】好宮 幹夫
(74)【代理人】
【識別番号】100194881
【弁理士】
【氏名又は名称】小林 俊弘
(72)【発明者】
【氏名】大槻 剛
(72)【発明者】
【氏名】阿部 達夫
(72)【発明者】
【氏名】鈴木 温
(72)【発明者】
【氏名】松原 寿樹
【審査官】船越 亮
(56)【参考文献】
【文献】特開２０１４－２３６０８６（ＪＰ，Ａ）
【文献】特開平１１－２７４５００（ＪＰ，Ａ）
【文献】特開２００５－２２３０２１（ＪＰ，Ａ）
【文献】特表２００７－５０７０９３（ＪＰ，Ａ）
【文献】特開２０１４－００３１４８（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／０２
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／３１６
(57)【特許請求の範囲】
【請求項1】
支持基板、埋め込み絶縁層、前記支持基板と前記埋め込み絶縁層との間に形成された中間層としての電荷捕獲層、及び前記埋め込み絶縁層上に形成されたＳＯＩ層を有し、前記埋め込み絶縁層は、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなるものであり、
前記Ｌｏｗ－ｋ材層はＳｉＯＣ膜であり、
前記ＳｉＯＣ膜が厚さ方向において誘電率が変化しているものであることを特徴とするＳＯＩ基板。
【請求項2】
前記支持基板の抵抗率が５００Ω・ｃｍ以上のものであることを特徴とする請求項１に記載のＳＯＩ基板。
【請求項3】
支持基板、埋め込み絶縁層、前記支持基板と前記埋め込み絶縁層との間に形成された中間層としての電荷捕獲層、及び前記埋め込み絶縁層上に形成されたＳＯＩ層を有するＳＯＩ基板の製造方法であって、前記電荷捕獲層上に、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなる前記埋め込み絶縁層を成膜し、
前記Ｌｏｗ－ｋ材層としてＳｉＯＣ膜を成膜し、
前記ＳｉＯＣ膜の成膜中にガス比率を変化させることで、前記ＳｉＯＣ膜の厚さ方向の誘電率を変化させることを特徴とするＳＯＩ基板の製造方法。
【請求項4】
前記支持基板として抵抗率が５００Ω・ｃｍ以上のものを用いることを特徴とする請求項３に記載のＳＯＩ基板の製造方法。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＳＯＩ基板及びＳＯＩ基板の製造方法に関する。
【背景技術】
【0002】
５Ｇを迎え、端末は幅広い周波数帯域に対応することが必要となりフィルター等、数多くの高周波部品が必要となってきている。特に高周波数領域で使用する半導体装置、すなわち高周波（ＲＦ）用途の半導体装置は、その高性能化が求められている。
【0003】
従来からＳＯＩ構造のシリコン基板を使用した高周波フィルター等は、ＣＭＯＳプロセスとの相性の良さや、大量生産が可能な観点から注目されている。そして、クロストークの防止の観点から、高調波特性が重要視され、これの改善のために基板の高抵抗率化や電荷蓄積層の導入など、種々の対策が取られてきた。
【0004】
具体的な解決策として、まずは支持基板の高抵抗率化がある。具体的な抵抗率の値としては、例えば特許文献１には、典型的には５００Ω・ｃｍよりも高く、好ましくは１０００ Ω・ｃｍよりも高く、さらに好ましくは３０００Ω・ｃｍよりも高い電気抵抗率を有していなければならない、とされている。
【0005】
さらに、特許文献２には、ＳＯＩ構造の支持基板と、支持基板と埋め込み酸化物層（ＢＯＸ膜）との間に新たにＰｏｌｙ－Ｓｉのような中間半導体層（電荷トラップ（捕獲）層ないしは、トラップリッチ：ＴＲ層）を備えた高周波用ＳＯＩ基板（ＴＲ－ＳＯＩ基板）の製造方法が記載されている。
【0006】
このような高周波用基板の高周波特性として、ＴＲ－ＳＯＩ基板のＳＯＩ層を除去してＢＯＸ層にＡｌ電極で図３及び図４に示すようなＣｏ－Ｐｌａｎａｒ Ｗａｖｅｇｕｉｄｅ（ＣＰＷ）６を形成して測定する２次高調波（２ＨＤ）特性がある。
【0007】
ＣＰＷ６は、図３及び図４に示す一例のように、金属電極６０ａを隙間を開けて並列に並べて、その隙間の中央にこれら金属電極６０ａと並列に線状の中央金属電極６０ｂを形成した構造を持ち、中央金属電極６０ｂから図４における左右両側の金属電極６０ａ及び測定対象基板３０内部に向かう方向の電界６０ｃと、測定対象基板３０内部において中央金属電極６０ｂを囲む方向の磁界６０ｄによって電磁波を伝送する構造の素子６をいう。
【0008】
また高調波とは、元となる周波数の整数倍の高次の周波数成分のことで、元の周波数を基本波、２倍の周波数（２分の１の波長）を持つものが２ＨＤと定義されている。高周波回路では高調波による混信を避けるために高調波の小さい基板が必要とされ、この目的のために前述のようにＴＲ－ＳＯＩでは支持基板上にＴＲ層を形成しさらに支持基板を高抵抗率化して２ＨＤ特性を改善している。
【先行技術文献】
【特許文献】
【0009】
【文献】特表２０１５－５０３８５３号公報
【文献】特開２０１９－１２９１９５号公報
【文献】特開２００８－１６６７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
前記の電荷捕獲層を備えた高周波用ＳＯＩ基板のさらなる高性能化が求められていた。
【0011】
本発明は、上記問題を解決するためになされたものであり、高周波特性に優れたＳＯＩ基板、及び高周波特性に優れたＳＯＩ基板を製造できるＳＯＩ基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0012】
上記課題を解決するために、本発明では、支持基板、埋め込み絶縁層、前記支持基板と前記埋め込み絶縁層との間に形成された中間層としての電荷捕獲層、及び前記埋め込み絶縁層上に形成されたＳＯＩ層を有し、
前記埋め込み絶縁層は、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなるものであることを特徴とするＳＯＩ基板を提供する。
前記埋め込み絶縁層は、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなるものであることを特徴とするＳＯＩ基板を提供する。
【0013】
支持基板と埋め込み絶縁層との間に、中間層として電荷捕獲層を持つトラップリッチ型のＳＯＩ構造の基板において、埋め込み絶縁層を従来のシリコン酸化膜（比誘電率：３．９）より誘電率の低いＬｏｗ－ｋ材層とすることで、ＳＯＩ基板固有のキャパシタンス容量を下げることが可能になり、これにより高周波特性、特には高調波特性の改善が可能になる。
【0014】
前記Ｌｏｗ－ｋ材層はＳｉＯＣ膜とすることができる。
Ｌｏｗ－ｋ材層として、先端デバイスの配線部などに使用される実績のあるＳｉＯＣ膜を用いることができる。
Ｌｏｗ－ｋ材層として、先端デバイスの配線部などに使用される実績のあるＳｉＯＣ膜を用いることができる。
【0015】
前記ＳｉＯＣ膜が厚さ方向において誘電率が変化しているものとすることができる。
このようなＳｉＯＣ膜をＬｏｗ－ｋ材層として含むものであれば、膜全体としての誘電率を調整し、特性の合わせ込みが可能となる。
このようなＳｉＯＣ膜をＬｏｗ－ｋ材層として含むものであれば、膜全体としての誘電率を調整し、特性の合わせ込みが可能となる。
【0016】
前記支持基板の抵抗率が５００Ω・ｃｍ以上のものであることが好ましい。
このように高い抵抗率を有する支持基板を含むことにより、より優れた高周波特性を示すことができる。
このように高い抵抗率を有する支持基板を含むことにより、より優れた高周波特性を示すことができる。
【0017】
また、本発明では、支持基板、埋め込み絶縁層、前記支持基板と前記埋め込み絶縁層との間に形成された中間層としての電荷捕獲層、及び前記埋め込み絶縁層上に形成されたＳＯＩ層を有するＳＯＩ基板の製造方法であって、
前記電荷捕獲層上に、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなる前記埋め込み絶縁層を成膜することを特徴とするＳＯＩ基板の製造方法を提供する。
前記電荷捕獲層上に、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなる前記埋め込み絶縁層を成膜することを特徴とするＳＯＩ基板の製造方法を提供する。
【0018】
電荷捕獲層を含むＳＯＩ基板の製造方法において、電荷捕獲層上の絶縁層としてシリコン酸化膜より誘電率の小さいＬｏｗ－ｋ材層を成膜することで、改善された高周波特性を示すことができるＳＯＩ基板を製造することができる。
【0019】
前記Ｌｏｗ－ｋ材層としてＳｉＯＣ膜を成膜することができる。
Ｌｏｗ－ｋ材層として、先端デバイスの配線部などに使用される実績のあるＳｉＯＣ膜を用いることができる。
Ｌｏｗ－ｋ材層として、先端デバイスの配線部などに使用される実績のあるＳｉＯＣ膜を用いることができる。
【0020】
前記ＳｉＯＣ膜の成膜中にガス比率を変化させることで、前記ＳｉＯＣ膜の厚さ方向の誘電率を変化させることができる。
このようにしてＳｉＯＣ膜を成膜することにより、膜全体としての誘電率を調整し、特性の合わせ込みが可能となる。
このようにしてＳｉＯＣ膜を成膜することにより、膜全体としての誘電率を調整し、特性の合わせ込みが可能となる。
【0021】
前記支持基板として抵抗率が５００Ω・ｃｍ以上のものを用いることが好ましい。
このように高い抵抗率を有する支持基板を用いることにより、より優れた高周波特性を示すＳＯＩ基板を製造することができる。
このように高い抵抗率を有する支持基板を用いることにより、より優れた高周波特性を示すＳＯＩ基板を製造することができる。
【発明の効果】
【0022】
以上のように、本発明のＳＯＩ基板であれば、中間層として電荷捕獲層を含むＳＯＩ基板における埋め込み絶縁層が、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなるものであるので、優れた高周波特性を示すことができる。そのため、本発明のＳＯＩ基板を用いれば、高周波特性の良好な半導体装置を作製することが可能になる。
【0023】
また、本発明のＳＯＩ基板の製造方法であれば、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなる埋め込み絶縁層を成膜して、中間層として電荷捕獲層を含むＳＯＩ基板を製造するので、高周波特性に優れたＳＯＩ基板を製造することができる。
【図面の簡単な説明】
【0024】
【図1】本発明のＳＯＩ基板の一例を示す概略断面図である。
【図2】本発明のＳＯＩ基板の製造方法の一例を示す概略フロー図である。
【図3】２次高調波特性を評価するために用いるＣｏ－Ｐｌａｎａｒ Ｗａｖｅｇｕｉｄｅ（ＣＰＷ）の一例の概略平面図である。
【図5】比較例のＳＯＩ基板の製造方法を示す概略フロー図である。
【発明を実施するための形態】
【0025】
上述のように、高周波特性に優れたＳＯＩ基板及びこのようなＳＯＩ基板を製造できる製造方法の開発が求められていた。
【0026】
本発明者らは、上記課題について鋭意検討を重ねた結果、高周波素子用のＳＯＩ基板としての、支持基板と埋め込み絶縁層との間に、中間層として電荷捕獲層を持つトラップリッチ型のＳＯＩ構造の基板において、埋め込み絶縁層を従来のシリコン酸化膜（比誘電率：３．９）より誘電率の低いＬｏｗ－ｋ材層とすることで、ＳＯＩ基板固有のキャパシタンス容量を下げることが可能になり、これにより高周波特性の改善が可能になることを見出し、本発明を完成させた。
【0027】
即ち、本発明は、支持基板、埋め込み絶縁層、前記支持基板と前記埋め込み絶縁層との間に形成された中間層としての電荷捕獲層、及び前記埋め込み絶縁層上に形成されたＳＯＩ層を有し、
前記埋め込み絶縁層は、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなるものであることを特徴とするＳＯＩ基板である。
前記埋め込み絶縁層は、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなるものであることを特徴とするＳＯＩ基板である。
【0028】
また、本発明は、支持基板、埋め込み絶縁層、前記支持基板と前記埋め込み絶縁層との間に形成された中間層としての電荷捕獲層、及び前記埋め込み絶縁層上に形成されたＳＯＩ層を有するＳＯＩ基板の製造方法であって、
前記電荷捕獲層上に、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなる前記埋め込み絶縁層を成膜することを特徴とするＳＯＩ基板の製造方法である。
前記電荷捕獲層上に、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなる前記埋め込み絶縁層を成膜することを特徴とするＳＯＩ基板の製造方法である。
【0029】
なお、特許文献３には、支持基板上に形成された絶縁層上に、島状のシリコン層と、このシリコン層の周囲を囲うようにシリコン層の側面に形成された更なる絶縁層とを形成したＳＯＩ基板が開示されている。特許文献３の更なる絶縁層は、支持基板上に形成された絶縁層と比較して誘電率が小さいＬｏｗ－ｋ材料を用いて形成されている。しかしながら、特許文献３のＳＯＩ基板は支持基板上に電荷捕獲層を含むものではないため、特許文献３は、Ｌｏｗ－ｋ材料を用いて形成された絶縁層の下に電荷捕獲層を含むＲＦデバイス用ＳＯＩ基板を開示していない。
【0030】
以下、本発明について図面を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。
【0031】
［ＳＯＩ基板］
本発明のＳＯＩ基板は、支持基板、埋め込み絶縁層、前記支持基板と前記埋め込み絶縁層との間に形成された中間層としての電荷捕獲層、及び前記埋め込み絶縁層上に形成されたＳＯＩ層を有し、
前記埋め込み絶縁層は、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなるものであることを特徴とする。
本発明のＳＯＩ基板は、支持基板、埋め込み絶縁層、前記支持基板と前記埋め込み絶縁層との間に形成された中間層としての電荷捕獲層、及び前記埋め込み絶縁層上に形成されたＳＯＩ層を有し、
前記埋め込み絶縁層は、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなるものであることを特徴とする。
【0032】
本発明のＳＯＩ基板は、言い換えると、高周波素子用のＳＯＩ基板として、支持基板と埋め込み絶縁層の間に、中間層として電荷捕獲層を持つトラップリッチ型のＳＯＩ構造とし、埋め込み層は従来のシリコン酸化膜（比誘電率：３．９）より誘電率の低いＬｏｗ－ｋ材層からなるものとすることを特徴とする半導体基板である。
【0033】
埋め込み層をこのような誘電率の低いＬｏｗ－ｋ材層からなるものとすることで、ＳＯＩ基板固有のキャパシタンス容量を下げることが可能になり、これにより高周波特性の改善が可能になる。すなわち、本発明のＳＯＩ基板は、優れた高周波特性を示すことができる。
【0034】
また、Ｌｏｗ－ｋ材層としては、先端デバイスの配線部等に使用される実績のあるＳｉＯＣ膜を用いることができるが、特に限定されない。Ｌｏｗ－ｋ材として、多孔質シリカやフルオロカーボン材料等を用いることもできる。
【0035】
Ｌｏｗ－ｋ材層の誘電率は、シリコン酸化膜の誘電率よりも低ければ、特に限定されない。Ｌｏｗ－ｋ材層の比誘電率は、２．５以上３．９未満であることが好ましく、２．５以上３．５以下であることがより好ましい。
【0036】
Ｌｏｗ－ｋ材層がＳｉＯＣ膜である場合、このＳｉＯＣ膜を厚さ方向において誘電率が変化しているものとすることができる。
このようなＳｉＯＣ膜をＬｏｗ－ｋ材層として含むものであれば、膜全体としての誘電率を調整し、特性の合わせ込みが可能となる。
このようなＳｉＯＣ膜をＬｏｗ－ｋ材層として含むものであれば、膜全体としての誘電率を調整し、特性の合わせ込みが可能となる。
【0037】
支持基板の抵抗率が５００Ω・ｃｍ以上のものであることが好ましい。
このように高い抵抗率を有する支持基板を含むことにより、より優れた高周波特性を示すことができる。
このように高い抵抗率を有する支持基板を含むことにより、より優れた高周波特性を示すことができる。
【0038】
次に、図１を参照しながら、本発明のＳＯＩ基板の一例を具体的に説明する。
【0039】
図１に断面図を示すＳＯＩ基板１０は、支持基板１と、埋め込み絶縁層３と、電荷捕獲層２と、ＳＯＩ層４とを含んでいる。
【0040】
電荷捕獲層２は、支持基板１と埋め込み絶縁層３との間に形成された中間層である。電荷捕獲層２は、例えばポリシリコン層であるが、特に限定されない。ＳＯＩ層４は、埋め込み絶縁層３上に形成されている。
【0041】
埋め込み絶縁層３は、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなるものである。
【0042】
ＳＯＩ基板１０は、支持基板１と、電荷捕獲層２と、埋め込み絶縁層３と、ＳＯＩ層４とがこの順で積層された構造を有するものであるということもできる。
【0043】
［ＳＯＩ基板の製造方法］
本発明のＳＯＩ基板の製造方法は、支持基板、埋め込み絶縁層、前記支持基板と前記埋め込み絶縁層との間に形成された中間層としての電荷捕獲層、及び前記埋め込み絶縁層上に形成されたＳＯＩ層を有するＳＯＩ基板の製造方法であって、
前記電荷捕獲層上に、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなる前記埋め込み絶縁層を成膜することを特徴とする。
本発明のＳＯＩ基板の製造方法は、支持基板、埋め込み絶縁層、前記支持基板と前記埋め込み絶縁層との間に形成された中間層としての電荷捕獲層、及び前記埋め込み絶縁層上に形成されたＳＯＩ層を有するＳＯＩ基板の製造方法であって、
前記電荷捕獲層上に、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなる前記埋め込み絶縁層を成膜することを特徴とする。
【0044】
電荷捕獲層を含むＳＯＩ基板の製造方法において、電荷捕獲層上の絶縁層としてシリコン酸化膜より誘電率の小さいＬｏｗ－ｋ材層を成膜することで、改善された高周波特性を示すことができるＳＯＩ基板を製造することができる。すなわち、本発明のＳＯＩ基板の製造方法によれば、高周波特性に優れたＳＯＩ基板を製造することができる。
【0045】
また、本発明のＳＯＩ基板の製造方法によると、先に説明した本発明のＳＯＩ基板を製造することができる。
【0046】
前記Ｌｏｗ－ｋ材層としてＳｉＯＣ膜を成膜することができる。
Ｌｏｗ－ｋ材層として、先端デバイスの配線部などに使用される実績のあるＳｉＯＣ膜を用いることができる。
Ｌｏｗ－ｋ材層として、先端デバイスの配線部などに使用される実績のあるＳｉＯＣ膜を用いることができる。
【0047】
このＳｉＯＣ膜は、例えば、シリコン酸化膜に炭素を添加、又はＳｉＣに酸素を添加することで形成可能である。実際には、例えばプラズマＣＶＤで成膜することができる。
【0048】
ＳｉＯＣ膜の成膜中にガス比率を変化させることで、ＳｉＯＣ膜の厚さ方向の誘電率を変化させることができる。
【0049】
例えば、シラン系ガスを主成分にして酸素及び炭素源を供給する際に成膜時のガス組成比率（特に酸素）を変化させ、膜組成を変化させることで、ＳｉＯＣ膜の厚さ方向の誘電率を変えることが可能である。
このようにしてＳｉＯＣ膜を成膜することにより、膜全体としての誘電率を調整し、特性の合わせ込みが可能となる。
このようにしてＳｉＯＣ膜を成膜することにより、膜全体としての誘電率を調整し、特性の合わせ込みが可能となる。
【0050】
支持基板として抵抗率が５００Ω・ｃｍ以上のものを用いることが好ましい。
このように高い抵抗率を有する支持基板を用いることにより、より優れた高周波特性を示すＳＯＩ基板を製造することができる。
このように高い抵抗率を有する支持基板を用いることにより、より優れた高周波特性を示すＳＯＩ基板を製造することができる。
【0051】
次に、図２を参照しながら、本発明のＳＯＩ基板の製造方法の具体例を説明する。
【0052】
まず、支持基板１を準備する。次いで、この支持基板１上に、電荷捕獲層２を成膜する。
【0053】
次に、電荷捕獲層２上に、誘電率がシリコン酸化膜より小さいＬｏｗ－ｋ材層からなる埋め込み絶縁層３を成膜する。
【0054】
次に、埋め込み絶縁層３上に、ＳＯＩ層４を形成する。ＳＯＩ層４は、例えば、イオン注入剥離法（スマートカット法（登録商標））によって形成することができる。より詳細には例えば以下のようにして形成することができる。まず、ボンドウェーハとして、支持基板１とは別のシリコンウェーハを準備する。このボンドウェーハの上面から水素を注入して、ボンドウェーハ内部に微小気泡層を形成する。微小気泡層を有したボンドウェーハを、埋め込み絶縁層３に貼り付ける。次いで、熱処理を行い、微小気泡層を劈開面としてボンドウェーハを劈開して、埋め込み絶縁層３上に残ったＳＯＩ層４となる部分と、剥離した部分とに分ける（スプリットする）。埋め込み絶縁層３上に残った部分をタッチポリッシュして、埋め込み絶縁層３上に形成されたＳＯＩ層４を得ることができる。
【0055】
【実施例】
【0056】
以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
【0057】
（実施例１）
実施例１では、以下の手順で、評価用基板を作製した。
支持基板として、直径３００ｍｍのボロンドープの高抵抗率シリコン単結晶基板（８０００Ω・ｃｍ）を準備した。次いで、このシリコン単結晶基板上に、電荷捕獲層として、１０５０℃でポリシリコンを形成させた後、その表面を研磨して、厚さを１．８μｍとした。次に、埋め込み絶縁層として、厚さ４００ｎｍのＳｉＯＣ膜を、ＴＥＯＳ（１０ｓｃｃｍ）を主原料としてプラズマＣＶＤにて成長させた。なお、このＳｉＯＣ膜の成長時にはＡｒ（１０ｓｓｃｍ）のみをキャリアガスとして使用した。ＴＥＯＳにはシランとエトシキ基（炭素源）が含まれているので、このガスだけでＳｉＯＣ膜が形成できる。これにより、支持基板と、電荷捕獲層と、埋め込み絶縁層とをこの順で含む、実施例１の評価用基板を作製した。
実施例１では、以下の手順で、評価用基板を作製した。
支持基板として、直径３００ｍｍのボロンドープの高抵抗率シリコン単結晶基板（８０００Ω・ｃｍ）を準備した。次いで、このシリコン単結晶基板上に、電荷捕獲層として、１０５０℃でポリシリコンを形成させた後、その表面を研磨して、厚さを１．８μｍとした。次に、埋め込み絶縁層として、厚さ４００ｎｍのＳｉＯＣ膜を、ＴＥＯＳ（１０ｓｃｃｍ）を主原料としてプラズマＣＶＤにて成長させた。なお、このＳｉＯＣ膜の成長時にはＡｒ（１０ｓｓｃｍ）のみをキャリアガスとして使用した。ＴＥＯＳにはシランとエトシキ基（炭素源）が含まれているので、このガスだけでＳｉＯＣ膜が形成できる。これにより、支持基板と、電荷捕獲層と、埋め込み絶縁層とをこの順で含む、実施例１の評価用基板を作製した。
【0058】
このようにして作製した評価用基板上に、アルミ電極でＣＰＷ（路線長：２２００μｍ）を形成した素子を作製した。その後、２次高調波特性（２ＨＤ特性）（周波数：１ＧＨｚ、入力電力：１５ｄＢｍ）を測定した。その結果、２ＨＤ特性は－１０３ｄＢｍと後述の比較例よりも改善がみられた。また、実施例１の評価用基板の埋め込み絶縁層の比誘電率を静電容量法で求めたところ３．０であった。
【0059】
（実施例２）
実施例２では、以下の手順で、実施例２のＳＯＩ基板を作製した。
支持基板として、直径３００ｍｍのボロンドープの高抵抗率シリコン単結晶基板（８０００Ω・ｃｍ）を準備した。次いで、このシリコン単結晶基板上に、電荷捕獲層として、１０５０℃でポリシリコンを形成させた後、その表面を研磨して、厚さを１．８μｍとした。次に、埋め込み絶縁層として、厚さ４００ｎｍのＳｉＯＣ膜を、ＴＥＯＳ（１０ｓｃｃｍ）を主原料としてプラズマＣＶＤにて成長させた。なお、このＳｉＯＣ膜の成長時にキャリアガスとしてＡｒ（１０ｓｃｃｍ）に加えて酸素を２ｓｃｃｍ使用し、実施例１とはガス組成を変化させた。
実施例２では、以下の手順で、実施例２のＳＯＩ基板を作製した。
支持基板として、直径３００ｍｍのボロンドープの高抵抗率シリコン単結晶基板（８０００Ω・ｃｍ）を準備した。次いで、このシリコン単結晶基板上に、電荷捕獲層として、１０５０℃でポリシリコンを形成させた後、その表面を研磨して、厚さを１．８μｍとした。次に、埋め込み絶縁層として、厚さ４００ｎｍのＳｉＯＣ膜を、ＴＥＯＳ（１０ｓｃｃｍ）を主原料としてプラズマＣＶＤにて成長させた。なお、このＳｉＯＣ膜の成長時にキャリアガスとしてＡｒ（１０ｓｃｃｍ）に加えて酸素を２ｓｃｃｍ使用し、実施例１とはガス組成を変化させた。
【0060】
一方で、ボンドウェーハとして、上記支持基板とは別のシリコン単結晶基板を準備した。このボンドウェーハの上面から水素を注入して、ボンドウェーハ内部に微小気泡層を形成した。微小気泡層を有したボンドウェーハを、先に成膜した埋め込み絶縁層に貼り付けた。次いで、熱処理を行い、微小気泡層を劈開面としてボンドウェーハを劈開して、埋め込み絶縁層上に残ったＳＯＩ層となる部分と、剥離した部分とにスプリットした。次いで、埋め込み絶縁層上に残った部分をタッチポリッシュして、膜厚５００ｎｍのＳＯＩ層を得た。これにより、支持基板と、電荷捕獲層と、埋め込み絶縁層と、ＳＯＩ層とをこの順で含む、実施例２のＳＯＩ基板を作製した。
【0061】
このようにして作製したＳＯＩ基板上に、アルミ電極でＣＰＷ（路線長：２２００μｍ）を形成した素子を作製した。その後、２次高調波特性（２ＨＤ特性）（周波数：１ＧＨｚ、入力電力：１５ｄＢｍ）を測定した。その結果、２ＨＤ特性は－９６ｄＢｍと後述の比較例よりも改善がみられた。また、実施例２のＳＯＩ基板が含む埋め込み絶縁層の比誘電率を静電容量法で求めたところ３．８であった。
【0062】
（比較例）
比較例では、図５に記載したフロー図に従って、比較例のＳＯＩ基板を得た。
支持基板１として、直径３００ｍｍのボロンドープの高抵抗率シリコン単結晶基板（８０００Ω・ｃｍ）を準備した。次いで、このシリコン単結晶基板１に、電荷捕獲層２として、１０５０℃でポリシリコンを形成させた後、その表面を研磨して、厚さを１．８μｍとした。これにより、支持基板１と、この支持基板１上に形成された電荷捕獲層２とを含む第１複合体１１を得た。
比較例では、図５に記載したフロー図に従って、比較例のＳＯＩ基板を得た。
支持基板１として、直径３００ｍｍのボロンドープの高抵抗率シリコン単結晶基板（８０００Ω・ｃｍ）を準備した。次いで、このシリコン単結晶基板１に、電荷捕獲層２として、１０５０℃でポリシリコンを形成させた後、その表面を研磨して、厚さを１．８μｍとした。これにより、支持基板１と、この支持基板１上に形成された電荷捕獲層２とを含む第１複合体１１を得た。
【0063】
次に、支持基板１とは別のシリコン単結晶基板４’を準備した。このシリコン単結晶基板４’上に、シリコン酸化膜５として４００ｎｍの熱酸化膜を形成した。次いで、このシリコン単結晶基板４’の上面から水素を注入して、シリコン単結晶基板４’内部に微小気泡層を形成した。これにより、シリコン単結晶基板４’と、このシリコン単結晶基板４’上に形成されたシリコン酸化膜５を持つ第２複合体１２を準備した。
【0064】
以上のようにして作製した第１複合体１１と第２複合体１２とを、電荷捕獲層２とシリコン酸化膜５とが接するように貼り合わせた。次いで、熱処理を行い、微小気泡層を劈開面としてシリコン単結晶基板４’を劈開して、シリコン酸化膜５上に残ったＳＯＩ層となる部分４と、剥離した部分とにスプリットした。次いで、シリコン酸化膜５上に残った部分４をタッチポリッシュして、膜厚５００ｎｍのＳＯＩ層４を得た。このようにして、４００ｎｍの熱酸化膜を支持基板に転写し、高抵抗率支持基板１に、中間層の電荷捕獲層２（トラップリッチ層）としてのポリシリコンと、絶縁膜５として熱酸化膜（シリコン酸化膜）と、ＳＯＩ層４とを持った比較例のＳＯＩ基板２０を作製した。
【0065】
比較例のＳＯＩ基板２０上に、アルミ電極でＣＰＷ（路線長：２２００μｍ）を形成した素子を作製した。その後、２次高調波特性（２ＨＤ特性）（周波数：１ＧＨｚ、入力電力：１５ｄＢｍ）を測定した。その結果、この基板の２ＨＤは－９３ｄＢｍであった。また、比較例のＳＯＩ基板２０が含むシリコン酸化膜５の比誘電率を静電容量法で求めたところ３．９であった。
【0066】
以上に示した結果から、中間層として電荷捕獲層を含み且つ埋め込み絶縁層として誘電率がシリコン酸化膜よりも小さいＬｏｗ－ｋ材層を含む、実施例１の評価用基板及び実施例２のＳＯＩ基板は、中間層として電荷捕獲層を含み且つ埋め込み絶縁層としてシリコン酸化膜を含む比較例のＳＯＩ基板よりも優れた２次高調波特性、すなわち優れた高周波特性を示すことができたことが分かる。
【0067】
また、実施例１の評価用基板に実施例２と同様の手順でＳＯＩ層を形成して得られたＳＯＩ基板も、実施例２のＳＯＩ基板と同様に、優れた２次高調波特性を示すことができた。
【0068】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【符号の説明】
【0069】
１…支持基板（シリコン単結晶基板）、 ２…電荷捕獲層（トラップリッチ層、ポリシリコン）、 ３…埋め込み絶縁層（ＳｉＯＣ膜）、 ４…ＳＯＩ層、 ４’…シリコン単結晶基板（ＳＯＩ層となる層）、 ５…シリコン酸化膜、 ６…ＣＰＷ、 １０…ＳＯＩ基板、 １１…第１複合体、 １２…第２複合体、 ２０…ＳＯＩ基板、 ３０…測定対象基板、 ６０ａ…金属電極、 ６０ｂ…中央金属電極、 ６０ｃ…電界、 ６０ｄ…磁界。
【図1】
【図2】
【図3】
【図4】
【図5】