(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-19
(45)【発行日】2023-12-27
(54)【発明の名称】半導体素子
(51)【国際特許分類】
H01L 21/66 20060101AFI20231220BHJP
H01L 21/338 20060101ALI20231220BHJP
H01L 29/778 20060101ALI20231220BHJP
H01L 29/812 20060101ALI20231220BHJP
【ＦＩ】
H01L21/66 V
H01L21/66 H
H01L29/80 H
【請求項の数】
2
(21)【出願番号】P 2022114014
(22)【出願日】2022-07-15
(62)【分割の表示】P 2017161603の分割
【原出願日】2017-08-24
(65)【公開番号】P2022145705
(43)【公開日】2022-10-04
【審査請求日】2022-07-22
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２６年度、国立研究開発法人新エネルギー・産業技術総合開発機構、「戦略的省エネルギー技術革新プログラム／実用化開発／次世代省エネパワーデバイス用大口径高耐圧・低欠陥ＧａＮエピタキシャルウエハの開発」に係る委託研究、産業技術力強化法第１９条の適用を受ける特許出願
(73)【特許権者】
【識別番号】000002093
【氏名又は名称】住友化学株式会社
(74)【代理人】
【識別番号】110002583
【氏名又は名称】弁理士法人平田国際特許事務所
(72)【発明者】
【氏名】角嶋 邦之
(72)【発明者】
【氏名】星井 拓也
(72)【発明者】
【氏名】若林 整
(72)【発明者】
【氏名】筒井 一生
(72)【発明者】
【氏名】岩井 洋
(72)【発明者】
【氏名】山本 大貴
【審査官】平野 崇
(56)【参考文献】
【文献】特開２００７－２７３６４０（ＪＰ，Ａ）
【文献】特開２０１２－２４８７５３（ＪＰ，Ａ）
【文献】国際公開第２０１４／１０８９４６（ＷＯ，Ａ１）
【文献】特開２０１３－１７９３７６（ＪＰ，Ａ）
【文献】特開２０１４－０８６４９１（ＪＰ，Ａ）
【文献】米国特許出願公開第２００６／０２８１２３８（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／６６
Ｈ０１Ｌ ２１／３３８
Ｈ０１Ｌ ２９／７８
Ｇ０１Ｒ ３１／２６
(57)【特許請求の範囲】
【請求項1】
基板と、前記基板上の半導体層と、前記半導体層に接続されたソース電極及びドレイン電極を備えた、横型構造を有する半導体素子であって、前記基板の裏面に接続された電極を備え、
前記半導体層のバンドギャップが２．５ｅＶ以上であり、
前記ソース電極と前記ドレイン電極間に電圧を印加し、かつ前記ソース電極及び前記ドレイン電極と前記基板との間に閾値電圧以上の電圧を印加することにより、前記半導体層中の二次元電子ガスを通して前記ソース電極と前記ドレイン電極の間にチャネル電流を流すことができ、
前記ソース電極及び前記ドレイン電極と前記基板との間に、前記閾値電圧と同符号かつ前記閾値電圧以上の大きさの電圧を印加することにより、トラップされた電荷をトラップ準位から追い出してトラップ状態を初期化することのできる、
半導体素子。
【請求項2】
基板と、前記基板上の半導体層と、前記半導体層に接続されたソース電極及びドレイン電極を備えた、横型構造を有する半導体素子であって、前記基板の裏面に接続された電極を備え、
前記半導体層のバンドギャップが２．５ｅＶ以上であり、
前記ソース電極と前記ドレイン電極間に電圧を印加し、かつ前記ソース電極及び前記ドレイン電極と前記基板との間に閾値電圧以上の電圧を印加することにより、前記半導体層中の二次元電子ガスを通して前記ソース電極と前記ドレイン電極の間にチャネル電流を流すことができ、
前記ソース電極及び前記ドレイン電極と前記基板との間に印加された電圧と前記ソース電極と前記ドレイン電極の間に流れる電流の関係を示す曲線において、ヒステリシスが観測される範囲の電圧をストレス電圧として前記基板に印加したときに、前記ストレス電圧を開放したときの前記電流の値の時間変化率が１０％以下である半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子に関する。
【背景技術】
【0002】
いわゆるパワー半導体デバイス、特に、ＨＥＭＴ（High Electron Mobility Transistor）について解決すべき課題として、電流コラプスと呼ばれるオン抵抗が増加する現象がある。電流コラプスが発生すると、オン損失の増加、スイッチング不良等が生じ、パワー半導体デバイスの特性劣化を引き起こす場合がある。電流コラプスは、ＨＥＭＴのオフ状態にかかる電圧ストレスによって、電荷が半導体層中等のトラップ準位にトラップされることにより発生すると考えられている。なお、ここで、「電荷のトラップ」とは、電子に限らず、正孔も含めた電荷がトラップされることを意味する。電子の他に正孔のトラップもオン抵抗に影響を与えると考えられるからである。
【0003】
従来の電流コラプスの評価方法として、ＧａＮ－ＨＥＭＴの表面の２つのオーミック電極と基板との間に電流コラプスが生じ得る１００～２００Ｖの電圧を印加し、電圧印加の前後の２つのオーミック電極間の抵抗値の比を評価する方法が知られている（例えば、非特許文献１参照）。
【0004】
非特許文献１の方法によれば、電流コラプスを発生させるためにＨＥＭＴに縦方向の電圧を印加するため、縦方向電界によるコラプスを評価することができる。
【先行技術文献】
【非特許文献】
【0005】
【文献】吉岡啓、外４名、「導電性基板上GaN HEMTの縦方向電界による電流コラプス現象」、電気学会研究会資料. EFM、電子材料研究会、2007年11 月 30 日、EFM-07-18、p. 15-19
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、非特許文献１の方法には、深いトラップ準位を有するワイドバンドギャップ半導体を用いた半導体素子が試料として用いられた場合に、測定再現性が低いという問題があった。例えば、全く同一の試料であっても、測定を行う度に測定値にばらつきが発生していた。
【0007】
本発明の目的は、深いトラップ準位を有するワイドバンドギャップ半導体が用いられた半導体素子に対しても測定再現性を確保し、再現性よく電流コラプスの評価を行うことができる電子および正孔を含む電荷トラップ評価方法により再現性よく評価することのできる半導体素子を提供することにある。
【課題を解決するための手段】
【0008】
本発明の一態様は、上記目的を達成するために、以下の［１］、［２］の半導体素子を提供する。
【0009】
［１］基板と、前記基板上の半導体層と、前記半導体層に接続されたソース電極及びドレイン電極を備えた、横型構造を有する半導体素子であって、前記基板の裏面に接続された電極を備え、前記半導体層のバンドギャップが２．５ｅＶ以上であり、前記ソース電極と前記ドレイン電極間に電圧を印加し、かつ前記ソース電極及び前記ドレイン電極と前記基板との間に閾値電圧以上の電圧を印加することにより、前記半導体層中の二次元電子ガスを通して前記ソース電極と前記ドレイン電極の間にチャネル電流を流すことができ、前記ソース電極及び前記ドレイン電極と前記基板との間に、前記閾値電圧と同符号かつ前記閾値電圧以上の大きさの電圧を印加することにより、トラップされた電荷をトラップ準位から追い出してトラップ状態を初期化することのできる、半導体素子。
［２］基板と、前記基板上の半導体層と、前記半導体層に接続されたソース電極及びドレイン電極を備えた、横型構造を有する半導体素子であって、前記基板の裏面に接続された電極を備え、前記半導体層のバンドギャップが２．５ｅＶ以上であり、前記ソース電極と前記ドレイン電極間に電圧を印加し、かつ前記ソース電極及び前記ドレイン電極と前記基板との間に閾値電圧以上の電圧を印加することにより、前記半導体層中の二次元電子ガスを通して前記ソース電極と前記ドレイン電極の間にチャネル電流を流すことができ、前記ソース電極及び前記ドレイン電極と前記基板との間に印加された電圧と前記ソース電極と前記ドレイン電極の間に流れる電流の関係を示す曲線において、ヒステリシスが観測される範囲の電圧をストレス電圧として前記基板に印加したときに、前記ストレス電圧を開放したときの前記電流の値の時間変化率が１０％以下である半導体素子。
［２］基板と、前記基板上の半導体層と、前記半導体層に接続されたソース電極及びドレイン電極を備えた、横型構造を有する半導体素子であって、前記基板の裏面に接続された電極を備え、前記半導体層のバンドギャップが２．５ｅＶ以上であり、前記ソース電極と前記ドレイン電極間に電圧を印加し、かつ前記ソース電極及び前記ドレイン電極と前記基板との間に閾値電圧以上の電圧を印加することにより、前記半導体層中の二次元電子ガスを通して前記ソース電極と前記ドレイン電極の間にチャネル電流を流すことができ、前記ソース電極及び前記ドレイン電極と前記基板との間に印加された電圧と前記ソース電極と前記ドレイン電極の間に流れる電流の関係を示す曲線において、ヒステリシスが観測される範囲の電圧をストレス電圧として前記基板に印加したときに、前記ストレス電圧を開放したときの前記電流の値の時間変化率が１０％以下である半導体素子。
【発明の効果】
【0010】
本発明によれば、深いトラップ準位を有するワイドバンドギャップ半導体が用いられた半導体素子に対しても測定再現性を確保し、再現性よく電流コラプスの評価を行うことができる電荷トラップ評価方法により再現性よく評価することのできる半導体素子を提供することができる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
発明者は、ＨＥＭＴに代表されるワイドバンドギャップ半導体を用いた半導体素子の電流コラプス評価における測定再現性が低いという課題について、測定の初期状態に何らかの擾乱要因があるものと考えた。鋭意検討の結果、ワイドバンドギャップ半導体は深いトラップ準位を有するため、完全な熱平衡状態に至りにくく、測定時の電荷のトラップ状態にばらつきがあることに原因があるものと考えた。そこで、測定前に電荷のトラップ状態を初期化する方法を検討した。
【0013】
従来、半導体素子の試料に光の照射や加熱を行うことにより、トラップ状態を初期化する方法が知られている。また、トラップ状態測定後にトラップ状態を初期化する方法も知られている。しかしながら、これらの方法ではワイドバンドギャップ半導体を含む半導体素子のトラップ状態を、トラップ状態の測定前に初期化することは困難である。また、電圧を印加する工程と別に、光照射または加熱工程及び設備が必要になるため、工程数及び装置数が増加するという問題があった。
【0014】
そこで、発明者は、電圧印加によるトラップ状態測定の前工程において、閾値電圧と同符号かつ前記閾値電圧以上の大きさの電圧を印加し、トラップされた電荷をトラップ準位から追い出してトラップ状態を初期化する（理想的には、トラップされた全ての電荷をトラップ準位から放出する）工程を備えることにより、上記課題の解決を可能にしたものである。
また、上記の工程を備えたトラップ電荷評価方法を用いた評価に最適な半導体素子によれば、品質のばらつきを少なくすることができるので、良品率を上げ、最終的に製造歩留りを向上させることができる。
また、上記のトラップ電荷評価方法を用いて、ソース電極及び前記ドレイン電極と前記基板との間に電圧を印加した際に、ソース電極とドレイン電極の間を流れる電流の値の時間変化率を特定の範囲に設定した半導体素子を提供することで、上記の半導体素子と同様の効果を上げることができる。
また、上記の工程を備えたトラップ電荷評価方法を用いた評価に最適な半導体素子によれば、品質のばらつきを少なくすることができるので、良品率を上げ、最終的に製造歩留りを向上させることができる。
また、上記のトラップ電荷評価方法を用いて、ソース電極及び前記ドレイン電極と前記基板との間に電圧を印加した際に、ソース電極とドレイン電極の間を流れる電流の値の時間変化率を特定の範囲に設定した半導体素子を提供することで、上記の半導体素子と同様の効果を上げることができる。
【0015】
（半導体素子１）
図１は、本実施の形態に係る電荷トラップ評価方法による評価に適した構造を有する半導体素子の一例である半導体素子１の垂直断面図である。
図１は、本実施の形態に係る電荷トラップ評価方法による評価に適した構造を有する半導体素子の一例である半導体素子１の垂直断面図である。
【0016】
半導体素子１は、Ｓｉ等の半導体からなる基板１０と、基板１０上に順に積層されたＡｌＮ，ＡｌＧａＮ等の複数の半導体層からなるバッファ層１１、不純物が添加されたＧａＮ等の窒化物半導体からなる第１の窒化物半導体層１２、不純物が添加されていない第２の窒化物半導体層１３、及びＡｌＧａＮ等からなる第３の窒化物半導体層１４と、第３の窒化物半導体層１４の表面（第２の窒化物半導体層１３の反対側の面）に接続されたソース電極１５及びドレイン電極１６と、基板１０の裏面（バッファ層１１の反対側の面）に接続された電極１７と、を有する。
【0017】
第１の窒化物半導体層１２は、不純物として、例えば、Ｃ（炭素）が添加されたＧａＮ膜からなる層であり、第２の窒化物半導体層１２ｂは、例えば、不純物が添加されていない（アンドープの）ＧａＮ膜からなる層である。第３の窒化物半導体層１４は、例えば、ＡｌＧａＮからなる層である。
【0018】
ソース電極１５及びドレイン電極１６は、例えば、約数十μｍ～数百μｍの幅Ｗｍｅｓを有する例えば線状の電極であり、ソース電極１５とドレイン電極１６の間隔Ｌｇａｐは約数十μｍ～数百μｍである。電極１７は、例えば、基板１０の裏面の全面に形成されていてもよい。一例として、ソース電極１５及びドレイン電極１６は、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ等の複数の金属からなる積層構造を有し、電極１７は、Ｎｉ／Ａｕ等の複数の金属からなる積層構造を有する。
【0019】
ソース電極１５とドレイン電極１６の間には、直流電源１８により電圧を印加することができる。これにより、第２の窒化物半導体層１３中の第２の窒化物半導体層１３と第３の窒化物半導体層１４の界面近傍の二次元電子ガスを通してソース電極１５とドレイン電極１６の間にチャネル電流を流すことができる。
チャネル電流Ｉｃｈは、直流電源１８によりソース電極１５及びドレイン電極１６との間に一定の（例えば１Ｖ）の電圧を印加したときに、ソース電極１５とドレイン電極１６との間に流れる電流である。
チャネル電流Ｉｃｈは、直流電源１８によりソース電極１５及びドレイン電極１６との間に一定の（例えば１Ｖ）の電圧を印加したときに、ソース電極１５とドレイン電極１６との間に流れる電流である。
【0020】
ソース電極１５及びドレイン電極１６と基板１０との間には、直流電源１９により電圧を印加することができる。
基板電圧ＶＢは、直流電源１９によりソース電極１５及びドレイン電極１６と基板１０との間に印加される電圧であり、ソース電極１５及びドレイン電極１６が低電位、基板１０が高電位となるとなるときに正の値をとる。
基板電圧ＶＢは、直流電源１９によりソース電極１５及びドレイン電極１６と基板１０との間に印加される電圧であり、ソース電極１５及びドレイン電極１６が低電位、基板１０が高電位となるとなるときに正の値をとる。
【0021】
本実施の形態において、半導体素子１は、ＨＥＭＴ構造を有するが、試料として用いる際には、通常の三端子のＨＥＭＴから、電荷トラップ評価に不要なソース電極とドレイン電極の間のゲート電極を省略し、基板の裏面にさらに電極を設けた構造を有する。なお、半導体素子１はゲート電極を有していてもよい。
【0022】
（電荷トラップ評価方法）
図２は、本実施の形態に係る電荷トラップ評価方法の流れを示すフローチャートである。以下、図２のフローチャートに沿って電荷トラップ評価方法の説明を行う。なお、本実施の形態では、測定値の擾乱要因を減らすために、下記の各ステップを一定の温度条件下（例えば１００℃）で実施する。
図２は、本実施の形態に係る電荷トラップ評価方法の流れを示すフローチャートである。以下、図２のフローチャートに沿って電荷トラップ評価方法の説明を行う。なお、本実施の形態では、測定値の擾乱要因を減らすために、下記の各ステップを一定の温度条件下（例えば１００℃）で実施する。
【0023】
まず、直流電源１８によりソース電極１５とドレイン電極１６の間に一定の電圧を印加し、ソース電極１５とドレイン電極１６の間に流れる電流Ｉｃｈをモニタする（ステップＳ１）。
【0024】
次に、直流電源１９により、ソース電極１５及びドレイン電極１６と基板１０との間に、閾値電圧Ｖｔｈと同符号かつ閾値電圧Ｖｔｈ以上の大きさの電圧（初期化電圧Ｖｉとする）を印加し、バッファ層１１、第１の窒化物半導体層１２、及び第２の窒化物半導体層１３のトラップ準位にトラップされた電荷を追い出してトラップ状態を初期化する（ステップＳ２）。
【0025】
初期化電圧Ｖｉの値は後述するが、電圧印加時間は、装置の全体構造、閾値電圧、各層の組成等に基づき任意に設定することができる。一例として、初期化電圧を１分間印加するように設定してもよいが、これに限定されない。例えば、１秒～６０分間の範囲で電圧を印加してもよい。
【0026】
閾値電圧Ｖｔｈは、ソース電極１５及びドレイン電極１６と基板１０との間に印加される電圧であって、ソース電極１５とドレイン電極１６の間に電圧が印加されているときにソース電極１５とドレイン電極１６の間のチャネル電流Ｉｃｈのオン・オフが切り替わる電圧である。
【0027】
次に、直流電源１９により、ソース電極１５及びドレイン電極１６と基板１０との間に、閾値電圧Ｖｔｈと同符号かつ閾値電圧Ｖｔｈ以下の大きさの電圧（ストレス電圧Ｖｓとする）を印加し、電圧ストレスを加える（ステップＳ３）。
半導体素子１において、閾値電圧Ｖｔｈが、例えば、－７００Ｖであるときには、ストレス電圧Ｖｓは－７００Ｖ以上、典型的には－６００～－１００Ｖに設定することができる。ただし、ストレス電圧Ｖｓは負の電圧に限定されず、正の電圧もとることができる。
また、ストレス電圧Ｖｓの数値範囲は、後述する基板電圧ＶＢ－チャネル電流Ｉｃｈ曲線において、ヒステリシスが観測される電圧領域に基づいて設定することもできる。
半導体素子１において、閾値電圧Ｖｔｈが、例えば、－７００Ｖであるときには、ストレス電圧Ｖｓは－７００Ｖ以上、典型的には－６００～－１００Ｖに設定することができる。ただし、ストレス電圧Ｖｓは負の電圧に限定されず、正の電圧もとることができる。
また、ストレス電圧Ｖｓの数値範囲は、後述する基板電圧ＶＢ－チャネル電流Ｉｃｈ曲線において、ヒステリシスが観測される電圧領域に基づいて設定することもできる。
【0028】
ストレス電圧Ｖｓを印加することにより、ストレス電圧Ｖｓが印加された状態における準平衡状態に至るように、電荷がトラップされる。このときのソース電極１５とドレイン電極１６の間に流れる電流の変化から、電荷トラップをモニタすることができる。
【0029】
なお、トラップ状態の初期化後、ステップＳ２に移る前に電荷が再度トラップされることを防ぐために、ステップＳ１とステップＳ２を連続的に実施すること、すなわち基板電圧ＶＢを初期化電圧Ｖｉからストレス電圧Ｖｓに直接切り替えることが好ましい。
【0030】
次に、基板電圧ＶＢを０Ｖにして、基板電圧ＶＢが０Ｖになった直後の電流値と、一定時間経過した後の飽和した電流値の比を求めることにより、電荷トラップの評価を行う（ステップＳ４）。
【0031】
次に、再度、直流電源１９により、ソース電極１５及びドレイン電極１６と基板１０との間にストレス電圧Ｖｓを印加、すなわち基板電圧ＶＢをストレス電圧Ｖｓとして、電圧ストレスを加える（ステップＳ５）。
【0032】
このとき、電圧ＶＢを０Ｖにしたときに捕獲された電荷が放出されるため、ソース電極１５とドレイン電極１６の間に流れる電流Ｉｃｈの変化から、電荷放出をモニタすることができる。
【0033】
本実施の形態によれば、ステップＳ３においてストレス電圧を印加する際の電荷トラップを評価し、ステップＳ４においてストレス電圧印加後のストレス電圧が印加されていない状態（電圧ＶＢが０Ｖ）での電荷トラップを評価し（すなわち、電流コラプスの評価を行い）、ステップＳ５においてストレス電圧を印加する際の電荷放出を評価することができる。
【0034】
なお、本実施の形態のトラップ状態の初期化ステップ（ステップＳ２）を含まない従来の電荷トラップ評価方法では、測定の初期状態のばらつきが大きいため、電流コラプス評価における測定再現性が低く、また、電荷放出の評価の正確性や安定性が劣るものと考えられる。これは、ワイドバンドギャップ半導体は深いトラップ準位を有するため、完全な熱平衡状態に至りにくく、素子ごとに測定時の電荷トラップの状態にばらつきがあるためと思われる。
【0035】
したがって、本実施の形態の電荷トラップ評価方法に適した半導体素子１は、基板１０と、基板１０上の半導体層１１～１４と、半導体層１１～１４に接続されたソース電極１５及びドレイン電極１６を備え、ソース電極１５及びドレイン電極１６と基板１０との間に、閾値電圧Ｖｔｈと同符号かつ閾値電圧Ｖｔｈ以上の大きさのストレス電圧Ｖｓを印加することにより、トラップされた電荷をトラップ準位から追い出してトラップ状態を初期化することのできる、横型構造の半導体素子であるということができる。
あるいは、半導体素子１は、基板１０と、基板１０上の半導体層１１～１４と、半導体層１１～１４に接続されたソース電極１５及びドレイン電極１６を備え、ソース電極１５及びドレイン電極１６と基板１９との間に印加された基板電圧ＶＢとソース電極１５とドレイン電極１６の間に流れる電流Ｉｃｈの関係を示す曲線において、ヒステリシスが観測される範囲の電圧をストレス電圧Ｖｓとして基板１０に印加したときに、ストレス電圧Ｖｓを開放したときの電流Ｉｃｈの値の時間変化率が、例えば１０％以下、好ましくは５％以下、より好ましくは２％以下、更に好ましくは１％である、半導体素子であってもよい。
あるいは、半導体素子１は、基板１０と、基板１０上の半導体層１１～１４と、半導体層１１～１４に接続されたソース電極１５及びドレイン電極１６を備え、ソース電極１５及びドレイン電極１６と基板１９との間に印加された基板電圧ＶＢとソース電極１５とドレイン電極１６の間に流れる電流Ｉｃｈの関係を示す曲線において、ヒステリシスが観測される範囲の電圧をストレス電圧Ｖｓとして基板１０に印加したときに、ストレス電圧Ｖｓを開放したときの電流Ｉｃｈの値の時間変化率が、例えば１０％以下、好ましくは５％以下、より好ましくは２％以下、更に好ましくは１％である、半導体素子であってもよい。
【実施例】
【0036】
図３は、本発明の実施例における、ソース電極１５及びドレイン電極１６と基板１０との間に印加される基板電圧ＶＢと、ソース電極１５及びドレイン電極１６の間を流れるチャネル電流Ｉｃｈとの関係を示すグラフである。
【0037】
実施例において、図１に示された構造を有する半導体素子１を、電荷トラップ評価方法の試料として用いた。具体的には、半導体素子１は、Ｓｉ基板１０と、基板１０上に順に積層されたＡｌＮ層、ＡｌＧａＮ層からなるバッファ層１１、ＣドープＧａＮ層１２、アンドープＧａＮ層１３、及びＡｌＧａＮ層１４と、ＡｌＧａＮ層１４の表面（アンドープＧａＮ層１３の反対側の面）に接続されたＴｉ／Ａｌ／Ｎｉ／Ａｕ積層構造を有するソース電極１５及びＴｉ／Ａｌ／Ｎｉ／Ａｕ積層構造を有するドレイン電極１６と、基板１０の裏面（バッファ層１１の反対側の面）に接続されたＮｉ／Ａｕ積層構造を有する電極１７と、を有する。ソース電極１５及びドレイン電極１６は、幅Ｗｍｅｓａが１００μｍの線状の電極であり、ソース電極１５とドレイン電極１６の間隔Ｌｇａｐは１２０μｍであった。電極１７は、基板１０の裏面の全面に形成された。
なお、本実施例では、電荷トラップ評価方法のステップＳ１～Ｓ５を１００℃の温度条件下で実施した。
なお、本実施例では、電荷トラップ評価方法のステップＳ１～Ｓ５を１００℃の温度条件下で実施した。
【0038】
図３は、実施例の半導体素子１において基板電圧ＶＢがおよそ－７００Ｖのときにチャネル電流Ｉｃｈが流れ始め、閾値電圧Ｖｔｈが－７００（閾値電圧Ｖｔｈの大きさは７００Ｖ）であることを示している。このため、初期化電圧Ｖｉは－７００Ｖ以下であり、言い換えると、閾値電圧Ｖｔｈと同符号かつ大きさが７００Ｖ以上である。
【0039】
また、図３において、矢印Ａは０Ｖからマイナス方向へ基板電圧ＶＢを変化させるときの曲線を示し、矢印Ｂは閾値電圧Ｖｔｈからプラス方向へ基板電圧ＶＢを変化させるときの曲線を示し、これらの曲線は形状が異なる。矢印Ａに示すように、０Ｖからマイナス方向へ基板電圧ＶＢを変化させるときには、ＧａＮ層中の欠陥準位からトラップ電荷が放出されるまでに時間が掛かり、電荷が放出されるまでの間、二次元電子ガスの電流値が減少する。
一方で、基板電圧ＶＢが閾値電圧Ｖｔｈに至った時点でトラップ電荷は放出されているため、矢印Ｂに示すように、閾値電圧Ｖｔｈからプラス方向へ基板電圧ＶＢを変化させるときには、トラップ電荷が二次元電子ガスの電流値に影響を与えることがなく、曲線はヒステリシス曲線となる。また、矢印Ｂに示す曲線では、範囲（ａ）ではアンドープＧａＮ層１３は空乏化し、範囲（ｂ）ではアンドープＧａＮ層１３に中性領域が存在するものと考えられる。
一方で、基板電圧ＶＢが閾値電圧Ｖｔｈに至った時点でトラップ電荷は放出されているため、矢印Ｂに示すように、閾値電圧Ｖｔｈからプラス方向へ基板電圧ＶＢを変化させるときには、トラップ電荷が二次元電子ガスの電流値に影響を与えることがなく、曲線はヒステリシス曲線となる。また、矢印Ｂに示す曲線では、範囲（ａ）ではアンドープＧａＮ層１３は空乏化し、範囲（ｂ）ではアンドープＧａＮ層１３に中性領域が存在するものと考えられる。
【0040】
本実施例の半導体素子１においては、閾値電圧Ｖｔｈが－７００Ｖであるため、ストレス電圧Ｖｓは－７００Ｖ以上、典型的には－６００～－１００Ｖに設定される。ただし、ストレス電圧Ｖｓは負の電圧に限定されず、正の電圧もとり得る。また、ストレス電圧Ｖｓの数値範囲は、図３の基板電圧ＶＢ－チャネル電流Ｉｃｈ曲線において、ヒステリシスが観察される電圧領域（矢印Ｂで示される曲線のヒステリシス領域）に基づいて設定することもできる。
【0041】
ソース電極１５とドレイン電極１６の間に流れる電流Ｉｃｈの変化に基づき、電荷トラップ及び電荷放出をモニタしたところ、本実施例の電荷捕獲の時定数τｆｉｌｌは１．３秒であり、電荷放出の時定数τｒｅｌｅａｓｅは２．０秒であった。
【0042】
図４（ａ）は、実施例の上記のステップＳ１でモニタが開始された、ステップＳ２～Ｓ５の間にソース電極１５とドレイン電極１６の間に流れた電流を示すグラフである。図４（ｂ）、（ｃ）は、それぞれ、図４（ａ）の一部を拡大したグラフである。ここで、ストレス電圧Ｖｓは、図３の基板電圧ＶＢ－チャネル電流Ｉｃｈ曲線において、ヒステリシスが観察される電圧領域に基づき、－４００Ｖに設定した。
【0043】
図４（ａ）から明らかなように、電圧値を－８００Ｖから－４００Ｖに切り替えた直後の電流値は４．０９ｅ－４Ａであり、切り替えてから１００秒後は３．１７ｅ－４Ａとなる。したがって、安定時からの電流値の時間変化率は２９％となる。
次に、電圧値を－４００Ｖから０Ｖに切り替えた直後の電流値は５．８４ｅ－４Ａであり、切り替えてから５０秒後は５．７９ｅ－４Ａとなる。したがって、電流値の時間変化率は１％となる。
さらに、電圧値を０Ｖから－４００Ｖに再度切り替えた直後の電流値は２．８５ｅ－４Ａであり、切り替えてから１００秒後は３．１８ｅ－４Ａとなる。したがって、電流値の時間変化率は１０％となる。電流値の時間変化率は、少ない方が好ましく、例えば１０％以下、好ましくは５％以下、より好ましくは２％以下、更に好ましくは１％である。
次に、電圧値を－４００Ｖから０Ｖに切り替えた直後の電流値は５．８４ｅ－４Ａであり、切り替えてから５０秒後は５．７９ｅ－４Ａとなる。したがって、電流値の時間変化率は１％となる。
さらに、電圧値を０Ｖから－４００Ｖに再度切り替えた直後の電流値は２．８５ｅ－４Ａであり、切り替えてから１００秒後は３．１８ｅ－４Ａとなる。したがって、電流値の時間変化率は１０％となる。電流値の時間変化率は、少ない方が好ましく、例えば１０％以下、好ましくは５％以下、より好ましくは２％以下、更に好ましくは１％である。
【0044】
（実施の形態の効果）
上記実施の形態の電荷トラップ評価方法によれば、高電圧の印加によるトラップ状態を初期化した状態をトラップ評価の初期状態とするため、測定ごとのソース電極－ドレイン電極間の電気抵抗値のばらつきが小さく、再現性よくトラップ評価を行うことができる。
上記実施の形態の電荷トラップ評価方法によれば、高電圧の印加によるトラップ状態を初期化した状態をトラップ評価の初期状態とするため、測定ごとのソース電極－ドレイン電極間の電気抵抗値のばらつきが小さく、再現性よくトラップ評価を行うことができる。
【0045】
上記実施の形態の電荷トラップ評価方法は、深いトラップ準位を有するために完全な熱平衡状態に至りにくいワイドバンドギャップ半導体を含む半導体素子に適用した場合であっても、再現性よくトラップ評価を行うことができる。
【0046】
また、トラップ状態の初期化工程において、光照射や加熱等の特別の工程及び設備を要しないため、工程数及び装置数を削減することができる。
【0047】
このため、上記実施の形態の電荷トラップ評価方法を適用する半導体素子としては、深いトラップ準位を有するワイドバンドギャップ半導体、例えばバンドギャップが２．５ｅＶ以上の半導体層を含むＨＥＭＴが好適であり、最も高い効果が得られると考えられる。しかしながら、本発明は必ずしもＨＥＭＴに限定されない。
【0048】
また、上記実施の形態の電荷トラップ評価方法を適用する半導体素子としては、基板からの電圧印加（バックゲート）によりドレイン電流が変わるデバイスに対して用いることができるため、ＨＥＭＴ以外の横型構造を有する半導体素子（横方向を導通方向とする電子デバイス）も好適に実施することができる。
【0049】
また、例えば、半導体層の層構成や組成は特に限定されない。また、ソース電極及びドレイン電極の材料は、オーミック電極となる材料であれば特に限定されない。基板裏面の電極の材料も特に限定されず、また、基板を電極として用いる場合には基板裏面の電極は不要である。
【0050】
以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【0051】
また、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
【符号の説明】
【0052】
１ 半導体素子
１０ 基板
１１ バッファ層
１２ Ｃ－ＧａＮ層
１３ アンドープＧａＮ層
１４ ＡｌＧａＮ層
１５ ソース電極
１６ ドレイン電極
１７ 電極
１０ 基板
１１ バッファ層
１２ Ｃ－ＧａＮ層
１３ アンドープＧａＮ層
１４ ＡｌＧａＮ層
１５ ソース電極
１６ ドレイン電極
１７ 電極
【図1】
【図2】
【図3】
【図4】