特許 7407826 縦型メモリデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-21

(45)【発行日】2024-01-04

(54)【発明の名称】縦型メモリデバイス

(51)【国際特許分類】

   H10B 43/27 20230101AFI20231222BHJP

   H10B 41/27 20230101ALI20231222BHJP

   H01L 21/336 20060101ALI20231222BHJP

   H01L 29/788 20060101ALI20231222BHJP

   H01L 29/792 20060101ALI20231222BHJP

【ＦＩ】

H10B43/27

H10B41/27

H01L29/78 371

【請求項の数】 32

(21)【出願番号】P 2021546332

(86)(22)【出願日】2020-01-28

(65)【公表番号】

(43)【公表日】2022-04-11

(86)【国際出願番号】 CN2020074059

(87)【国際公開番号】W WO2021151222

(87)【国際公開日】2021-08-05

【審査請求日】2021-08-06

(73)【特許権者】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】ユフイ・ハン

(72)【発明者】

【氏名】ジリアン・シア

(72)【発明者】

【氏名】ウェンシ・ジョウ

【審査官】田邊 顕人

(56)【参考文献】

【文献】米国特許出願公開第２０１９／０３５５７４０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０３１２０５１（ＵＳ，Ａ１）

【文献】特表２０１８－５３４７６５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／０１４８８００（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／００２７８３５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／００４３８７９（ＵＳ，Ａ１）

【文献】中国特許出願公開第１１０７０７０９１（ＣＮ，Ａ）

【文献】韓国登録特許第１０－１０５６１１３（ＫＲ，Ｂ１）

【文献】国際公開第２０１８／０８４９２８（ＷＯ，Ａ１）

【文献】特開２０１９－１６１０４２（ＪＰ，Ａ）

【文献】特開２０１９－１６５１７８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／２７

Ｈ１０Ｂ ４１／２７

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

基板と、
ソース接続層を含み、前記基板の主面に対して垂直な第１の方向に沿って前記基板上に積層された、第１の層スタックと、
前記第１の層スタック内に前記第１の方向に延在するように構成された、チャネル構造と、
少なくとも１つがシールド構造によって囲まれた領域内に配置され、少なくとも１つが前記シールド構造によって囲まれた領域外に配置されている、複数のダミーチャネル構造と
を備え、
前記ソース接続層を含まない層スタックのソース犠牲層が、前記第１の層スタックを支持する、
半導体デバイス。

【請求項2】

前記ソース接続層が、前記基板上に形成される、請求項１に記載の半導体デバイス。

【請求項3】

前記シールド構造が、前記ソース犠牲層の材料に対してエッチング速度が小さい材料から形成される、請求項１に記載の半導体デバイス。

【請求項4】

第２の層スタックが、前記第１の層スタック上に交互に積層されたゲート層と絶縁層とを含み、
前記チャネル構造が、前記第１の層スタックおよび前記第２の層スタック内に前記第１の方向に延在する、
請求項１に記載の半導体デバイス。

【請求項5】

前記第１の層スタックが、交互に積層されたゲート層と絶縁層とを含む、請求項１に記載の半導体デバイス。

【請求項6】

前記シールド構造が、２つの隣り合ったゲート線カット構造同士の間に配置される、
請求項１に記載の半導体デバイス。

【請求項7】

前記シールド構造が、前記チャネル構造が配置されたコア領域に非包囲部分を含む、
請求項１に記載の半導体デバイス。

【請求項8】

前記シールド構造の前記非包囲部分が、階段領域の前記シールド構造の包囲部分と同じ高さを有する、
請求項７に記載の半導体デバイス。

【請求項9】

前記チャネル構造が、前記第１の方向に延在する、少なくとも電荷蓄積層、トンネリング絶縁層、および半導体層を含む、請求項１に記載の半導体デバイス。

【請求項10】

前記ダミーチャネル構造が、階段領域にある、請求項１に記載の半導体デバイス。

【請求項11】

前記シールド構造が、前記第１の層スタックを通って前記基板まで延びる、請求項１に記載の半導体デバイス。

【請求項12】

前記シールド構造が、前記ソース接続層と隣接して配置されている、請求項１に記載の半導体デバイス。

【請求項13】

基板と、
１つまたは複数のソース接続層とゲート層と絶縁層とを含み、前記基板上に前記基板の主面に対して垂直な第１の方向に沿って積層された第１の層スタックであって、前記ゲート層と前記絶縁層が交互に積層された、第１の層スタックと、
前記第１の層スタックの前記第１の方向に延在するように構成され、前記第１の層スタックのソース接続層と接触しているチャネル層を含む、チャネル構造と、
前記第１の層スタック全体に形成され、前記ソース接続層を含まない層スタックを囲む、シールド構造であって、前記ソース接続層を含まない層スタックのソース犠牲層が前記第１の層スタックを支持する、シールド構造と、
少なくとも１つが前記シールド構造によって囲まれた領域内に配置され、少なくとも１つが前記シールド構造によって囲まれた領域外に配置されている、複数のダミーチャネル構造と、
を備える、半導体デバイス。

【請求項14】

前記ソース接続層が、前記基板上に形成される、請求項１３に記載の半導体デバイス。

【請求項15】

前記シールド構造が、前記ソース犠牲層の材料に対してエッチング速度が小さい材料から形成される、請求項１３に記載の半導体デバイス。

【請求項16】

前記シールド構造が、２つの隣り合ったゲート線カットトレンチ同士の間に配置される、
請求項１３に記載の半導体デバイス。

【請求項17】

前記シールド構造が、前記チャネル構造が配置されたコア領域に非包囲部分を含む、
請求項１３に記載の半導体デバイス。

【請求項18】

前記シールド構造の前記非包囲部分が、階段領域の前記シールド構造の包囲部分と同じ高さを有する、
請求項１７に記載の半導体デバイス。

【請求項19】

前記チャネル構造が、前記第１の方向に延在する、少なくとも電荷蓄積層、トンネリング絶縁層、および半導体層を含む、請求項１３に記載の半導体デバイス。

【請求項20】

基板上に、１つまたは複数のソース犠牲層を含む第１の層を前記基板の主面に対して垂直な第１の方向に沿って積層するステップと、
前記第１の層内へと前記第１の方向に延在するチャネル構造および複数のダミーチャネル構造を形成するステップであって、前記ダミーチャネル構造の少なくとも１つがシールド構造によって囲まれた領域内に配置され、少なくとも１つが前記シールド構造によって囲まれた領域外に配置される、ステップと、
前記第１の層の犠牲層まで下に向けてゲート線カットトレンチを形成するステップと、
前記ゲート線カットトレンチを用いて、前記ソース犠牲層を少なくとも１つのソース接続層で置き換えるステップであって、前記シールド構造によって囲まれた前記ソース犠牲層の部分が残り、積層された第１の層を支持する、ステップと
を含む、半導体デバイスを製造する方法。

【請求項21】

マスクに基づいて前記シールド構造を画定するステップ
をさらに含む、請求項２０に記載の方法。

【請求項22】

前記シールド構造のための開口を形成するように前記第１の層をエッチングするステップと、
前記開口にシールド材料を充填するステップと
をさらに含む、請求項２０に記載の方法。

【請求項23】

前記開口にシールド材料を前記充填するステップが、
前記開口に前記シールド材料を過充填するステップと、
前記シールド材料の過堆積部分を除去するように研磨するステップと、をさらに含む、
請求項２２に記載の方法。

【請求項24】

前記ゲート線カットトレンチを用いて、ソース接続開口を形成する前記１つまたは複数のソース犠牲層をエッチングし、
前記ゲート線カットトレンチを用いて前記チャネル構造の絶縁層をエッチングし、チャネル層を露出させる、
請求項２０に記載の方法。

【請求項25】

前記ソース接続開口をソース接続層で埋める、
請求項２４に記載の方法。

【請求項26】

前記シールド構造の形成後の前記第１の層上に、ゲート犠牲層と絶縁層を含む第２の層を積層するステップと、
前記ゲート線カットトレンチを用いて前記ゲート犠牲層をゲート層で置き換えるステップと
をさらに含む、請求項２０に記載の方法。

【請求項27】

前記シールド構造が、階段領域の１つまたは複数のダミーチャネル構造を囲む包囲部分を含む、
請求項２０に記載の方法。

【請求項28】

前記シールド構造が、コア領域に非包囲部分を含む、
請求項２０に記載の方法。

【請求項29】

前記第２の層が、ゲート犠牲層と絶縁層を含み、
前記方法は、
前記ゲート線カットトレンチを用いて前記ゲート犠牲層をゲート層で置き換えるステップ
をさらに含む、請求項２６に記載の方法。

【請求項30】

前記ダミーチャネル構造が、階段領域にある、請求項２０に記載の方法。

【請求項31】

前記シールド構造が、前記第１の層を通って前記基板まで延びる、請求項２０に記載の方法。

【請求項32】

前記シールド構造が、前記ソース接続層に隣接して配置されている、請求項２０に記載の方法。

【発明の詳細な説明】

【背景技術】

【0001】

半導体製造業は、より小さなメモリセルを必要とせずにより高いデータ記憶密度を達成するために、３次元（３Ｄ）ＮＡＮＤフラッシュメモリ技術などの縦型デバイス技術を開発した。いくつかの例では、３Ｄ ＮＡＮＤメモリは、コア領域と階段領域を含む。コア領域は、ゲート層と絶縁層の交互スタックを含む。ゲート層と絶縁層の交互スタックは、垂直に積層されるメモリセルの形成に使用される。階段領域は、個々のゲート層へのコンタクトを形成しやすくするように、階段の形態の個々のゲート層を含む。コンタクトは、積層されたメモリセルを制御するために駆動回路を個々のゲート層に接続することに使用される。

【発明の概要】

【課題を解決するための手段】

【0002】

開示の態様は、半導体デバイスを提供する。半導体デバイスは、基板上に積層された第１の層スタックを含む。第１の層スタックは、ソース接続層を含む。ソース接続層は、ソース犠牲層を置き換えることで形成される。半導体デバイスは、第１の層スタックに延在するチャネル構造を含む。チャネル構造は、第１の層スタックのソース接続層と接触している半導体層などのチャネル層を含む。さらに、半導体デバイスは、第１の層スタックに形成されたシールド構造を含む。シールド構造は、ソース接続層を含まない層スタックを囲んでいる。

【0003】

いくつかの実施形態では、シールド構造は、階段領域に形成される。シールド構造によって囲まれた領域は、１つまたは複数のダミーチャネル構造を含むことができる。いくつかの例では、シールド構造は、２つの隣り合ったゲート線カット構造同士の間に配置される。いくつかの実施形態では、シールド構造は、非包囲部分を含む。一実施形態では、非包囲部分は、チャネル構造を含むコア領域に配置される。

【0004】

一実施形態では、シールド構造は、閾値より大きい、ソース犠牲層に対するエッチング速度選択性を有する材料から形成される。他の実施形態では、シールド構造の幅は、幅閾値より大きい。

【0005】

いくつかの例では、第１の層スタックは、選択トランジスタのための１つまたは複数のゲート層を含む。

【0006】

開示の態様は、半導体デバイスを製造する方法を提供する。方法は、基板上に、１つまたは複数のソース犠牲層を含む第１の層を基板の主面に対して垂直な第１の方向に沿って積層するステップを含む。次いで、方法は、ソース犠牲層の一部分を囲むシールド構造を形成するステップを含む。さらに、方法は、第１の層内へと第１の方向に延在するチャネル構造を形成するステップを含む。チャネル構造は、１つまたは複数の絶縁層によって囲繞されたチャネル層を含む。次いで、方法は、第１の層の犠牲層まで下に向けてゲート線カットトレンチを形成するステップと、ゲート線カットトレンチを用いて、ソース犠牲層を少なくとも１つのソース接続層で置き換えるステップとを含む。シールド構造によって囲まれたソース犠牲層の部分は基板上に残る。

【0007】

本開示の態様は、添付の図面を参照して以下の詳細な説明から最も良く理解されよう。産業界における慣例に従って、様々な特徴は縮尺通りには描かれていないことに留意されよう。実際、様々な特徴の寸法は、説明を明瞭化するために任意に増減され得る。

【図面の簡単な説明】

【0008】

【図1A】いくつかの実施形態による半導体デバイスの水平断面図である。

【図1B】いくつかの実施形態による半導体デバイスの垂直断面図である。

【図1C】開示のいくつかの実施形態によるシールド構造の断面の拡大図である。

【図1D】いくつかの実施形態による他の半導体デバイスの断面図である。

【図2A】いくつかの実施形態によるシールド構造のレイアウト設計例の図である。

【図2B】いくつかの実施形態によるシールド構造のレイアウト設計例の図である。

【図2C】いくつかの実施形態によるシールド構造のレイアウト設計例の図である。

【図3】開示のいくつかの実施形態によるプロセス例を略述するフローチャートである。

【図4A】開示のいくつかの実施形態による製造プロセスの間の半導体デバイスの垂直断面図である。

【図4B】開示のいくつかの実施形態による製造プロセスの間の半導体デバイスの垂直断面図である。

【図4C】開示のいくつかの実施形態による製造プロセスの間の半導体デバイスの垂直断面図である。

【図4D】開示のいくつかの実施形態による製造プロセスの間の半導体デバイスの垂直断面図である。

【図4E】開示のいくつかの実施形態による製造プロセスの間の半導体デバイスの垂直断面図である。

【図4F】開示のいくつかの実施形態による製造プロセスの間の半導体デバイスの垂直断面図である。

【図4G】開示のいくつかの実施形態による製造プロセスの間の半導体デバイスの垂直断面図である。

【図4H】開示のいくつかの実施形態による製造プロセスの間の半導体デバイスの垂直断面図である。

【図5】開示のいくつかの実施形態によるプロセス例を略述するフローチャートである。

【発明を実施するための形態】

【0009】

以下の開示は、多くの異なる実施形態、または提供の主題の異なる特徴を実現するための例を提供する。以下では、本開示を簡略化するため、構成要素および配置の特定の例を説明している。当然、これらは単なる例に過ぎず、限定を意図するものではない。例えば、以下の説明における第２の特徴より上位にある、または前記第２の特徴上にある第１の特徴の構造は、前記第１の特徴および前記第２の特徴が直接接触して形成される実施形態を含む場合があり、また前記第１の特徴と前記第２の特徴が直接接触し合わないよう前記第１の特徴と前記第２の特徴の間に追加特徴が形成可能な実施形態を含む場合もある。さらに、本開示は、様々な例において参照符号および／または参照文字を繰り返すことがある。この繰り返しは、簡略化および明瞭化が目的であり、議論される様々な実施形態および／または構成間の関係をそれ自体は指示しない。

【0010】

さらに、「下に」、「下方に」、「下位に」、「上に」、「上方に」などの空間的な相対関係を示す語は、本明細書では、ある要素または特徴物の他の要素または特徴に対する図示の関係を記述するときの記述の容易さのために用いられ得る。この空間的な関係を示す語は、図面に示された向きに加えて、使用または動作する装置の様々な向きを包含しようとするものである。装置は（９０°回転したり、他の方向に向いたりと）他に向くこともでき、本明細書で使用される空間的な相対関係を表す用語はその場に応じて解釈されるのがよい。

【0011】

側壁の選択的エピタキシャル成長（ＳＥＧ）などの様々な製造技術が縦型メモリデバイスの製造のために開発されている。側壁のＳＥＧ技術は、ＳＷＳ技術とも称される。ＳＷＳ技術は、半導体デバイスの製造中、縦型メモリセルストリングを形成するための層スタックの下層のソース犠牲層を、縦型メモリセルストリングのためのソース接続部（ｃｏｎｎｅｃｔｉｏｎｓ）の形成に使用され得るエピタキシャル層で置き換えることに使用される。置き換えプロセスの間、層スタックは、ソース犠牲層が除去されてからエピタキシャル層が完全に形成される前まで、崩壊する危険を有することがある。

【0012】

本開示は、崩壊の危険を低減する技術を提供する。具体的には、シールド構造が、ソース犠牲層のある部分を除去から保護するようにこのソース犠牲層部分を囲むように形成され、それによって、このソース犠牲層部分は所定位置に残り、縦型メモリデバイスを形成するための層スタックを支持することができる。

【0013】

いくつかの実施形態では、シールド構造は、第１の初期層スタックが半導体デバイスの基板上に積層された後に形成される。第１の初期層スタックは、ソース犠牲層を含む。シールド構造は、犠牲層の一部分を囲むように第１の初期層スタックに形成される。次いで、第１の初期層スタック上に第２の初期層スタックが積層される。第２の初期層スタックは、ゲート犠牲層を含む。

【0014】

第２の初期層スタックおよび第１の初期層スタックに延在する垂直チャネル構造の形成後、第１の初期層スタックのソース犠牲層まで下に向けてトレンチが形成される。トレンチは、ゲート線（ＧＬ）カットトレンチ、またはいくつかの例ではゲート線スリットと称される。ＧＬカットトレンチを用いてソース犠牲層が除去され得、それによってソース接続開口が形成され、垂直チャネル構造の底部分の側壁が露出する。垂直チャネル構造の底部分の露出した側壁は、縦型メモリセルのストリングのソースに対応する。次いで、ソース接続開口をソース接続層で埋め、縦型メモリセルのチャネルとのソース接続部を形成するようにＳＥＧが行われ得る。ソース犠牲層がソース接続層で置き換えられると、第１の初期層スタックは、半導体デバイスの第１の層スタックになる。

【0015】

ＧＬカットトレンチを用いてゲート犠牲層がゲート層で置き換えられ得ることに留意されよう。ゲート犠牲層がゲート層で置き換えられると、第２の初期層スタックは、半導体デバイスの第２の層スタックになる。

【0016】

ソース犠牲層が除去されるとき、メモリセルのチャネル構造は、コア領域を崩壊から支えることができる。一般的に、ダミーチャネル構造は、コア領域でのチャネル構造の形成と同時に階段領域に形成され得る。しかし、階段領域のダミーチャネル構造は、コア領域のチャネル構造よりかなり低い密度であるため、階段領域は、ソース犠牲層の除去時に脆弱であり崩壊の危険があり得る。

【0017】

開示のいくつかの態様によれば、シールド構造は、階段領域に形成され得る。シールド構造は、ソース犠牲層の除去の間に、階段領域にあるソース犠牲層の部分が完全には除去されないようにすることができる。ソース犠牲層の残った部分は、階段領域を安定に保ち、崩壊の危険を低減することができる。

【0018】

図１Ａは、開示のいくつかの実施形態による半導体デバイス１００の水平断面図であり、図１Ｂは垂直断面図である。半導体デバイス１００は、基板１０１（例えば、ウエハ基板）と、ウエハ基板上に形成された回路を含む。基板１０１の主面（例えば、ウエハの表面）は、例えば、Ｘ方向とＹ方向に延在する。水平断面（例えば、Ｘ－Ｙ平面）は、基板１０１の主面に対して平行であり、垂直断面（例えば、Ｘ－Ｚ平面、Ｙ－Ｚ平面）は、基板１０１の主面に対して垂直である。図１Ａは、図１Ｂの垂直断面図を作り出す線Ｂ－Ｂ’を示し、図１Ｂは、図１Ａの水平断面図を作り出す線Ａ－Ａ’を示している。

【0019】

簡素化のため、いくつかの構成要素は断面図から省かれている。

【0020】

半導体デバイス１００は、例えば、メモリ回路、メモリ回路が形成された半導体チップ（またはダイ）、多重半導体ダイが形成された半導体ウエハ、半導体チップのスタック、パッケージ基板上に組み立てられた１つまたは複数の半導体チップを含む半導体パッケージなど、あらゆる適当なデバイスを示す。基板１０１は、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、シリコン－ゲルマニウム（ＳｉＧｅ）基板、および／またはシリコンオンインシュレータ（ＳＯＩ）基板など、あらゆる適当な基板とすることができる。基板１０１は、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族酸化物半導体である、半導体材料を含むことができる。ＩＶ族半導体は、Ｓｉ、ＧｅまたはＳｉＧｅを含むことができる。基板１０１は、バルクウエハまたはエピタキシャル層であってもよい。

【0021】

様々な実施形態では、半導体デバイス１００は、基板１０１上に形成された３次元（３Ｄ）ＮＡＮＤメモリ回路を含む。半導体デバイス１００は、基板１０１または他の適当な基板上に形成され３Ｄ ＮＡＮＤメモリ回路に適当に接続された、論理回路、電源回路などの他の適当な回路（図示せず）を含むこともできる。一般的に、３Ｄ ＮＡＮＤメモリ回路は、メモリアレイと、周辺回路（例えば、アドレスデコーダ、駆動回路、センスアンプなど）を含む。コア領域１０２には、縦型メモリセルストリングのアレイのようなメモリアレイが形成されている。周辺領域（図示せず）には周辺回路が形成されている。半導体デバイス１００は、コア領域１０２および周囲領域の近くに、縦型メモリセルストリング内のメモリセルのゲートに接触しやすくする階段領域１０３を含む。縦型メモリセルストリングのメモリセルのゲートは、ＮＡＮＤメモリアーキテクチャのためのワード線に接続されている。

【0022】

開示のいくつかの態様によれば、シールド構造１３０は、ソース犠牲層１４１の一部分を囲むように第１の層スタック１４２に形成され、縦型メモリセルストリングは、第１の層スタック１４２上に積層された第２の層スタック１５０内に形成される。第２の層スタック１５０は、交互に積層されたゲート層１０５と絶縁層１０４を含む。ゲート層１０５および絶縁層１０４は、垂直方向に積層されたトランジスタを形成するように構成される。いくつかの例では、トランジスタスタックは、メモリセルと、下部選択トランジスタ、上部選択トランジスタなどの選択トランジスタを含む。いくつかの例では、トランジスタスタックは、１つまたは複数のダミー下部選択トランジスタを含むことができる。ゲート層１０５は、トランジスタのゲートに対応する。ゲート層１０５は、高誘電率（高ｋ）ゲート絶縁層、金属ゲート（ＭＧ）電極などのゲートスタックの材料から作られる。絶縁層１０４は、窒化シリコン、二酸化シリコンなどの絶縁材料から作られる。

【0023】

開示のいくつかの態様によれば、チャネル構造１０９は、コア領域１０２に形成され、ダミーチャネル構造１１０は、階段領域１０３に形成される。いくつかの実施形態では、各チャネル構造１０９は、柱形を有し、基板１０１の主面の方向に対して垂直なＺ方向に延在する。複数のチャネル構造１０９は、Ｘ方向とＹ方向に沿って互いに離れて配置され、Ｘ方向とＹ方向に沿ったマトリクスアレイ形、ＸまたはＹ方向に沿ったジグザグアレイ形、蜂の巣（例えば、六角形）アレイ形など、いくつかの適当なアレイ形に配置され得る。いくつかの実施形態では、各チャネル構造１０９は、円形形状をＸ－Ｙ平面に、柱形状をＸ－Ｚ平面およびＹ－Ｚ平面に有する。いくつかの実施形態では、２つのＧＬカット１２０同士の間のチャネル構造１０９の数量および配置は制限されない。

【0024】

ダミーチャネル構造１１０は、チャネル構造１０９と同様の構造を有する。いくつかの実施形態では、ダミーチャネル構造１１０は、チャネル構造１０９と同じ構造およびアレイを有する。しかし、この適用例では、階段領域１０３は、メモリセルのゲートとのコンタクトを形成するように構成され、コンタクトは、ダミーチャネル構造にオーバーラップすることができないので、ダミーチャネル構造１１０の密度はチャネル構造１０９の密度よりはるかに低いことに留意されよう。

【0025】

一実施形態では、チャネル構造１０９およびダミーチャネル構造１１０のそれぞれは、Ｘ－Ｙ平面に円形形状をなす材料によって形成され、Ｚ方向に延在する。例えば、ダミーチャネル構造１１０およびチャネル構造１０９のそれぞれは、Ｘ－Ｙ平面に円形形状を有し、Ｚ方向に延在する、ブロッキング絶縁層１１１（例えば、酸化シリコン）、電荷蓄積層（例えば、窒化シリコン）１１２、トンネリング絶縁層１１３（例えば、酸化シリコン）、半導体層１１４、および絶縁層１１５などの機能層を含む。一例では、ダミーチャネル構造１１０およびチャネル構造１０９のホールの側壁上にはブロッキング絶縁層１１１（例えば、酸化シリコン）が形成され、次いで側壁から順に、電荷蓄積層（例えば、窒化シリコン）１１２、トンネリング絶縁層１１３、半導体層１１４および絶縁層１１５が積層される。半導体層１１４は、ポリシリコンまたは単結晶シリコンなど、あらゆる適当な半導体材料とすることができ、半導体材料は、ドープされていなくてもよく、またはｐ型もしくはｎ型のドーパントを含んでもよい。絶縁層１１５は、酸化シリコンおよび／または窒化シリコンなどの絶縁材料から形成される、および／または空隙として形成されてもよい。

【0026】

開示のいくつかの態様によれば、ダミーチャネル構造１１０のいくつかは、シールド構造１３０に囲まれた領域に配置され、他のダミーチャネル構造およびチャネル構造１０９とは異なる端構造を有する。

【0027】

図１Ａおよび図１Ｂの例では、シールド構造１３０は領域１４０を囲み、ソース犠牲層１４１がソース接続層１４３で置き換えられる間、ダミーチャネル構造１１０Ｂおよび１１０Ｃはシールド構造１３０によって囲まれる領域１４０内にあり、ダミーチャネル構造１１０Ａおよび１１０Ｄはシールド構造１３０によって保護される領域１４０の外にある。したがって、領域１４０内のソース犠牲層１４１は所定位置に残り、領域１４０外のソース犠牲層１４１はソース接続層１４３で置き換わっている。さらに、ソース犠牲層１４１の除去によって、チャネル構造、および領域１４０に囲まれていないダミーチャネル構造の端の半導体層１１４が露出する。図１Ｂに示されるように、ダミーチャネル構造１１０Ｂの端構造１１９Ｂおよびダミーチャネル構造１１０Ｃの端構造１１９Ｃは、ダミーチャネル構造１１０Ａの端構造１１９Ａおよびダミーチャネル構造１１０Ｄの端構造１１９Ｄとは異なる。いくつかの例では、チャネル構造１１０は、端構造１１９Ａおよび１１９Ｄと同様の端構造を有することに留意されよう。

【0028】

具体的には、一例として端構造１１９Ｂを用いると、ダミーチャネル構造１１０Ｂは、シールド構造１３０によって保護される領域１４０内にあるので、端構造１１９Ｂは、ダミーチャネル構造１１０Ｂの他の部分と、例えば同じ材料の層のように、同じ構造を有する。例えば、端構造１１９Ｂは、ダミーチャネル構造１１０Ｂ全体の、Ｚ方向に沿って延在するブロッキング絶縁層１１１、電荷蓄積層１１２、トンネリング絶縁層１１３、半導体層１１４および絶縁層１１５を含む。シールド構造１３０の保護外では、例えば、図１Ｂの端構造１１９Ａおよび１１９Ｄによって示されるように、チャネル構造１０９およびダミーチャネル構造１１０Ａ、１１０Ｄの端において、ブロッキング絶縁層１１１、電荷蓄積層１１２、トンネリング絶縁層１１３などのチャネル構造層のうちのいくつかは、ソース犠牲層１４１の除去の間に除去される。除去されたソース犠牲層の空きスペースがソース接続層１４３で埋められるとき、図１Ｂの端構造１１９Ａおよび１１９Ｄによって示されるように、チャネル構造１０９の半導体層１１４とソース接続層１４３の接続部が形成され得る。

【0029】

シールド構造１３０は、ソース犠牲層の除去のときにシールド構造１３０が完全にはエッチング除去されず、したがってシールド構造１３０によって囲繞されたソース犠牲層の（領域１４０として図示される）一部を保護することができるように適当（例えば、適当な材料およびＸ－Ｙ平面の適当な幅）に構成される。いくつかの例では、シールド構造１３０は、ソース犠牲層の材料に対して高いエッチング速度選択性（例えば、閾値より大きい）を有する材料から適当に形成される。一例では、ソース犠牲層は、２つの窒化シリコン層の間に挟まれ、さらに２つの酸化シリコン層の間に挟まれたポリシリコン層を含む。他の例では、シールド構造１３０の幅（Ｗ）は、ソース犠牲層の除去によりシールド構造１３０が完全にはエッチング除去されないほどの十分な（例えば、幅閾値より大きい）幅となるように設計される。

【0030】

一実施形態では、シールド構造１３０は、酸化物層などの単一層から形成される。他の実施形態では、シールド構造１３０は、複数層から形成される。一例では、シールド構造１３０は、酸化物層およびポリシリコン層から形成される。他の例では、シールド構造１３０は、酸化アルミニウム（Ａｌ_２Ｏ_３）層および酸化物層から形成される。他の例では、シールド構造１３０は、窒化シリコン層および酸化物層から形成される。他の例では、シールド構造１３０は、交互積層された多数の窒化シリコン層および酸化物層から形成される。

【0031】

図１Ｂではシールド構造１３０の断面は矩形形状として示されているが、シールド構造１３０の断面は他の形状であってもよい。図１Ｃは、開示のいくつかの実施形態による、第１のシールド構造１３０－Ａおよび第２のシールド構造１３０－Ｂの２つの断面を拡大した図である。第１のシールド構造１３０－Ａおよび第２のシールド構造１３０－Ｂの断面は、台形形状を有する。さらに、第１のシールド構造１３０－Ａおよび第２のシールド構造１３０－Ｂは、複数の層から形成される。

【0032】

例えば、第１のシールド構造１３０－Ａは、側壁ライナ層１３１－Ａおよび充填材層１３２－Ａから形成される。側壁ライナ層１３１－Ａは、シールド構造１３０－Ａのための開口の側壁を覆うが、開口の底部は覆わない。第２のシールド構造１３０－Ｂは、ライナ層１３１－Ｂおよび充填材層１３２－Ｂから形成される。ライナ層１３１－Ｂは、シールド構造１３０－Ｂのための開口の側壁と底部を覆う。

【0033】

開示のいくつかの態様によれば、シールド構造１３０は、第２のスタック１５０の下の第１のスタック１４２に形成される（例えば、シールド構造１３０および第１のスタック１４２は、Ｚ方向においてほぼ同じ高さレベルを有する）。第１のスタック１４２は、Ｚ方向に最初に、ソース接続層１４３で置き換えられるソース犠牲層を含む。いくつかの例では、第１のスタック１４２は、ダミー下部選択トランジスタの層（ゲート層および絶縁層）を含む。いくつかの例では、第１のスタック１４２は、下部選択トランジスタの層（ゲート層および絶縁層）を含む。いくつかの例では、第１のスタック１４２は、メモリセルの層（ゲート層および絶縁層）を含む。第１のスタック１４２がゲート層を含む場合、シールド構造１３０は、包囲領域１４０内の犠牲ゲート層がゲート層で置き換えられることを防ぐことができることに留意されよう。

【0034】

開示のいくつかの態様によれば、シールド構造は、ソース接続層で置き換えられるソース犠牲層、ダミー下部選択トランジスタの層（ゲート層および絶縁層）、下部選択トランジスタの層（ゲート層および絶縁層）、メモリセルの層（ゲート層および絶縁層）、および上部選択トランジスタの層（ゲート層および絶縁層）などを含む完全スタック（ｅｎｔｉｒｅ ｓｔａｃｋ）内に形成することができる。したがって、いくつかの例では、完全スタックを第１のスタックと称することができ、第２のスタックは存在しない。

【0035】

図１Ｄは、開示のいくつかの実施形態による半導体デバイス１００－Ｄの断面図である。半導体デバイス１００－Ｄは、半導体デバイス１００と同一または同等の構造を含み、したがって、これらの構造の説明は上記でなされているので、ここでは明確化のために省略する。図１Ｄの例において、半導体デバイス１００－Ｄは、ソース接続層で置き換えられるソース犠牲層、ダミー下部選択トランジスタの層（ゲート層および絶縁層）、下部選択トランジスタの層（ゲート層および絶縁層）、メモリセルの層（ゲート層および絶縁層）、および上部選択トランジスタの層（ゲート層および絶縁層）などを含む完全スタックに形成されたシールド構造１３０－Ｄを含む。

【0036】

いくつかの実施形態では、Ｘ－Ｙ平面において、シールド構造１３０は、マスクのパターンに従って画定される。一般的に、シールド構造１３０は２つのＧＬカット構造１２０同士の間の階段領域１０３に配置される。いくつかの実施形態では、シールド構造１３０は、ＧＬカット構造１２０から間隔を置いて配置され、シールド構造１３０とＧＬカット構造１２０との間の部分は、信号経路または電流経路のために構成され得る層（例えば、ソース接続層、ゲート層）を含む。

【0037】

一実施形態では、シールド構造１３０は、ソース犠牲層の除去プロセスの間のエッチング除去からある領域のソース犠牲層を保護するためにその領域を囲繞する包囲パターンを有することができる。したがって、シールド構造１３０、およびシールド構造１３０によって保護されるソース犠牲層の部分は、近傍領域のソース犠牲層が除去されるときにその近傍領域を支持し、崩壊の危険を低減することができる。他の実施形態では、シールド構造１３０は、包囲パターンを有さない。シールド構造１３０は、（比較的大きな幅となるように）適当に構成され、ソース犠牲層の除去プロセスの間に完全にはエッチング除去されない。したがって、シールド構造１３０の残った部分は、近傍領域のソース犠牲層が除去されるときにその近傍領域を支持し、崩壊の危険を低減することができる。

【0038】

図２Ａ～図２Ｃは、いくつかの実施形態によるシールド構造１３０のパターンのレイアウト設計例を示している。

【0039】

図２Ａは、シールド構造１３０のようなシールド構造のレイアウト設計２００Ａを示している。レイアウト設計２００Ａは、半導体デバイス１００のような半導体デバイスの製造に使用することができる。レイアウト設計２００Ａは、シールド構造の画定に使用される第１のパターン２３０Ａ－１と第２のパターン２３０Ａ－２を含む。第１のパターン２３０Ａ－１と第２のパターン２３０Ａ－２は、同様に構成される。一例として第１のパターン２３０Ａ－１を用いると、第１のパターン２３０Ａ－１は、隣り合ったＧＬカット構造のパターン２２０同士の間に配置され、領域２４０Ａ－１を囲む包囲部分２３１Ａと、２３２Ａおよび２３３Ａによって示される非包囲部分を有する。図２Ａの例では、包囲部分２３１Ａは、階段領域２０３に配置され、非包囲部分２３２Ａは、コア領域２０２に配置され、非包囲部分２３３Ａは、階段領域２０３に配置される。

【0040】

図２Ｂは、シールド構造１３０のようなシールド構造のレイアウト設計２００Ｂを示している。レイアウト設計２００Ｂは、半導体デバイス１００のような半導体デバイスの製造に使用することができる。レイアウト設計２００Ｂは、シールド構造の画定に使用される第１のパターン２３０Ｂ－１と第２のパターン２３０Ｂ－２を含む。第１のパターン２３０Ｂ－１と第２のパターン２３０Ｂ－２は互いに異なる。第１のパターン２３０Ｂ－１は、隣り合ったＧＬカット構造のパターン２２０同士の間の階段領域２０３に配置される。第１のパターン２３０Ｂ－１は、領域２４０－１を囲む包囲部分２３１Ｂと、非包囲部分２３３Ｂを有する。第２のパターン２３０Ｂ－２は、隣り合ったＧＬカット構造のパターン２２０同士の間に配置される。第２のパターン２３０Ｂ－２は、階段領域の領域２４０Ｂ－２を囲む包囲部分２３４Ｂと、コア領域２０２の非包囲部分２３６Ｂと、階段領域２０３の非包囲部分２３５Ｂを有する。包囲領域２４０Ｂ－１および２４０Ｂ－２は、互いに異なる矩形形状を有する。

【0041】

図２Ｃは、シールド構造１３０のようなシールド構造のレイアウト設計２００Ｃを示している。レイアウト設計２００Ｃは、半導体デバイス１００の製造に使用することができる。レイアウト設計２００Ｃは、シールド構造の画定に使用される第１のパターン２３０Ｃ－１と第２のパターン２３０Ｃ－２を含む。第１のパターン２３０Ｃ－１と第２のパターン２３０Ｃ－２は、同様に構成される。一例として第１のパターン２３０Ｃ－１を用いると、第１のパターン２３０Ｃ－１は、隣り合ったＧＬカット構造のパターン２２０同士の間に配置され、領域２４０Ｃ－１を囲む包囲部分２３１Ｃと、非包囲部分２３２Ｃおよび２３３Ｃを有する。図２Ｃの例では、包囲部分２３１Ｃは、階段領域２０３に配置され、非包囲部分２３２Ｃは、コア領域２０２に配置され、非包囲部分２３３Ｃは、階段領域２０３に配置される。包囲領域２４０Ｃ－１は、楕円形形状を有する。

【0042】

図２Ａ～図２Ｃは、単なる一例であり、他の適当なパターン（円形のような規則パターンおよび／または不規則パターン）をシールド構造１３０の画定に使用することもできることに留意されよう。いくつかの例では、シールドマスクは、レイアウト設計におけるシールド構造のパターンに基づいて生成され、製造の間、半導体デバイスにおけるシールド構造を画定することに使用される。

【0043】

図３は、半導体デバイス１００のような半導体デバイスを製造するプロセス例を略述するフローチャートであり、図４Ａ～図４Ｈは、開示のいくつかの実施形態による、製造の間の半導体デバイスの断面図である。簡素化のため、包囲領域１４０の外にあるダミーチャネル構造１１０Ａおよび１１０Ｄは断面図では省略されている。プロセスは、Ｓ３０１から始まり、Ｓ３１０へと進む。

【0044】

Ｓ３１０で、基板上に第１の初期層スタックが形成される。第１の初期層スタックは、ソース犠牲層を含む。いくつかの例では、第１の初期層スタックは、ダミー下部選択トランジスタ、下部選択トランジスタ、メモリセルトランジスタなどのトランジスタの形成に使用される、犠牲ゲート層と絶縁層を含むことができる。加えて、いくつかの例では、第１の初期層スタック上にバッファ層が形成されてもよい。

【0045】

図４Ａは、基板１０１上に第１の初期層スタック１４２－Ｉが形成された後の半導体デバイス１００の断面図である。第１の初期層スタック１４２－Ｉは、１つもしくは複数のソース犠牲層１４１、および／または１つもしくは複数の隔離層（ｉｓｏｌａｔｉｏｎ ｌａｙｅｒ）を含む。他の実施形態では、ソース犠牲層１４１は、１つの層だけを含む。ソース犠牲層１４１がソース接続層で置き換えられると、第１の初期層スタック１４２－Ｉは、第１の層スタック１４２になる。図４Ａの例では、第１の初期層スタック１４２－Ｉ上にバッファ層１４９がさらに積層される。バッファ層１４９は、エッチングプロセスまたは化学機械研磨（ＣＭＰ）プロセスの間に第１のスタックを保護することができる。他の実施形態では、バッファ層１４９は、例えば隔離層または犠牲層である１つの層だけを含む。

【0046】

図３に戻って参照すると、Ｓ３２０で、第１の初期層スタック１４２－Ｉにシールド構造１３０が形成される。いくつかの例では、シールドマスクを用いて、第１の初期層スタック１４２－Ｉにシールド構造のパターンが転写される。

【0047】

一例では、シールド構造のパターンをシールドマスクから第１の初期層スタック１４２－Ｉに転写することにリソグラフィプロセスおよびエッチングプロセスが用いられ得る。

【0048】

図４Ｂは、第１の初期層スタック１４２－Ｉに開口１３１を生成するエッチングプロセス後の半導体デバイス１００の断面図である。開口１３１のパターンは、形成されるべきシールド構造のパターンに対応する。

【0049】

さらに、一例では、シールド構造１３０を形成するためにシールド材料が開口１３１に充填される。一例では、開口１３１は、シールド材料で過充填される。図４Ｃは、開口がシールド材料１３２で過充填された後の半導体デバイス１００の断面図である。

【0050】

さらに、化学機械研磨（ＣＭＰ）プロセスを用いて、過堆積（ｏｖｅｒｂｕｒｄｅｎ）シールド材料が除去される。バッファ層１４９は、第１の初期層スタック１４２－ＩがＣＭＰプロセスによる損傷を受けないようにすることができる。バッファ層１４９は、ＣＭＰプロセス後、第２の初期層スタックの形成前までに除去され得る。

【0051】

図３に戻って参照すると、Ｓ３３０で、第１の初期層スタック上に第２の初期層スタックが積層される。第２の初期層スタックは、メモリセルトランジスタの形成に使用されるゲート犠牲層と絶縁層を含む。ゲート犠牲層がゲート層で置き換えられると、第２の初期層スタックは、半導体デバイス１００の第２の層スタックになる。図４Ｄは、第２の初期層スタック１５０－Ｉが第１の初期層スタック１４２－Ｉ上に積層された後の半導体デバイス１００の断面図である。

【0052】

図３に戻って参照すると、Ｓ３４０で、第１の初期層スタック１４２－Ｉおよび第２の初期層スタック１５０－Ｉにチャネル構造が形成される。

【0053】

いくつかの実施形態では、階段領域に階段が形成され、比較的平坦な面を得るために適当な平坦化プロセスが行われる。次いで、フォトリソグラフィ技術を用いて、フォトレジストおよび／またはハードマスク層にチャネルホールとダミーチャネルホールのパターンが画定され、エッチング技術を用いて、それらのパターンが第２の初期層スタック１５０－Ｉおよび第１の初期層スタック１４２－Ｉに転写される。こうして、チャネルホールがコア領域に形成され、ダミーチャネルホールが階段領域に形成される。

【0054】

図４Ｅは、チャネルホールおよびダミーチャネルホールが形成された後の半導体デバイス１００の断面図である。図４Ｅの例では、２つのダミーチャネルホール１１８が、シールド構造１３０によって囲まれた領域１４０に形成されている。

【0055】

次いで、チャネルホール内にチャネル構造が形成され、ダミーチャネルホール内にダミーチャネル構造が形成される。いくつかの実施形態では、ダミーチャネル構造は、チャネル構造と一緒に形成することができ、したがって、ダミーチャネル構造は、チャネル構造と同じ材料から形成される。いくつかの実施形態では、ダミーチャネル構造は、チャネル構造とは異なるように形成される。一例では、チャネルホールおよびダミーチャネルホールの側壁には、ブロッキング絶縁層が形成される。次いで、その側壁から順に、電荷蓄積層、トンネリング絶縁層、半導体層および絶縁層が積層される。いくつかの実施形態では、ダミーチャネル構造は、支持材料によって形成される。

【0056】

図４Ｆは、チャネル構造、およびダミーチャネル構造１１０Ｂおよび１１０Ｃのようなダミーチャネル構造の形成後の半導体デバイスの断面図である。

【0057】

図３に戻って参照すると、Ｓ３５０で、ゲート線カットトレンチ（いくつかの例ではゲート線スリットとも称される）が形成される。いくつかの実施形態では、ゲート線カットトレンチは、第１の初期層スタック１４２－Ｉのソース犠牲層までエッチングされる。一例では、ソース犠牲層１４１は、下から、酸化シリコン層、窒化シリコン層、ポリシリコン層、窒化シリコン層および酸化シリコン層を含む。ポリシリコン層は、２つの窒化シリコン層に挟まれ、さらに２つの酸化シリコン層に挟まれている。この場合、ゲート線カットトレンチのエッチングは、ポリシリコン層で停止する。

【0058】

図４Ｇは、ゲート線カットトレンチ１２９の形成後の半導体デバイスの断面図である。ゲート線カットトレンチのエッチングは、ポリシリコン層などのソース犠牲層のうちの１つで停止する。

【0059】

図３に戻って参照すると、Ｓ３６０で、ソース犠牲層がゲート線カットトレンチを用いて除去される。ソース犠牲層の除去によって、ソース接続開口が形成される。一例では、ポリシリコン層が２つの窒化シリコン層に挟まれ、さらに２つの酸化シリコン層に挟まれている場合、第１のエッチング液が適用されてポリシリコン層が除去される。窒化シリコン層は、第１のエッチング液による損傷から他の層を保護することができる。次いで、第２のエッチング液が適用されて２つの窒化シリコン層が除去される。酸化シリコン層は、第２のエッチング液による損傷から他の層を保護することができる。次いで、第３のエッチング液が適用されて２つの酸化シリコン層が除去される。

【0060】

図４Ｈは、ゲート線カットトレンチを用いてソース犠牲層を除去した後の半導体デバイスの断面図である。ソース犠牲層の除去により、ソース接続開口１５９が形成される。シールド構造１３０の保護により、領域１４０内のソース犠牲層は除去されていないことに留意されよう。さらに、ダミーチャネル構造１１０Ｂおよび１１０Ｃは領域１４０内にあるので、ダミーチャネル構造１１０Ｂおよび１１０Ｃの端は無傷である。領域１４０内の第１の層スタックは、ソース犠牲層の除去後も半導体デバイスに残り、近傍領域を支持し、崩壊の危険を低減させることができる。

【0061】

酸化物－窒化物－酸化物（ＯＮＯ）構造を有する、ブロッキング絶縁層、電荷蓄積層およびトンネリング絶縁層などのチャネル構造を形成する層のうちのいくつかを除去することができ、それによってチャネル構造の底部の半導体層がソース接続開口に対して露出されることに留意されよう。

【0062】

一例では、ゲート線カットトレンチの側壁は、ソース犠牲層の除去の間における犠牲ゲート層のエッチングを回避するために保護層で覆うことができることにも留意されよう。

【0063】

図３に戻って参照すると、Ｓ３７０で、エピタキシャル層を成長させ、ソース接続開口に対して、ドープされたシリコン、ドープされたポリシリコン、ドープされたアモルファスなどのソース接続材料を充填するように側壁ＳＥＧが行われる。したがって、ソース接続材料は、チャネル構造の底部で（メモリセルおよび選択トランジスタのチャネルを形成するために）半導体層に接触し、ソース接続部を形成する。

【0064】

Ｓ３８０で、さらなるプロセスが行われ得る。一例では、真のゲートが形成される。いくつかの実施形態では、ゲート線カットトレンチを用いて、ゲート犠牲層がゲート層で置き換えられ得る。一例では、ゲート線カットトレンチを通してエッチング液がゲート犠牲層に適用され、ゲート犠牲層が除去される。一例では、ゲート犠牲層は、窒化シリコンから作られ、熱硫酸（Ｈ_２ＳＯ_４）がゲート線カットトレンチを通して適用され、ゲート犠牲層が除去される。さらに、ゲート線カットトレンチを用いて、アレイ領域のトランジスタへのゲートスタックが形成される。一例では、ゲートスタックは、高－ｋ誘電体層、接着剤層および金属層から形成される。高－ｋ誘電体層は、酸化ハフニウム（ＨｆＯ_２）、ケイ酸ハフニウム（ＨｆＳｉＯ_４）、酸窒化シリコンハフニウム（ｈａｆｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ）（ＨｆＳｉＯＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ランタン（Ｌａ_２Ｏ_３）、酸化タンタル（Ｔａ_２Ｏ_５）、酸化イットリウム（Ｙ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、ケイ酸ジルコニウム（ＺｒＳｉＯ_４）、ジルコン酸ハフニウム（ＨｆＺｒＯ_４）など、比較的大きな誘電率をもたらすあらゆる適当な材料を含むことができる。接着剤層は、チタン（Ｔｉ）、タンタル（Ｔａ）、およびＴｉＮ、ＴａＮ、Ｗ_２Ｎ、ＴｉＳｉＮ、ＴａＳｉＮなどのその窒化物などの耐火金属を含むことができる。金属層は、タングステン（Ｗ）、銅（Ｃｕ）などの高伝導率を有する金属を含む。

【0065】

さらに、いくつかの例では、製造プロセスは、例えば、ゲート線カット構造を形成するように、スペーサ材料（例えば、酸化シリコン）および共通のソース材料（例えば、タングステン）をゲート線カットトレンチに充填することへと続く。さらに、コンタクトの構造が形成され、金属トレースが形成され得る。

【0066】

図５は、開示のいくつかの実施形態による半導体デバイス１００－Ｄのような半導体デバイスの製造プロセス例を略述したフローチャートである。プロセスは、Ｓ５０１から始まり、Ｓ５１０へと進む。

【0067】

Ｓ５１０で、基板上に完全初期層スタックが形成される。完全初期層スタックは、ソース犠牲層と、ダミー下部選択トランジスタ、下部選択トランジスタ、メモリセルトランジスタ、上部選択トランジスタなどのトランジスタの形成に使用される犠牲ゲート層および絶縁層など、セルストリングのトランジスタを形成するための層とを含む。加えて、いくつかの例では、第１の初期層スタック上にバッファ層が形成されてもよい。

【0068】

Ｓ５２０で、完全初期層スタックにシールド構造１３０－Ｄが形成される。いくつかの例では、シールドマスクを用いて、完全初期層スタックにシールド構造のパターンが転写される。

【0069】

一例では、シールド構造のパターンをシールドマスクから完全初期層スタックに転写することにリソグラフィプロセスおよびエッチングプロセスを用いることができ、シールドマスクのシールドパターンに対応する開口が完全初期層スタックに生成され得る。

【0070】

さらに、一例では、シールド構造１３０－Ｄを形成するためにシールド材料が開口に充填される。一例では、開口はシールド材料で過充填され、次いで化学機械研磨（ＣＭＰ）プロセスを用いて過堆積シールド材料が除去される。一例では、バッファ層は、ＣＭＰプロセス後に除去され得る。

【0071】

Ｓ５３０で、完全初期層スタックにチャネル構造が形成される。

【0072】

いくつかの実施形態では、階段領域に階段が形成され、比較的平坦な面を得るために適当な平坦化プロセスが行われる。次いで、フォトリソグラフィ技術を用いて、フォトレジストおよび／またはハードマスク層にチャネルホールとダミーチャネルホールのパターンが画定され、エッチング技術を用いて、それらのパターンが完全初期層スタックに転写される。こうして、チャネルホールがコア領域に形成され、ダミーチャネルホールが階段領域に形成される。１つまたは複数のダミーチャネルホールは、シールド構造によって囲まれた領域にある。

【0073】

次いで、チャネルホール内にチャネル構造が形成され、ダミーチャネルホール内にダミーチャネル構造が形成される。いくつかの実施形態では、ダミーチャネル構造は、チャネル構造と一緒に形成することができ、したがって、ダミーチャネル構造は、チャネル構造と同じ材料から形成される。いくつかの実施形態では、ダミーチャネル構造は、チャネル構造とは異なるように形成される。一例では、チャネルホールおよびダミーチャネルホールの側壁には、ブロッキング絶縁層が形成される。次いで、その側壁から順に、電荷蓄積層、トンネリング絶縁層、半導体層および絶縁層が積層される。いくつかの実施形態では、ダミーチャネル構造は、支持材料によって形成される。したがって、１つまたは複数のダミーチャネル構造は、シールド構造によって囲まれた領域にある。

【0074】

Ｓ５４０で、ゲート線カットトレンチ（いくつかの例ではゲート線スリットとも称される）が形成される。いくつかの実施形態では、ゲート線カットトレンチは、ソース犠牲層までエッチングされる。一例では、ソース犠牲層は、下から、酸化シリコン層、窒化シリコン層、ポリシリコン層、窒化シリコン層および酸化シリコン層を含む。ポリシリコン層は、２つの窒化シリコン層に挟まれ、さらに２つの酸化シリコン層に挟まれている。この場合、ゲート線カットトレンチのエッチングは、ポリシリコン層で停止する。

【0075】

Ｓ５５０で、ソース犠牲層がゲート線カットトレンチを用いて除去される。ソース犠牲層の除去によって、ソース接続開口が形成される。一例では、ポリシリコン層が２つの窒化シリコン層に挟まれ、さらに２つの酸化シリコン層に挟まれている場合、第１のエッチング液が適用されてポリシリコン層が除去される。窒化シリコン層は、第１のエッチング液による損傷から他の層を保護することができる。次いで、第２のエッチング液が適用されて２つの窒化シリコン層が除去される。酸化シリコン層は、第２のエッチング液による損傷から他の層を保護することができる。次いで、第３のエッチング液が適用されて２つの酸化シリコン層が除去される。

【0076】

ソース犠牲層の除去により、ソース接続開口が形成される。シールド構造の保護により、シールド構造によって囲まれた領域内のソース犠牲層は除去されていないことに留意されよう。さらに、シールド構造によって囲まれた領域内の１つまたは複数のダミーチャネル構造もシールド構造によって保護されるので、ダミーチャネル構造の端は無傷である。シールド構造によって囲まれた領域の完全初期層スタックは、シールド構造によって保護されないソース犠牲層の除去プロセス後も半導体デバイスに残り、近傍領域を支持し、崩壊の危険を低減することができることに留意されよう。

【0077】

酸化物－窒化物－酸化物（ＯＮＯ）構造を有する、ブロッキング絶縁層、電荷蓄積層およびトンネリング絶縁層などのチャネル構造を形成する層のうちのいくつかを除去することができ、それによってチャネル構造の底部の半導体層がソース接続開口に対して露出されることに留意されよう。

【0078】

一例では、ゲート線カットトレンチの側壁は、ソース犠牲層の除去の間における犠牲ゲート層のエッチングを回避するために保護層で覆うことができることにも留意されよう。

【0079】

Ｓ５６０で、エピタキシャル層を成長させソース接続開口に対して、ドープされたシリコン、ドープされたポリシリコン、ドープされたアモルファスなどのソース接続材料を充填するように、側壁ＳＥＧが行われる。したがって、ソース接続材料は、チャネル構造の底部で（メモリセルおよび選択トランジスタのチャネルを形成するために）半導体層に接触し、ソース接続部を形成する。

【0080】

Ｓ５７０で、さらなるプロセスが行われ得る。一例では、真のゲートが形成される。いくつかの実施形態では、ゲート線カットトレンチを用いて、ゲート犠牲層がゲート層で置き換えられ得る。一例では、ゲート線カットトレンチを通してゲート犠牲層にエッチング液が適用され、ゲート犠牲層が除去される。一例では、ゲート犠牲層は、窒化シリコンから作られ、熱硫酸（Ｈ_２ＳＯ_４）がゲート線カットトレンチを通して適用され、ゲート犠牲層が除去される。さらに、ゲート線カットトレンチを用いて、アレイ領域のトランジスタへのゲートスタックが形成される。一例では、ゲートスタックは、高－ｋ誘電体層、接着剤層および金属層から形成される。高－ｋ誘電体層は、酸化ハフニウム（ＨｆＯ_２）、ケイ酸ハフニウム（ＨｆＳｉＯ_４）、酸窒化シリコンハフニウム（ＨｆＳｉＯＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ランタン（Ｌａ_２Ｏ_３）、酸化タンタル（Ｔａ_２Ｏ_５）、酸化イットリウム（Ｙ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、ケイ酸ジルコニウム（ＺｒＳｉＯ_４）、ジルコン酸ハフニウム（ＨｆＺｒＯ_４）など、比較的大きな誘電率をもたらすあらゆる適当な材料を含むことができる。接着剤層は、チタン（Ｔｉ）、タンタル（Ｔａ）、および例えばＴｉＮ、ＴａＮ、Ｗ_２Ｎ、ＴｉＳｉＮ、ＴａＳｉＮなどのその窒化物などの耐火金属を含むことができる。金属層は、タングステン（Ｗ）、銅（Ｃｕ）など、高伝導率を有する金属を含む。

【0081】

さらに、いくつかの例では、製造プロセスは、例えば、ゲート線カット構造を形成するようにスペーサ材料（例えば、酸化シリコン）と共通のソース材料（例えば、タングステン）をゲート線カットトレンチに充填することへと続く。さらに、コンタクトの構造が形成され、金属トレース形成され得る。

【0082】

図５の例のステップシーケンスは、変えることができることに留意されよう。一例では、シールド構造は、チャネル構造の形成後に形成される。

【0083】

当業者が本開示の態様をより良く理解することができるようにいくつかの実施形態の特徴を上記で略述した。当業者は、本明細書に記載の実施形態の同様の目的を行うおよび／または同様の利点を達成するための他のプロセスおよび構造を設計または修正するための基礎として、本開示を容易に利用し得ることを理解すべきである。さらに、当業者は、そのような等価の構造は、本開示の趣旨および範囲から逸脱していないこと、ならびに、本開示の趣旨および範囲から逸脱することなく、本明細書に様々な変更、置き換え、および交替を行えることを理解すべきである。

【符号の説明】

【0084】

１００、１００－Ｄ 半導体デバイス
１０１ 基板
１０２ コア領域
１０３ 階段領域
１０４ 絶縁層
１０５ ゲート層
１０９ チャネル構造
１１０、１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ ダミーチャネル構造
１１１ ブロッキング絶縁層
１１２ 電荷蓄積層
１１３ トンネリング絶縁層
１１４ 半導体層
１１５ 絶縁層
１１８ ダミーチャネルホール
１１９Ａ、１１９Ｂ、１１９Ｃ、１１９Ｄ 端構造
１２０ ＧＬカット
１２９ ゲート線カットトレンチ
１３０、１３０－Ｄ シールド構造
１３０－Ａ 第１のシールド構造
１３０－Ｂ 第２のシールド構造
１３１ 開口
１３１－Ａ、１３１－Ｂ 側壁ライナ層
１３２ シールド材料
１３２－Ａ、１３２－Ｂ 充填材層
１４０ 領域
１４１ ソース犠牲層
１４２ 第１の層スタック
１４２－Ｉ 第１の初期層スタック
１４３ ソース接続層
１４９ バッファ層
１５０ 第２の層スタック
１５０－Ｉ 第２の初期層スタック
１５９ ソース接続開口
２００Ａ、２００Ｂ、２００Ｃ レイアウト設計
２０２ コア領域
２０３ 階段領域
２２０ パターン
２３０Ａ－１、２３０Ｂ－１、２３０Ｃ－１ 第１のパターン
２３０Ａ－２、２３０Ｂ－２、２３０Ｃ－２ 第２のパターン
２３１Ａ、２３１Ｂ、２３１Ｃ 包囲部分
２３２Ａ、２３２Ｂ、２３２Ｃ 非包囲部分
２３３Ａ、２３３Ｂ、２３３Ｃ 非包囲部分
２３４Ｂ 包囲部分
２３５Ｂ 非包囲部分
２３６Ｂ 非包囲部分
２４０Ａ－１、２４０Ｂ－１、２４０Ｂ－２、２４０Ｃ－１ 領域

【図1A】

【図1B】

【図1C】

【図1D】

【図2A】

【図2B】

【図2C】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】

【図5】