(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-28
(45)【発行日】2024-01-12
(54)【発明の名称】垂直メモリデバイス
(51)【国際特許分類】
H10B 43/50 20230101AFI20240104BHJP
H10B 41/50 20230101ALI20240104BHJP
H01L 21/336 20060101ALI20240104BHJP
H01L 29/788 20060101ALI20240104BHJP
H01L 29/792 20060101ALI20240104BHJP
【ＦＩ】
H10B43/50
H10B41/50
H01L29/78 371
【請求項の数】
20
(21)【出願番号】P 2021570493
(86)(22)【出願日】2019-08-23
(65)【公表番号】
(43)【公表日】2022-08-03
(86)【国際出願番号】 CN2019102332
(87)【国際公開番号】W WO2021035431
(87)【国際公開日】2021-03-04
【審査請求日】2021-11-26
(73)【特許権者】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】ジョン・ジャン
(72)【発明者】
【氏名】ウェンシ・ジョウ
(72)【発明者】
【氏名】ジリアン・シア
【審査官】小山 満
(56)【参考文献】
【文献】中国特許出願公開第１０８５５０５７４（ＣＮ，Ａ）
【文献】特開２００８－２５８４５８（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１７／０３４５８４４（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１４／０１９１３８８（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／０１４１０３２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１５／０２２８６２３（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１３／０１６１８２１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／０２００６７６（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／５０
Ｈ１０Ｂ ４１／５０
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
半導体デバイスであって、前記半導体デバイスの基板に垂直の第１の方向に沿って交互に積み重ねられて前記基板上にスタックを形成する、ゲート層および絶縁層と、
前記スタックのアレイ領域内に形成されたチャネル構造のアレイと、
前記基板上の接続領域内の前記スタックの第１のセクションにおいて形成された第１の階段と、
前記基板上の前記接続領域内の前記スタックの第２のセクションにおいて形成された第２の階段とを含み、
前記第１の階段は、前記第２の階段の上に配置され、
前記第１の階段は、前記基板に平行な第２の方向に下る第１のグループ踏み段と、前記基板に平行で前記第２の方向に垂直の第３の方向および第４の方向に下る第１の分割踏み段とを含み、前記第３の方向および前記第４の方向は互いに反対であり、
前記第２の階段は、前記第２の方向に下る第２のグループ踏み段と、前記第３の方向および前記第４の方向に下る第２の分割踏み段とを含み、
前記第１の方向における前記第１のグループ踏み段のうちの２つの連続する第１のグループ踏み段の高低差が、前記第１のセクションにおける前記ゲート層および前記絶縁層のＮ個のペアの高さに等しく、
前記第１の方向における前記第１の分割踏み段のうちの２つの連続する第１の分割踏み段の高低差が、前記第１のセクションにおける前記ゲート層および前記絶縁層の１つのペアの高さに等しく、前記Ｎは１より大きい、半導体デバイス。
【請求項2】
前記スタックの前記第１のセクションにおいて形成され、前記接続領域内で前記第１の階段と前記第２の階段との間に配設されたダミー階段をさらに含み、前記ダミー階段は、前記第２の方向に上り、前記第１の階段と同じ高さを有し、
前記ダミー階段は、前記第２の階段の上に配置され、
前記ダミー階段は、前記第２の方向に上るダミーグループ踏み段と、前記第３の方向および前記第４の方向に下るダミー分割踏み段とを含む、請求項１に記載の半導体デバイス。
【請求項3】
前記スタックの前記第１のセクションおよび前記スタックの前記第２のセクションは、同じ数のゲート層を有する、請求項１に記載の半導体デバイス。
【請求項4】
前記第１の方向における前記第２のグループ踏み段のうちの２つの連続する第２のグループ踏み段の高低差が、前記第２のセクションにおける前記ゲート層および前記絶縁層のＮ個のペアの高さに等しく、前記第１の方向における前記第２の分割踏み段のうちの２つの連続する第２の分割踏み段の高低差が、前記第２のセクションにおける前記ゲート層および前記絶縁層の１つのペアの高さに等しい、請求項１に記載の半導体デバイス。
【請求項5】
前記第１の方向における前記ダミーグループ踏み段のうちの２つの連続するダミーグループ踏み段の高低差が、前記第１のセクションにおける前記ゲート層および前記絶縁層の前記Ｎ個のペアの前記高さに等しい、請求項２に記載の半導体デバイス。
【請求項6】
前記第１の階段内の前記第１のグループ踏み段および前記第２の階段内の前記第２のグループ踏み段の対応するグループ踏み段が、同じ高さである、請求項４に記載の半導体デバイス。
【請求項7】
前記チャネル構造内のトップセレクトトランジスタのゲートに対応する前記スタックの第３のセクションから形成された第３の階段をさらに含む、請求項１に記載の半導体デバイス。
【請求項8】
前記第１のグループ踏み段の各第１のグループ踏み段が、Ｎ個の第１の分割踏み段から形成され、前記第２のグループ踏み段の各第２のグループ踏み段が、Ｎ個の第２の分割踏み段から形成される、請求項４に記載の半導体デバイス。
【請求項9】
前記第１のグループ踏み段の各々が、Ｎ個のそれぞれの第１の分割踏み段に対応し、前記第２のグループ踏み段の各々が、Ｎ個のそれぞれの第２の分割踏み段に対応する、請求項４に記載の半導体デバイス。
【請求項10】
半導体デバイスを製作するための方法であって、犠牲層および絶縁層を基板に垂直の第１の方向に沿って交互に積み重ねて、前記基板上にスタックを形成するステップと、
前記スタックの第１のセクション内に前記犠牲層および前記絶縁層を成形して、前記スタックの前記第１のセクション内に第１の階段および第２の階段を形成するステップと、
前記第２の階段の前記犠牲層および前記絶縁層のうちのいくつかを除去して、前記第２の階段の各踏み段を前記第１の方向に沿って前記基板に向けて前記スタックの第２のセクション内に前記犠牲層および前記絶縁層のうちの前記いくつかの高さに等しい高さだけシフトするステップとを含み、
前記第１の階段は、前記第２の階段の上に配置され、
前記第１の階段は、前記基板に平行な第２の方向に下る第１のグループ踏み段と、前記基板に平行で前記第２の方向に垂直の第３の方向および第４の方向に下る第１の分割踏み段とを含み、前記第３の方向および前記第４の方向は互いに反対であり、
前記第２の階段は、前記第２の方向に下る第２のグループ踏み段と、前記第３の方向および前記第４の方向に下る第２の分割踏み段とを含み、
前記第１の方向における前記第１のグループ踏み段のうちの２つの連続する第１のグループ踏み段の高低差が、前記第１のセクションにおける前記犠牲層および前記絶縁層のＮ個のペアの高さに等しく、
前記第１の方向における前記第１の分割踏み段のうちの２つの連続する第１の分割踏み段の高低差が、前記第１のセクションにおける前記犠牲層および前記絶縁層の１つのペアの高さに等しく、前記Ｎは１より大きい、方法。
【請求項11】
前記スタックの前記第１のセクション内に前記犠牲層および前記絶縁層を成形して、前記スタックの前記第１のセクション内に第１の階段および第２の階段を形成するステップは、前記スタックの前記第１のセクションにおいて前記第１の階段と前記第２の階段との間にダミー階段を形成するステップをさらに含み、
前記ダミー階段は、前記第２の方向に上り、前記第１の階段と同じ高さを有し、
前記ダミー階段は、前記第２の方向に上るダミーグループ踏み段と、前記第３の方向および前記第４の方向に下るダミー分割踏み段とを含み、
前記第１の方向における前記ダミーグループ踏み段のうちの２つの連続するダミーグループ踏み段の高低差が、前記第１のセクション内の前記犠牲層および前記絶縁層の前記Ｎ個のペアの前記高さに等しい、請求項１０に記載の方法。
【請求項12】
アレイ領域内の前記スタック内にチャネル構造を形成するステップと、前記犠牲層をゲート層で置き換えるステップと、
前記第１の階段上に第１のコンタクト構造を、および前記第２の階段上に第２のコンタクト構造を形成するステップとをさらに含み、前記第１のコンタクト構造は、前記スタックの前記第１のセクション内で前記ゲート層に接続され、前記第２のコンタクト構造は、前記スタックの前記第２のセクション内で前記ゲート層に接続される、請求項１０に記載の方法。
【請求項13】
前記スタックの前記第１のセクションおよび前記スタックの前記第２のセクションは、同じ数の犠牲層を有する、請求項１０に記載の方法。
【請求項14】
前記第１の方向における前記第２のグループ踏み段のうちの２つの連続する第２のグループ踏み段の高低差が、前記第１のセクションにおける前記犠牲層および前記絶縁層の前記Ｎ個のペアの前記高さに等しく、前記第１の方向における前記第２の分割踏み段のうちの２つの連続する第２の分割踏み段の高低差が、前記第１のセクションにおける前記犠牲層および前記絶縁層の前記１つのペアの前記高さに等しい、請求項１０に記載の方法。
【請求項15】
前記第１の階段内の前記第１のグループ踏み段および前記第２の階段内の前記第２のグループ踏み段の対応するグループ踏み段が、同じ高さである、請求項１４に記載の方法。
【請求項16】
前記第２の階段の前記犠牲層および前記絶縁層のうちのいくつかを除去するステップが、前記第１の階段と同じ高さである前記犠牲層および前記絶縁層のうちのいくつかを除去するステップをさらに含む、請求項１２に記載の方法。
【請求項17】
前記犠牲層および前記絶縁層を成形して、前記チャネル構造のトップセレクトトランジスタのゲートに対応する前記スタックの第３のセクション内に踏み段を形成するステップをさらに含む、請求項１２に記載の方法。
【請求項18】
前記第１のグループ踏み段の各第１のグループ踏み段が、Ｎ個の第１の分割踏み段から形成され、前記第２のグループ踏み段の各第２のグループ踏み段が、Ｎ個の第２の分割踏み段から形成される、請求項１４に記載の方法。
【請求項19】
前記第１の階段上に形成されて前記スタックの前記接続領域内の前記第１のセクションにおいて前記ゲート層に接続された第１のコンタクト構造であって、前記第１のコンタクト構造のうちの１つ目の第１のコンタクト構造と２つ目の第１のコンタクト構造は、前記第２の方向において互いに隣接するコンパクトパッドである前記分割踏み段の踏み板に設けられ、前記第１の方向に延びる異なる長さを有し、前記第１のコンタクト構造のうちの前記１つ目の第１のコンタクト構造と３つ目の第１のコンタクト構造は、前記第２の方向および前記第１の方向に垂直な第３の方向において互いに隣接するコンパクトパッドである前記分割踏み段の踏み板に設けられ、前記第１の方向に延びる異なる長さを有する、第１のコンタクト構造をさらに含む、請求項１から９の何れか一項に記載の半導体デバイス。
【請求項20】
前記第１のコンタクト構造のうちの前記１つ目の第１のコンタクト構造と４つ目の第１のコンタクト構造は、前記第２の方向および前記第１の方向に垂直であり前記第３の方向に反対の第４の方向において互いに隣接するコンパクトパッドである前記分割踏み段の踏み板に設けられ、前記第１の方向に延びる異なる長さを有する、請求項１９に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
半導体製造は、より小さいメモリセルを必要とすることなくより高いデータ記憶密度を達成するために、３次元（３Ｄ）ＮＡＮＤフラッシュメモリ技術などの垂直デバイス技術を開発した。いくつかの例では、３Ｄ ＮＡＮＤメモリデバイスは、アレイ領域（コア領域とも呼ばれる）と階段領域とを含む。アレイ領域は、ゲート層と絶縁層が交互に入れ替わるスタックを含む。ゲート層と絶縁層が交互に入れ替わるスタックは、アレイ領域内に垂直に積み重ねられたメモリセルを形成するために使用される。階段領域は、それぞれのゲート層へのコンタクトを形成するのを容易にするために、踏み段形状の中にそれぞれのゲート層を含む。コンタクトは、積み重ねられたメモリセルを制御するために、駆動回路をそれぞれのゲート層に接続するために使用される。
【発明の概要】
【課題を解決するための手段】
【0002】
本開示の態様は、半導体デバイスを提供する。半導体デバイスは、半導体デバイスの基板に垂直の方向に沿って交互に積み重ねられて基板上にスタックを形成する、ゲート層と絶縁層とを含む。半導体デバイスは、スタックのアレイ領域内に形成されたチャネル構造のアレイを含む。さらに、半導体デバイスは、基板上の接続領域内のスタックの第１のセクションから形成される第１の階段と、基板上の接続領域内のスタックの第２のセクションから形成される第２の階段とを含む。加えて、半導体デバイスは、スタックの第１のセクションから形成され、接続領域内の第１の階段と第２の階段との間に配設されたダミー階段を含む。
【0003】
本開示のいくつかの態様によれば、半導体デバイスは、第１の階段上に形成されてスタックの第１のセクション内でゲート層に接続された第１のコンタクト構造を含み、第２の階段上に形成されてスタックの第２のセクション内でゲート層に接続された第２のコンタクト構造を含む。
【0004】
いくつかの例では、スタックの第１のセクションおよびスタックの第２の第２のセクションは、同じ数のゲート層を有する。
【0005】
いくつかの実施形態では、第１の階段は、第１の方向に下降する第１のグループ踏み段から形成され、第２の階段は、第１の方向に下降する第２のグループ踏み段から形成される。
【0006】
いくつかの例では、ダミー階段は、第１の方向と反対の第２の方向に下降するグループ踏み段から形成される。
【0007】
いくつかの実施形態では、第１の階段および第２の階段内の対応するグループ踏み段は、同じ高さである。
【0008】
一例では、第２の階段に対するダミー階段の側壁は、第１の階段と同じ高さを有する。
【0009】
本開示の一態様によれば、半導体デバイスは、チャネル構造内のトップセレクトトランジスタのゲートに対応するスタックの第３のセクションから形成された第３の階段も含む。
【0010】
いくつかの実施形態では、第１のグループ踏み段および第２のグループ踏み段の各踏み段は、複数の分割踏み段から形成される。複数の分割踏み段は、一例では、第１の方向に垂直の第３の方向に下降する。
【0011】
本開示の態様は、半導体デバイスを製作するための方法を提供する。方法は、半導体デバイスの基板に垂直の方向に沿って犠牲ゲート層と絶縁層とを交互に積み重ねて、基板上にスタックを形成するステップと、接続領域内のスタックの第１のセクション内に犠牲ゲート層および絶縁層を成形して、基板上の接続領域内のスタックの第１のセクション内に第１の階段、第２の階段およびダミー階段を形成するステップとを含む。ダミー階段は、第１の階段と第２の階段との間に配設される。さらに、方法は、第２の階段の犠牲ゲート層および絶縁層のうちのいくつかを除去して、第２の階段をスタックの第２のセクション内にシフトするステップを含む。
【0012】
本開示のいくつかの態様によれば、方法は、アレイ領域内のスタック内にチャネル構造を形成するステップと、犠牲ゲート層をゲート層で置き換えるステップとをさらに含む。次いで、方法は、第１の階段上に第１のコンタクト構造を、および第２の階段上に第２のコンタクト構造を形成するステップを含む。第１のコンタクト構造は、スタックの第１のセクション内のゲート層に接続され、第２のコンタクト構造は、スタックの第２のセクション内のゲート層に接続される。
【0013】
本開示の態様は、以下の発明を実施するための形態を添付の図面とともに読めばよく理解される。産業界の標準慣行に従って、様々なフィーチャは縮尺通りに描かれていないことに留意されたい。実際には、様々なフィーチャの寸法は、説明をわかりやすくするために任意に増加または減少される場合がある。
【図面の簡単な説明】
【0014】
【図1】本開示のいくつかの実施形態による半導体デバイスの上面図である。
【図2】本開示のいくつかの実施形態による半導体デバイス内のブロック部の上面図である。
【図3】本開示のいくつかの実施形態によるブロック部の断面図である。
【図4】本開示のいくつかの実施形態によるブロック部内の一部の詳細図である。
【図5】本開示のいくつかの実施形態による部分の断面図である。
【図6】本開示のいくつかの実施形態による、半導体デバイスを製作するためのプロセスの例を要約するフローチャートである。
【図7】本開示のいくつかの実施形態による、製作中の半導体デバイスのブロック部の上面図の一例である。
【図8】本開示のいくつかの実施形態による、製作中の半導体デバイスのブロック部の上面図の一例である。
【図9】本開示のいくつかの実施形態による、製作中の半導体デバイスのブロック部の上面図の一例である。
【図10】本開示のいくつかの実施形態による、製作中の半導体デバイスのブロック部の上面図の一例である。
【図11】本開示のいくつかの実施形態による、製作中の半導体デバイスのブロック部の上面図の一例である。
【図12】本開示のいくつかの実施形態による、製作中の半導体デバイスのブロック部の断面図の一例である。
【図13】本開示のいくつかの実施形態による、製作中の半導体デバイスのブロック部の斜視図の一例である。
【図14】本開示のいくつかの実施形態による、製作中の半導体デバイスのブロック部の断面図の一例である。
【図15】本開示のいくつかの実施形態による、製作中の半導体デバイスのブロック部の斜視図の一例である。
【発明を実施するための形態】
【0015】
以下の開示は、提供する主題の種々の特徴を実装するための、多くの種々の実施形態または例を提供する。構成要素および配列の特定の例は、本開示を簡単にするために以下で説明する。当然ながら、これらは例にすぎず、限定することを意図していない。たとえば、以下の説明において、第２のフィーチャの上にまたはそれに接して第１のフィーチャを形成することは、第１および第２のフィーチャが直接接触して形成される実施形態を含んでよく、また同じく、第１および第２のフィーチャが直接接触しないように追加のフィーチャが第１のフィーチャと第２のフィーチャとの間に形成される実施形態を含んでもよい。加えて、本開示は、様々な例の中で参照番号および／または参照文字を繰り返す場合がある。この繰り返しは、単純明快にするためであり、本質的に、説明する様々な実施形態間および／または構成間の関係を記述するものではない。
【0016】
さらに、「下に（ｂｅｎｅａｔｈ）」、「下に（ｂｅｌｏｗ）」、「より下の（ｌｏｗｅｒ）」、「上に（ａｂｏｖｅ）」、「より上の（ｕｐｐｅｒ）」などの空間に関連する用語は、本明細書では、図示のように１つの要素またはフィーチャの、別の要素またはフィーチャに対する関係を説明するための記述を容易にするために使用され得る。空間に関連する用語は、図に示す幾何学的配置（ｏｒｉｅｎｔａｔｉｏｎ）に加えて、使用中または動作中のデバイスの異なる幾何学的配置を包含することを意図されている。装置は、（９０度回転されるかまたは他の方向に）別様に方向づけられてもよく、本明細書で使用される空間に関連する記述子は、同様に、状況に応じて解釈されてもよい。
【0017】
３次元（３Ｄ）半導体メモリデバイスは、メモリセルのアレイを形成するためのアレイ領域（いくつかの例ではコア領域とも呼ばれる）とメモリセルへの接続を形成するための接続領域とを含む基板上に形成され得る。たとえば、メモリセルは、垂直メモリセルストリングのアレイとしてアレイ領域内に形成される。垂直メモリセルストリングは、交互に積み重ねられたゲート層および絶縁層から形成される。接続領域において、ゲート層および絶縁層のスタックは、メモリセルのゲート層をワード線に接続するためのコンタクトパッド領域を提供するために踏み段の中にパターニングされる。
【0018】
いくつかの例によれば、トリムエッチプロセスが、踏み段を形成するために使用される。トリムエッチプロセスは、マスク層に基づいてトリムステップおよびエッチステップを繰り返し実行する。トリムステップの間、マスク層は、交互に積み重ねられた（犠牲）ゲート層および絶縁層のスタック上に新しいステップ領域を付加的に露出させるためにトリミングされる。エッチステップの間、スタックは、新しいステップを生成するためにマスク層に基づいてエッチングされる。いくつかの例では、トリムエッチプロセスは、反応性イオンエッチングを使用して実行され、比較的低い１時間当たりのウェハ処理枚数（ＷＰＨ）など、比較的低い生産性を有し、トリムエッチプロセスは、３Ｄメモリデバイス製作に対する高いコストプロセスであり得る。加えて、踏み段の数が比較的大きいとき、より下の踏み段をエッチングするために、より上の踏み段およびより下の踏み段は、比較的大きい高低差を有する。大きい高低差に起因して、より下の踏み段に対するトリムエッチプロセスのために、より厚いフォトレジスト層などのより厚いマスク層が必要となり、より厚いマスク層の要件は、たとえばリソグラフィプロセスにおける困難を生じることがある。
【0019】
一般に、踏み段は、踏み板および蹴上から形成される。一例では、踏み板は、より下の蹴上の上縁とより上の蹴上の底縁との間に水平に配設される部分であり、蹴上は、より下の踏み板の内縁とより上の踏み板の外縁との間に垂直に配設される部分である。踏み板は、１つまたは複数のコンタクト構造が接地するためのコンタクトパッドに構成され得る部分である。蹴上は、交互に配設された（犠牲）ゲート層および絶縁層など、層のスタックの側壁である。いくつかの例では、踏み段は、踏み板と踏み板のより下の蹴上とから成る。踏み段は、踏み板の深さおよび幅とより下の蹴上の高さとによって測定される。踏み板の深さは、踏み板の外縁から内縁までの距離である。踏み板の幅は、踏み板の一方の辺から他方の辺までの距離である。蹴上の高さは、より下の踏み板と現在の踏み板との間の側壁の垂直距離である。本開示では、蹴上の高さは、層ペアに関して測定され得る。たとえば、層ペアは、（犠牲）ゲート層および絶縁層の厚さの合計である。いくつかの例では、踏み段が、４つの層ペア、５つの層ペア、６つの層ペアなど、複数の層ペアの高さを有するとき、踏み段はグループ踏み段と呼ばれ、踏み段が１つの層ペアの高さを有するとき、踏み段は分割踏み段と呼ばれる。
【0020】
本開示のいくつかの態様によれば、交互に配設されたゲート層および絶縁層のスタックは、セクションに分割され得る。スタックの各セクションは、グループにさらに分割される。次いで、各グループは分割に分割される。各分割は層ペアを含む。いくつかの実施形態では、異なるセクションに対する踏み段を、（たとえば、同じトリムエッチサイクル内で）同時に形成することができ、次いで、チョッププロセスが、層を除去して異なるセクションの踏み段を適切なセクション層にシフトするために使用される。このようにして、トリムエッチサイクルの総数が、低減され得る。たとえば、２つのセクションが使用されるとき、トリムエッチサイクルの総数は半分に低減され得、トリムエッチプロセスにおけるより上の踏み段からより下の踏み段までの高低差は、たとえば半分に低減され得る。別の例では、３つのセクションが使用されるとき、トリムエッチサイクルの総数は２／３に低減され得、トリムエッチプロセスにおけるより上の踏み段からより下の踏み段までの高低差は２／３に低減され得る。トリムエッチプロセスにおけるより上の踏み段からより下の踏み段までの高低差が低減されるので、トリムエッチプロセスは、容易に実行され得る。トリムエッチサイクルの総数が低減されるので、プロセス効率が改善される。
【0021】
図１は、本開示のいくつかの実施形態による半導体デバイス１００の上面図を示す。半導体デバイス１００は、３次元（３Ｄ）メモリセルから成るメモリ部１１０を含む。メモリ部１１０は、１つまたは複数のメモリ平面１２０を含むことができ、メモリ平面１２０の各々は、複数のメモリブロック１３０を含むことができる。いくつかの例では、同時動作が、メモリ平面１２０において発生することができる。いくつかの実施形態では、メモリブロック１３０の各々は、消去動作を遂行するための最小ユニットである。図１の例では、メモリ部１１０は４つのメモリ平面１２０を含み、メモリ平面１２０の各々は６つのメモリブロック１３０を含む。メモリブロック１３０の各々は、複数のメモリセルを含むことができ、各メモリセルは、ビット線およびワード線などの相互接続を介してアドレス指定され得る。いくつかの例では、ビット線およびワード線は、垂直に配列されて、金属線のアレイを形成することができる。たとえば、ワード線はＸ方向に延在し、ビット線はＹ方向に延在する。
【0022】
さらに、各メモリブロック１３０は、踏み段分割パターンに従ってブロック部１４０に分割され得る。ブロック部１４０は、同一または同等の踏み段分割パターンを有する。ブロック部１４０の詳細について、図２～図５を参照しながら説明する。
【0023】
半導体デバイス１００は、任意の好適なデバイス、たとえば、メモリ回路、半導体チップ上に形成されたメモリ回路を有する半導体チップ（またはダイ）、半導体ウェハ上に形成された複数の半導体ダイを有する半導体ウェハ、半導体チップのスタック、パッケージ基板上に組み立てられた１つまたは複数の半導体チップを含む半導体パッケージなどであり得ることに留意されたい。
【0024】
半導体デバイス１００は、同じ基板または他の好適な基板上に形成された論理回路、電力回路などの、他の好適な回路（図示せず）を含み得、メモリ部１１０と好適に結合されることにも留意されたい。一般に、メモリ部１１０は、メモリセルと、周辺回路（たとえば、アドレスデコーダ、駆動回路、センス増幅器など）とを含む。
【0025】
図２は、本開示のいくつかの実施形態によるブロック部１４０の上面図を示し、図３は、線Ａ－Ａ’におけるブロック部１４０の断面図を示し、図４は、ブロック部１４０内の部分２４５の詳細の上面図を示し、図５は、線Ｂ－Ｂ’における部分２４５の断面図を示す。いくつかの例では、図２および図４の上面図はＸ－Ｙ平面内の図であり、図３の断面図はＸ－Ｚ平面内の図であり、図５の断面図はＹ－Ｚ平面内の図である。
【0026】
図２および図３の例では、ブロック部１４０は、踏み段分割に対する同一パターンまたはミラーパターンを有する部分２４０（Ａ）～２４０（Ｄ）を含み、部分２４０（Ａ）～２４０（Ｄ）は、踏み段分割パターン（ＳＤＰ）部２４０（Ａ）～（Ｄ）と呼ばれる。各ＳＤＰ部２４０は、アレイ領域２５０と接続領域２６０とを含む。アレイ領域２５０は、メモリストリング２５１（図４に示す）のアレイを含み、各メモリストリング２５１は、１つまたは複数のトップセレクトトランジスタおよび１つまたは複数のボトムセレクトトランジスタと直列に接続された複数の積み重ねられたメモリセルを含む。接続領域２６０は、トップセレクトゲート（ＴＳＧ）接続領域２６１とメモリセルゲート（ＭＣＧ）接続領域２６９とを含む。ＴＳＧ接続領域２６１は、トップセレクトトランジスタを制御するために金属線をトップセレクトトランジスタのゲートに接続するための階段構造およびコンタクト構造を含む。ＭＣＧ接続領域２６９は、ワード線をメモリセルのゲートに接続するための階段構造およびコンタクト構造を含む。
【0027】
接続領域２６０は、ボトムセレクトトランジスタを制御するために金属線をボトムセレクトトランジスタのゲートに接続するための階段構造およびコンタクト構造を含むボトムセレクトゲート（ＢＳＧ）接続領域（図示せず）も含み得ることに留意されたい。
【0028】
本開示のいくつかの態様によれば、ＭＣＧ接続領域２６９は、３レベル階段アーキテクチャなど、マルチレベル階段アーキテクチャに従って構成される。図２～図５の例に示すように、各メモリストリング２５１は１０８個のメモリセルを含み、３レベル階段アーキテクチャは、各メモリストリング内の１０８個のメモリセルのワード線とゲートとの間の接続を提供するために使用され得る。たとえば、メモリストリング２５１の１０８個のメモリセルは、順序通りにＭ１～Ｍ１０８と呼ばれ、Ｍ１はトップセレクトトランジスタに隣接する第１のメモリセルであり、Ｍ１０８は順列内の最後のメモリセルである。１０８個のメモリセルは、Ｍ１～Ｍ５４の第１のセクションおよびＭ５５～Ｍ１０８の第２のセクションなど、２つのセクションに分割される。各セクション内のメモリセルは９つのグループにグループ化され、各グループは６つの連続するメモリセルを含む。
【0029】
いくつかの実施形態では、アレイ内のメモリセルのストリングは、交互に配設されたゲート層および絶縁層のスタック内に形成されることに留意されたい。ゲート層は、トップセレクトトランジスタ、メモリセル（ストリング内のＭ１～Ｍ１０８など）、およびボトムセレクトトランジスタのゲートを形成する。いくつかの文脈では、Ｍ１～Ｍ１０８は、対応メモリセルに対するゲート層（ときには犠牲ゲート層）を指すために使用される。
【0030】
具体的には、いくつかの実施形態では、３レベル階段アーキテクチャは、セクションレベル、グループレベル、および分割レベルを含む。セクションレベルにおいて、図２～図５の例では、３レベル階段アーキテクチャは、Ｍ１～Ｍ５４の第１のセクション（Ｓ１）への接続を提供するための第１の階段セクション２７０を含み、Ｍ５５～Ｍ１０８の第２のセクション（Ｓ２）への接続を提供するための第２の階段セクション２９０を含む。グループレベルにおいて、各階段セクションは９つのグループ踏み段Ｇ１～Ｇ９を含み、各グループ踏み段は６つの層ペアの高さを有する。分割レベルにおいて、各グループ踏み段は６つの分割踏み段Ｄ１～Ｄ６を含み、各分割踏み段は１つの層ペアの高さを有する。いくつかの例では、各階段セクション内のグループ踏み段Ｇ１～Ｇ９は、Ｘ方向（または、－Ｘ方向）など、第１の方向に上昇／下降する。さらに、いくつかの例では、分割踏み段Ｄ１～Ｄ６は、第１の方向に垂直のＹ方向（または、－Ｙ方向）など、第２の方向に上昇／下降する。
【0031】
【0032】
いくつかの実施形態では、第１の階段セクション２７０、第２の階段セクション２９０およびダミー階段２８０は、同じトリムエッチプロセスによって形成され、その結果、第１および第２の階段セクション２７０および２９０ならびにダミー階段２８０は、同様のグループ踏み段である。たとえば、セクション階段２７０および２９０ならびにダミー階段２８０は、同じ数のグループ踏み段を有し、対応するグループ踏み段は、同じグループ踏み段高さおよび同じグループ踏み段深さである。第１および第２の階段セクション２７０および２９０は、同じステップダウン方向を有し、ダミー階段２８０のステップダウン方向は、第１および第２の階段セクション２７０および２９０のステップダウン方向と反対の方向である。
【0033】
本開示のいくつかの態様によれば、チョッププロセスは、第２の階段セクション２９０を下方（たとえば、－Ｚ方向）の適切な層にシフトするために使用される。図２～図５の例では、第１の階段セクション２７０およびダミー階段セクション２８０は、メモリセルＭ１～Ｍ５４に対する層内に形成された踏み段とともに配設され、第２の階段セクション２９０は、メモリセルＭ５５～Ｍ１０８に対する層内に形成された踏み段とともに配設される。
【0034】
図２～図５の例では、３レベル階段アーキテクチャは２つの階段セクションを含むが、３レベル階段アーキテクチャ内の階段セクションの数は限定されるべきではなく、３、４、５など、任意の好適な数であり得ることに留意されたい。図２～図５の例では、各階段セクションは９つのグループ踏み段を含むが、階段セクション内のグループ踏み段の数は限定されるべきではなく、６、７、８、１０など、任意の好適な数であり得ることに留意されたい。図２～図５の例では、各グループ踏み段は９つの分割踏み段を含むが、グループ踏み段内の分割踏み段の数は限定されるべきではなく、２、３、４、５、７など、任意の好適な数であり得ることに留意されたい。
【0035】
いくつかの実施形態では、ゲートラスト製作技術が使用され、したがって、犠牲ゲート層の除去と実際のゲートの形成を支援するために、スリット構造が形成される。図２～図５の例では、スリット構造２１１、２１２（Ａ）、２１２（Ｂ）、２１３（Ａ）、２１３（Ｂ）および２１４が、図４に示すＳＤＰ部２４０（Ｃ）内に形成される。スリット構造２１１、２１２（Ａ）、２１２（Ｂ）、２１３（Ａ）、２１３（Ｂ）および２１４は、Ｘ方向に、互いに平行に延在する。スリット構造２１１および２１４は、一例では、ＳＤＰ部２４０（Ｃ）を、隣接するＳＤＰ部２４０（Ｂ）および２４０（Ｄ）から分離する。スリット構造２１２（Ａ）および２１３（Ａ）は、アレイ領域２５０内に配設され、ＳＤＰ部２４０（Ｃ）内のメモリセルストリングのアレイを３つの指構造２４１、２４２および２４３に分割することができる。スリット構造２１２（Ｂ）および２１３（Ｂ）は、接続領域２６０に配設され、接続領域２６０を複数の部分に分割することができる。
【0036】
一例では、スリット構造２１１および２１４は、たとえば、ＳＤＰ部２４０（Ｃ）のゲート層を隣接するＳＤＰ部２４０（Ｂ）および２４０（Ｄ）から電気的に絶縁するために絶縁層で充填された連続的スリット構造である。
【0037】
いくつかの例では、接続領域２６０内のスリット構造の数は、アレイ領域２５０内のスリット構造の数と同じである。図２～図５の例では、スリット構造２１２（Ｂ）および２１３（Ｂ）は、スリット構造２１２（Ａ）および２１３（Ａ）と整列される。しかしながら、スリット構造２１２（Ｂ）および２１３（Ｂ）は、スリット構造２１２（Ａ）および２１３（Ａ）から分割され、スリット構造２１２（Ａ）および２１３（Ａ）の連続する部分ではなく、したがって、３つの指２４１～２４３内のゲート層が接続される。
【0038】
別の例では、スリット構造２１２（Ｂ）および２１３（Ｂ）は、スリット構造２１２（Ａ）および２１３（Ａ）と整列されないことに留意されたい。別の例では、接続領域２６０内のスリット構造の数は、アレイ領域２５０内のスリット構造の数と同じではない。
【0039】
いくつかの実施形態では、少なくともいくつかのスリット構造が、アレイ領域２５０内のメモリストリング２５１のアレイに対するコモンソースコンタクトとして機能することができる。
【0040】
図２～図５の例では、図４に示すように、トップセレクトゲートカット２１５が、メモリ指のトップセレクトゲート（ＴＳＧ）層を２つの部分に分割するために各指部の真ん中に配設されてよく、それにより、メモリ指部を２つの別々にプログラム可能な（読み出し／書き込み）ページに分割することができる。３Ｄ ＮＡＮＤメモリの消去動作は、メモリブロックレベルにおいて遂行され得るが、読み出しおよび書き込み動作は、メモリページレベルにおいて遂行され得る。いくつかの実施形態では、ダミーチャネル構造２２２が、製作中のプロセス変動制御のためおよび／または追加の機械的サポートのために、好適な場所に配設され得る。
【0041】
いくつかの例では、トップセレクトゲートカット２１５は、メモリセルゲート層およびボトムセレクトゲート層をカットしないことに留意されたい。
【0042】
ＴＳＧ接続領域２６１では、踏み段構造が形成される。踏み段構造は、トップセレクトトランジスタのゲート層の一部を露出させるために複数の踏み段を有し、露出された部分は、コンタクトパッドとして構成され得る。次いで、コンタクト構造は、トップセレクトトランジスタを制御するために金属線をトップセレクトトランジスタのゲートに接続するためのコンタクトパッド上に形成され得る。図２～図５の例では、図４に示すように、ＴＳＧ接続領域２６１における踏み段構造は、２つの踏み段２６２および２６３を有する。一例では、２つの踏み段２６２および２６３の各々は、１つの層ペアの高さを有する。図２～図５の例では、破線は踏み板の縁部を示す。一例では、メモリストリングは、第１のゲートセレクトトランジスタと第２のゲートセレクトトランジスタとを含む。第１のゲートセレクトトランジスタのゲートは、第１の踏み段２６２上のコンタクト構造２６４に接続され、第２のゲートセレクトトランジスタのゲートは、第２の踏み段２６３上のコンタクト構造２６５に接続される。
【0043】
第１の階段セクション２７０の詳細を、図４に示す。第１の階段セクション２７０は、ゲート層の一部を、コンタクトパッドとして各メモリストリング２５１内のメモリセルＭ１～Ｍ５４に対して露出させ、コンタクト構造が、各メモリストリング２５１内のメモリセルＭ１～Ｍ５４のゲート層をワード線に接続するためにコンタクトパッド上に形成され得る。
【0044】
たとえば、グループ踏み段Ｇ９の領域内の分割踏み段Ｄ６の踏み板は、Ｍ１に対するコンタクトパッドを提供する。グループ踏み段Ｇ９の領域内の分割踏み段Ｄ５の踏み板は、Ｍ２に対するコンタクトパッドを提供する。グループ踏み段Ｇ９の領域内の分割踏み段Ｄ４の踏み板は、Ｍ３に対するコンタクトパッドを提供する。グループ踏み段Ｇ９の領域内の分割踏み段Ｄ３の踏み板は、Ｍ４に対するコンタクトパッドを提供する。グループ踏み段Ｇ９の領域内の分割踏み段Ｄ２の踏み板は、Ｍ５に対するコンタクトパッドを提供する。グループ踏み段Ｇ９の領域内の分割踏み段Ｄ１の踏み板は、Ｍ６に対するコンタクトパッドを提供する。
【0045】
同様に、グループ踏み段Ｇ８の領域内の分割踏み段Ｄ６の踏み板は、Ｍ７に対するコンタクトパッドを提供する。グループ踏み段Ｇ８の領域内の分割踏み段Ｄ５の踏み板は、Ｍ８に対するコンタクトパッドを提供する。グループ踏み段Ｇ８の領域内の分割踏み段Ｄ４の踏み板は、Ｍ９に対するコンタクトパッドを提供する。グループ踏み段Ｇ８の領域内の分割踏み段Ｄ３の踏み板は、Ｍ１０に対するコンタクトパッドを提供する。グループ踏み段Ｇ８の領域内の分割踏み段Ｄ２の踏み板は、Ｍ１１に対するコンタクトパッドを提供する。グループ踏み段Ｇ８の領域内の分割踏み段Ｄ１の踏み板は、Ｍ１２に対するコンタクトパッドを提供する。
【0046】
同様に、グループ踏み段Ｇ７の領域内の分割踏み段Ｄ６の踏み板は、Ｍ１３に対するコンタクトパッドを提供する。グループ踏み段Ｇ７の領域内の分割踏み段Ｄ５の踏み板は、Ｍ１４に対するコンタクトパッドを提供する。グループ踏み段Ｇ７の領域内の分割踏み段Ｄ４の踏み板は、Ｍ１５に対するコンタクトパッドを提供する。グループ踏み段Ｇ７の領域内の分割踏み段Ｄ３の踏み板は、Ｍ１６に対するコンタクトパッドを提供する。グループ踏み段Ｇ７の領域内の分割踏み段Ｄ２の踏み板は、Ｍ１７に対するコンタクトパッドを提供する。グループ踏み段Ｇ７の領域内の分割踏み段Ｄ１の踏み板は、Ｍ１８に対するコンタクトパッドを提供する。
【0047】
同様に、グループ踏み段Ｇ６の領域内の分割踏み段Ｄ６の踏み板は、Ｍ１９に対するコンタクトパッドを提供する。グループ踏み段Ｇ６の領域内の分割踏み段Ｄ５の踏み板は、Ｍ２０に対するコンタクトパッドを提供する。グループ踏み段Ｇ６の領域内の分割踏み段Ｄ４の踏み板は、Ｍ２１に対するコンタクトパッドを提供する。グループ踏み段Ｇ６の領域内の分割踏み段Ｄ３の踏み板は、Ｍ２２に対するコンタクトパッドを提供する。グループ踏み段Ｇ６の領域内の分割踏み段Ｄ２の踏み板は、Ｍ２３に対するコンタクトパッドを提供する。グループ踏み段Ｇ６の領域内の分割踏み段Ｄ１の踏み板は、Ｍ２４に対するコンタクトパッドを提供する。
【0048】
同様に、グループ踏み段Ｇ５の領域内の分割踏み段Ｄ６の踏み板は、Ｍ２５に対するコンタクトパッドを提供する。グループ踏み段Ｇ５の領域内の分割踏み段Ｄ５の踏み板は、Ｍ２６に対するコンタクトパッドを提供する。グループ踏み段Ｇ５の領域内の分割踏み段Ｄ４の踏み板は、Ｍ２７に対するコンタクトパッドを提供する。グループ踏み段Ｇ５の領域内の分割踏み段Ｄ３の踏み板は、Ｍ２８に対するコンタクトパッドを提供する。グループ踏み段Ｇ５の領域内の分割踏み段Ｄ２の踏み板は、Ｍ２９に対するコンタクトパッドを提供する。グループ踏み段Ｇ５の領域内の分割踏み段Ｄ１の踏み板は、Ｍ３０に対するコンタクトパッドを提供する。
【0049】
同様に、グループ踏み段Ｇ４の領域内の分割踏み段Ｄ６の踏み板は、Ｍ３１に対するコンタクトパッドを提供する。グループ踏み段Ｇ４の領域内の分割踏み段Ｄ５の踏み板は、Ｍ３２に対するコンタクトパッドを提供する。グループ踏み段Ｇ４の領域内の分割踏み段Ｄ４の踏み板は、Ｍ３３に対するコンタクトパッドを提供する。グループ踏み段Ｇ４の領域内の分割踏み段Ｄ３の踏み板は、Ｍ３４に対するコンタクトパッドを提供する。グループ踏み段Ｇ４の領域内の分割踏み段Ｄ２の踏み板は、Ｍ３５に対するコンタクトパッドを提供する。グループ踏み段Ｇ４の領域内の分割踏み段Ｄ１の踏み板は、Ｍ３６に対するコンタクトパッドを提供する。
【0050】
同様に、グループ踏み段Ｇ３の領域内の分割踏み段Ｄ６の踏み板は、Ｍ３７に対するコンタクトパッドを提供する。グループ踏み段Ｇ３の領域内の分割踏み段Ｄ５の踏み板は、Ｍ３８に対するコンタクトパッドを提供する。グループ踏み段Ｇ３の領域内の分割踏み段Ｄ４の踏み板は、Ｍ３９に対するコンタクトパッドを提供する。グループ踏み段Ｇ３の領域内の分割踏み段Ｄ３の踏み板は、Ｍ４０に対するコンタクトパッドを提供する。グループ踏み段Ｇ３の領域内の分割踏み段Ｄ２の踏み板は、Ｍ４１に対するコンタクトパッドを提供する。グループ踏み段Ｇ３の領域内の分割踏み段Ｄ１の踏み板は、Ｍ４２に対するコンタクトパッドを提供する。
【0051】
同様に、グループ踏み段Ｇ２の領域内の分割踏み段Ｄ６の踏み板は、Ｍ４３に対するコンタクトパッドを提供する。グループ踏み段Ｇ２の領域内の分割踏み段Ｄ５の踏み板は、Ｍ４４に対するコンタクトパッドを提供する。グループ踏み段Ｇ２の領域内の分割踏み段Ｄ４の踏み板は、Ｍ４５に対するコンタクトパッドを提供する。グループ踏み段Ｇ２の領域内の分割踏み段Ｄ３の踏み板は、Ｍ４６に対するコンタクトパッドを提供する。グループ踏み段Ｇ２の領域内の分割踏み段Ｄ２の踏み板は、Ｍ４７に対するコンタクトパッドを提供する。グループ踏み段Ｇ２の領域内の分割踏み段Ｄ１の踏み板は、Ｍ４８に対するコンタクトパッドを提供する。
【0052】
同様に、グループ踏み段Ｇ１の領域内の分割踏み段Ｄ６の踏み板は、Ｍ４９に対するコンタクトパッドを提供し、コンタクト構造Ｃ１（図５に示す）は、コンタクトパッド上に形成される。グループ踏み段Ｇ１の領域内の分割踏み段Ｄ５の踏み板は、Ｍ５０に対するコンタクトパッドを提供し、コンタクト構造Ｃ２（図５に示す）は、コンタクトパッド上に形成される。グループ踏み段Ｇ１の領域内の分割踏み段Ｄ４の踏み板は、Ｍ５１に対するコンタクトパッドを提供し、コンタクト構造Ｃ３（図５に示す）は、コンタクトパッド上に形成される。グループ踏み段Ｇ１の領域内の分割踏み段Ｄ３の踏み板は、Ｍ５２に対するコンタクトパッドを提供し、コンタクト構造Ｃ４（図５に示す）は、コンタクトパッド上に形成される。グループ踏み段Ｇ１の領域内の分割踏み段Ｄ２の踏み板は、Ｍ５３に対するコンタクトパッドを提供し、コンタクト構造Ｃ５（図５に示す）は、コンタクトパッド上に形成される。グループ踏み段Ｇ１の領域内の分割踏み段Ｄ１の踏み板は、Ｍ５４に対するコンタクトパッドを提供し、コンタクト構造Ｃ６（図５に示す）は、コンタクトパッド上に形成される。
【0053】
いくつかの例では、図５のスリット構造２１１、２１２（Ｂ）、２１３（Ｂ）および２１４によって示されるようなスリット構造は、絶縁層５３０および導電材料５４０で充填されることに留意されたい。絶縁層５３０は、導電材料５４０をゲート層から絶縁する。導電材料５４０は、コモンソースコンタクトを形成するために使用され得る。
【0054】
図６は、本開示のいくつかの実施形態による半導体デバイス１００などの半導体デバイスを製作するためのプロセスの例６００を要約するフローチャートを示す。プロセスはＳ６０１において開始してＳ６１０に進む。
【0055】
Ｓ６１０において、犠牲ゲート層および絶縁層が、初期のスタックを形成するために基板上に交互に積み重ねられる。基板は、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、シリコンゲルマニウム（ＳｉＧｅ）基板、および／またはシリコンオンインシュレータ（ＳＯＩ）基板など、任意の好適な基板であり得る。基板は、半導体材料、たとえばＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族酸化物半導体を含み得る。ＩＶ族半導体は、Ｓｉ、Ｇｅ、またはＳｉＧｅを含み得る。基板は、バルクウェハまたはエピタキシャル層であり得る。いくつかの実施形態では、絶縁層は、二酸化ケイ素などの絶縁材料で作られ、犠牲層は、窒化ケイ素で作られる。
【0056】
Ｓ６２０において、トップセレクトトランジスタのゲートに対する踏み段が形成される。トップセレクトトランジスタのゲートに対する踏み段は、任意の好適なプロセスによって形成され得る。一例では、トップセレクトトランジスタのゲートに対する踏み段は、マスク層を使用して反復してエッチトリムプロセスを適用することによって形成され得る。反復するエッチトリムプロセスの詳細について、Ｓ６３０を参照しながら説明する。
【0057】
【0058】
図６に戻って参照すると、Ｓ６３０において、踏み段分割パターンの分割踏み段が、接続領域内に形成される。いくつかの例では、マスク層が使用され、トリミングプロセスが、分割踏み段を形成するためのエッチマスクを形成するために、マスク層上に適用される。
【0059】
図８は、マスク層８１０によってカバーされるＳＤＰ部２４０（Ａ）～（Ｄ）を有する半導体デバイス１００のブロック部１４０の上面図の一例を示す。マスク層８１０は、ＳＤＰ部２４０（Ａ）～（Ｄ）内に分割踏み段を形成するために使用される。ＳＤＰ部２４０（Ａ）～（Ｄ）は、同一のＳＤＰまたはミラーＳＤＰを有する。マスク層８１０は、アレイ領域２５０と、アレイ領域２５０およびＴＳＧ接続領域２６１に隣接する接続領域２６０の一部とをカバーする。いくつかの実施形態では、マスク層８１０は、フォトレジストまたはカーボンベースのポリマー材料を含むことができ、リソグラフィなどのパターニングプロセスを使用して形成され得る。いくつかの実施形態では、マスク層８１０は、酸化ケイ素、窒化ケイ素、ＴＥＯＳ、シリコンを含有する反射防止コーティング（ＳｉＡＲＣ）、アモルファスシリコン、または多結晶シリコンなどのハードマスクも含むことができる。ハードマスクは、Ｏ２またはＣＦ４の化学的性質を使用する反応性イオンエッチング（ＲＩＥ）などのエッチングプロセスを使用してパターニングされ得る。さらに、マスク層８１０は、フォトレジストとハードマスクとの任意の組合せを含むことができる。
【0060】
いくつかの実施形態では、分割踏み段は、マスク層８１０を使用して反復してエッチトリムプロセスを適用することによって形成され得る。反復するエッチトリムプロセスは、エッチングプロセスおよびトリミングプロセスの複数のサイクルを含む。エッチングプロセスの間、露出された表面を有する初期のスタックの一部が、除去され得る。一例では、エッチ深さは、犠牲ゲート層および絶縁層の厚さである層ペアに等しい。一例では、絶縁層に対するエッチングプロセスは、犠牲層に対する高い選択性を有することができ、逆も成り立つ。
【0061】
いくつかの実施形態では、スタックのエッチングは、反応性イオンエッチ（ＲＩＥ）または他のドライエッチプロセスなど、異方性エッチングによって実行される。いくつかの実施形態では、絶縁層は、酸化ケイ素である。この例では、酸化ケイ素のエッチングは、フッ化炭素（ＣＦ４）、六フッ化エタン（Ｃ２Ｆ６）、ＣＨＦ３もしくはＣ３Ｆ６および／または任意の他の好適なガスなど、フッ素ベースのガスを使用するＲＩＥを含むことができる。いくつかの実施形態では、酸化ケイ素層は、フッ化水素酸またはフッ化水素酸とエチレングリコールとの混合など、湿式化学によって除去され得る。いくつかの実施形態では、時限エッチ手法が、使用され得る。いくつかの実施形態では、犠牲層は、窒化ケイ素である。この例では、窒化ケイ素のエッチングは、Ｏ２、Ｎ２、ＣＦ４、ＮＦ３、Ｃｌ２、ＨＢｒ、ＢＣｌ３および／またはそれらの組合せを使用するＲＩＥを含むことができる。単層のスタックを除去するための方法およびエッチャントは、本開示の実施形態によって限定されるべきではない。
【0062】
トリミングプロセスは、マスク層８１０が縁部からｘ－ｙ平面内で横に引き戻され得る（たとえば、内側に縮むことができる）ように、マスク層８１０上で好適なエッチングプロセス（たとえば、等方性ドライエッチまたはウェットエッチ）を適用することを含む。いくつかの実施形態では、トリミングプロセスは、Ｏ２、Ａｒ、Ｎ２などを使用するＲＩＥなどのドライエッチングを含むことができる。いくつかの実施形態では、マスク層８１０の引き戻し距離は、分割踏み段の深さに対応する。
【0063】
マスク層８１０をトリミングした後、分割に対応する初期のスタックの最上位レベルの一部は露出され、初期のスタックの最上位レベルの他の部分はマスク層８１０によってカバーされたままである。エッチトリムプロセスの次のサイクルは、エッチングプロセスで再開する。
【0064】
いくつかの実施形態では、初期のスタックの最上位レベルは、絶縁層によってカバーされ得る。いくつかの実施形態では、初期のスタックの最上位レベルは、他の誘電材料によってさらにカバーされ得る。絶縁層および／または他の誘電材料を除去するプロセスステップが、分割踏み段を形成するために各エッチトリムサイクルのエッチングプロセスに追加され得る。
【0065】
分割踏み段を形成した後、マスク層８１０は除去され得る。マスク層８１０は、Ｏ２もしくはＣＦ４プラズマを用いるドライエッチング、またはレジスト／ポリマーストリッパー、たとえば溶剤系化学物質を用いるウェットエッチングなどの技法を使用することによって除去され得る。
【0066】
【0067】
図６に戻って参照すると、Ｓ６４０において、接続領域内の第１の階段セクション２７０、第２の階段セクション２９０など、複数の階段セクションに対するグループ踏み段が、Ｍ１～Ｍ５４に対する層などの上部セクション層内に形成される。いくつかの例では、マスク層が使用され、トリミングプロセスが、グループ踏み段を形成するためのエッチマスクを形成するために、マスク層上に適用される。
【0068】
図１０は、グループ踏み段を形成するために使用されるマスク層１０１０によってカバーされる半導体デバイス１００のブロック部１４０の上面図の一例を示す。マスク層１０１０は、アレイ領域２５０および接続領域２６０の一部の上に配設される。図１０に示すように、マスク層１０１０は、第１の部分１０１０（Ａ）と第２の部分１０１０（Ｂ）とを有する。第１の部分１０１０（Ａ）は、アレイ領域２５０および第１の階段セクション２７０の一部をカバーし、第２の部分１０１０（Ｂ）は、第２の階段セクション２９０の一部およびダミー階段セクション２８０の一部をカバーする。マスク層１０１０は、マスク層８１０と同様の材料で作られてよく、同様の技法を使用して形成され得る。
【0069】
いくつかの実施形態では、グループ踏み段は、分割踏み段を形成するための反復するエッチトリムプロセスと同様に、マスク層１０１０を使用して反復するエッチトリムプロセスを適用することによって形成され得る。この例では、第１の階段セクション２７０のグループ踏み段は、第１の部分１０１０（Ａ）の左縁部をＸ方向にトリミングすることによって形成され得る。第２の階段セクション２９０のグループ踏み段は、第２の部分１０１０（Ｂ）の左縁部をＸ方向にトリミングすることによって形成され得る。ダミー階段セクション２８０のグループ踏み段は、第２の部分１０１０（Ｂ）の右縁部を－Ｘ方向にトリミングすることによって形成され得る。
【0070】
いくつかの実施形態では、各グループ踏み段は、一例では、９つの層ペアなど、複数の層ペアを含む。次いで、エッチングプロセスは、犠牲層および絶縁層が交互に入れ替わる９つの層ペアなどのグループ踏み段の高さに対応する好適な層をエッチングする。
【0071】
グループ踏み段を形成した後、マスク層１０１０は除去され得る。マスク層１０１０は、Ｏ２またはＣＦ４プラズマを用いるドライエッチング、またはレジスト／ポリマーストリッパー、たとえば溶剤系化学物質を用いるウェットエッチングなどの技法を使用することによって除去され得る。
【0072】
図１１は、マスク層１０１０が除去された後の半導体デバイス１００内のブロック部１４０の上面図の一例を示す。破線は、グループ踏み段に対する踏み板の縁部を示す。図１１に示すように、グループ踏み段Ｇ１～Ｇ９が形成される。
【0073】
図１２は、マスク層１０１０が除去された後の線Ａ－Ａ’におけるブロック部１４０の断面図の一例を示す。図１３は、マスク層１０１０が除去された後のブロック部１４０の斜視図を示す。図１２および図１３に示すように、第１の階段セクション２７０および第２の階段セクション２９０のグループ踏み段Ｇ１～Ｇ９は、Ｍ１～Ｍ５４に対する層内に形成される。
【0074】
図６に戻って参照すると、Ｓ６５０において、チョッププロセスが、階段セクションを適切なセクション層にシフトするために異なる階段セクションにおいて実行される。一例では、第２の階段セクション２９０が好適に露出され、チョッププロセスが、第２の階段セクション２９０をＭ５５～Ｍ１０８に対する層にシフトするために実行される。たとえば、マスク層は、半導体デバイス１００をカバーするために配設され、次いで、第２の階段セクション２９０をカバーするマスク層の一部が、第２の階段セクション２９０を露出させるために好適に除去される。次いで、エッチプロセスが、第２の階段セクション２９０における５４の層ペアを除去するために実行される。
【0075】
いくつかの実施形態では、第２の階段セクション２９０における層ペア（絶縁層および犠牲ゲート層を含む）のエッチングが、反応性イオンエッチ（ＲＩＥ）または他のドライエッチプロセスなどの異方性エッチングによって実行される。いくつかの実施形態では、絶縁層は、酸化ケイ素である。この例では、酸化ケイ素のエッチングは、フッ化炭素（ＣＦ４）、六フッ化エタン（Ｃ２Ｆ６）、ＣＨＦ３もしくはＣ３Ｆ６および／または任意の他の好適なガスなど、フッ素ベースのガスを使用するＲＩＥを含むことができる。いくつかの実施形態では、酸化ケイ素層は、フッ化水素酸またはフッ化水素酸とエチレングリコールとの混合など、湿式化学によって除去され得る。いくつかの実施形態では、時限エッチ手法が、使用され得る。いくつかの実施形態では、犠牲ゲート層は、窒化ケイ素である。この例では、窒化ケイ素のエッチングは、Ｏ２、Ｎ２、ＣＦ４、ＮＦ３、Ｃｌ２、ＨＢｒ、ＢＣｌ３および／またはそれらの組合せを使用するＲＩＥを含むことができる。単層のスタックを除去するための方法およびエッチャントは、本開示の実施形態によって限定されるべきではない。
【0076】
図１４は、チョッププロセスの後でマスク層が除去された後の線Ａ－Ａ’におけるブロック部１４０の断面図の一例を示す。図１５は、チョッププロセスの後でマスク層が除去された後のブロック部１４０の斜視図を示す。図１４および図１５に示すように、第２の階段セクション２９０のグループ踏み段Ｇ１～Ｇ９は、Ｍ５５～Ｍ１０８に対する層内にシフトされる。
【0077】
３つ以上のセクションが使用されるとき、チョッププロセスは、他のセクション上で反復して使用され得ることに留意されたい。
【0078】
図６に戻って参照すると、Ｓ６６０において、チャネル構造が形成される。一例では、好適な平坦化プロセスが、比較的平坦な表面を取得するために実行される。次いで、フォトリソグラフィ技術が、フォトレジスト層および／またはハードマスク層内にチャネルホールおよびダミーチャネルホールのパターンを画定するために使用され、エッチ技術が、パターンを犠牲層および絶縁層のスタックに転写するために使用される。このようにして、チャネルホールがアレイ領域２５０内に形成され、ダミーチャネルホールが接続領域内に形成される。
【0079】
その結果、チャネル構造がチャネルホール内に形成され、ダミーチャネル構造がダミーチャネルホール内に形成される。いくつかの実施形態では、ダミーチャネル構造が、チャネル構造とともに形成されてよく、したがって、ダミーチャネル構造は、チャネル構造と同じ材料から形成される。いくつかの実施形態では、ダミーチャネル構造は、チャネル構造とは異なって形成される。
【0080】
Ｓ６７０において、ゲート線スリット（いくつかの例ではスリット構造とも呼ばれる）が形成される。いくつかの実施形態では、ゲート線スリットは、スタック内の溝としてエッチングされる。いくつかの例では、接続領域内のゲート線スリットは、アレイ領域内のゲート線スリットと同じピッチを有する。
【0081】
Ｓ６８０において、実際のゲートが形成される。いくつかの実施形態では、ゲート線スリットを使用して、犠牲層が、ゲート層によって置き換えられ得る。一例では、犠牲層に対するエッチャントが、犠牲層を除去するためにゲート線スリットを介して適用される。一例では、犠牲層は窒化ケイ素で作られ、熱濃硫酸（Ｈ２ＳＯ４）が、犠牲層を除去するためにゲート線スリットを介して適用される。さらに、ゲート線スリットを介して、アレイ領域内のトランジスタに対するゲートスタックが形成される。一例では、ゲートスタックは、高ｋ誘電体層、グルー層、および金属層から形成される。高ｋ誘電体層は、酸化ハフニウム（ＨｆＯ２）、酸化ケイ素ハフニウム（ＨｆＳｉＯ４）、酸窒化ケイ素ハフニウム（ＨｆＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、酸化イットリウム（Ｙ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン酸ストロンチウム（ＳｒＴｉＯ３）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ４）など、比較的大きい誘電率を提供する任意の好適な材料を含むことができる。グルー層は、チタン（Ｔｉ）、タンタル（Ｔａ）、およびＴｉＮ、ＴａＮ、Ｗ２Ｎ、ＴｉＳｉＮ、ＴａＳｉＮのようなそれらの窒化物などの耐熱金属を含むことができる。金属層は、タングステン（Ｗ）、銅（Ｃｕ）などの高伝導率を有する金属を含む。
【0082】
Ｓ６９０において、さらなるプロセスが、半導体デバイス上で実行され得る。たとえば、ゲートラストプロセスが、たとえば、スペーサ材料（たとえば、酸化ケイ素）およびコモンソース材料（たとえば、タングステン）でゲート線スリットを充填して、スリット構造を形成するために継続する。さらに、コンタクト構造が形成されて、金属トレースが形成され得る。
【0083】
上記は、当業者が本開示の態様をより良好に理解し得るように、いくつかの実施形態の特徴を概説した。当業者が、同じ目的を遂行するために他のプロセスおよび構造を設計または修正するため、および／または本明細書で導入した実施形態の利点と同じものを達成するための土台として本開示を容易に使用し得ることを、当業者には諒解されたい。そのような等価構造は、本開示の趣旨および範囲を逸脱しないこと、および当業者が、本開示の趣旨および範囲を逸脱することなく、本明細書において様々な変更形態、置換形態および代替形態を作成し得ることも、当業者には理解されたい。
【符号の説明】
【0084】
１００ 半導体デバイス
１１０ メモリ部
１２０ メモリ平面
１３０ メモリブロック
１４０ ブロック部
２１１ スリット構造
２１２（Ａ） スリット構造
２１２（Ｂ） スリット構造
２１３（Ａ） スリット構造
２１３（Ｂ） スリット構造
２１４ スリット構造
２１５ トップセレクトゲートカット
２２２ ダミーチャネル構造
２４０（Ａ） 踏み段分割パターン（ＳＤＰ）部
２４０（Ｂ） ＳＤＰ部
２４０（Ｃ） ＳＤＰ部
２４０（Ｄ） ＳＤＰ部
２４１ 指構造
２４２ 指構造
２４３ 指構造
２４５ 部分
２５０ アレイ領域
２５１ メモリストリング
２６０ 接続領域
２６１ トップセレクトゲート（ＴＳＧ）接続領域
２６２ 第１の踏み段
２６３ 第２の踏み段
２６４ コンタクト構造
２６５ コンタクト構造
２６９ メモリセルゲート（ＭＣＧ）接続領域
２７０ 第１の階段セクション
２８０ ダミー階段セクション
２９０ 第２の階段セクション
５３０ 絶縁層
５４０ 導電材料
８１０ マスク層
１０１０ マスク層
１０１０（Ａ） マスク層の第１の部分
１０１０（Ｂ） マスク層の第２の部分
１１０ メモリ部
１２０ メモリ平面
１３０ メモリブロック
１４０ ブロック部
２１１ スリット構造
２１２（Ａ） スリット構造
２１２（Ｂ） スリット構造
２１３（Ａ） スリット構造
２１３（Ｂ） スリット構造
２１４ スリット構造
２１５ トップセレクトゲートカット
２２２ ダミーチャネル構造
２４０（Ａ） 踏み段分割パターン（ＳＤＰ）部
２４０（Ｂ） ＳＤＰ部
２４０（Ｃ） ＳＤＰ部
２４０（Ｄ） ＳＤＰ部
２４１ 指構造
２４２ 指構造
２４３ 指構造
２４５ 部分
２５０ アレイ領域
２５１ メモリストリング
２６０ 接続領域
２６１ トップセレクトゲート（ＴＳＧ）接続領域
２６２ 第１の踏み段
２６３ 第２の踏み段
２６４ コンタクト構造
２６５ コンタクト構造
２６９ メモリセルゲート（ＭＣＧ）接続領域
２７０ 第１の階段セクション
２８０ ダミー階段セクション
２９０ 第２の階段セクション
５３０ 絶縁層
５４０ 導電材料
８１０ マスク層
１０１０ マスク層
１０１０（Ａ） マスク層の第１の部分
１０１０（Ｂ） マスク層の第２の部分
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】