特許 7414821 半導体装置、および発振回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-05

(45)【発行日】2024-01-16

(54)【発明の名称】半導体装置、および発振回路

(51)【国際特許分類】

   H03B 5/32 20060101AFI20240109BHJP

【ＦＩ】

H03B5/32 J

【請求項の数】 7

(21)【出願番号】P 2021528210

(86)(22)【出願日】2020-06-15

(86)【国際出願番号】 JP2020023367

(87)【国際公開番号】W WO2020255911

(87)【国際公開日】2020-12-24

【審査請求日】2022-05-24

(31)【優先権主張番号】P 2019111929

(32)【優先日】2019-06-17

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】中西 康喜

【審査官】竹内 亨

(56)【参考文献】

【文献】特開平０１－０３４００３（ＪＰ，Ａ）

【文献】特開２００２－３５９５４４（ＪＰ，Ａ）

【文献】特開２０１５－０９２６２６（ＪＰ，Ａ）

【文献】米国特許第０８７５４６７８（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｂ ５／００－５／４２

(57)【特許請求の範囲】

【請求項1】

水晶振動子と並列に接続された第１のインバータ回路と、
前記第１のインバータ回路と入力を共通にして接続されるとともに発振信号を出力する第２のインバータ回路と、
前記第２のインバータ回路に接続されるとともに前記発振信号の発振周波数を含む予め定められた通過帯域を有する濾波器と、を含み、
平面視において、前記第２のインバータ回路が、複数の前記第１のインバータ回路の間に配置された
半導体装置。

【請求項2】

前記第１のインバータ回路におけるＰ型電界効果トランジスタのゲート幅とＮ型電界効果トランジスタのゲート幅の比であるゲート幅比と、前記第２のインバータ回路のゲート幅比とが略同一である
請求項１に記載の半導体装置。

【請求項3】

前記濾波器がバンドパスフィルタ、またはノッチフィルタである
請求項１または請求項２に記載の半導体装置。

【請求項4】

前記濾波器が直列に接続された複数の濾波器から構成された
請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項5】

前記濾波器が、第３のインバータ回路、前記第３のインバータ回路の入力に直列に接続された容量、および前記第３のインバータ回路の入力と出力との間に接続された抵抗を備えたバンドパスフィルタである
請求項４に記載の半導体装置。

【請求項6】

前記容量の容量値および前記抵抗の抵抗値の少なくとも一方が可変とされた
請求項５に記載の半導体装置。

【請求項7】

請求項１から請求項６のいずれか１項に記載の半導体装置と、
前記第１のインバータ回路と並列に接続された水晶振動子と、を含む
発振回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置、および発振回路、特にクロック信号の発生源となる発振回路を含む半導体装置、および発振回路に関する。

【背景技術】

【0002】

発振回路の一例として、水晶振動子およびインバータ回路を含む発振回路（以下「水晶発振回路」という場合がある）が知られている。このような発振回路は、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の半導体集積回路によって実現され、この場合インバータ回路もＣＭＯＳ型のインバータを用いる。特に、無線通信分野においては、水晶発振回路によって生成される基準周波数に対し、高精度で高安定度が要求されている。

【0003】

上記の構成を有する発振回路の一例として、特開２００５－３５４１３１号公報には、発振回路と、該発振回路の出力側に接続した波形整形回路と、該波形整形回路の出力側に接続した出力駆動回路とからなるクロック発生回路において、波形整形回路の初段に、シュミット型インバータを配置したことを特徴とするクロック発生回路が開示されている。

【0004】

図５は、特開２００５－３５４１３１号公報に開示されたクロック発生回路の要部を取り出して示した、比較例に係る水晶発振回路５０の回路図を示している。図５に示すように、水晶発振回路５０は、水晶振動子Ｘ１、インバータ回路１１、シュミットトリガ回路２６、キャパシタＣ１、Ｃ２、および抵抗Ｒ１を含んで構成されている。すなわち、水晶振動子Ｘ１の両端とＧＮＤ（グランド、接地電位）との間にキャパシタＣ１、Ｃ２が接続され、水晶振動子Ｘ１と並列に抵抗Ｒ１とインバータ回路１１が接続されている。

【0005】

シュミットトリガ回路２６は、インバータ回路１１の出力側ノードであるノード１００に接続され、インバータ回路１１から出力された発振信号の波形を整形し、クロック信号として出力する。すなわち、シュミットトリガ回路２６の入出力特性は、ヒステリシスを有し、入力の閾値には、相対的に高い閾値ＶｔＨと、相対的に低い閾値ＶｔＬが存在する。そして、インバータ回路１１の出力の動作点（自己バイアス電位、ノード１００の電位）は、閾値ＶｔＨとＶｔＬの中間の電位となるように設定されている。この構成により、ノード１００の電位が上昇する場合には、閾値ＶｔＨを超えるまでノード１０２の電位がロウ（Ｌ）出力、電圧が下降する場合には、閾値ＶｔＬを下回るまでノード１０２の電位がハイ（Ｈ）出力となる。シュミットトリガ回路２６のこのような特性（いわゆるヒステリシス特性）を利用することにより、水晶発振回路５０の起動時の初期状態における小振幅ノイズが除去され、所望の発振周波数のクロックがノード１０２から出力される。

【発明の概要】

【発明が解決しようとする課題】

【0006】

水晶発振回路５０の構成では、水晶振動子Ｘ１出力側のノードであるノード１００から見える負荷を小さくするために、シュミットトリガ回路２６の入力段のトランジスタのサイズを小さく設定する必要がある。しかしながら、入力段のトランジスタのサイズを小さくすると、クロック信号の波形変動に対して敏感になる等の理由で、ノード１０２から出力されるクロック信号の位相雑音が大きくなる場合がある。この点、特許文献１に開示されたクロック発生回路もこのような問題を扱ったものではない。

【0007】

本発明の実施形態は、上記の事情を踏まえ、位相雑音が低減された半導体装置、および発振回路を提供することを目的とする。

【課題を解決するための手段】

【0008】

本開示に係る半導体装置は、水晶振動子と並列に接続された第１のインバータ回路と、前記第１のインバータ回路と入力を共通にして接続されるとともに発振信号を出力する第２のインバータ回路と、前記第２のインバータ回路に接続されるとともに前記発振信号の発振周波数を含む予め定められた通過帯域を有する濾波器と、を含むものである。

【0009】

本開示に係る発振回路は、上記の半導体装置と、前記第１のインバータ回路と並列に接続された水晶振動子と、を含むものである。

【発明の効果】

【0010】

本発明の実施形態によれば、位相雑音が低減された半導体装置、および発振回路を提供することが可能となる、という効果を奏する。

【図面の簡単な説明】

【0011】

【図1】実施の形態に係る発振回路の構成の一例を示す回路図である。

【図2】実施の形態に係る半導体装置のバンドパスフィルタの特性を説明する図である。

【図3A】実施の形態に係るインバータ回路の回路図である。

【図3B】実施の形態に係るＭＯＳＦＥＴの斜視図である。

【図4】実施の形態に係る半導体装置におけるインバータ回路のレイアウトを示す図である。

【図5】比較例に係る水晶発振回路の構成を示す回路図である。

【発明を実施するための形態】

【0012】

以下、図１から図４を参照し、本発明の実施の形態について詳細に説明する。以下の実施の形態では、半導体装置において、クロック信号の発生源となる水晶発振回路に用いられる形態を例示して説明する。

【0013】

図１は、本実施の形態に係る水晶発振回路としての発振回路１を示している。図１に示すように、発振回路１は、半導体装置１０、および水晶振動子Ｘ１を含んで構成されている。また、半導体装置１０は、インバータ回路１１、キャパシタＣ１、Ｃ２、抵抗Ｒ１、インバータ回路１２、バンドパスフィルタ（帯域通過濾波器）１４、およびバッファ１５を含んで構成されている。

【0014】

図１において、水晶振動子Ｘ１、インバータ回路１１、キャパシタＣ１、Ｃ２、および抵抗Ｒ１を含む構成は、図５に示す水晶発振回路５０からシュミットトリガ回路２６を除いた回路であり、発振回路１の発振部を構成している。水晶振動子Ｘ１は、両端の電極に電圧を印加すると圧電効果により特定の周波数で振動する。水晶振動子Ｘ１の２つの電極の間で位相は反転するので、インバータ回路１１での反転と合わせてインバータ回路１１の入力、出力間では位相が３６０異なる。このことにより、発振回路１では正帰還回路が構成され、発振する。以下、ノード１０３から出力される発振信号を「クロック信号」という場合がある。

【0015】

半導体装置１０ではシュミットトリガ回路を用いず、インバータ回路１２がノード１０１、すなわちインバータ回路１１の入力に接続されている。水晶発振回路５０ではシュミットトリガ回路２６がノード１００、すなわちインバータ回路１１の出力に接続されており、この点が比較例に係る水晶発振回路５０と半導体装置１０とが大きく異なる点のひとつである。なお、本実施の形態では、インバータ回路１１とインバータ回路１２のゲート幅比が略同一とされているが、この点については後述する。

【0016】

バンドパスフィルタ１４は、インバータ回路１３、キャパシタＣ３、および抵抗Ｒ２を含んで構成されている。キャパシタＣ３は、インバータ回路１２の出力に直列に接続され、キャパシタＣ３には、インバータ回路１３と抵抗Ｒ２の並列回路が接続されている。

【0017】

バンドパスフィルタとは、一般に、ある特定の周波数を中心とし予め定められた周波数の範囲を通過させるフィルタであり、帯域通過濾波器とも称される。図２は、バンドパスフィルタ１４の特性の一例を示している。図２に示すように、バンドパスフィルタ１４には、中心周波数ｆｃ、低域側のカットオフ周波数ｆＬ、高域側のカットオフ周波数ｆＨが存在し、カットオフ周波数ｆＨとｆＬの差分が通過帯域Δｆとなっている。このうち、中心周波数ｆｃが水晶振動子Ｘ１の振動周波数によって決定され、通常は中心周波数ｆｃを所望のクロック信号の周波数に合わせる。

【0018】

なお、本実施の形態では、キャパシタＣ３の容量値、および抵抗Ｒ２の抵抗値が固定され、固定された特性を有するバンドパスフィルタ１４を例示して説明するが、これに限られず、キャパシタＣ３の容量値、および抵抗Ｒ２の抵抗値の少なくとも一方を可変とし、可変特性を有するバンドパスフィルタ１４としてもよい。キャパシタＣ３の容量値、あるいは抵抗Ｒ２の抵抗値を変化させると、カットオフ周波数ｆＨ、ｆＬが変化し、通過帯域Δｆを変えることができる。キャパシタＣ３の容量値、あるいは抵抗Ｒ２の抵抗値を可変とすることにより、複数の周波数の水晶振動子Ｘ１にも対応することもできる。

【0019】

バッファ１５はバンドパスフィルタ１４から出力された信号の出力バッファであり、必要に応じバンドパスフィルタ１４の出力を矩形波に変換する（リミッティングする）機能を備えてもよい。また、バッファ１５は必須の構成ではなく、バンドパスフィルタ１４の波形、出力振幅等を勘案し、省略してもよい。

【0020】

次に、発振回路１の動作について説明する。発振回路１に電源が投入されると、インバータ回路１１と帰還抵抗である抵抗Ｒ１によって、ノイズレベルの（微弱な）信号が徐々に増幅される。この起動時の初期状態においては、ノード１０１の信号振幅はノード１００の信号振幅と比較して小さい。しかしながら、本実施の形態に係る発振回路１では、先述したように、インバータ回路１１のゲート幅比と、インバータ回路１２のゲート幅比とが略同一とされているので、ノード１０１における発振信号が比較的小振幅の信号であってもバンドパスフィルタ１４に効率よく伝播される。

【0021】

図３Ａおよび図３Ｂを参照して、上記点についてより詳細に説明する。図３Ａはインバータ回路４０の回路図を、図３ＢはＭＯＳＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）４３の斜視図を示している。図３Ａに示すように、インバータ回路４０は、Ｐチャネル（型）ＭＯＳＦＥＴ４１とＮチャネル（型）ＭＯＳＦＥＴ４２とを含んで構成されている。Ｐ型ＭＯＳＦＥＴ４１のソースは電源に接続され、Ｎ型ＭＯＳＦＥＴ４２のソースはＧＮＤ（グランド）に接続されている。また、入力信号は共通のゲート（Ｇ）に入力され、出力信号は共通のドレイン（Ｄ）から出力される。

【0022】

図３Ｂに示すように、ＭＯＳＦＥＴ４３は、半導体基板４４上に形成された不純物領域４５、４６の間に酸化膜上に形成されたゲート電極４７を配置して構成されている。Ｐ型ＭＯＳＦＥＴ４１では不純物領域４５、４６の導電型がＰ型とされ、Ｎ型ＭＯＳＦＥＴ４２では不純物領域４５、４６の導電型がＮ型とされる。図３Ｂに示すＭＯＳＦＥＴ４３において、ゲート電極４７のＸ軸方向の長さを「ゲート長Ｌ」、Ｙ軸方向の長さを「ゲート幅Ｗ」という。

【0023】

本実施の形態では、ＣＭＯＳのインバータ回路４０におけるＰ型ＭＯＳＦＥＴ４１のゲート幅Ｗｐと、Ｎ型ＭＯＳＦＥＴ４２のゲート幅Ｗｎとの比Ｗｐ／Ｗｎを「ゲート幅比」と定義する（図４参照）。そして、本実施の形態では、インバータ回路１１のゲート幅比と、インバータ回路１２のゲート幅比とが略同一とされている。このことにより、インバータ回路１１の入力の閾値と、インバータ回路１２の入力の閾値とが略同一となり、かつ双方の入力の閾値が温度、電源等の外部環境の変化に対して同様に動く（追従する）ので、インバータ回路１１の出力振幅と、インバータ回路１２の出力振幅とが略同一となる。つまり、ノード１０１における発振信号が比較的小振幅の信号であっても、バンドパスフィルタ１４まで効率的に伝播される。なお、本実施の形態において、「略同一」とは、完全に一致する場合のみならず、両者の差異が実際上問題にならない程度の許容範囲にある場合も含む。

【0024】

以上の構成を備えた発振回路１（半導体装置１０）では、バンドパスフィルタ１４により起動時の高周波成分のノイズがカット（遮断）され、ノイズがカットされた信号が、バッファ１５を介してノード１０３から出力される。つまり、本実施の形態によれば、クロック信号の出力段として比較例に係る水晶発振回路５０におけるシュミットトリガ回路２６の代わりに、バンドパスフィルタ１４を設けたことにより、そのバンドパス特性から、発振回路１（半導体装置１０）における起動時のノイズによる予期しないクロック信号の出力を防ぐことができる。すなわち、起動時における中心周波数ｆｃからずれた信号を除去することができる。このことにより、水晶発振回路５０と比較して位相雑音を低減することが可能となった。

【0025】

また、出力段に接続されるインバータ回路の入力段のトランジスタサイズは、一般に大きい方が位相雑音を低減することが可能であるが、発振回路１（半導体装置１０）のインバータ回路１２はインバータ回路１１の入力に接続されているので、入力段のトランジスタサイズを大きくすることができる。さらには、インバータ回路１３の入力段のＭＯＳＦＥＴのトランジスタサイズも大きめに設定することができる。このような観点からも、本実施の形態に係る発振回路１（半導体装置１０）は、効果的に位相雑音を低減することができる構成となっている。

【0026】

さらに、上述したように、本実施の形態に係る発振回路１（半導体装置１０）によれば、インバータ回路１１のゲート幅比と、インバータ回路１２のゲート幅比とを略同一としたことにより、インバータ回路１１の入力閾値と、インバータ回路１２の入力閾値とが、各々トラッキング動作する（互いに追従する）。このことにより、比較例に係る水晶発振回路５０と比較して、素子の製造ばらつきに強く、また低電圧においても安定動作させることが可能となっている。

【0027】

また、比較例に係る水晶発振回路５０では、以下のような問題があった。すなわち、ヒステリシス特性を決めるシュミットトリガ回路２６の入力閾値が、インバータ回路１１から出力されるクロック信号デューティ比に影響を及ぼすという問題、さらに素子ばらつきや電圧変動により、出力クロックが影響を受けやすいという問題である。本実施の形態に係る発振回路１（半導体装置１０）では、シュミットトリガ回路の使用を避けることにより、このような問題についても解決している。

【0028】

次に、図４を参照して、インバータ回路１１、１２のレイアウトを工夫することによって、上記トラッキング動作の精度をさらに向上させる構成について説明する。図４では、インバータ回路１１として、インバータ回路１１－１、１１－２、１１－３、１１－４の４個のインバータ回路を用いた例を示している。むろん、インバータ回路１２も複数のインバータ回路を用いて構成してもよい。本実施の形態において、インバータ回路を複数のインバータ回路から構成するのは、所定のサイズのインバータ回路を単位インバータ回路とし、流す電流の大きさ（駆動能力）等に応じて使用するインバータ回路の個数を調整可能なようにするためである。

【0029】

図４に示すように、複数のインバータ回路１１－１から１１－４は所定の方向に並べて配置され、その間にインバータ回路１２が配置されている。インバータ回路１１－１から１１－４．１２の各々は、Ｐ型ＭＯＳＦＥＴ４１およびＮ型ＭＯＳＦＥＴ４２を備え、Ｐ型ＭＯＳＦＥＴ４１では、ソース２０とドレイン２７の間にゲート電極２５が配され、Ｎ型ＭＯＳＦＥＴ４２では、ソース２１とドレイン２８の間にゲート電極２５が配されている。また、インバータ回路１１－１から１１－４．１２の各々は上記単位インバータで構成され、同じサイズとされている。なお、図４に示す座標軸は図３Ｂに示す座標軸に対応している。一方、インバータ回路１１－１から１１－４のドレイン２７およびドレイン２８は、コンタクト２４を介してドレイン配線２２に接続され、インバータ回路１２のドレイン２７およびドレイン２８は、コンタクト２４を介してドレイン配線２３に接続されている。

【0030】

図４において、ソース２０（ドレイン２７）のＹ軸方向の長さがＰ型ＭＯＳＦＥＴ４１のゲート幅Ｗｐであり、ソース２１（ドレイン２８）のＹ軸方向の長さがＮ型ＭＯＳＦＥＴ４２のゲート幅Ｗｎである。先述したように、本実施の形態では、インバータ回路１１のゲート幅比Ｗｐ／Ｗｎと、インバータ回路１２のゲート幅比Ｗｐ／Ｗｎとが略同一となるようにレイアウトされている。なお、図４において、ゲート電極２５のＸ軸方向の長さがゲート長である。

【0031】

このとき、インバータ回路１２を複数のインバータ回路１１－１から１１－４の間に配置することにより、製造プロセスにおけるエッチング工程時に、インバータ回路１２が周辺のパターンの影響を受けにくくなる（周辺のパターンによって過剰なエッチングから保護される）ので、インバータ回路１２の素子ばらつきを抑制することができる。このことにより、インバータ回路１１のゲート幅比とインバータ回路１２のゲート幅比とをより精密に一致させることが可能となる。なお、図４では、４個のインバータ回路１１－１から１１－４の中央にインバータ回路１２を配置する形態を例示して説明したが、これに限られず、インバータ回路１２が２個のインバータ回路１１の間に挟まれる構成であれば、他のインバータ回路１１の間でもよい。

【0032】

なお、上記実施の形態では、１段構成のバンドパスフィルタ１４を用いる形態を例示して説明したが、これに限られず、バンドパスフィルタ１４を複数段直列に接続する形態としてもよい。本形態によれば、周波数選択性をより高めることが可能になる。

【0033】

また、上記実施の形態では、インバータ回路１２の後段に接続する回路としてバンドパスフィルタ１４を用いる形態を例示して説明したが、これに限られず、ノッチフィルタ等の所望の周波数以外を減衰させるフィルタ回路であれば、制限なく用いることができる。このようなフィルタ回路によっても、本実施の形態に係る半導体装置１０と同様の効果を奏することができる。

【0034】

２０１９年６月１７日に出願された日本国特許出願２０１９－１１１９２９号の開示は、その全体が参照により本明細書に取り込まれる。

【0035】

本明細書に記載された全ての文献、特許出願、および技術規格は、個々の文献、特許出願、および技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に参照により取り込まれる。

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】