特許 7416605 撮像素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-09

(45)【発行日】2024-01-17

(54)【発明の名称】撮像素子

(51)【国際特許分類】

   H01L 27/146 20060101AFI20240110BHJP

   H04N 25/70 20230101ALI20240110BHJP

【ＦＩ】

H01L27/146 A

H04N25/70

H01L27/146 D

【請求項の数】 6

(21)【出願番号】P 2019205876

(22)【出願日】2019-11-14

(65)【公開番号】P2021082620

(43)【公開日】2021-05-27

【審査請求日】2022-10-04

(73)【特許権者】

【識別番号】000004352

【氏名又は名称】日本放送協会

(74)【代理人】

【識別番号】110001807

【氏名又は名称】弁理士法人磯野国際特許商標事務所

(72)【発明者】

【氏名】井口 義則

【審査官】小山 満

(56)【参考文献】

【文献】特開２０１４－０３９０７８（ＪＰ，Ａ）

【文献】特開２００２－０４３５５５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１４／００４２５７７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００２／００２０８４５（ＵＳ，Ａ１）

【文献】国際公開第２０１６／１１１００４（ＷＯ，Ａ１）

【文献】国際公開第２０１７／０５１８７６（ＷＯ，Ａ１）

【文献】特開２０１９－０９６９８８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／１４６

Ｈ０４Ｎ ２５／７０

(57)【特許請求の範囲】

【請求項1】

画素エリアを有する画素基板と信号処理回路基板とを積層して備え、マイクロレンズを配列してなるマイクロレンズアレイを前記画素エリアに対向させるインテグラル方式の撮像素子であって、
前記画素基板の回路と前記信号処理回路基板の回路とを電気的に接続するＴＳＶ（Through Silicon Via）構造を備え、
前記画素エリアには、複数の画素から構成される画素ブロックが前記マイクロレンズに対向するように配列され、
前記画素ブロックは、前記マイクロレンズよりも小さく、
前記マイクロレンズにおいて光が十分に入射するマイクロレンズ中心部の周辺に位置するマイクロレンズ周辺部、および、隣接するマイクロレンズの間の少なくともいずれかを、前記画素エリアに投影した領域に、前記ＴＳＶ構造が形成されており、
前記ＴＳＶ構造は、
前記画素基板を貫通して形成されて前記信号処理回路基板の回路に電気的に接続された第１のＴＳＶと、
前記画素基板の回路に電気的に接続された第２のＴＳＶと、
前記画素基板の前記画素エリアが配置された面において第１のＴＳＶと第２のＴＳＶとを電気的に接続する中継電極と、を備えることを特徴とする撮像素子。

【請求項2】

前記画素ブロックごとに前記ＴＳＶ構造を備えている請求項１に記載の撮像素子。

【請求項3】

前記ＴＳＶ構造は、前記画素ブロックにおける画素列内の全ての画素に接続された配線に接続されている請求項２に記載の撮像素子。

【請求項4】

前記ＴＳＶ構造は、前記画素ブロック内の全ての画素に接続された配線に接続されている請求項２に記載の撮像素子。

【請求項5】

前記ＴＳＶ構造は、隣接する複数の画素ブロックの各画素に接続された配線に接続されている請求項１に記載の撮像素子。

【請求項6】

前記マイクロレンズアレイを備える請求項１から請求項５のいずれか一項に記載の撮像素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、撮像素子に係り、特にインテグラル立体方式の映像を撮影する撮像素子に関する。

【背景技術】

【0002】

撮像素子の前面にマイクロレンズを配置し、光学レンズで結像した画像を要素画像に分割して撮像することで、視差を持つ立体映像を得るインテグラル方式の撮像素子が知られている（例えば、非特許文献１参照）。非特許文献１に開示されたインテグラル方式の撮像素子は、撮像素子（二次元イメージセンサ）と、マイクロレンズアレイとを組み合わせている。この撮像素子は、画素数が、１５，３６０（Ｈ）×８，６４０（Ｖ）（約１億３，３００万画素）であり、画素ピッチは２．４５μｍである。また、マイクロレンズアレイは、マイクロレンズ数が３７６（Ｈ）×２１１（Ｖ）（約７９，０００レンズ）であり、レンズピッチが０．１ｍｍである。このインテグラル方式の撮像素子で撮影した立体映像の画素数は、マイクロレンズの個数と同数になり、３７６（Ｈ）×２１１（Ｖ）である。また、レンズピッチ（０．１ｍｍ）と画素ピッチ（２．４５μｍ）から計算すると、約４０（Ｈ）×４０（Ｖ）画素ごとに１つのマイクロレンズが配置されている。つまり、要素画素数は、４０（Ｈ）×４０（Ｖ）である。１つのマイクロレンズに対応する画素数（要素画素数と呼ぶ）が多いほど、視差を正確に再現できる。したがって、高精細で自然な視差を持つ立体映像を撮影するためには、極めて多画素の撮像素子の実現が望まれる。

【0003】

また、積層型の撮像素子は、量産型のスマートフォンやデジタルスチルカメラ等に搭載されて市場に出回っている。例えば、撮像チップとしての画素基板と、信号処理チップとしてのＡ／Ｄ変換回路基板とを積層してなる撮像素子が知られている（特許文献１参照）。特許文献１に開示された撮像素子では、ＴＳＶ（Through Silicon Via：シリコン貫通電極）が画素基板とＡ／Ｄ変換回路基板とを貫通している。この撮像素子には、画素エリアの外側に、ＴＳＶを配置する領域が設けられている。

【0004】

ＴＳＶ構造を用いたインテグラル方式の積層型の撮像素子の従来の構成例について図９～図１１を参照して説明する。図９（ａ）および図９（ｂ）に示す撮像素子１０１は、画素基板１２０が、信号処理基板としてのＡ／Ｄ変換回路基板１３０の上に積層されている。画素基板１２０の上方にはマイクロレンズアレイ１１が配置される。マイクロレンズアレイ１１は、図１０（ａ）に示すように、行列状に配置された複数のマイクロレンズ１１ａを備えている。画素基板１２０は、図１０（ｂ）に示すように、画素エリア１２１と、画素エリア１２１の外部（図において下側）のＴＳＶ形成領域１２２と、を備えている。画素エリア１２１には、複数の画素１２３が行列状に配置されて形成されている。ＴＳＶ形成領域１２２はＴＳＶが形成される領域である。ＴＳＶは、画素基板１２０の画素と、Ａ／Ｄ変換回路基板１３０のＡ／Ｄ変換回路とを電気的に接続する。

【0005】

より詳細には、Ａ／Ｄ変換回路基板１３０は、図１１（ｂ）に示すように、例えば、支持基板１３３と、Ａ／Ｄ変換回路１３２と、各Ａ／Ｄ変換回路１３２に接続された配線１３１と、配線を絶縁するための絶縁層１７と、を備えている。Ａ／Ｄ変換回路１３２は、例えばトランジスタで構成され、チャネル領域１４と、拡散層１５と、ゲート１６と、を備えている。また、画素基板１２０は、図１１（ａ）および図１１（ｂ）に示すように、例えば、画素１２３と、各画素１２３に接続された配線１２７と、配線を絶縁するための絶縁層１８と、を備えている。ＴＳＶ１２４は、画素基板１２０の上面からＡ／Ｄ変換回路基板１３０の配線１３１に接続するように形成されている。ＴＳＶ１２６は、画素基板１２０の上面から画素基板１２０の配線１２７に接続するように形成されている。ＴＳＶ１２４とＴＳＶ１２６とは中継電極１２５を介して繋がっている。中継電極１２５は、ＴＳＶ形成領域１２２の上面である光入射面に形成されている。

【0006】

図９～図１１に示すようなＴＳＶ構造を有した撮像素子１０１は、画素基板１２０とＡ／Ｄ変換回路基板１３０とを接合した後、画素エリア１２１外にＴＳＶ１２４，１２６を形成して上下の回路を電気的に接続することで製造される。ＴＳＶ１２４，１２６を中継する中継電極１２５は光入射面に露出してしまうため、通常、ＴＳＶ１２４，１２６が画素エリア１２１に形成されることはない。

【0007】

積層型の撮像素子において、ＴＳＶ構造を有した撮像素子以外に、ハイブリッドボンディング構造の撮像素子も開発されているのが現状である（非特許文献２参照）。ハイブリッドボンディングは、あらかじめ表面に接続用の電極を形成した集積回路を、電極の位置を合わせて接合する技術である。一般的に、ハイブリッドボンディングでは、接続電極（金属）と絶縁体が混在する基板の接合面を平坦化した後、プラズマによる表面活性化処理等を行い、常温または比較的低温で基板同士を接合する。この構造を有した撮像素子は、画素基板とＡ／Ｄ変換回路基板とに、上下の両回路を電気的に接続するための接続電極を形成した後、ハイブリッドボンディングの手法により両基板を接合することで製造される。ハイブリッドボンディングによれば、接合と同時に上下の回路が電気的に接続され、接続電極を画素エリア内に形成することができる。

【先行技術文献】

【特許文献】

【0008】

【文献】国際公開第２０１３／１８３２９１号

【非特許文献】

【0009】

【文献】Arai et al., “Progress Overview of Capturing Method for Integral 3-D Imaging Displays”, Poceedings of the IEEE, Vol.105, No.5, pp.837-849 (2017)

【文献】後藤正英、萩原啓、井口義則、大竹浩著、「画素並列信号処理を行う撮像デバイスの実現に向けた３次元集積回路の作製」、ＮＨＫ技研Ｒ＆Ｄ No.153 p.22-p.28、2015年9月

【発明の概要】

【発明が解決しようとする課題】

【0010】

例えばハイビジョン画素数のインテグラル方式の撮像素子を実現しようとすると、マイクロレンズ数は１，９２０（Ｈ）×１，０８０（Ｖ）となる。このような多数のマイクロレンズを備えるマイクロレンズアレイと組み合わせる撮像素子に必要な画素数は、例えば、要素画素数が非特許文献1に記載の技術と同様に、４０（Ｈ）×４０（Ｖ）である場合、７６，８００（Ｈ）×４３，２００（Ｖ）（約３３億画素）と試算される。このような超多画素の撮像素子では、一般に用いられている列並列信号処理方式のＡ／Ｄ変換回路では、Ａ／Ｄ変換時間が長くなり、動画撮影時のフレームレートが低下するといった問題がある。なお、列並列信号処理方式では、画素エリアに並んだ１列分の画素を１つのＡ／Ｄ変換回路が受け持っている。

【0011】

多画素の撮像素子において、Ａ／Ｄ変換時間を短縮してフレームレートを向上させるためには、画素エリアに並んだ１列分の画素を複数の処理単位に分割して、１つのＡ／Ｄ変換回路が受け持つ画素数を減らすことが必要である。例えば、１列分の画素を、平面視で上下２つの処理単位に分割して、上側の処理単位を画素エリアの上側に配置されたＡ／Ｄ変換回路が分担し、下側の処理単位を画素エリアの下側に配置されたＡ／Ｄ変換回路が分担すれば、Ａ／Ｄ変換時間を半減できる。一方、さらなる時間短縮を試みようとして１列を３つ以上の処理単位に分割すると、中央の側に配置された処理単位を担当するＡ／Ｄ変換回路を配置することができず、中央の側に配置された処理単位から信号を読み出すことができない。ただし、接続電極を画素エリア内に形成することができる積層型の撮像素子であれば、中央の処理単位からも容易に信号を読み出すことができる。そのため、画素エリアの信号を、処理単位ごとに分割した信号を、下層のＡ／Ｄ変換回路基板に読み出すためには、一般的にはハイブリッドボンディング構造をとる必要がある。しかしながら、ハイブリッドボンディング構造は、接合時の基板の位置合わせ精度や接合のプロセス条件が厳しく、難易度が高いといった問題がある。

【0012】

本発明は、以上のような問題点に鑑みてなされたものであり、インテグラル方式の撮像素子においてＴＳＶを用いてもフレームレートの低下を抑制できる撮像素子を提供する。

【課題を解決するための手段】

【0013】

前記課題を解決するために、本発明に係る撮像素子は、画素エリアを有する画素基板と信号処理回路基板とを積層して備え、マイクロレンズを配列してなるマイクロレンズアレイを前記画素エリアに対向させるインテグラル方式の撮像素子であって、前記画素基板の回路と前記信号処理回路基板の回路とを電気的に接続するＴＳＶ（Through Silicon Via）構造を備え、前記画素エリアには、複数の画素から構成される画素ブロックが前記マイクロレンズに対向するように配列され、前記画素ブロックは、前記マイクロレンズよりも小さく、前記マイクロレンズにおいて光が十分に入射するマイクロレンズ中心部の周辺に位置するマイクロレンズ周辺部、および、隣接するマイクロレンズの間の少なくともいずれかを、前記画素エリアに投影した領域に、前記ＴＳＶ構造が形成されており、前記ＴＳＶ構造は、前記画素基板を貫通して形成されて前記信号処理回路基板の回路に電気的に接続された第１のＴＳＶと、前記画素基板の回路に電気的に接続された第２のＴＳＶと、前記画素基板の前記画素エリアが配置された面において第１のＴＳＶと第２のＴＳＶとを電気的に接続する中継電極と、を備えることとした。

【発明の効果】

【0014】

本発明は、以下に示す優れた効果を奏するものである。
本発明に係る撮像素子によれば、画素エリアにおいて、マイクロレンズ周辺部、および、隣接するマイクロレンズの間の少なくともいずれかに対応した領域にＴＳＶが形成されているので、画素エリアに並んだ１列分の画素を３つ以上の処理単位に分割して、１つのＡ／Ｄ変換回路が受け持つ画素数を容易に減らすことができる。したがって、インテグラル方式の超多画素の撮像素子においてＴＳＶを用いても動画撮影時のフレームレートの低下を抑制することができる。

【図面の簡単な説明】

【0015】

【図1】本発明の第１実施形態に係るインテグラル方式の撮像素子の模式図であって、（ａ）は平面図であり、（ｂ）は図１のＩＢ－ＩＢ線における断面図である。

【図2】図１のインテグラル方式の撮像素子を分解して示す平面図であって、（ａ）はマイクロレンズアレイを示し、（ｂ）は画素基板を示している。

【図3】図１のインテグラル方式の撮像素子の模式図であって、（ａ）は図１のＰ部の拡大図であり、（ｂ）は図３（ａ）のIIIB－IIIB線における模式的な断面図である。

【図4】図１のインテグラル方式の撮像素子の模式図であって、（ａ）は、図１のＰ部に配置されたマイクロレンズの拡大図であり、（ｂ）は、図３（ａ）のＲ部に配置された中継電極の拡大図である。

【図5】（ａ）－（ｂ）は、本発明の実施形態に係るインテグラル方式の撮像素子の製造工程を模式的に示す断面図である。

【図6】（ａ）－（ｂ）は、本発明の実施形態に係るインテグラル方式の撮像素子の製造工程を模式的に示す断面図である。

【図7】本発明の第２実施形態に係るインテグラル方式の撮像素子の模式図であって、（ａ）は図１のＰ部に相当する平面図であり、（ｂ）は図７（ａ）のVIIB－VIIB線における模式的な断面図である。

【図8】本発明の第３実施形態に係るインテグラル方式の撮像素子の模式図であって、（ａ）は図１のＰ部に相当する平面図であり、（ｂ）は図８（ａ）のVIIIB－VIIIB線における模式的な断面図である。

【図9】従来のインテグラル方式の撮像素子の模式図であって、（ａ）は平面図であり、（ｂ）は図９（ａ）のIXB－IXB線における模式的な断面図である。

【図10】従来のインテグラル方式の撮像素子を分解して示す平面図であって、（ａ）は、マイクロレンズアレイを示し、（ｂ）は画素基板を示している。

【図11】従来のインテグラル方式の撮像素子の模式図であって、（ａ）は図９のＱ部の拡大図であり、（ｂ）は図１１（ａ）のXIB－XIB線における模式的な断面図である。

【発明を実施するための形態】

【0016】

以下、本発明の各実施形態について、図面を参照しながら説明する。なお、以下の説明では、同一の名称および符号は原則として同一のまたは同質の要素を示すものであり、詳細な説明を適宜省略する。また、以下の説明において参照する図面は、実施形態を概略的に示したものであるため、各部材のスケールや間隔、位置関係などが誇張、あるいは、部材の一部の図示が省略されている場合がある。また、図１（ｂ）および図９（ｂ）は、基板の断面を単一のハッチングで模式的に示している。また、図３（ｂ）、図５、図６、図７（ｂ）、図８（ｂ）、図１１（ｂ）は、基板の構成要素の電気的な接続や導通の可否等を正確に描くことを意図したものではなく、基板の構成要素の断面レイアウトを模式的に示す概念図である。

【0017】

（第１実施形態）
［撮像素子の構成］
第１実施形態に係る撮像素子の構成について図１～図４を参照して説明する。なお、図９～図１１を参照して説明した撮像素子１０１と同じ構成には同じ符号を付して説明を適宜省略する。
撮像素子１は、画素基板１２と、信号処理回路基板としてのＡ／Ｄ変換回路基板１３と、を備えている。撮像素子１は、例えばＣＣＤ（Charge Coupled Devices）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）等の二次元イメージセンサで構成される。図１（ｂ）に示すように、画素基板１２はＡ／Ｄ変換回路基板１３の上に積層され、画素基板１２の上方にはマイクロレンズアレイ１１が配置される。

【0018】

第１実施形態に係るインテグラル方式の撮像素子は、撮像素子１と、マイクロレンズアレイ１１とを組み合わせて構成される。マイクロレンズアレイ１１は、マイクロレンズ１１ａを配列してなる。図１および図２では、簡潔に説明するためにマイクロレンズアレイ１１を、マイクロレンズ数が１５（Ｈ）×１０（Ｖ）（１５０レンズ）のもので表す。マイクロレンズ１１ａの個数は、これに限定されるものではなく、マイクロレンズアレイ１１は、例えば非特許文献１に記載されたものを用いてもよい。この場合、マイクロレンズアレイは、マイクロレンズ数が３７６（Ｈ）×２１１（Ｖ）（約７９，０００レンズ）であり、レンズピッチが０．１ｍｍである。また、ハイビジョン画素数のインテグラル方式の撮像素子を実現しようとすると、マイクロレンズ数は１，９２０（Ｈ）×１，０８０（Ｖ）となる。

【0019】

ここでは、マイクロレンズ１１ａは平面視円形の平凸レンズであるものとした。また、ここでは、複数のマイクロレンズ１１ａは、図２（ａ）に示すように正方格子配列で配置されている。マイクロレンズアレイ１１は、画素基板１２の画素エリア１２１に対面して配置される。マイクロレンズ１１ａは、図４（ａ）に示すように、マイクロレンズ中心部３０と、マイクロレンズ周辺部３１とからなる。マイクロレンズ中心部３０は、マイクロレンズ１１ａにおいて光が十分に入射する領域である。マイクロレンズ周辺部３１は、マイクロレンズ中心部３０の周辺に位置する領域である。光が十分に入射する領域とは、マイクロレンズアレイと撮像素子とを組み合わせて構成されるインテグラル方式の撮像素子において、撮像素子の画素において十分な光が届く画素や、クロストークが発生しない画素にそれぞれ対向したマイクロレンズ領域を意味する。

【0020】

ここで、光が十分に入射する領域について、さらに従来の撮像素子（図９～図１１）を参照して説明する。従来のインテグラル方式の撮像素子は、図１０（ｂ）に示すように、複数の画素１２３が縦横に一定のピッチで隙間がないように並んだ画素アレイを画素エリア１２１に備える画素基板１２０と、Ａ／Ｄ変換回路基板１３０と、を有した撮像素子１０１と、マイクロレンズアレイ１１と、が組み合わせられて構成されている。

【0021】

図１１（ａ）に示す従来の撮像素子において、撮像に好適な画素に対向したマイクロレンズ領域が、マイクロレンズ中心部３０（図４（ａ））に相当し、それを取り囲む領域がマイクロレンズ周辺部３１（図４（ａ））に相当する。従来の撮像素子では、マイクロレンズ周辺部３１（図４（ａ））に対向して位置する画素１２３には、十分な光が届かない、あるいは、両隣のマイクロレンズ１１ａから光が届き、クロストークが発生するといった問題があり、これらの画素は、撮像には用をなさない。加えて、図１１（ａ）に示す従来の撮像素子では、隣接するマイクロレンズ１１ａの間に位置する画素１２３に、十分な光が届かない、あるいは、両隣のマイクロレンズ１１ａから光が届き、クロストークが発生するといった問題があり、これらの画素も、撮像には用をなさない。

【0022】

図３（ａ）および図３（ｂ）に示すように、画素基板１２は、例えば、複数の画素１２３から構成される画素ブロック２０と、各画素１２３に接続された配線１２７と、配線１２７を絶縁するための絶縁層１８と、を備えている。画素１２３は、一般的な構造を有し、例えば、光に応じた電荷を生成する光電変換部としてのフォトダイオード、フォトダイオードに接続されたトランジスタ、信号の供給や出力のための配線等を備えている。配線１２７の材料としては、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｗなどの金属を用いることができる。絶縁層１８の材料としては、例えばＳｉＯ_２やＡｌ₂Ｏ₃等の酸化膜を用いることができる。

【0023】

図２（ｂ）に示すように、画素基板１２は、画素エリア１２１を有する。なお、図１０（ｂ）に示す従来の撮像素子の画素基板１２０とは異なり、画素エリア１２１の外側にＴＳＶ形成領域１２２は存在しない。
画素エリア１２１には、複数の画素ブロック２０が正方格子状に配置されて形成されている。画素ブロック２０は、マイクロレンズ１１ａに対向するように配列されている。画素ブロック２０の配設ピッチは、マイクロレンズ１１ａの配設ピッチと同じである。画素ブロック２０は、複数の画素１２３から構成され、マイクロレンズ１１ａよりも小さい。

【0024】

ここで、簡潔に説明するために、画素ブロック２０を構成する画素数は、図１（ａ）および図２（ｂ）では３（Ｈ）×３（Ｖ）で表し、図３（ａ）では８（Ｈ）×８（Ｖ）で表す。画素ブロック２０を構成する画素数は、多いほど視差を正確に再現でき、例えば非特許文献１に記載された要素画素数４０（Ｈ）×４０（Ｖ）や、それ以上であってもよい。

【0025】

また、画素ブロック２０がマイクロレンズ１１ａよりも小さいとは、画素ブロック２０を構成するすべての画素の全体部分が、マイクロレンズ１１ａを画素エリアに投影した領域に完全に含まれることを意味する。言い換えると、図３（ａ）に示すように、平面視において、画素ブロック２０を構成するすべての画素の全体部分が、マイクロレンズ１１ａの輪郭内に配置されていてマイクロレンズ１１ａの輪郭に重なることがないことを意味する。例えば画素ブロック２０の全体形状が正方形でマイクロレンズ１１ａの形状が正円であれば、その正方形は、正円に内接する正方形よりも小さいことになる。

【0026】

図３（ｂ）に示すように、Ａ／Ｄ変換回路基板１３は、例えば、支持基板１３３と、Ａ／Ｄ変換回路１３２と、各Ａ／Ｄ変換回路１３２に接続された配線１３１と、配線を絶縁するための絶縁層１７と、を備えている。支持基板１３３は、例えばシリコン基板からなる。Ａ／Ｄ変換回路１３２は、例えばＮチャネルＭＯＳトランジスタやＰチャネルＭＯＳトランジスタで構成され、チャネル領域１４と、拡散層１５と、ゲート１６と、を備えている。配線１３１の材料としては、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｗなどの金属を用いることができる。絶縁層１７の材料としては、例えばＳｉＯ_２やＡｌ₂Ｏ₃等の酸化膜を用いることができる。

【0027】

図３（ｂ）に示すように、画素基板１２の回路と、Ａ／Ｄ変換回路基板１３の回路とは、ＴＳＶ構造によって接続されている。このＴＳＶ構造は、ＴＳＶ１２４（第１のＴＳＶ）と、ＴＳＶ１２６（第２のＴＳＶ）と、中継電極１２５と、を備えている。ＴＳＶ１２４は、画素基板１２を貫通して形成されてＡ／Ｄ変換回路基板１３の回路（Ａ／Ｄ変換回路１３２、配線１３１）に電気的に接続されている。ＴＳＶ１２６は、画素基板１２の回路（画素１２３、配線１２７）に電気的に接続されている。中継電極１２５は、画素基板１２の画素エリア１２１が配置された面においてＴＳＶ１２４とＴＳＶ１２６とを電気的に接続する。

【0028】

図３および図４に示すように、ＴＳＶ１２４、中継電極１２５およびＴＳＶ１２６（以下、ＴＳＶ構造という）は、マイクロレンズ周辺部３１、および、隣接するマイクロレンズの間３２を、画素エリアに投影した領域に形成されている。なお、図３（ａ）および図４（ｂ）に示すように、画素エリアの表面（光入射面）には中継電極１２５が配置されており、ＴＳＶ１２４，１２６は中継電極１２５の直下に配置されて隠れていることから画素エリアの表面（光入射面）には視認されない。

【0029】

撮像素子１は、図３（ａ）に示すように、画素ブロック２０ごとにＴＳＶ構造を備えており、ＴＳＶ構造は、画素ブロック２０内の画素１２３に接続された配線１２７に接続されている。言い換えると、撮像素子１では、画素ブロック２０それぞれに対応するようにＴＳＶ構造が形成されており、対応するＴＳＶ構造が形成されていない画素ブロックは存在しない。また、配線１２７は、画素ブロック２０内の画素１２３にだけ接続されており、隣接する画素ブロック２０内の画素１２３には接続されていない。

【0030】

撮像素子１は、図３（ａ）に示すように、ＴＳＶ構造が、画素ブロック２０における画素列内の全ての画素１２３に接続された配線１２７に接続されている。言い換えると、撮像素子１では、配線１２７は、画素ブロック２０内における画素列ごとに形成されている。

【0031】

図３（ｂ）に示すように、ＴＳＶ１２６は、例えば、画素基板１２の上面から画素基板１２の配線１２７に接続するように形成されている。ＴＳＶ１２４は、画素基板１２の上面からＡ／Ｄ変換回路基板１３の配線１３１に接続するように形成されている。ＴＳＶ１２６とＴＳＶ１２４とは中継電極１２５を介して繋がっている。

【0032】

ＴＳＶ構造の材料としては、接合に適した材料、例えばＣｕやＡｕなどの金属を用いることができる。ＴＳＶ１２４，１２６の平面視サイズは、例えば約３μｍであり、非特許文献１に記載されたレンズピッチ（０．１ｍｍ）より十分に小さく、非特許文献１に記載された画素ピッチ（２．４５μｍ）程度である。

【0033】

中継電極１２５は、画素ブロック２０において画素１２３の列毎に形成され、かつ、画素ブロック２０の外に配置される。そのために、中継電極１２５の平面視形状は、当該中継電極１２５で互いに接続されるＴＳＶ１２４，１２６の並び方向（図３（ａ）における縦方向）に長い形状である。中継電極１２５は、図４（ｂ）に示すように、平面視で、ＴＳＶ１２４，１２６を完全に覆うサイズを有している。中継電極１２５が、ＴＳＶ１２４，１２６が並んでいる列方向に長いので、ＴＳＶ１２４，１２６のサイズが画素ピッチ程度であっても、本実施形態のように、マイクロレンズ１１ａごとに、かつ、画素ブロック２０内の１列分の画素１２３ごとに、中継電極１２５を形成することができる。画素ブロック２０ごとに中継電極１２５で接続されることにより、撮像素子１は、各マイクロレンズ１１ａのさらに画素列ごとに処理単位を形成している。

【0034】

［撮像素子の製造方法］
第１実施形態に係る撮像素子の製造方法の一例について図５～図６を参照して説明する。なお、ここでは、ＴＳＶ構造の製造方法について着目して説明を行い、それ以外の工程については説明を省略する。図５（ａ）に、積層される前の画素基板１２ａとＡ／Ｄ変換回路基板１３ａとを示す。画素基板１２ａには、複数の画素１２３からなる画素ブロック２０と、各画素１２３に接続された配線１２７と、配線１２７を絶縁するための絶縁層１８と、が形成されている。なお、積層される前の画素基板１２ａには支持基板１２８が付随している。また、Ａ／Ｄ変換回路基板１３ａには、支持基板１３３と、Ａ／Ｄ変換回路１３２と、各Ａ／Ｄ変換回路１３２に接続された配線１３１と、配線１３１を絶縁するための絶縁層１７と、が形成されている。また、これら画素基板１２ａとＡ／Ｄ変換回路基板１３ａとの接合面は、平坦化しておく。平坦化の方法としては、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）等を用いることができる。

【0035】

次に、画素基板１２ａとＡ／Ｄ変換回路基板１３ａとを接合し、その後、支持基板１２８を研削やＣＭＰ等の方法を用いて除去する。続けて、図５（ｂ）に示すように、画素基板１２ａの上面からＡ／Ｄ変換回路基板１３ａの配線１３１に達するスルーホール３と、画素基板１２ａの上面から画素基板１２ａの配線１２７に達するスルーホール５とを形成する。スルーホール３，５は、例えばフォトリソグラフィとエッチングにより形成される。
次に、画素基板１２ａの上面にフォトレジストを塗布し、フォトリソグラフィにより中継電極１２５となる部分を開口する。次に、図示しないバリアメタル材料をスパッタにより堆積し、続いて、図６（ａ）に示すように、フォトレジスト６の上、およびフォトレジスト６の開口８内に、メッキ処理により埋め込み電極材料７を堆積する。

【0036】

次に、図６（ｂ）に示すように、フォトレジスト６を剥離する。このとき、フォトレジスト６上のバリアメタル材料と埋め込み電極材料７がリフトオフされ、ＴＳＶ１２４、ＴＳＶ１２６、中継電極１２５が一体で形成される。以上により、撮像素子１が完成する。

【0037】

第１実施形態に係る撮像素子１は、画素１２３が、個々のマイクロレンズ１１ａの直下のみに限定的に配置された構造を有している。そのため、画素エリア１２１において画素１２３の配置されていない部分にＴＳＶ構造を形成することができる。このようにＴＳＶ構造を画素エリアに形成できることから、画素エリアに並んだ１列分の画素を３つ以上の複数の処理単位に分割して、画素からの信号を読み出すＡ／Ｄ変換回路が受け持つ画素数を容易に減らすことができる。したがって、超多画素のインテグラル方式の撮像素子において、フレームレートの低下を抑制することができる。その結果、超多画素を高フレーム周波数で読みだす必要があるスーパーハイビジョン用の撮像機器等に対しても好適なものとすることができる。また、この撮像素子の製造工程においては、画素基板１２ａとＡ／Ｄ変換回路基板１３ａとを積層する際に、難易度の高いハイブリッドボンディングを行わずに済むため、製造が容易である。

【0038】

（第２実施形態）
第２実施形態に係る撮像素子の構成について図７を参照して説明する。図７（ａ）は図１のＰ部に相当する平面図であり、図７（ｂ）は図７（ａ）のVIIB－VIIB線における模式的な断面図である。第１実施形態と同じ構成には同じ符号を付して説明を適宜省略する。

【0039】

第２実施形態では、画素基板１２Ｂは、複数の画素ブロック２０にわたるように配線１２７が列方向に延設している。同様に、Ａ／Ｄ変換回路基板１３Ｂは、複数の画素ブロック２０に亘るように配線１３１が列方向に延設している。また、ＴＳＶ１２４、中継電極１２５およびＴＳＶ１２６（ＴＳＶ構造）は、隣接する複数の画素ブロック２０の各画素１２３に接続された配線１２７に接続されている。言い換えると、第２実施形態の撮像素子１では、画素ブロック２０それぞれに対応するようにＴＳＶ構造が形成されているわけではなく、図７（ｂ）に示すように、対応するＴＳＶ構造が形成されていない画素ブロック２０（図７（ｂ）において右側）が存在する。

【0040】

中継電極１２５は、ＴＳＶ１２４，１２６が並んでいる列方向（図７（ａ）における縦の列方向）に隣接する２つのマイクロレンズ１１ａにわたって、かつ、画素ブロック２０内の１列分の画素ごとに形成されている。これにより、第２実施形態の撮像素子１は、隣接する２つのマイクロレンズ１１ａの直下のすべての画素をまとめた隣接画素ブロック群の画素列ごとに処理単位を形成している。

【0041】

第２実施形態に係る撮像素子１は、第１実施形態と同様の効果を奏することができることに加え、ＴＳＶ構造の個数を低減することができるため、製造が容易である。
また、ここでは、画素基板１２の配線１２７が、隣接する２つの画素ブロック２０にわたって形成されていることとしたが、一列に隣接する３つ以上の画素ブロック２０にわたって形成されていても構わない。これにより、第２実施形態の変形例に係る撮像素子１は、隣接する３つ以上のマイクロレンズ１１ａの直下のすべての画素をまとめた隣接画素ブロック群の画素列ごとに処理単位を形成することができる。

【0042】

（第３実施形態）
第３実施形態に係る撮像素子の構成について図８を参照して説明する。図８（ａ）は図１のＰ部に相当する平面図、図８（ｂ）は図８（ａ）のVIIIB－VIIIB線における模式的な断面図である。第１実施形態と同じ構成には同じ符号を付して説明を適宜省略する。なお、図８（ａ）のVIIIB－VIIIB線の位置は、図３（ａ）のIIIB－IIIB線の位置から右側にシフトしている。そのため、図８（ｂ）には、マイクロレンズ１１ａの端面も表示されている。

【0043】

第３実施形態では、図８（ａ）に平面視で示すように、１つのマイクロレンズ１１ａについてＴＳＶ構造（ＴＳＶ１２４、中継電極１２５およびＴＳＶ１２６）を１ヶ所にまとめた配置とした点が第１実施形態と異なっている。なお、図８（ｂ）に示す画素基板１２とＡ／Ｄ変換回路基板１３の断面レイアウトは、図３（ｂ）に示す画素基板１２とＡ／Ｄ変換回路基板１３の断面レイアウトと同様である。

【0044】

第３実施形態では、ＴＳＶ構造は、画素ブロック２０内の全ての画素１２３に接続された配線１２７に接続されている。言い換えると、第３実施形態の撮像素子１では、配線１２７は、平面視で、画素ブロック２０内の全ての画素１２３をくまなく経由し、画素ブロック２０内の全ての画素１２３に接続するように形成されている。図８（ａ）に示した例では、配線１２７は、右端の１列分の画素を経由した後、左隣の１列分の画素を経由する、といった往復を繰り返す経路で画素ブロック２０内の全ての画素１２３に接続している。中継電極１２５は、画素ブロック２０ごとに形成されている。これにより、第３実施形態の撮像素子１は、画素ブロック２０ごとに処理単位を形成している。

【0045】

第３実施形態に係る撮像素子１は、第１実施形態と同様の効果を奏することができることに加え、ＴＳＶ構造の個数を低減することができるため、製造が容易である。また、回路規模が小さくなるので消費電力を低減できる。なお、配線１２７の平面視における形状は、一筆書きで全ての画素１２３を経由するように選択することができれば、図８（ａ）に示した形状に限るものではない。

【0046】

以上、本発明の各実施形態に係る撮像素子について説明したが、本発明の趣旨はこれらの記載に限定されるものではなく、特許請求の範囲の記載に基づいて広く解釈されなければならない。また、これらの記載に基づいて種々変更、改変などしたものも本発明の趣旨に含まれることはいうまでもない。例えば、図３および図４に示した例では、ＴＳＶ１２４は、マイクロレンズ周辺部３１、および、隣接するマイクロレンズの間３２を、画素エリアに投影した領域に形成されているとして説明したが、マイクロレンズ周辺部３１、または、隣接するマイクロレンズの間３２を、画素エリアに投影した領域に形成されていることとしてもよい。

【0047】

前記実施形態では、撮像素子１は、画素基板１２と、Ａ／Ｄ変換回路基板１３と、の２層構造として説明したが、３層以上の積層構造であっても構わない。３層目は、例えばＤＲＡＭ（Dynamic Random Access Memory）等の画像メモリを有するチップとすることもできる。３層構造の場合、２層目と３層目とを繋ぐＴＳＶ、または、１層目と３層目とを繋ぐＴＳＶを配置する。

【0048】

前記実施形態では、撮像素子１は、二次元イメージセンサであるものとして説明したが、撮像素子１は、マイクロレンズアレイ１１をさらに備えて、二次元イメージセンサ部とマイクロレンズアレイ部との組立体であってもよい。この場合、マイクロレンズアレイ１１を、画素基板１２の光入射面から、マイクロレンズの焦点距離等に応じた所定距離だけ離間させて保持するマイクロレンズアレイホルダ等を備える。

【0049】

前記実施形態では、マイクロレンズ１１ａが平凸レンズであるものとしたが、レンズ種類はこれに限らず、平凸レンズのほか、例えば凸レンズ、ボールレンズ、屈折率分布レンズ、回折光学素子、凹レンズ、あるいは、これらの組み合せでもよい。マイクロレンズ１１ａの平面視における形状が円形であるものとしたが、レンズ形状はこれに限らず、正円のほか、例えば楕円、横長の矩形、正六角形等の多角形でもよい。マイクロレンズ１１ａの配置は、正方格子配列であるものとしたが、より細密な配列が可能なデルタ配列であってもよい。マイクロレンズアレイは、２次元状に微小レンズを配列したものだけでなく、水平方向に縦長のレンズを並べたレンチキュラーレンズや、ピンホールアレイを用いてもよい。

【符号の説明】

【0050】

１ 撮像素子
１１ マイクロレンズアレイ
１１ａ マイクロレンズ
１２ 画素基板
１３ Ａ／Ｄ変換回路基板（信号処理回路基板）
１４ チャネル領域
１５ 拡散層
１６ ゲート
１７，１８ 絶縁層
２０ 画素ブロック
３０ マイクロレンズ中心部
３１ マイクロレンズ周辺部
３２ 隣接するマイクロレンズの間
１２１ 画素エリア
１２３ 画素
１２４ ＴＳＶ（第１のＴＳＶ）
１２５ 中継電極
１２６ ＴＳＶ（第２のＴＳＶ）
１２７ 画素基板の配線
１２８ 支持基板
１３１ Ａ／Ｄ変換回路基板の配線
１３２ Ａ／Ｄ変換回路
１３３ 支持基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】