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特許7420906チップ特性測定方法、テスト装置及び非一時的コンピュータ可読媒体
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2024-01-15
(45)【発行日】2024-01-23
(54)【発明の名称】チップ特性測定方法、テスト装置及び非一時的コンピュータ可読媒体
(51)【国際特許分類】
   G01R 31/30 20060101AFI20240116BHJP
   G01R 31/3173 20060101ALI20240116BHJP
   H01L 21/66 20060101ALI20240116BHJP
【FI】
G01R31/30
G01R31/3173
H01L21/66 F
【請求項の数】 20
(21)【出願番号】P 2022204590
(22)【出願日】2022-12-21
【審査請求日】2022-12-21
(31)【優先権主張番号】111143731
(32)【優先日】2022-11-16
(33)【優先権主張国・地域又は機関】TW
(73)【特許権者】
【識別番号】507185945
【氏名又は名称】創意電子股▲ふん▼有限公司
(73)【特許権者】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Taiwan Semiconductor Manufacturing Company,Ltd.
【住所又は居所原語表記】No.8, Li-Hsin Rd.6, Hsinchu Science Park, Hsinchu, TAIWAN
(74)【代理人】
【識別番号】110002321
【氏名又は名称】弁理士法人永井国際特許事務所
(72)【発明者】
【氏名】汪 鼎豪
(72)【発明者】
【氏名】林 倍如
【審査官】島田 保
(56)【参考文献】
【文献】特開2008-98322(JP,A)
【文献】特開2012-84787(JP,A)
【文献】特開2012-68174(JP,A)
【文献】米国特許出願公開第2014/0225624(US,A1)
【文献】中国特許出願公開第108027402(CN,A)
(58)【調査した分野】(Int.Cl.,DB名)
G01R 31/28-31/3193
H01L 21/66
(57)【特許請求の範囲】
【請求項1】
テスト装置により作動電圧を、前記作動電圧に基づいて複数の発振信号を生成するための複数の発振器回路を含むチップに出力することと、
前記テスト装置が第1のクロック周期を有するシステムクロック信号を前記チップに出力した場合、前記テスト装置により前記チップをテストすることと、
を備え、
前記テスト装置が前記第1のクロック周期を有する前記システムクロック信号を前記チップに出力した場合、前記テスト装置により前記チップをテストすることは、
前記チップが正常状態から故障状態に変化するまで、前記テスト装置により前記作動電圧を順に変えることで、第1の境界作動電圧を生成することと、
前記テスト装置により、前記第1の境界作動電圧に基づいて生成された前記複数の発振信号を、前記チップの前記第1のクロック周期に対応するチップ特性を表す第1の測定データとして記録することと、
を含むチップ特性測定方法。
【請求項2】
前記第1のクロック周期は、前記チップが前記第1の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間と前記クリティカルパスのセットアップ時間の総和にほぼ等しい請求項1に記載のチップ特性測定方法。
【請求項3】
前記第1のクロック周期は、前記チップが前記第1の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間にほぼ等しい請求項1に記載のチップ特性測定方法。
【請求項4】
前記テスト装置が第2のクロック周期を有する前記システムクロック信号を前記チップに出力した場合、前記テスト装置により前記チップをテストすることを更に備え、
前記テスト装置が前記第2のクロック周期を有する前記システムクロック信号を前記チップに出力した場合、前記テスト装置により前記チップをテストすることは、
前記チップが前記正常状態から前記故障状態に変化するまで、前記テスト装置により前記作動電圧を順に変えることで、第2の境界作動電圧を生成することと、
前記テスト装置により、前記第2の境界作動電圧に基づいて生成された前記複数の発振信号を、前記チップの前記第2のクロック周期に対応するチップ特性を表す第2の測定データとして記録することと、
を含む請求項1に記載のチップ特性測定方法。
【請求項5】
前記第2のクロック周期は、前記チップが前記第2の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間と前記クリティカルパスのセットアップ時間の総和にほぼ等しい請求項4に記載のチップ特性測定方法。
【請求項6】
前記第2のクロック周期は、前記チップが前記第2の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間にほぼ等しい請求項4に記載のチップ特性測定方法。
【請求項7】
前記第1の測定データ、前記第2の測定データ、前記第1のクロック周期及び前記第2のクロック周期に基づき、前記テスト装置により前記チップの性能推定関数を確立することを更に含む請求項4に記載のチップ特性測定方法。
【請求項8】
前記性能推定関数は、前記作動電圧の大きさと前記チップのクリティカルパスのデータ遅延時間との間の対応関係を計算するために用いられる請求項7に記載のチップ特性測定方法。
【請求項9】
前記第1の測定データ、前記第2の測定データ、前記第1のクロック周期及び前記第2のクロック周期に基づき、前記テスト装置により前記チップの性能推定関数を確立することは、
前記テスト装置により複数の重みを計算することを含み、
前記第1の測定データの前記複数の発振信号の周期にそれぞれ前記複数の重みを乗算することで生成された複数の第1の積の総和は、前記第1のクロック周期に等しく、
前記第2の測定データの前記複数の発振信号の周期にそれぞれ前記複数の重みを乗算することで生成された複数の第2の積の総和は、前記第2のクロック周期に等しい請求項7に記載のチップ特性測定方法。
【請求項10】
チップをテストするためのテスト装置であって、
作動電圧を出力するための電源供給回路と、
システムクロック信号を出力するためのクロック生成回路と、
前記電源供給回路が前記作動電圧を、前記作動電圧に基づいて複数の発振信号を生成するための複数の発振器回路を含む前記チップに出力するように制御することと、前記クロック生成回路が第1のクロック周期を有する前記システムクロック信号を前記チップに出力するように制御した場合、前記チップをテストすることと、を実行するための計算回路と、
を備え、
前記計算回路は、前記クロック生成回路が前記第1のクロック周期を有する前記システムクロック信号を前記チップに出力するように制御した場合、前記チップをテストすることは、
前記チップが正常状態から故障状態に変化するまで、前記電源供給回路が前記作動電圧を順に変えるように制御することで、第1の境界作動電圧を生成することと、
前記第1の境界作動電圧に基づいて生成された前記複数の発振信号を、前記チップの前記第1のクロック周期に対応するチップ特性を表す第1の測定データとして記録することと、を含むテスト装置。
【請求項11】
前記第1のクロック周期は、前記チップが前記第1の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間と前記クリティカルパスのセットアップ時間の総和にほぼ等しい請求項10に記載のテスト装置。
【請求項12】
前記第1のクロック周期は、前記チップが前記第1の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間にほぼ等しい請求項10に記載のテスト装置。
【請求項13】
前記計算回路は、更に、
前記クロック生成回路が第2のクロック周期を有する前記システムクロック信号を前記チップに出力するように制御した場合、前記チップをテストすることを実行するために用いられ、
前記計算回路は、前記クロック生成回路が前記第2のクロック周期を有する前記システムクロック信号を前記チップに出力するように制御した場合、前記チップをテストすることは、
前記チップが前記正常状態から前記故障状態に変化するまで、前記電源供給回路が前記作動電圧を順に変えるように制御することで、第2の境界作動電圧を生成することと、
前記第2の境界作動電圧に基づいて生成された前記複数の発振信号を、前記チップの前記第2のクロック周期に対応するチップ特性を表す第2の測定データとして記録することと、を含む請求項10に記載のテスト装置。
【請求項14】
前記第2のクロック周期は、前記チップが前記第2の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間と前記クリティカルパスのセットアップ時間の総和にほぼ等しい請求項13に記載のテスト装置。
【請求項15】
前記第2のクロック周期は、前記チップが前記第2の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間にほぼ等しい請求項13に記載のテスト装置。
【請求項16】
前記計算回路は、更に、
前記第1の測定データ、前記第2の測定データ、前記第1のクロック周期及び前記第2のクロック周期に基づき、前記チップの性能推定関数を確立するために用いられる請求項13に記載のテスト装置。
【請求項17】
前記性能推定関数は、前記作動電圧の大きさと前記チップのクリティカルパスのデータ遅延時間との間の対応関係を計算するために用いられる請求項16に記載のテスト装置。
【請求項18】
前記第1の測定データ、前記第2の測定データ、前記第1のクロック周期及び前記第2のクロック周期に基づき、前記チップの性能推定関数を確立することは、
複数の重みを計算することを含み、
前記第1の測定データの前記複数の発振信号の周期にそれぞれ前記複数の重みを乗算することで生成された複数の第1の積の総和は、前記第1のクロック周期に等しく、
前記第2の測定データの前記複数の発振信号の周期にそれぞれ前記複数の重みを乗算することで生成された複数の第2の積の総和は、前記第2のクロック周期に等しい請求項16に記載のテスト装置。
【請求項19】
複数のコンピュータ可読命令を含む非一時的コンピュータ可読媒体であって、テスト装置が前記複数のコンピュータ可読命令を実行すると、前記複数のコンピュータ可読命令が、前記テスト装置に、
作動電圧を、前記作動電圧に基づいて複数の発振信号を生成するための複数の発振器回路を含むチップに出力する動作と、
前記テスト装置が第1のクロック周期を有するシステムクロック信号を前記チップに出力した場合、前記チップをテストする動作と、
を実行させ、
前記テスト装置が前記第1のクロック周期を有する前記システムクロック信号を前記チップに出力した場合、前記チップをテストする動作は、
前記チップが正常状態から故障状態に変化するまで、前記作動電圧を順に変えることで、第1の境界作動電圧を生成することと、
前記第1の境界作動電圧に基づいて生成された前記複数の発振信号を、前記チップの前記第1のクロック周期に対応するチップ特性を表す第1の測定データとして記録することと、を含む非一時的コンピュータ可読媒体。
【請求項20】
前記第1のクロック周期は、前記チップが前記第1の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間と前記クリティカルパスのセットアップ時間の総和にほぼ等しい請求項19に記載の非一時的コンピュータ可読媒体。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、チップ性能推定技術に関し、特にチップ特性測定方法、テスト装置及び非一時的コンピュータ可読媒体に関する。
【背景技術】
【0002】
ポストシリコン検証段階は、チップの性能、機能と信頼性に対するテストを含む。クリティカルパス(critical path)がチップの操作可能な最高周波数を決定するため、クリティカルパスにおける信号伝送特性は、集積回路の性能を推定するために使用可能であるが、クリティカルパスは、通常、チップにおいて積層された素子とパッケージング材料により遮蔽されているため、チップの性能はポストシリコン検証段階で正確に分析することができない。同じ理由に基づき、チップの素子特性も同様にポストシリコン検証段階で直接測定しにくく、チップが全面的で完全な信頼性テストを受けることができない。
【発明の概要】
【0003】
本開示は、テスト装置により作動電圧を、作動電圧に基づいて複数の発振信号を生成するための複数の発振器回路を含むチップに出力することと、テスト装置が第1のクロック周期を有するシステムクロック信号をチップに出力した場合、テスト装置によりチップをテストすることと、を備え、テスト装置が第1のクロック周期を有するシステムクロック信号をチップに出力した場合、テスト装置によりチップをテストすることは、チップが正常状態から故障状態に変化するまで、テスト装置により作動電圧を順に変えることで、第1の境界作動電圧を生成することと、テスト装置により、第1の境界作動電圧に基づいて生成された複数の発振信号を、チップの第1のクロック周期に対応するチップ特性を表す第1の測定データとして記録することと、を含むチップ特性測定方法を提供する。
【0004】
本開示は、チップをテストするためのテスト装置であって、作動電圧を出力するための電源供給回路と、システムクロック信号を出力するためのクロック生成回路と、電源供給回路が作動電圧を、作動電圧に基づいて複数の発振信号を生成するための複数の発振器回路を含むチップに出力するように制御することと、クロック生成回路が第1のクロック周期を有するシステムクロック信号をチップに出力するように制御した場合、チップをテストすることと、を実行するための計算回路と、を備え、計算回路は、クロック生成回路が第1のクロック周期を有するシステムクロック信号をチップに出力するように制御した場合、チップをテストする時、チップが正常状態から故障状態に変化するまで、電源供給回路が作動電圧を順に変えるように制御することで、第1の境界作動電圧を生成することと、第1の境界作動電圧に基づいて生成された複数の発振信号を、チップの第1のクロック周期に対応するチップ特性を表す第1の測定データとして記録することと、を実行するために用いられるテスト装置を提供する。
【0005】
本開示は、複数のコンピュータ可読命令を含む非一時的コンピュータ可読媒体であって、テスト装置が複数のコンピュータ可読命令を実行すると、複数のコンピュータ可読命令が、テスト装置に、作動電圧に基づいて複数の発振信号を生成するための複数の発振器回路を含むチップに作動電圧を出力する動作と、テスト装置が第1のクロック周期を有するシステムクロック信号をチップに出力した場合、前記チップをテストする動作と、を実行させ、テスト装置は、第1のクロック周期を有するシステムクロック信号をチップに出力した場合、チップをテストする時、チップが正常状態から故障状態に変化するまで、作動電圧を順に変えることで、第1の境界作動電圧を生成することと、第1の境界作動電圧に基づいて生成された複数の発振信号を、チップの第1のクロック周期に対応するチップ特性を表す第1の測定データとして記録することと、を実行するために用いられる非一時的コンピュータ可読媒体を提供する。
【0006】
上記チップ特性測定方法、テスト装置及び非一時的コンピュータ可読媒体の利点の1つは、チップのパッケージングハウジングと半導体構造を破壊することなくチップの種々の素子特性を測定できることにある。
【図面の簡単な説明】
【0007】
図1】本開示の一実施例によるチップ特性測定システムの簡略化後の機能ブロック図である。
図2】本開示の一実施例によるリング発振器の簡略化後の機能ブロック図である。
図3】本開示の一実施例によるリング発振器の簡略化後の機能ブロック図である。
図4】本開示の別の実施例によるリング発振器の簡略化後の機能ブロック図である。
図5】本開示の更なる実施例によるチップ特性測定方法のフローチャートである。
図6図5のチップ特性測定方法の細部のフローチャートである。
図7】本開示の一実施例によるクリティカルパスの回路の一部の模式図である。
図8】本開示の一実施例によるチップの内部信号の波形模式図である。
図9】本開示の別の実施例によるチップの内部信号の波形模式図である。
【発明を実施するための形態】
【0008】
以下、関連する図面に合わせて本開示の実施例を説明する。図面において、同じ符号は、同じ又は類似する素子又は方法の工程を表す。
【0009】
本開示において使用される「約」、「ほぼ」又は「概ね約」は、通常、数値の誤差又は範囲が約20%以内、好ましくは約10%以内、更に好ましくは約5%以内であることを指す。明細書において明確に説明されていない限り、言及された数値は、全て「約」、「ほぼ」又は「概ね約」で表される誤差又は範囲のような近似値と見なされる。
【0010】
図1は、本開示の一実施例によるチップ特性測定システム100の簡略化後の機能ブロック図である。チップ特性測定システム100は、テスト装置110及びチップ120を含む。テスト装置110は、チップ120の機能と性能をテストするために用いられる。一実施例において、テスト装置110は、電源供給回路111、クロック生成回路112、テストデータ出力回路113、計算回路114及びメモリ115を含む。
【0011】
電源供給回路111は、作動電圧VDDをチップ120に出力するために用いられ、且つ計算回路114の制御により作動電圧VDDの大きさを調整するために用いられる。クロック生成回路112は、システムクロック信号CLKをチップ120に出力するために用いられ、且つ計算回路114の制御によりシステムクロック信号CLKのクロック周期を調整するために用いられる。テストデータ出力回路113は、チップ120に対して機能テストを行うように、メモリ115に記憶されてよい所定のパターン(例えば機能性パターン(functional pattern))に従ってテストデータDAをチップ120に出力するために用いられる。
【0012】
計算回路114は、チップ120から、チップ120内部の論理回路によりテストデータDAに基づいて生成されたチップ機能テスト結果Func_outを受信するために用いられる。簡潔にするために、図1には、チップ120内部の論理回路の一部であるチップ120のクリティカルパス122のみが示されている。計算回路114は、チップ機能テスト結果Func_outに基づいてチップ120の現在の作動条件での動作状態、例えば正常状態を有するか又は故障状態を有するかを判断する。
【0013】
幾つかの実施例において、メモリ115には、チップ機能テスト結果Func_outに対応する理想的テスト結果が記憶されており、計算回路114は、チップ機能テスト結果Func_outと理想的テスト結果を比較する。チップ機能テスト結果Func_outにおける複数の数値と理想的テスト結果における複数の数値とが異なる数が予想範囲内にある場合、計算回路114は、チップ120の動作状態が正常状態であると判定する。逆に、計算回路114は、チップ120の動作状態が故障状態であると判定する。
【0014】
幾つかの実施例において、チップ120は、複数の発振器回路124_1~124_n及び監視制御回路126を含む。発振器回路124_1~124_nは、チップ120の異なる位置に設けられる。発振器回路124_1~124_nは、それぞれ複数の発振信号OS_1~OS_nを生成するために用いられる。監視制御回路126は、発振器回路124_1~124_nに結合し、発振信号OS_1~OS_nを受信し、発振信号OS_1~OS_nにフィルタリングと増幅などの信号処理を行うために用いられる。監視制御回路126は、更に計算回路114に結合し、且つ発振信号OS_1~OS_nを計算回路114に伝達するために用いられ、それにより、計算回路114は、チップ120の現在のテスト条件での素子特性を分析することができる。
【0015】
少なくとも一部の発振器回路124_1~124_nは、チップ120のクリティカルパス122の近くに設けられるため、発振信号OS_1~OS_nは、チップ120の性能を推定するために使用可能であることを指摘しておき、後で図7図9に合わせて説明する。
【0016】
幾つかの実施例において、テスト装置110は、自動テスト装置(automatic test equipment;ATEと略称する)であってよい。幾つかの実施例において、計算回路114は、1つ又は複数の汎用プロセッサ、デジタルシグナルプロセッサ、特定用途向け集積回路、フィールドプログラマブルゲートアレイ、他のプログラマブル論理装置又はそれらの任意の組み合わせにより実現されてよい。
【0017】
以下、如何に異なるリング発振器を利用して図1の発振器回路124_1~124_nを実現するかを説明する。図2図4は、本開示の複数の実施例によるリング発振器200、300及び400の簡略化後の機能ブロック図である。まず図2を参照されたく、リング発振器200は、複数の直列に結合するインバータINVを含み、且つセンシング信号Saを生成するために用いられる。インバータINVは、直列に結合するP型トランジスタMPとN型トランジスタMNを含み、P型トランジスタMPは、作動電圧VDDを受信するために用いられる。図2図4におけるインバータINVは、類似する素子と接続関係を有し、簡潔にするために、同じ内容が以下で省略される。
【0018】
図3を参照されたく、リング発振器300は、センシング信号Sbを生成するために用いられ、且つ交互に直列に結合するインバータINVとワイヤWRを含み、即ち、2つの隣り合うインバータINVの間にワイヤWRが設けられており、ワイヤWRは、指定された金属層で実現される。続いて図4を参照されたく、リング発振器400は、センシング信号Scを生成するために用いられ、且つ複数の直列に結合するインバータINVを含み、隣り合う2つのインバータINVの間に電圧制御素子42が結合している。電圧制御素子42は、インバータINVの負荷とみなされてよい。作動電圧VDDは、電圧制御素子42の素子特性を設定するために用いられてよい。例えば、電圧制御素子42は、容量値が作動電圧VDDにつれて変化する電圧制御コンデンサにより実現されてよい。
【0019】
幾つかの実施例において、図1の発振器回路124_1~124_nのそれぞれは、少なくとも1つのリング発振器200、少なくとも1つのリング発振器300、少なくとも1つのリング発振器400又はそれらの任意の組み合わせを含んでよく、即ち、発振信号OS_1~OS_nのそれぞれは、少なくとも1つのセンシング信号Sa、少なくとも1つのセンシング信号Sb、少なくとも1つのセンシング信号Sc又はそれらの任意の組み合わせを含んでよい。複数のリング発振器200のP型トランジスタMP及/又はN型トランジスタMNは、複数のセンシング信号Saの周期がチップ120のプロセスの変動を反映するために使用できるように、異なる臨界電圧を有する。複数のリング発振器300のワイヤWRは、複数のセンシング信号Sbの周期がチップ120の寄生素子の変動を反映するために使用できるように、異なる金属層により実現されてよい。また、センシング信号Scの周期は、作動電圧VDDの変動を反映するために使用できる。
【0020】
以上から分かるように、発振器回路124_1~124_nは、作動電圧VDDに基づいて発振信号OS_1~OS_nを生成する。計算回路114は、発振信号OS_1~OS_nのそれぞれの周期を分析することにより、前記発振信号に対応する位置のプロセスの変動、寄生素子の変動及/又は作動電圧VDDの変動を得ることができる。
【0021】
図5は、本開示の一実施例によるチップ特性測定方法500のフローチャートである。チップ特性測定方法500の特徴の任意の組み合わせ又はここで記述されている他の方法は、非一時的コンピュータ可読媒体に記憶されている複数のコンピュータ可読命令により実現可能である。テスト装置110又はその計算回路114がこれらの命令を実行すると、これらの命令によって前述した複数の方法の一部又は全部が実行される。ここで記述されている任意の方法もフローチャートに示されているものよりも多い又は少ない工程を含んでもよく、且つ方法における工程は任意の適切な順序で実行されてもよいことを理解すべきである。
【0022】
図1図5を同時に参照されたく、工程S510において、計算回路114は、発振器回路124_1~124_nが作動電圧VDDに基づいて発振信号OS_1~OS_nを生成するように、電源供給回路111が作動電圧VDDをチップ120に提供するように制御することができる。
【0023】
工程S520において、計算回路114は、チップ120に対して機能テストを実行する。計算回路114は、クロック生成回路112がシステムクロック信号CLKに第1のクロック周期P1を有するように設定し、且つシステムクロック信号CLKをチップ120に出力するように制御する。計算回路114は、テストデータ出力回路113がテストデータDAをチップ120に出力するようにも制御する。それにより、チップ120における論理回路(クリティカルパス122を含む)は、システムクロック信号CLKとテストデータDAに基づいて論理演算を行い、チップ120がチップ機能テスト結果Func_outを出力する。計算回路114は、チップ機能テスト結果Func_outによりチップ120の特定のテスト条件での特性を得ることができ、後で工程S520についての更なる説明を参照されたい。
【0024】
幾つかの実施例において、図6に示すように、工程S520は工程S522~S526を含む。工程S522において、計算回路114は、チップ機能テスト結果Func_outに基づいてチップ120が正常状態にあるか否かを判断する。チップ120が正常状態にある場合、計算回路114は、工程S524を実行することで、電源供給回路111が作動電圧VDDを変える(例えば降下させるか又は上昇させる)ように制御する。工程S524が終了した後、計算回路114は、工程S522を再度実行する。一方、チップ120が故障状態にある(即ち、工程S522において「いいえ」と判断した)場合、計算回路114は、工程S526を実行することで、現在の発振信号OS_1~OS_nの周期をチップ120の第1のクロック周期P1に対応するチップ特性を表す測定データMD1としてメモリ115に記録する。
【0025】
換言すれば、電源供給回路111は、チップ120が正常状態から故障状態に変化するまで、作動電圧VDDを順に変える(例えば順に降下させるか又は順に上昇させる)。簡潔にするために、この場合の作動電圧VDDを後述される段落で「第1の境界作動電圧」と称する。計算回路114は、発振器回路124_1~124_nが第1の境界作動電圧に基づいて生成した発振信号OS_1~OS_nを記録する。それにより、計算回路114は、チップ120のパッケージングハウジングと半導体構造を破壊することなく、第1のクロック周期P1及び第1の境界作動電圧で形成されたテスト条件での、チップ120のプロセスの変動、寄生素子の変動及/又は作動電圧VDDの変動を得ることができる。また、計算回路114は、前述したテスト条件でのテストデータDAのクリティカルパス122におけるデータ遅延時間TDを得ることもでき、以下、図7~9に合わせて説明する。
【0026】
図7は、本開示の一実施例によるクリティカルパス122の回路の一部の模式図である。クリティカルパス122は、フリップフロップ710~720及び組み合わせ論理ユニット730を含む。フリップフロップ710~720は、それぞれ入力端D及び出力端Qを含む。組み合わせ論理ユニット730は、フリップフロップ710~720の間に直列に接続される。フリップフロップ710~720は、システムクロック信号CLKに基づいてテストデータDAを一時記憶し、テストデータDAは、フリップフロップ710~720と組み合わせ論理ユニット730の間で順に伝達される。
【0027】
図8~9は、本開示の幾つかの実施例によるチップ120の内部信号の波形模式図である。図8におけるデータ遅延時間TDは、変えられていない(例えば降下していない又は上昇していない)作動電圧VDDに対応する。データ遅延時間TDは、テストデータDAがフリップフロップ710を介してフリップフロップ720に伝達される時における、組み合わせ論理ユニット730による信号伝送遅延時間として定義されてよい。幾つかの実施例において、データ遅延時間TDの始点は、フリップフロップ720の前回のサンプリングの時間TPaとされてよく、データ遅延時間TDの終点は、フリップフロップ720により受信されたテストデータDAがフリップフロップ720の前回のサンプリングの数値から新しい数値に変換した時間TPbとされてよい。
【0028】
システムクロック信号CLKが第1のクロック周期P1を維持している場合、作動電圧VDDが徐々に変えられる(例えば徐々に降下するか又は徐々に上昇する)時、データ遅延時間TDは、図8に示される長さから徐々に増加する。作動電圧VDDが第1の境界作動電圧に変えられた場合、図9に示すように、クリティカルパス122のデータ遅延時間TDとクリティカルパス122のセットアップ時間(setup time)STの総和は、第1のクロック周期P1にほぼ等しくなり、チップ120が故障状態に入る。それは、セットアップ時間STがフリップフロップ720によりサンプリングする前にテストデータDAが更新されて安定的に維持される必要のある時間であり、データ遅延時間TDの終点がセットアップ時間STの始点と重なり合うか、又はそれを超過した場合、テストデータDAがセットアップ時間ST内で安定的に維持できないからである。
【0029】
上記の図7~9に合わせた説明から分かるように、データ遅延時間TDを測定するために、チップ120のパッケージングハウジングと半導体構造を破壊する必要がない。チップ120が第1の境界作動電圧で動作して故障状態に入った場合、データ遅延時間TDは、第1のクロック周期P1から計算して得られ、即ち、データ遅延時間TDは、第1のクロック周期P1からセットアップ時間STを減算した値にほぼ等しい。幾つかの実施例において、チップ120が第1の境界作動電圧で動作して故障状態に入った場合、セットアップ時間STが相当に短いため、第1のクロック周期P1は、データ遅延時間TDにほぼ等しい。それにより、計算回路114は、第1のクロック周期P1及び第1の境界作動電圧で形成されたテスト条件での、クリティカルパス122におけるデータ遅延時間TDを得ることができる。幾つかの実施例において、クリティカルパス122におけるデータ遅延時間TDは、チップ120の性能を評価するために使用でき、例えば、データ遅延時間TDが短いほど、チップ120の性能が高い。
【0030】
再び図5を参照されたく、チップ特性測定方法500は工程S530を更に含む。工程S530が工程S520に類似するため、以下、両者の相違点のみについて説明する。工程S530において、計算回路114は、クロック生成回路112がシステムクロック信号CLKに第1のクロック周期P1とは異なる第2のクロック周期を有するように設定し、且つシステムクロック信号CLKをチップ120に出力するように制御する。計算回路114は、チップ120が正常状態から故障状態に変化するまで、電源供給回路111が作動電圧VDDを順に変える(例えば順に降下させるか又は順に上昇させる)ように制御する。簡潔にするために、この場合の作動電圧VDDを後述される段落で「第2の境界作動電圧」と称する。チップ120が故障状態にある場合、計算回路114は、現在の発振信号OS_1~OS_nの周期を、チップ120の第2のクロック周期に対応するチップ特性を表す測定データMD2としてメモリ115に記録する。このように、計算回路114は、第2のクロック周期及び第2の境界作動電圧で形成されたテスト条件での、チップ120のプロセスの変動、寄生素子の変動及/又は作動電圧VDDの変動、及びクリティカルパス122におけるデータ遅延時間TD(即ち、チップ120の性能)を得ることができる。
【0031】
幾つかの実施例において、チップ特性測定方法500は工程S540を更に含む。工程S540において、計算回路114は、測定データMD1、測定データMD2、第1のクロック周期P1及び第2のクロック周期に基づき、チップ120の性能推定関数を確立する。性能推定関数は、作動電圧VDDの大きさとデータ遅延時間TD(即ち、チップ120の性能)との間の対応関係を計算するために用いられる。性能推定関数は、以下の『式1』で表されてよい。符号「Psys」はシステムクロック信号CLKのクロック周期を表し、符号「Ki」は重みを表し、符号「TROSi(VDD)」は発振信号OS_1~OS_nの周期を表し、iとnは正の整数である。発振信号OS_1~OS_nの周期が作動電圧VDDにつれて変わるため、発振信号OS_1~OS_nの周期は、作動電圧VDDの関数として表されてよい。
【数1】
【0032】
第1のクロック周期P1と測定データMD1(即ち、工程S520で得られた発振信号OS_1~OS_nの周期)は、性能推定関数の1つの解集合とされてよく、即ち、測定データMD1における発振信号OS_1~OS_nの周期にそれぞれ上記複数の重みを乗算すると、第1のクロック周期P1に等しくなる。第2のクロック周期と測定データMD2(即ち、工程S520で得られた発振信号OS_1~OS_nの周期)は、性能推定関数のもう1つの解集合とされてよく、即ち、測定データMD2における発振信号OS_1~OS_nの周期にそれぞれ上記複数の重みを乗算すると、第2のクロック周期に等しくなる。上記条件により、計算回路114は、性能推定関数における複数の重みを求めるために、補間又は多項式回帰などの演算を複数回実行することができる。
【0033】
纏めていえば、性能推定関数により、計算回路114又は他の論理演算能力を有する電子装置は、チップ120が異なる作動電圧VDDで動作する時のデータ遅延時間TD(即ち、チップ120の性能)を簡単に予測することができ、チップ120の検証過程を加速するとともに、検証過程におけるハードウェアに対する要求を低減することに役立つ。
【0034】
明細書及び特許請求の範囲において所定の素子を指すために所定の用語が使用されている。当業者であれば、同様の素子は異なる名詞で称される場合があることを理解できる。明細書及び特許請求の範囲は、名称の差異で素子を区別するわけではなく、素子の機能上の差異を区別基準とする。明細書及び特許請求の範囲において言及された「包含」は制限のない用語であるため、「…を含むが、それ(ら)に限定されない」に解釈すべきである。また、「結合」は、ここで如何なる直接と間接の接続手段をも含む。従って、明細書に第1の素子が第2の素子に結合すると記述した場合、第1の素子が電気的接続又は無線伝送、光学伝送などの信号接続方法を介して第2の素子に直接接続されてもよく、又は他の素子又は接続手段を介して前記第2の素子に電気的又は信号的に間接接続されてもよいことを表す。
【0035】
ここで使用される「及び/又は」の記述方法は、列挙されたもののうちの1つ又は複数の項目の任意の組み合わせを含む。なお、明細書で特に明示されていない限り、如何なる単数形の用語も同時に複数形の意味を包含する。
【0036】
以上は本開示の好ましい実施例に過ぎず、本開示の範囲又は精神から逸脱することなく、本開示に種々の修飾と同等の変化を行うことができる。以上を纏めると、以下の特許請求の範囲内で本開示に対して行われる修飾と同等の変化は、全て本開示の網羅範囲に含まれる。
【符号の説明】
【0037】
100 チップ特性測定システム
110 テスト装置
111 電源供給回路
112 クロック生成回路
113 テストデータ出力回路
114 計算回路
115 メモリ
120 チップ
122 クリティカルパス
124_1~124_n 発振器回路
126 監視制御回路
200、300、400 リング発振器
42 電圧制御素子
500 チップ特性測定方法
S510~S540、S522~S526 工程
710、720 フリップフロップ
730 組み合わせ論理ユニット
MD1、MD2 測定データ
OS_1~OS_n 発振信号
VDD 作動電圧
CLK システムクロック信号
DA テストデータ
Func_out チップ機能テスト結果
INV インバータ
WR ワイヤ
Sa、Sb、Sc センシング信号
MP P型トランジスタ
MN N型トランジスタ
TPa、TPb 時間
P1 第1のクロック周期
TD データ遅延時間
ST セットアップ時間
【要約】
【課題】チップ特性測定方法を提供する。
【解決手段】チップ特性測定方法は、テスト装置により作動電圧を、作動電圧に基づいて複数の発振信号を生成するための複数の発振器回路を含むチップに出力することと、テスト装置が第1のクロック周期を有するシステムクロック信号をチップに出力した場合、テスト装置によりチップをテストすることと、を備え、テスト装置が第1のクロック周期を有するシステムクロック信号をチップに出力した場合、テスト装置によりチップをテストすることは、チップが正常状態から故障状態に変化するまで、テスト装置により作動電圧を順に変えることで、境界作動電圧を生成することと、テスト装置により、境界作動電圧に基づいて生成された複数の発振信号を、チップの第1のクロック周期に対応する特性を表す測定データとして記録することと、を含む。
【選択図】図5
図1
図2
図3
図4
図5
図6
図7
図8
図9