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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-01-16
(45)【発行日】2024-01-24
(54)【発明の名称】磁気抵抗ランダムアクセスメモリ装置の外部磁場検出
(51)【国際特許分類】
G11C 11/16 20060101AFI20240117BHJP
G11C 5/00 20060101ALI20240117BHJP
【ＦＩ】
G11C11/16 230
G11C11/16 280
G11C5/00 100
【請求項の数】
9
(21)【出願番号】P 2022164015
(22)【出願日】2022-10-12
(65)【公開番号】P2023098819
(43)【公開日】2023-07-11
【審査請求日】2022-10-12
(31)【優先権主張番号】63/294,527
(32)【優先日】2021-12-29
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/724,963
(32)【優先日】2022-04-20
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】110002321
【氏名又は名称】弁理士法人永井国際特許事務所
(72)【発明者】
【氏名】莊 學理
(72)【発明者】
【氏名】李 元仁
(72)【発明者】
【氏名】江 典蔚
(72)【発明者】
【氏名】史 毅駿
【審査官】後藤 彰
(56)【参考文献】
【文献】国際公開第２００７／０４０１６７（ＷＯ，Ａ１）
【文献】特表２００６－５２７４４７（ＪＰ，Ａ）
【文献】特開２００４－３０３３８２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １１／１６
Ｇ１１Ｃ ５／００
(57)【特許請求の範囲】
【請求項1】
磁気抵抗ランダムアクセスメモリ装置に対する外部磁場効果を判定するためのコントローラによる方法であって、前記磁気抵抗ランダムアクセスメモリ装置と前記コントローラは動作可能に関連付けられ、前記方法は、前記磁気抵抗ランダムアクセスメモリ装置からメモリデータ及び前記メモリデータに対応する誤り訂正冗長性を読み取るステップと、
前記メモリデータ及び前記誤り訂正冗長性に基づいて誤り訂正符号チェックを実行することにより、前記磁気抵抗ランダムアクセスメモリ装置の保持失敗率を指示するビット誤り率を判定するステップと、
前記保持失敗率と所定の失敗率しきい値を比較するステップと、
前記保持失敗率が前記失敗率しきい値より大きい場合、前記メモリデータが信頼できないことを指示する通知信号を提供するステップと、を含むコントローラによる方法。
【請求項2】
誤り訂正動作を実行するステップと、前記保持失敗率が前記失敗率しきい値より小さい場合、前記メモリデータの訂正されたビットにより前記磁気抵抗ランダムアクセスメモリ装置に対して書き換えるステップと、を更に含む請求項１に記載の方法。
【請求項3】
前記磁気抵抗ランダムアクセスメモリ装置に記憶されている前記メモリデータが信頼できない場合、セキュリティデータを保護するように破棄コマンドを提供するステップを更に含む請求項１に記載の方法。
【請求項4】
前記失敗率しきい値は、メモリから予め記憶された値を得ることにより判定される請求項１に記載の方法。
【請求項5】
前記失敗率しきい値は、しきい強度を有する外部磁場を供給するテストプロセスを実行することにより判定され、前記しきい強度を有する前記外部磁場は、前記磁気抵抗ランダムアクセスメモリ装置に致命的な影響を与える請求項１に記載の方法。
【請求項6】
前記失敗率しきい値は、前記磁気抵抗ランダムアクセスメモリ装置の誤り訂正符号ブロックのカバー範囲の６０％～８０％であると判定される請求項１に記載の方法。
【請求項7】
メモリデータを記憶するための複数のメモリセルを含むメイン磁気トンネル接合アレイと、磁気トンネル接合構造を有する複数の参照ユニットを含む参照磁気トンネル接合アレイと、
前記メイン磁気トンネル接合アレイ及び前記参照磁気トンネル接合アレイに動作可能に関連付けられるコントローラと、
を備えた、磁気抵抗ランダムアクセスメモリ装置であって、
前記参照磁気トンネル接合アレイの前記参照ユニットは、それぞれ前記メイン磁気トンネル接合アレイの前記メモリセルより小さい横方向寸法を有し、
前記コントローラは、
前記参照磁気トンネル接合アレイの、外部磁場の強度に関する総抵抗を受信し、
前記参照磁気トンネル接合アレイの前記受信された総抵抗及び所定のしきい値に基づき、前記外部磁場が致命的であるか否かを判定し、
前記磁気抵抗ランダムアクセスメモリ装置周囲の前記外部磁場が致命的であると判定した場合、前記メイン磁気トンネル接合アレイに記憶されている前記メモリデータが信頼できないことを指示する通知を提供するために用いられる磁気抵抗ランダムアクセスメモリ装置。
【請求項8】
前記参照磁気トンネル接合アレイの前記参照ユニットは、それぞれ前記メイン磁気トンネル接合アレイの前記メモリセルと同じ構成を有する請求項７に記載の磁気抵抗ランダムアクセスメモリ装置。
【請求項9】
磁気抵抗ランダムアクセスメモリ装置を囲む外部磁場を判定するためのコントローラによる方法であって、前記磁気抵抗ランダムアクセスメモリ装置と前記コントローラは動作可能に関連付けられ、前記磁気抵抗ランダムアクセスメモリ装置は、複数のメモリセルを含むメイン磁気トンネル接合アレイ及び複数の参照ユニットを含む参照磁気トンネル接合アレイを備え、前記参照磁気トンネル接合アレイの前記参照ユニットは、それぞれ前記メイン磁気トンネル接合アレイの前記メモリセルより小さい横方向寸法を有し、
前記方法は、
前記メイン磁気トンネル接合アレイに記憶されているメモリデータを読み取るか、又はメモリデータを前記メイン磁気トンネル接合アレイに書き込むステップと、
前記参照磁気トンネル接合アレイから参照磁気トンネル接合アレイ信号を検出するステップと、
前記参照磁気トンネル接合アレイ信号と所定のしきい値を比較するステップと、
前記参照磁気トンネル接合アレイ信号が前記所定のしきい値を超えている場合、前記メモリデータが信頼できないことを指示する通知信号を提供するステップと、を含むコントローラによる方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、磁気抵抗ランダムアクセスメモリ装置の外部磁場検出に関する。
【背景技術】
【0002】
現代の電子装置の多くには電子メモリが含まれている。電子メモリは、揮発性メモリ又は不揮発性メモリ（ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ；ＮＶＭ）であってよい。不揮発性メモリは、電源がない場合にデータを記憶することができるが、揮発性メモリは、電源がない場合にデータを記憶することができない。磁気抵抗ランダムアクセスメモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＭＲＡＭ）は、比較的簡単でコンパクトな構造及びその相補型金属酸化膜半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＣＭＯＳ）の論理製造プロセスとの適合性によって次世代の不揮発性メモリ技術の有望な候補となっている。
【先行技術文献】
【非特許文献】
【0003】
【文献】Ｗａｎｇ ｅｔ ａｌ． “Ｉｍｐａｃｔ ｏｆ ｅｘｔｅｒｎａｌ ｍａｇｎｅｔｉｃ ｆｉｅｌｄ ｏｎ ｅｍｂｅｄｄｅｄ ｐｅｒｐｅｎｄｉｃｕｌａｒ ＳＴＴ－ＭＲＡＭ ｔｅｃｈｎｏｌｏｇｙ ｑｕａｌｉｆｉｅｄ ｆｏｒ ｓｏｌｄｅｒ ｒｅｆｌｏｗ” ２０１７ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ （ＩＥＤＭ）， ｐｕｂｌｉｓｈｅｄ ｏｎ Ｊａｎｕａｒｙ ２５， ２０１８． 王ら、「はんだリフローに適する組み込み垂直ＳＴＴ－ＭＲＡＭ技術に対する外部磁場の影響」、２０１７ ＩＥＥＥ国際電子デバイス会議（ＩＥＤＭ）、２０１８年１月２５日に公開
【文献】Ｇａｌｌａｇｈｅｒ ｅｔ ａｌ． “２２ｎｍ ＳＴＴ－ＭＲＡＭ ｆｏｒ Ｒｅｆｌｏｗ ａｎｄ Ａｕｔｏｍｏｔｉｖｅ Ｕｓｅｓ ｗｉｔｈ Ｈｉｇｈ Ｙｉｅｌｄ， Ｒｅｌｉａｂｉｌｉｔｙ， ａｎｄ Ｍａｇｎｅｔｉｃ Ｉｍｍｕｎｉｔｙ ａｎｄ ｗｉｔｈ Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｓｈｉｅｌｄｉｎｇ Ｏｐｔｉｏｎｓ” ２０１９ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ （ＩＥＤＭ）， ｐｕｂｌｉｓｈｅｄ ｏｎ Ｆｅｂｒｕａｒｙ １３， ２０２０． Ｇａｌｌａｇｈｅｒら、「高収率、信頼性と磁気免疫、及び性能と遮蔽オプションを備えたリフローと自動車用の２２ｎｍ ＳＴＴ－ＭＲＡＭ」、２０１９ ＩＥＥＥ国際電子デバイス会議（ＩＥＤＭ）、２０２０年２月１３日に公開
【発明の概要】
【0004】
本開示の幾つかの実施例によれば、コントローラによる方法は、磁気抵抗ランダムアクセスメモリ装置に対する外部磁場効果を判定することに用いられ、前記磁気抵抗ランダムアクセスメモリ装置と前記コントローラは動作可能に関連付けられ、前記方法は、前記磁気抵抗ランダムアクセスメモリ装置からメモリデータ及び前記メモリデータに対応する誤り訂正冗長性を読み取るステップと、前記メモリデータ及び前記誤り訂正冗長性に基づいて誤り訂正符号チェックを実行することにより、前記磁気抵抗ランダムアクセスメモリ装置の保持失敗率を指示するビット誤り率を判定するステップと、前記保持失敗率と所定の失敗率しきい値を比較するステップと、前記保持失敗率が前記失敗率しきい値より大きい場合、前記メモリデータが信頼できないことを指示する通知信号を提供するステップと、を含む。
【0005】
本開示の幾つかの実施例によれば、磁気抵抗ランダムアクセスメモリ装置は、メモリデータを記憶するための複数のメモリセルを含むメイン磁気トンネル接合アレイと、磁気トンネル接合構造を有する複数の参照ユニットを含む参照磁気トンネル接合アレイと、前記メイン磁気トンネル接合アレイ及び前記参照磁気トンネル接合アレイに動作可能に関連付けられるコントローラと、を備え、前記コントローラは、前記参照磁気トンネル接合アレイの、外部磁場の強度に関する総抵抗を受信し、前記参照磁気トンネル接合アレイの前記受信された総抵抗及び所定のしきい値に基づき、前記外部磁場が致命的であるか否かを判定し、前記磁気抵抗ランダムアクセスメモリ装置周囲の前記外部磁場が致命的であると判定した場合、前記磁気トンネル接合アレイに記憶されている前記メモリデータが信頼できないことを指示する通知を提供するために用いられる。
【0006】
本開示の幾つかの実施例によれば、コントローラによる方法は、磁気抵抗ランダムアクセスメモリ装置を囲む外部磁場を判定することに用いられ、前記磁気抵抗ランダムアクセスメモリ装置と前記コントローラは動作可能に関連付けられ、前記磁気抵抗ランダムアクセスメモリ装置は、複数のメモリセルを含む磁気トンネル接合アレイ及び複数の参照ユニットを含む参照磁気トンネル接合アレイを備え、前記方法は、前記磁気トンネル接合アレイに記憶されているメモリデータを読み取るか、又はメモリデータを前記磁気トンネル接合アレイに書き込むステップと、前記参照磁気トンネル接合アレイから参照磁気トンネル接合アレイ信号を検出するステップと、前記参照磁気トンネル接合アレイ信号と所定のしきい値を比較するステップと、前記参照磁気トンネル接合アレイ信号が前記所定のしきい値を超えている場合、前記メモリデータが信頼できないことを指示する通知信号を提供するステップと、を含む。
【図面の簡単な説明】
【0007】
本開示の態様は、添付される図面に合わせて読まれる際に、以下の詳細な記述内容から最も好ましく理解される。業界における標準慣行に従い、各種の特徴は縮尺通りに描かれていないことに留意されたい。実際には、明らかに説明するために、各種の特徴の寸法は任意に増減可能である。
【図1】幾つかの実施例によるＭＴＪアレイから読み取られたデータを処理することにより外部磁場を検出するためのＭＲＡＭ装置を示すブロック図である。
【図2】幾つかの実施例によるＭＴＪアレイから読み取られたデータを処理することによりＭＲＡＭ装置の外部磁場を検出する方法を示すフローチャートである。
【図3】幾つかの別の実施例による参照ＭＴＪアレイから読み取られたデータを処理することにより外部磁場を検出するためのＭＲＡＭ装置を示すブロック図である。
【図4】幾つかの別の実施例による参照ＭＴＪアレイから読み取られたデータを処理することによりＭＲＡＭ装置の外部磁場を検出する方法を示すフローチャートである。
【図5A】幾つかの別の実施例による参照ＭＴＪアレイから読み取られたデータを処理することにより外部磁場を検出するためのＭＲＡＭ装置を示すブロック図である。
【図5B】幾つかの実施例による参照ＭＴＪアレイの抵抗がＭＲＡＭ装置周囲の外部磁場の強度に応答する実例曲線を示す。
【図5C】幾つかの実施例によるメインＭＴＪアレイの保持失敗率及び参照ＭＴＪアレイ３０８の状態反転レートがＭＲＡＭ装置周囲の外部磁場の強度に応答する実例曲線を示す。
【図6】幾つかの実施例による参照ＭＴＪアレイから読み取られたデータを処理することにより外部磁場を検出するためのＭＲＡＭ装置を示す横断面図である。
【図7】参照ＭＴＪアレイから読み取られたデータを処理することにより外部磁場を検出するためのＭＲＡＭ装置を示す上面図である。
【図8】幾つかの別の実施例によるＭＲＡＭ装置の幾つかの別の装置構造の実例を示す。
【図9】幾つかの更なる別の実施例によるＭＲＡＭ装置の幾つかの別の装置構造の実例を示す。
【発明を実施するための形態】
【0008】
以下の開示内容により、提供される対象の異なる特徴を実施するための多くの異なる実施例又は実例を提供する。以下、本開示を簡略化するために、部品と配置の特定の実例を記述する。勿論、これらの部品と配置は、単に実例に過ぎず、制限しようとするものではない。例えば、以下の記述では、第１の特徴が第２の特徴の上方又はその上に形成されることは、第１と第２の特徴が直接接触するように形成される実施例を含んでもよく、別の特徴が第１の特徴と第２の特徴の間に形成されて第１の特徴と第２の特徴が直接接触しないことを可能にする実施例を含んでもよい。また、本開示の様々な実例において、数字及び／又はアルファベットを繰り返して参照してよい。この繰り返しは、簡単且つ明瞭にするためであり、それ自身は、説明される様々な実施例及び／又は配置の間の関係を指示しない。
【0009】
また、本明細書において記述しやすくするために、「…下」、「下方」、「下部」、「…上方」、「上部」などの空間相対用語及び類似するものを使用可能であり、これらによって、図示される１つの素子又は特徴ともう１つ（複数）の素子又は特徴の関係を記述する。空間相対用語は、装置の使用又は動作中における各図面に描かれている配向以外の異なる配向を網羅することを意図する。機器は、他の形で配向してもよく（９０度回転又は他の配向）、且つ、本明細書において使用される空間相対記述語は同様に解釈されてよい。
【0010】
磁気抵抗ランダムアクセスメモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＭＲＡＭ）装置は、比較的簡単でコンパクトな構造及びその相補型金属酸化膜半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＣＭＯＳ）の論理製造プロセスとの適合性によって次世代の不揮発性メモリ技術の有望な候補となっている。しかしながら、ＭＲＡＭ装置に記憶されているデータ状態が強い外部磁場によって影響される虞があることは、ＭＲＡＭ装置の欠陥の１つである。外部磁場は、ＭＲＡＭ装置の保持・書き込みウィンドウに影響を与える虞があるだけでなく、記憶されているデジタルデータの望ましくない状態反転を誘発するため、データの損失又は改ざんを引き起す場合がある。外部磁場のＭＲＡＭ装置に対する影響を検出及び／又は解決する現在の方法の１つは、ＭＲＡＭ装置付近の外部磁場の強度を検出するためのホールセンサなどのセンサを備えることである。しかしながら、ホールセンサ又は類似するセンサを収容するために、顕著な追加空間が必要とされるようになる。ＭＲＡＭ装置と別体に配置されるホールセンサは、大きい面積を占めるとともに、ＭＲＡＭ装置に統合されにくい。
【0011】
以上の内容に鑑み、本開示は、ＭＲＡＭ装置及び関連機器に対する外部磁場検出とデータ保護を実行する方法に関する。幾つかの実施例において、ＭＲＡＭ装置周囲の外部磁場の強度は、外部磁場の個別の直接測定に関わることなく、ＭＲＡＭ装置の測定データを処理することにより判定される。幾つかの実施例において、ＭＲＡＭ装置から読み取られたメモリデータの誤り訂正符号（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ；ＥＣＣ）処理などのコントローラの既存の機能を利用して、外部磁場の強度を引き出す。例えば、メモリデータに対応する誤り訂正冗長性（冗長ビット）は、ＥＣＣ処理により得られ、且つデータ保持の故障率を指示し、当該故障率は、必ずＭＲＡＭ装置周囲の外部磁場の強度に関連するため、外部磁場の強度を指示する。幾つかの実施例において、故障率と所定の失敗率しきい値を比較する。続いて、通知信号は、比較結果に基づいて判定され、且つ外部磁場の強度を指示するように提供される。
【0012】
幾つかの他の実施例において、参照磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）アレイは、ＭＲＡＭ装置に統合され、ＭＲＡＭ装置と、ＭＲＡＭ装置のメモリデータを書き込んだり記憶したり読み取ったりするためのメインＭＴＪアレイ周囲の外部磁場の強度を検出するために用いられる。幾つかの態様において、参照ＭＴＪアレイのＭＴＪユニットは、１つの抵抗状態にプリセットされ、前記抵抗状態は、外部磁場を受けると、逆の抵抗状態に反転することができる。従って、参照ＭＴＪアレイの抵抗の変化は、外部磁場の強度を指示するために用いることができる。参照ＭＴＪアレイとＭＲＡＭ装置を同一の基板に統合することにより、別体の独立した磁気センサを使用する場合と比べ、顕著な追加空間を必要とせず、且つ、参照ＭＴＪアレイがメインＭＴＪアレイと一緒に形成可能であるため、製造プロセスが複雑ではない。
【0013】
図１は、幾つかの実施例によるＭＴＪアレイ１０６から読み取られたメモリデータを処理することにより外部磁場を検出するためのＭＲＡＭ装置１０２を示すブロック図１００である。メモリデータは、ＭＴＪアレイ１０６に動作可能に結合するコントローラ１０４により書き込まれたり読み取られたり処理されたりしてよい。幾つかの実施例において、ＭＴＪアレイ１０６とコントローラ１０４は、１つのチップに統合されるが、幾つかの代替的な実施例において、ＭＴＪアレイ１０６とコントローラ１０４は、別体のチップに配置され、且つ導体トレース、光ファイバ、無線などの様々なワイヤ又は無線信号伝送バス、又は別の信号伝達媒体を介して、互いに動作可能に結合される。
【0014】
幾つかの実施例において、ＭＴＪアレイ１０６は、それぞれトンネルバリア層により隔離される２つの磁気層で構成された複数のＭＴＪユニットを含む。磁気層の一方は、２つの安定的な方向の間で切り替え可能な自由磁化を有し、他方は、参照層とするための固定磁化方向を有する。正のトンネル磁気抵抗（ｔｕｎｎｅｌｌｉｎｇ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ；ＴＭＲ）を有するＭＴＪユニットについて、参照層と自由層の磁化方向がパラレル配向にある場合、電子がトンネルバリア層をトンネリングして通過することはより簡単になり、ＭＴＪを低抵抗状態にすることである。逆に、参照層と自由層の磁化方向がアンチパラレル配向にある場合、電子がトンネルバリア層をトンネリングして通過することはより困難になり、ＭＴＪを高抵抗状態にすることである。従って、ＭＴＪは、低抵抗を有する第１の状態（ＲP：参照層と自由層の磁化方向がパラレルである）と高抵抗を有する第２の状態（ＲAP：参照層と自由層の磁化方向がアンチパラレルである）という２つの抵抗状態の間で切り替え可能である。ＭＴＪユニットは、アンチパラレル配向の場合に低抵抗を有するとともに、パラレル配向の場合に高抵抗を有するように、負のＴＭＲを有してもよいことに留意されたい。そのバイナリの性質のため、ＭＴＪユニットは、デジタルデータを記憶するために用いられ、低抵抗ＲPは、第１のデジタルデータ状態（例えば、論理「０」）に対応し、高抵抗状態ＲAPは、第２のデジタルデータ状態（例えば、論理「１」）に対応する。
【0015】
デジタルデータがＭＲＡＭ装置１０２に記憶されている場合、誤り訂正符号（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ；ＥＣＣ）は、データの信頼性をよりよく保証するために用いられる。誤り訂正符号（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ；ＥＣＣ）ブロックは、デジタルデータにおける誤りを訂正するように実施されてよい。実例として、ＥＣＣブロックは、書き込み／プログラム化動作中にオリジナルデータ、コマンド、変数又はメッセージのデータビットの後に符号化される複数の追加ビットであってよい。ＥＣＣブロックは、単一誤り訂正（ｓｉｎｇｌｅ－ｅｒｒｏｒ－ｃｏｒｒｅｃｔｉｎｇ；ＳＥＣ）ハミング符号、単一誤り訂正二重誤り検出（ｓｉｎｇｌｅ－ｅｒｒｏｒ－ｃｏｒｒｅｃｔｉｎｇ－ｄｏｕｂｌｅ－ｅｒｒｏｒ－ｄｅｔｅｃｔｉｎｇ；ＳＥＣ－ＤＥＤ）修正ハミング、及びＳＥＣ－ＤＥＤシャオ符号などの様々な誤り訂正演算法により符号化することができる。例えば、ＭＴＪアレイ１０６のメモリ内容は、誤り訂正演算法により符号化することでｍ個のチェックビットを有するブロックをＥＣＣブロックとして生成可能なｋ個のデータビットを有するブロックを含んでよく、ｍ、ｋは、正の整数である。時間の経過につれて、ＭＴＪアレイ１０６のメモリ内容には、データの劣化が発生する可能性がある。オリジナルメッセージが改めて構築された場合、ＥＣＣブロックは、所定の数の誤りビットをチェックして訂正するように復号化されてよい。幾つかの実例において、ｍ個のチェックビットは、訂正数のビット誤りを訂正し、及び／又は検出数のビット誤りを検出することができる。ビット誤りの検出数は、ビット誤りの訂正数よりも大きくてよい。
【0016】
強い外部磁場が存在する場合、ＭＴＪアレイ１０６のメモリ内容は、想定外の誤りビットにより干渉又は攻撃され、変換されて想定外の誤りビットを含有してしまう可能性がある。誤りビットの数又は規模が増加したが、まだリペア可能な範囲内にある場合、誤り訂正符号は、それらの誤りビットを訂正するために用いることができる。誤りビットの数又は規模がリペア可能な範囲外にあり、及び／又は誤り訂正符号も変更されて利用不能になった場合、損害されたメモリ内容がリペアできなくなる。いずれの場合でも、誤りビットの数又は規模及び誤り訂正手順の条件のチェックを実行することで外部磁場の効果を指示する。幾つかの実施例において、誤りビットの数又は規模が所定のしきい値を超えている場合、コントローラ１０４又はＭＲＡＭ装置１０２の他の部品は、このイベントが既に発生したことを検出してユーザに通知することができる。セキュリティのためにメモリデータを破壊し及び／又はメモリデータを書き換えるなどの別の動作も、誤りビットの取得数又は規模に基づいて行われてよい。
【0017】
図２は、幾つかの実施例によるＭＴＪアレイから読み取られたデータを処理することによりＭＲＡＭ装置の外部磁場を検出する方法を示すフローチャート２００である。方法は、電子媒体に記憶され、且つ例えば上記で図１に示されて記述されるＭＴＪアレイ１０６及びＭＲＡＭ装置１０２のコントローラ１０４のコンピュータ関連装置により実行されてよい。
【0018】
動作２０１に示すように、幾つかの実施例において、メモリデータをＭＴＪアレイに書き込んで記憶する。メモリデータは、オリジナルデータ、コマンド、変数又はメッセージのビットを含んでよい。誤り訂正冗長ビット（Ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｒｅｄｕｎｄａｎｃｙ ｂｉｔ；ＥＣＣ ｂｉｔ）は、メモリデータに基づいて生成される。ＥＣＣビットは、メモリデータをＭＴＪアレイに書き込む前に様々な誤り訂正演算法により符号化されてよい。誤り訂正演算法は、単一誤り訂正（ｓｉｎｇｌｅ－ｅｒｒｏｒ－ｃｏｒｒｅｃｔｉｎｇ；ＳＥＣ）ハミング符号、単一誤り訂正二重誤り検出（ｓｉｎｇｌｅ－ｅｒｒｏｒ－ｃｏｒｒｅｃｔｉｎｇ－ｄｏｕｂｌｅ－ｅｒｒｏｒ－ｄｅｔｅｃｔｉｎｇ；ＳＥＣ－ＤＥＤ）修正ハミング、及びＳＥＣ－ＤＥＤシャオ符号などの任意の適切な演算法であってもよい。ＥＣＣビットは、メモリデータと一緒にＭＴＪアレイに書き込まれて記憶されてもよく、ＭＴＪアレイの外部に別途記憶されてもよい。
【0019】
動作２０２では、幾つかの実施例において、ＭＴＪアレイからメモリデータを読み取る。ＥＣＣビットは、メモリデータと一緒に読み取られてもよく、メモリデータは、メモリデータの各ビット配列の前、その後又はその間に符号化されるＮ個の追加ビット（例えば、Ｎ＝１、２、３…）を含む。ＥＣＣビットは、セキュリティ検証用の１組のセキュリティビット又はハッシュビットなどの、ＭＴＪアレイとは別体のもう１つのメモリに記憶されている追加のＥＣＣビットを含んでもよい。
【0020】
動作２０４では、幾つかの実施例において、メモリデータ及びＥＣＣビットに基づいてＥＣＣチェックを実行し、ＥＣＣチェックからビット誤り率を判定する。例えば、ＥＣＣビットは、ビット誤り率（ｂｉｔ ｅｒｒｏｒ ｒａｔｅ；ＢＥＲ）などの誤りビットの数又は規模を検出するように復号化されてよく、且つ、検出データを利用してデータ保持失敗率を判定する。例えば、ビット誤り率は、ＭＲＡＭ装置のデータ保持失敗率として近似してみなされてよい。別の実例として、データ保持失敗率は、平均書き込み／読み取り誤り率を差し引くか又は他の因子をカウントすることで、ビット誤り率又は誤りビットの検出された数又は規模に基づいて計算されてよい。
【0021】
動作２０６では、幾つかの実施例において、データ保持失敗率と所定の失敗率しきい値を比較する。失敗率しきい値は、明細書において予め設定されてよい。失敗率しきい値は、メモリから取り込み、及び／又は予め記憶された値を取得することにより判定されてよい。幾つかの実施例において、失敗率しきい値は、ＥＣＣブロックのカバー範囲に基づいて予め設定されてよく、例えばＥＣＣブロックのカバー範囲の６０％～８０％とされる。例えば、ＥＣＣブロックが１０ｐｐｍカバーできる場合、失敗率しきい値は、６～８ｐｐｍ（０．０００６％～０．０００８％）に設定されてよい。追加的又は代替的に、失敗率しきい値は、テストの結果に基づいて判定されてよい。ＭＲＡＭ装置に致命的な影響を与える外部磁場を供給し、その強度を、ＭＲＡＭ装置の耐えられない失敗率しきい値を判定するための外部磁場のしきい強度としてよい。テストは、ＭＲＡＭ装置の製造及び／又は動作から独立して実行されてよい。
【0022】
追加的又は代替的に、ＥＣＣブロックは、誤りビットの数又は規模がまだリペア可能な範囲内にあるか、リペア可能な範囲外にあるか、及び／又は誤り訂正符号が変更されて利用不能になったかなどの誤り訂正手順の条件を指示してよい。誤りビットの数又は規模がリペア範囲外にある場合、及び／又は変更されて利用不能になった場合の後者の２つの場合に、損害されたメモリ内容がリペアできない。リペア可能な範囲は、幾つかの個別の例においてＥＣＣブロックのカバー範囲と同等にしてよい。
【0023】
動作２０８では、幾つかの実施例において、データ保持失敗率が動作２０６で判定された失敗率しきい値より小さいか又はそれ以下である場合、誤りビットを訂正するように誤り訂正動作を実行してよい。例えば、ＥＣＣビットは、複数の誤りビットを訂正するように復号化されてよい。ＭＴＪアレイに対して、メモリデータの訂正されたビットにより部分的に又は全て書き換えてもよい。
【0024】
動作２１０では、幾つかの実施例において、データ保持失敗率が動作２０４で判定された失敗率しきい値よりも大きいか又はそれ以上である場合、通知信号を提供する。失敗率しきい値を超えているデータ保持失敗率は、ＭＲＡＭ装置周囲の外部磁場が強く、且つ記憶されているメモリデータが信頼できないことを指示することができる。ＭＴＪアレイに記憶されているメモリデータを破壊するか、及び／又は更新されたデータを改めてロード又はリクエストしてＭＴＪアレイに書き換えるなどの他の動作は、通知信号を受信した後に続いてよい。幾つかの他の態様において、セキュリティデータを保護するように破棄コマンドを与えてよい。現在のＥＣＣ処理を利用しているため、ＭＲＡＭ周囲の磁場の強度を検出するためのハードウェアを別途必要としない。
【0025】
図３は、幾つかの別の実施例による参照ＭＴＪアレイ３０８から読み取られたデータを処理することにより外部磁場を検出するためのＭＲＡＭ装置３０２を示すブロック図である。メモリデータは、メインＭＴＪアレイ３０６及び参照ＭＴＪアレイ３０８に動作可能に結合するコントローラ３０４により書き込まれたり読み取られたり処理されたりしてよい。幾つかの実施例において、メインＭＴＪアレイ３０６、参照ＭＴＪアレイ３０８及びコントローラ３０４は、１つのチップに統合されるが、幾つかの代替的な実施例において、メインＭＴＪアレイ３０６及び参照ＭＴＪアレイ３０８は、コントローラ３０４とは別体のチップに配置され、且つ導体トレース、光ファイバ、無線などの様々な有線又は無線信号伝送バス、又は別の信号伝達媒体を介して、互いに動作可能に結合されてもよい。
【0026】
ＭＲＡＭ装置３０２、コントローラ３０４及びメインＭＴＪアレイ３０６は、上記で記述されたＭＲＡＭ装置１０２、コントローラ１０４及びＭＴＪアレイ１０６と共通の特徴を共有してよい。追加的又は代替的に、幾つかの実施例において、ＭＲＡＭ装置３０２は、ＭＲＡＭ装置３０２周囲の外部磁場の強度を検出して指示するための参照ＭＴＪアレイ３０８を更に含む。参照ＭＴＪアレイ３０８は、複数の参照ＭＴＪユニットを含んでよい。幾つの態様において、参照ＭＴＪユニットは、１つの抵抗状態にプリセットされる。参照ＭＴＪユニットは、外部磁場を受けると、逆の抵抗状態に反転することができ、且つ、外部磁場が強くなるにつれて、より多くの参照ＭＴＪユニットは反転する。従って、参照ＭＴＪアレイの総抵抗を検出して外部磁場の強度を指示するために用いることができる。幾つかの他の態様において、別の参照ＭＴＪアレイ信号を検出して外部磁場の強度を指示するために用いることができる。参照ＭＴＪアレイ３０８のより多くの細部及びその動作は、下記で図５Ａに合わせて記述される。
【0027】
図４は、幾つかの別の実施例による参照ＭＴＪアレイから読み取られたデータを処理することによりＭＲＡＭ装置の外部磁場を検出する方法を示すフローチャート４００である。方法は、電子媒体に記憶され、且つ例えば上記で図３に示されて記述されるＭＲＡＭ装置３０２のメインＭＴＪアレイ３０６及びコントローラ３０４のコンピュータ関連装置により実行されてよい。
【0028】
動作４０２では、幾つかの実施例において、参照ＭＴＪアレイから参照ＭＴＪアレイ信号を読み取るか又は検出する。幾つかの実施例において、複数の参照ＭＴＪユニットは、直列接続、並列接続又は直列接続と並列接続の組み合わせで接続されるＭＴＪを含む。幾つかの実施例において、参照ＭＴＪアレイ信号は、参照ＭＴＪアレイの総抵抗である。
【0029】
動作４０４では、幾つかの実施例において、参照ＭＴＪアレイ信号を処理して所定のしきい値と比較する。参照ＭＴＪアレイ信号は、必ずＭＲＡＭ装置周囲の外部磁場の強度に関連するため、その強度を指示する。幾つかの態様において、参照ＭＴＪアレイ信号は、参照ＭＴＪアレイ３０８の総抵抗であるため、外部磁場により反転するＭＴＪユニットの量を指示し、且つ外部磁場の強度を指示するために用いられる。幾つかの態様において、参照ＭＴＪアレイの抵抗の変化を検出する。抵抗の変化は、外部磁場の強度に関連するため、外部磁場の強度を指示するために用いられる。幾つかの他の態様において、抵抗しきい値を参照ＭＴＪアレイ３０８の総抵抗と比較するために用いることができる。抵抗しきい値は、明細書において予め設定されてよく、且つ適用のニーズに基づくものであってよい。抵抗しきい値は、メモリから取り込まれてよい。動作中に、データ処理は、メインＭＴＪアレイ３０６に対して実行される。参照ＭＴＪアレイ３０８の抵抗は、参照ＭＴＪアレイ３０８の複数のＭＴＪユニットを第１の状態に設定することにより初期化することができる。外部磁場が存在する場合、参照ＭＴＪアレイ３０８の抵抗は変化可能であり、且つ、抵抗の変化は、外部磁場の強度に関連する。
【0030】
幾つかの他の態様において、参照ＭＴＪアレイ信号は、参照ＭＴＪアレイ３０８の他のパラメータであってよい。例えば、上記した図２についての説明に類似するように、参照ＭＴＪアレイ信号は、所定の失敗率しきい値と比較される故障率であってよい。
【0031】
参照ＭＴＪアレイ信号が所定のしきい値より小さいか又はそれ以下である場合、ＭＲＡＭ装置は動作し続けてよい。参照ＭＴＪアレイ信号が所定のしきい値より小さいか又はそれ以下である場合、参照ＭＴＪアレイ信号は、例えば周期的に又はリクエストされた後に再度チェックされてもよい。
【0032】
動作４０６では、幾つかの実施例において、参照ＭＴＪアレイ信号が所定のしきい値より大きいか又はそれ以上である場合、通知信号を提供する。通知信号は、記憶されているメモリデータが信頼できないことを指示することができる。幾つかの実施例において、メインＭＴＪアレイ３０６に記憶されているメモリデータを破壊するか、及び／又は更新されたデータを改めてロード又はリクエストしてメインＭＴＪアレイ３０６に書き換えるなどの他の動作は、通知信号を受信した後に続く。幾つかの他の態様において、データを破壊してデータのセキュリティを保護するように破棄コマンドを与えてよい。幾つかの他の実施例において、参照ユニット１０８’をプリセット又はリセットして外部磁場の次の検出に用いるように、参照ＭＴＪアレイ３０８に初期化バイアス電圧を印加してよい。参照ＭＴＪアレイ３０８は、メインＭＴＪアレイ３０６と一緒に形成可能であるため、異なる種類の磁気センサを形成する場合と比べ、製造プロセスが複雑ではない。
【0033】
図５Ａは、幾つかの実施例による参照ＭＴＪアレイ３０８を利用して外部磁場を検出するための図３のＭＲＡＭ装置３０２の回路図を示すブロック図５００ａである。図５Ａに示される回路図は、上記で図１～図４について記述された機能を実行するために用いることができる。代替的に、図５Ａに示されるＭＲＡＭ装置は、磁気部品により他の機能を実行してよく、これらの磁気機能は、外部磁場によって影響される。
【0034】
幾つかの実施例において、メインＭＴＪアレイ３０６は、複数のメモリセルＣ１１～Ｃ３３を含む。メモリセルＣ１１～Ｃ３３は、行及び／又は列でメインＭＴＪアレイ３０６内に配置されてよい。メインＭＴＪアレイ３０６は、図５Ａにおいて３行と３列のメモリセルを有する場合が図示されているが、任意の数のメモリセルを有してもよい。メモリセルＣ１１～Ｃ３３のうちの１つのメモリセルは、セレクタ１１８に結合されるメモリセル１０８を含んでよい。セレクタ１１８は、選択されるメモリセル１０８に対するアクセスを選択的に提供するとともに、選択されていないメモリセルを通るリーク電流を抑制するために用いられる。
【0035】
メモリセルＣ１１～Ｃ３３は、ビットラインＢＬ1～ＢＬ3、ワードラインＷＬ1～ＷＬ3及びソース線ＳＬ1～ＳＬ3を介して制御されてよい。ワードラインＷＬ1～ＷＬ3は、メモリセルＣ１１～Ｃ３３に対応するセレクタ１１８を動作させるために用いることができる。メモリセル１０８のセレクタ１１８をオンにすると、電圧を前記メモリセルに供給することができる。ビットラインデコーダ１１９は、読み取り電圧又は書き込み電圧をビットラインＢＬ1～ＢＬ3のうちの１つに印加する。ワードラインデコーダ１２７は、別の電圧をワードラインＷＬ1～ＷＬ3のうちの１つに印加し、この場合、対応する行におけるメモリセルＣ１１～Ｃ３３のセレクタ１１８はまたオンにされる。同時に、これらの動作により、読み取り電圧又は書き込み電圧をメモリセルＣ１１～Ｃ３３のうちの選択されるメモリセルに印加する。
【0036】
電圧を選択されるメモリセル１０８に印加して電流を引き起こす。読み取り動作中に、センスアンプ１１７は、電流に基づいて選択されるメモリセルのプログラム化状態を判定する。センスアンプ１１７は、ソース線ＳＬ1～ＳＬ3に接続されてよい。代替的又は追加的に、センスアンプ１１７は、ビットラインＢＬ1～ＢＬ3に接続されてよい。センスアンプ１１７は、電流に基づいてメモリセル１０８のプログラム化状態を判定することができる。幾つかの実施例において、センスアンプ１１７は、電流と１つ又は複数の参照電流を比較することによりメモリセル１０８のプログラム化状態を判定する。センスアンプ１１７は、プログラム化状態判定をＩ／Ｏバッファに伝達することができ、Ｉ／Ｏバッファは、書き込み及び書き込み検証動作を実施するようにドライバ回路に結合されてよい。ドライバ回路は、読み取り、書き込み及び書き込み・検証動作を行うために、電圧を選択して選択されるメモリセルに印加するために用いられる。
【0037】
幾つかの実施例において、参照ＭＴＪアレイ３０８は、複数の磁性参照ユニットＲ１１～Ｒ３３を含む。磁性参照ユニットＲ１１～Ｒ３３は、行及び／又は列又は任意の他の適切なパターンで参照ＭＴＪアレイ３０８内に配置されてよい。参照ＭＴＪアレイ３０８は、任意の量の参照ユニット１０８’を有してよい。参照ＭＴＪアレイ３０８の参照ユニット１０８’の量は、外部磁場検出の分解能に関連する。幾つかの態様において、参照ＭＴＪアレイ３０８は、参照ユニット１０８’の少なくとも１／ｒであってよく、ｒは、明細書に挙げられる故障率である。例えば、参照ＭＴＪアレイ３０８は、少なくとも１０6個の参照ユニット１０８’を有してよく、この場合、１ｐｐｍの故障率（１Ｅ－６ビットの誤り率）に対応する１０6の分解能を発生可能である。幾つかの態様において、参照ユニット１０８’は、１つの抵抗状態にプリセットされ、外部磁場を受けると、逆の抵抗状態に反転することができる。
【0038】
図５Ｂは、幾つかの実施例による参照ＭＴＪアレイ３０８の抵抗がＭＲＡＭ装置３０２（図５Ａを参照）周囲の外部磁場Ｈに応答する実例曲線５００ｂを示す。幾つかの実施例において、参照ＭＴＪアレイ３０８の全ての参照ユニット１０８’は、最初に高抵抗状態（Ｒａｐ）にプリセットされてよく、且つ高抵抗状態（Ｒａｐ）にプリセットできる可能性がある。より多くの参照ユニット１０８’は、強い外部磁場により反転する。参照ＭＴＪアレイ３０８の総抵抗は、反転抵抗状態に変化した参照ユニット１０８’の数が増加する状態で低減し、且つＭＲＡＭ装置３０２周囲の外部磁場Ｈの強度の増強につれて低減する。代替的に、参照ＭＴＪアレイ３０８の全ての参照ユニット１０８’は、最初に低抵抗状態（Ｒｐ）にプリセットされてよく、且つ低抵抗状態（Ｒｐ）にプリセットできる可能性がある。参照ＭＴＪアレイ３０８の総抵抗は、引き続き反転抵抗状態に変化した参照ユニット１０８’の数が増加する状態で増加し、且つＭＲＡＭ装置３０２周囲の外部磁場Ｈの強度の増加につれて増加する。従って、参照ＭＴＪアレイ３０８の抵抗の変化は、外部磁場Ｈの強度を指示するために用いることができる。参照ＭＴＪアレイ３０８とＭＲＡＭ装置３０２を統合することにより、別体の磁気センサを使用する場合と比べ、顕著な追加空間を必要とせず、且つ、参照ＭＴＪアレイ３０８がメインＭＴＪアレイ３０６と一緒に形成可能であるため、製造プロセスが複雑ではない。
【0039】
図５Ｃは、幾つかの実施例によるメインＭＴＪアレイ３０６の保持失敗率及び参照ＭＴＪアレイ３０８の状態反転レートがＭＲＡＭ装置３０２（図５Ａを参照）周囲の外部磁場Ｈに応答する実例曲線５００ｃを示す。メインＭＴＪアレイ３０６の保持失敗率は、ＭＲＡＭ装置３０２周囲の外部磁場Ｈの強度の増加につれて増加する。参照ＭＴＪアレイ３０８の状態反転率は、またＭＲＡＭ装置３０２周囲の外部磁場Ｈの強度の増加につれて増加する。幾つかの態様において、メインＭＴＪアレイ３０６と比べて、参照ＭＴＪアレイ３０８は、外部磁場Ｈに対してより敏感であるため、外部磁場Ｈの検出により適切である。幾つかの実施例において、参照ユニット１０８’は、ＭＴＪユニットを有し、これらのＭＴＪユニットは、メモリセル１０８と同じ又は類似する構成を有するが、メモリセル１０８の横方向寸法より小さい横方向寸法を有する。メモリセル１０８及び参照ユニット１０８’のより多くの細部も以下の図６及び図７に合わせて記述される。
【0040】
図６及び図７は、以上の図３～図５Ａに開示されたＭＲＡＭ装置３０２の幾つかの他の装置構造の実例を示す。図６は、代表的なメモリセルＣ１１、Ｃ１２を含むメインＭＴＪアレイ３０６及び磁性参照ユニットＲ１１、Ｒ１２、Ｒ１３を含む参照ＭＴＪアレイ３０８を示す横断面図６００である。相互接続構造６０４は、基板６０２の上方に配される。相互接続構造６０４は、実例として、スタック式相互接続金属層６０６ａ、６０６ｂ、６０６ｃを含み、相互接続金属層６０６ａ、６０６ｂ、６０６ｃは、実例として、スタック式層間誘電体（ｉｎｔｅｒ－ｌｅｖｅｌ ｄｉｅｌｅｃｔｒｉｃ；ＩＬＤ）層６０８ａ、６０８ｂ、６０８ｃ内に配される。スタック式相互接続金属層６０６ａ、６０６ｂ、６０６ｃは、それぞれ１つ又は複数の相互接続金属配線層を含んでよい。スタック式ＩＬＤ層６０８ａ、６０８ｂ、６０８ｃは、それぞれ１つ又は複数の誘電体層を含んでよい。メモリセルＣ１１、Ｃ１２は、それぞれ相互接続構造６０４内に配されるメモリセル１０８を含む。磁性参照ユニットＲ１１、Ｒ１２、Ｒ１３は、それぞれ同じく相互接続構造６０４内に配される参照ユニット１０８’を含む。幾つかの実施例において、メモリセル１０８と参照ユニット１０８’は、同じ構成を有してよい。
【0041】
実例として、メモリセル１０８及び参照ユニット１０８’は、それぞれＭＴＪ構造を有してよく、ＭＴＪ構造は、下部電極１１０、下部電極１１０の上方に配置されるデータ記憶構造１１２及びデータ記憶構造１１２の上方に配置される上部電極１１４を含む。上部相互接続金属層６０６ｃは、延伸して上部ＩＬＤ層６０８ｃを通過して上部電極１１４に到達する。幾つかの実施例において、下部電極１１０及び上部電極１１４は、窒化タンタル、窒化チタン、タンタル、チタン、白金、ニッケル、ハフニウム、ジルコニウム、ルテニウム、イリジウム又は類似するものを含んでよい。幾つかの実施例において、データ記憶構造１１２は、磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）、スピンバルブ、又は磁性材料を含有する他のデータ記憶構造である。メモリセル１０８及び参照ユニット１０８’のデータ記憶構造１１２の他の構造及び／又は他のメモリセルのタイプも適合するものである。
【0042】
幾つかの実施例において、データ記憶構造１１２は、トンネルバリア素子１３４によりスタックされて隔離された参照強磁性素子１３２と自由強磁性素子１３６を含む。参照強磁性素子１３２は、固定された磁化方向を有するが、自由強磁性素子１３６は、２つの安定的な方向の間で切り替えて変化可能な磁化を有する。幾つかの実施例において、参照強磁性素子１３２は、コバルト鉄（例えば、ＣｏＦｅ）、コバルト鉄ボロン（例えば、ＣｏＦｅＢ）又は１つ（複数）の他の適切な強磁性材料、又は前述した材料の任意の組み合わせであるか又はこれらを含む。幾つかの実施例において、参照強磁性素子１３２は、反強磁性素子（図示せず）に隣接するか、及び／又は合成反強磁性（ｓｙｎｔｈｅｔｉｃ ａｎｔｉｆｅｒｒｏｍａｇｎｅｔｉｃ；ＳＡＦ）素子（図示せず）の一部であるか、又は他の形で合成反強磁性素子に隣接する。幾つかの実施例において、自由強磁性素子１３６は、コバルト鉄（例えば、ＣｏＦｅ）、コバルト鉄ボロン（例えば、ＣｏＦｅＢ）又は１つ（複数）の他の適切な強磁性材料、又は前述した材料の任意の組み合わせであるか又はこれらを含む。幾つかの実施例において、トンネルバリア素子１３４は、トンネルバリア層であり、それにより、電子のトンネルバリア素子１３４を通る量子力学的トンネリングを選択的に可能にする。トンネルバリア素子１３４は、非晶質バリア層、結晶バリア層、或いは酸化アルミニウム（ＡｌＯx）、酸化チタン（ＴｉＯx）、酸化マンガン（ＭｇＯ）、スピネル（ＭｇＡｌ2Ｏ4）又は他の適切なバリア材料などの他の適切なバリア層であるか又はこれらを含んでよい。本開示の大部分においてＭＴＪについて記述しているが、本開示は、スピンバルブメモリ素子に適合し、これらのスピンバルブメモリ素子では、磁性軟質層を自由強磁性素子１３６として使用し、磁性硬質層を参照強磁性素子１３２として使用し、磁性硬質層と磁性軟質層を隔離する非磁性バリア層をも含んでよいことを理解されたい。
【0043】
データ記憶構造１１２は、参照強磁性素子１３２及び自由強磁性素子１３６の磁化がパラレル又はアンチパラレルによって低抵抗又は高抵抗を有する。例えば、データ記憶構造１１２は、参照強磁性素子１３２と自由強磁性素子１３６の磁化がパラレルである場合に低抵抗を有することができ、磁化がアンチパラレルである場合に高抵抗を有することができる。動作中に、例えば、メモリセル１０８は、書き込みと読み取りが行われてよく、且つデジタルデータを記憶するために用いられ、低抵抗は、第１のデジタルデータ状態（例えば、論理「０」）に対応し、高抵抗状態は、第２のデジタルデータ状態（例えば、論理「１」）に対応する。参照ユニット１０８’は、外部磁場の強度を指示するために用いることができ、参照ユニット１０８’の低抵抗状態と高抵抗状態の反転状況によって参照ＭＴＪアレイ３０８の総抵抗の変化が引き起こされる。
【0044】
幾つかの実施例において、セレクタ１１８は、相互接続金属層６０６ａ、６０６ｂを介してメモリセル１０８の下部電極１１０に電気的に結合し、且つメインＭＴＪアレイ３０６におけるメモリセル１０８のアクセスを制御するために用いられる。相互接続金属層６０６ａ、６０６ｂは、金属配線の間に配される金属ビアにより接続される金属配線層を含んでよい。下部電極１１０は、下部金属配線に直接接続されるか又は下部電極ビアを介して接続されてよい。上部電極１１４は、上部金属配線に直接接続されるか又は上部電極ビアを介して接続されてよい。ビットラインＢＬは、上部電極１１４に接続されてよい。セレクタ１１８は、金属酸化膜半導体電界効果トランジスタ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）などのトランジスタを含んでよい。セレクタ１１８は、ゲート構造１２４の反対する側において基板６０２内又はその上に配される第１のソース／ドレインエリア１２０と第２のソース／ドレインエリア１２２を含んでよい。ワードラインＷＬは、ゲート構造１２４に接続されてよい。ソース線ＳＬは、第１のソース／ドレインエリア１２０に接続されてよく、第２のソース／ドレインエリア１２２は、相互接続金属層６０６ａ、６０６ｂなどの相互接続金属層を介してメモリセル１０８に結合してよい。第１のソース／ドレインエリア１２０及び第２のソース／ドレインエリア１２２は、例えば高度にドープされた半導体エリアであってよい。ゲート構造は、誘電体層を介して基板６０２と隔離されたポリシリコン、又はアルミニウム、タングステン、チタンなどの金属材料、又は他の適切な導電材料を含んでよく、前記誘電体層は、酸化物、高ｋ誘電体材料又は別の適切な誘電体材料であるか又はこれらを含んでよい。動作中に、メモリセル１０８からデータを読み取るとともにデータをメモリセル１０８に書き込むように、信号（例えば、電圧及び／又は電流）をワードラインＷＬ、ソース線ＳＬ及びビットラインＢＬに選択的に適用することができる。
【0045】
幾つかの実施例において、参照ＭＴＪアレイ３０８はセレクタを有しない。参照ユニット１０８’の総抵抗を測定するように、参照バイアス電圧を参照ＭＴＪアレイ３０８に印加してよい。実例として、参照配線ＲＬは、総抵抗を伝達するように１つ又は複数の参照ユニット１０８’の上部電極１１４に接続されてよい。動作中に、参照バイアス電圧を参照配線ＲＬと下部電極１１０に接続される下部相互接続金属層６０６ｂの下部金属配線の間に印加してよい。参照ＭＴＪアレイ３０８は、参照配線ＲＬが１つ又は複数の参照ユニット１０８’の下部電極１１０に接続できるように反転することができ、且つ、参照バイアス電圧は参照配線ＲＬと上部電極１１４に接続される上部相互接続金属層６０６ｃの上部金属配線の間に印加されてよいことを理解されたい。幾つかの実施例において、参照ユニット１０８’をプリセット又はリセットするように、初期化バイアス電圧を参照ＭＴＪアレイ３０８に印加してよい。
【0046】
図７は、幾つかの実施例によるメインＭＴＪアレイ３０６及び参照ＭＴＪアレイ３０８を含む上記で図３～図６について開示されたＭＲＡＭ装置３０２の幾つかの他の装置構造の実例を示す上面図７００ａ、７００ｂである。上面図７００ａ及び図５Ａに示すように、幾つかの実施例において、メインＭＴＪアレイ３０６は、複数のメモリセルＣ１１～Ｃ３３を含み、メモリセルＣ１１～Ｃ３３は、任意の数のメモリセルの行及び／又は列におけるメモリセル１０８を有する。メモリセルＣ１１～Ｃ３３は、交互に配置されるビットラインＢＬ1～ＢＬ3及びワードラインＷＬ1～ＷＬ3により配置されてよい。ワードラインＷＬ1～ＷＬ3は、メモリセルＣ１１～Ｃ３３を制御するために用いられるとともに、メモリセルＣ１１～Ｃ３３から選択されてよい。メモリセル１０８が選択された場合、読み取り電圧又は書き込み電圧を当該メモリセルに印加してよい。
【0047】
上面図７００ｂ及び図５Ａに示すように、幾つかの実施例において、参照ＭＴＪアレイ３０８は、複数の磁性参照ユニットＲ１１～Ｒ３３を含む。磁性参照ユニットＲ１１～Ｒ３３は、行及び／又は列又は任意の他の適切なパターンで参照ＭＴＪアレイ３０８内に配置されてよい。参照ＭＴＪアレイ３０８は、任意の数の参照ユニット１０８’を有してよい。参照ＭＴＪアレイ３０８の参照ユニット１０８’は、直列、並列又は直列と並列の組み合わせで結合されてよい。上面図７００ｂ及び図６には直列接続の実例が示されている。第１の磁性参照ユニットＲ１１と第２の磁性参照ユニットＲ１２の下部電極は、下部相互接続金属層６０６ｂの金属配線を介して接続可能であり、且つ、第２の磁性参照ユニットＲ１２と第３の磁性参照ユニットＲ１３の上部電極は、上部相互接続金属層６０６ｃの金属配線を介して接続可能である。残りの磁性参照ユニットは、類似する形態で配置されてもよい。幾つかの態様において、参照ユニット１０８’は、１つの抵抗状態にプリセットされ、ＭＲＡＭ装置周囲の外部磁場を受けると、逆の抵抗状態に反転することができる。
【0048】
幾つかの実施例において、製造の一貫性のために、参照ユニット１０８’は、メモリセル１０８と同じ又は類似する寸法を有する。幾つかの代替的な実施例において、参照ユニット１０８’は、メモリセル１０８の横方向寸法より小さい横方向寸法を有する。幾つかの態様において、参照ＭＴＪアレイ３０８の参照ユニット１０８’の直径又は横方向寸法は、メインＭＴＪアレイ３０６のメモリセル１０８の直径又は横方向寸法の約７０％～９０％である。幾つかの他の態様において、参照ＭＴＪアレイ３０８の参照ユニット１０８’の直径又は横方向寸法は、メインＭＴＪアレイ３０６のメモリセル１０８の直径又は横方向寸法より約５ｎｍ～１０ｎｍ小さい。例えば、参照ＭＴＪアレイ３０８の各参照ユニット１０８’の直径は、１５～９０ｎｍであってよいが、メインＭＴＪアレイ３０６の各メモリセル１０８の直径は、２０～１００ｎｍであってよい。参照ＭＴＪアレイ３０８の小さいＭＴＪ寸法は、外部磁場によって一層影響されやすいため、外部磁場のより敏感な検出を提供することができる。また、参照ＭＴＪアレイ３０８のＭＴＪ寸法は、メインＭＴＪアレイ３０６のＭＴＪ寸法の７０％より小さいか又は５～１０ｎｍより小さくてよく、限界寸法がさらに小さくなる場合、ノードスケーリング上の製造課題がもたらされる。
【0049】
また、メモリセル１０８及び参照ユニット１０８’は、いずれも図７における円形形状を有するように例示されているが、それらは様々な形状であってもよい。例えば、メモリセル１０８及び参照ユニット１０８’は、正方形又は正多角形などの他の中心対称形状であってもよい。幾つかの代替的な実施例において、メモリセル１０８及び／又は参照ユニット１０８’は、幅方向に対して長さ方向でより長い軸対称形状を有してよく、それにより、メモリセル１０８の面積は、長さを長くすることにより拡大可能であり、又は参照ユニット１０８’の面積は、幅を短くすることにより縮小可能である。メモリセル１０８及び／又は参照ユニット１０８’の実例は、楕円、矩形又は他の適切な形状を含む。
【0050】
図８及び図９は、以上の図３～図７について開示されたＭＲＡＭ装置３０２の幾つかの別の装置構造の実例を示す。ブロック図８００ａ、９００ａ及び上面図８００ｂ、９００ｂに示すように、参照ＭＴＪアレイ３０８の参照ユニット１０８’は、直列、並列又は直列と並列の組み合わせで結合されてよい。例えば、ブロック図８００ａ及び上面図８００ｂに示すように、磁性参照ユニットＲ１１、Ｒ１２、Ｒ１３の第１のグループ、磁性参照ユニットＲ２１、Ｒ２２、Ｒ２３の第２のグループ及び磁性参照ユニットＲ３１、Ｒ３２、Ｒ３３の第３のグループは、それぞれ直列に接続されてから、互いに並列に接続されて参照配線ＲＬに接続される。ブロック図９００ａ及び上面図９００ｂに示される別の実例として、全ての磁性参照ユニットＲ１１～Ｒ３３は、並列に接続されて参照配線ＲＬに接続されてよい。バイアス電圧ＶＲは、参照ＭＴＪアレイ３０８の総抵抗を測定するように、動作中に参照ユニット１０８’に印加されてよいため、ＭＲＡＭ装置３０２周囲の外部磁場の強度を指示する。
【0051】
従って、幾つかの実施例において、本開示は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）装置に対する外部磁場効果を判定するためのコントローラによる方法に関し、前記磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）と前記コントローラは動作可能に関連付けられる。前記方法は、前記ＭＲＡＭ装置からメモリデータ及び前記メモリデータに対応する誤り訂正冗長性を読み取るステップと、前記メモリデータ及び前記誤り訂正冗長性に基づいて誤り訂正符号（ＥＣＣ）チェックを実行することにより、ＭＲＡＭ装置の保持失敗率を指示するビット誤り率を判定するステップと、を含む。前記方法は、前記保持失敗率と所定の失敗率しきい値を比較するステップと、前記保持失敗率が前記失敗率しきい値より大きい場合、前記メモリデータが信頼できないことを指示する通知信号を提供するステップと、を更に含む。幾つかの実施例において、方法は、誤り訂正動作を実行し、且つ、前記保持失敗率が前記失敗率しきい値より小さい場合、前記メモリデータの訂正されたビットにより前記磁気抵抗ランダムアクセスメモリ装置に対して書き換えるステップを更に含む。幾つかの実施例において、方法は、前記磁気抵抗ランダムアクセスメモリ装置に記憶されている前記メモリデータが信頼できない場合、セキュリティデータを保護するように破棄コマンドを提供するステップを更に含む。幾つかの実施例において、前記失敗率しきい値は、メモリから予め記憶された値を得ることにより判定される。幾つかの実施例において、前記失敗率しきい値は、しきい強度を有する外部磁場を供給するテストプロセスを実行することにより判定され、前記しきい強度を有する前記外部磁場は、前記磁気抵抗ランダムアクセスメモリ装置に致命的な影響を与える。幾つかの実施例において、前記失敗率しきい値は、前記磁気抵抗ランダムアクセスメモリ装置の誤り訂正符号ブロックのカバー範囲の６０％～８０％であると判定される。
【0052】
他の実施例において、本開示は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）装置に関する。前記ＭＲＡＭ装置は、メモリデータを記憶するための複数のメモリセルを含むメイン磁気トンネル接合（ＭＴＪ）アレイと、ＭＴＪ構造を有する複数の参照ユニットを含む参照ＭＴＪアレイと、を備える。前記ＭＲＡＭ装置は、前記メインＭＴＪアレイ及び前記参照ＭＴＪアレイに動作可能に関連付けられるコントローラを更に備える。前記コントローラは、前記参照ＭＴＪアレイの、外部磁場の強度に関する総抵抗を受信し、前記参照ＭＴＪアレイの前記受信された総抵抗及び所定のしきい値に基づき、前記外部磁場が致命的であるか否かを判定し、前記ＭＲＡＭ装置周囲の前記外部磁場が致命的であると判定した場合、前記メインＭＴＪアレイに記憶されている前記メモリデータが信頼できないことを指示する通知を提供するために用いられる。幾つかの実施例において、前記参照磁気トンネル接合アレイの前記参照ユニットは、それぞれ前記メイン磁気トンネル接合アレイの前記メモリセルと同じ構成を有する。幾つかの実施例において、前記参照磁気トンネル接合アレイの前記参照ユニットは、それぞれ前記メイン磁気トンネル接合アレイの前記メモリセルより小さい横方向寸法を有する。幾つかの実施例において、前記メイン磁気トンネル接合アレイの前記メモリセルは、セレクタに接続される磁気トンネル接合構造を含み、前記セレクタは、前記参照磁気トンネル接合アレイに位置しない。幾つかの実施例において、前記参照磁気トンネル接合アレイの前記磁気トンネル接合構造の上部電極又は下部電極は、前記参照磁気トンネル接合アレイの前記総抵抗を伝達するための参照配線に接続される。幾つかの実施例において、前記参照磁気トンネル接合アレイの前記参照ユニットは、互いに直列に接続されて前記参照配線に接続される。幾つかの実施例において、前記参照磁気トンネル接合アレイの前記参照ユニットは、互いに並列に接続されて前記参照配線に接続される。幾つかの実施例において、前記参照ユニットは、それぞれ前記メモリセルより約５ナノメートル～１０ナノメートルという小さい横方向寸法を有する。幾つかの実施例において、前記参照磁気トンネル接合アレイは、基板上方の相互接続構造内に設けられる。
【0053】
また他の実施例において、本開示は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）装置を囲む外部磁場を判定するためのコントローラによる方法に関し、前記磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）と前記コントローラは動作可能に関連付けられる。前記ＭＲＡＭ装置は、複数のメモリセルを含むメイン磁気トンネル接合（ＭＴＪ）アレイと、複数の参照ユニットを含む参照ＭＴＪアレイと、を備える。前記方法は、ＭＴＪアレイに記憶されているメモリデータを読み取るか又はメモリデータをＭＴＪアレイに書き込むステップと、参照ＭＴＪアレイから参照ＭＴＪアレイ信号を検出するステップと、を含む。前記方法は、前記参照ＭＴＪアレイ信号と所定のしきい値を比較するステップと、参照ＭＴＪアレイ信号が所定のしきい値を超えている場合、メモリデータが信頼できないことを指示する通知信号を提供するステップと、を更に含む。幾つかの実施例において、前記参照磁気トンネル接合アレイから前記参照磁気トンネル接合アレイ信号を検出するステップは、前記参照磁気トンネル接合アレイの前記メモリセルを第１の状態に設定することにより、前記参照磁気トンネル接合アレイの総抵抗を初期化し、前記参照磁気トンネル接合アレイの、前記外部磁場の強度に関連する抵抗の変化を検出することを含む。幾つかの実施例において、方法は、初期化バイアス電圧を前記参照磁気トンネル接合アレイに印加することで、前記参照ユニットをリセットして前記外部磁場の次の検出に用いるステップを更に含む。幾つかの実施例において、前記所定のしきい値は、しきい強度を有する前記外部磁場を供給するテストプロセスを実行することにより判定され、前記しきい強度を有する前記外部磁場は、前記磁気抵抗ランダムアクセスメモリ装置に致命的な影響を与える。幾つかの実施例において、前記所定のしきい値は、メモリから取り込まれる。
【0054】
当業者が本開示の態様をよりよく理解できるように、前述した内容をもって複数の実施例の特徴を概説した。当業者であれば、本明細書において援用された実施例と同じ目的を実施するか及び／又は同じメリットを達成するために他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解すべきである。当業者であれば、このような等価構造は、本開示の精神及び範疇から逸脱しておらず、且つ、本開示の精神及び範疇から逸脱することなく本明細書において様々な変更、置換と代替を行えることをも意識すべきである。
【符号の説明】
【0055】
１００ ブロック図
１０２ 磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）装置
１０４ コントローラ
１０６ 磁気トンネル接合（ＭＴＪ）アレイ
１０８ メモリセル
１０８’ 参照ユニット
１１０ 下部電極
１１２ データ記憶構造
１１４ 上部電極
１１７ センスアンプ
１１８ セレクタ
１１９ ビットラインデコーダ
１２０ 第１のソース／ドレインエリア
１２２ 第２のソース／ドレインエリア
１２４ ゲート構造
１２７ ワードラインデコーダ
１３２ 参照強磁性素子
１３４ トンネルバリア素子
１３６ 自由強磁性素子
２００ フローチャート
２０１ 動作
２０２ 動作
２０４ 動作
２０６ 動作
２０８ 動作
２１０ 動作
３０２ 磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）装置
３０４ コントローラ
３０６ メイン磁気トンネル接合（ＭＴＪ）アレイ
３０８ 参照磁気トンネル接合（ＭＴＪ）アレイ
４００ フローチャート
４０２ 動作
４０４ 動作
４０６ 動作
５００ａ ブロック図
５００ｂ 実例曲線
５００ｃ 実例曲線
６００ 横断面図
６０２ 基板
６０４ 相互接続構造
６０６ａ～６０６ｃ 相互接続金属層
６０８ａ～６０８ｃ スタック式層間誘電体（ＩＬＤ）層
７００ａ 上面図
７００ｂ 上面図
８００ａ ブロック図
８００ｂ 上面図
９００ａ ブロック圖
９００ｂ 上面図
ＢＬ1～ＢＬ3 ビットライン
Ｃ１１～Ｃ３３ メモリセル
Ｈ 外部磁場
Ｒ１１～Ｒ３３ 磁性参照ユニット
ＲＬ 参照配線
ＳＬ1～ＳＬ3 ソース線
ＶＲ バイアス電圧
ＷＬ1～ＷＬ3 ワードライン
１０２ 磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）装置
１０４ コントローラ
１０６ 磁気トンネル接合（ＭＴＪ）アレイ
１０８ メモリセル
１０８’ 参照ユニット
１１０ 下部電極
１１２ データ記憶構造
１１４ 上部電極
１１７ センスアンプ
１１８ セレクタ
１１９ ビットラインデコーダ
１２０ 第１のソース／ドレインエリア
１２２ 第２のソース／ドレインエリア
１２４ ゲート構造
１２７ ワードラインデコーダ
１３２ 参照強磁性素子
１３４ トンネルバリア素子
１３６ 自由強磁性素子
２００ フローチャート
２０１ 動作
２０２ 動作
２０４ 動作
２０６ 動作
２０８ 動作
２１０ 動作
３０２ 磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）装置
３０４ コントローラ
３０６ メイン磁気トンネル接合（ＭＴＪ）アレイ
３０８ 参照磁気トンネル接合（ＭＴＪ）アレイ
４００ フローチャート
４０２ 動作
４０４ 動作
４０６ 動作
５００ａ ブロック図
５００ｂ 実例曲線
５００ｃ 実例曲線
６００ 横断面図
６０２ 基板
６０４ 相互接続構造
６０６ａ～６０６ｃ 相互接続金属層
６０８ａ～６０８ｃ スタック式層間誘電体（ＩＬＤ）層
７００ａ 上面図
７００ｂ 上面図
８００ａ ブロック図
８００ｂ 上面図
９００ａ ブロック圖
９００ｂ 上面図
ＢＬ1～ＢＬ3 ビットライン
Ｃ１１～Ｃ３３ メモリセル
Ｈ 外部磁場
Ｒ１１～Ｒ３３ 磁性参照ユニット
ＲＬ 参照配線
ＳＬ1～ＳＬ3 ソース線
ＶＲ バイアス電圧
ＷＬ1～ＷＬ3 ワードライン
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図6】
【図7】
【図8】
【図9】