(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-01-17
(45)【発行日】2024-01-25
(54)【発明の名称】半導体デバイス
(51)【国際特許分類】
H10B 41/27 20230101AFI20240118BHJP
H01L 21/336 20060101ALI20240118BHJP
H01L 29/788 20060101ALI20240118BHJP
H01L 29/792 20060101ALI20240118BHJP
H01L 21/3065 20060101ALI20240118BHJP
H01L 21/306 20060101ALI20240118BHJP
H10B 43/27 20230101ALI20240118BHJP
【ＦＩ】
H10B41/27
H01L29/78 371
H01L21/302 105A
H01L21/306 D
H10B43/27
【請求項の数】
14
(21)【出願番号】P 2021568841
(86)(22)【出願日】2019-06-28
(65)【公表番号】
(43)【公表日】2022-07-28
(86)【国際出願番号】 CN2019093603
(87)【国際公開番号】W WO2020258224
(87)【国際公開日】2020-12-30
【審査請求日】2021-11-17
(73)【特許権者】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ
(74)【代理人】
【識別番号】100109210
【弁理士】
【氏名又は名称】新居 広守
(72)【発明者】
【氏名】ワン・チーグアン
(72)【発明者】
【氏名】ウ・ゴンリアン
【審査官】柴山 将隆
(56)【参考文献】
【文献】米国特許出願公開第２０１８／０３５０８３０（ＵＳ，Ａ１）
【文献】特開２００８－０４１８９５（ＪＰ，Ａ）
【文献】米国特許第０９５７０４６３（ＵＳ，Ｂ１）
【文献】米国特許出願公開第２０１７／０１５４８９２（ＵＳ，Ａ１）
【文献】中国特許出願公開第１０６９２０７９８（ＣＮ，Ａ）
【文献】特開２０１８－０４９９３５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１４／０２７３４６２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／００７６２１４（ＵＳ，Ａ１）
【文献】特開２０１０－０６７７４５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１３／０２０３２２７（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４１／２７
Ｈ１０Ｂ ４３／２７
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／３０６５
Ｈ０１Ｌ ２１／３０６
(57)【特許請求の範囲】
【請求項1】
垂直方向に延在するチャネル構造を有する半導体デバイスの基板上に前記垂直方向に積層された、トランジスタの列を備える半導体デバイスであって、ゲート誘電体構造と、
チャネル層とを備え、
前記トランジスタの列が、前記チャネル構造の第１の部分に沿って配置されたトランジスタの第１のサブ列、前記チャネル構造の第２の部分に沿って配置されたトランジスタの第２のサブ列、および前記チャネル構造の第３の部分に沿って配置されたトランジスタの第３のサブ列を含み、前記トランジスタの第２のサブ列が、前記トランジスタの第１のサブ列と前記トランジスタの第３のサブ列との間にあり、
前記第１のサブ列内のトランジスタのゲート構造が、第１の絶縁層によって分離されており、前記第２のサブ列内のトランジスタのゲート構造が、第２の絶縁層によって分離されており、かつ前記第３のサブ列内のトランジスタのゲート構造が、第３の絶縁層によって分離されており、また、
前記第２の絶縁層の体積質量密度が、前記第３の絶縁層の体積質量密度よりも低く、
前記ゲート誘電体構造が、前記チャネル層と、前記第１のサブ列内のトランジスタのゲート構造、前記第２のサブ列内のトランジスタのゲート構造及び前記第３のサブ列内のトランジスタのゲート構造との間に配置され、
前記チャネル構造の前記第２の部分における下部側の限界寸法（ＣＤ３）と前記チャネル構造の前記第１の部分における上部側の限界寸法（ＣＤ２）との間に生じる不連続性が、｜（ＣＤ３－ＣＤ２）｜／ＣＤ２で表され、０．０５～０．１５であり、
前記チャネル構造の前記第３の部分における下部側の限界寸法（ＣＤ６）と前記チャネル構造の前記第２の部分における上部側の限界寸法（ＣＤ５）との間に生じる不連続性が、｜（ＣＤ６－ＣＤ５）｜／ＣＤ５で表され、０．０５～０．１５である、半導体デバイス。
【請求項2】
前記第２の絶縁層の体積質量密度が、前記第１の絶縁層の体積質量密度よりも低い、請求項１に記載の半導体デバイス。
【請求項3】
前記第１の絶縁層の体積質量密度が、前記第３の絶縁層の体積質量密度と等しい、請求項２に記載の半導体デバイス。
【請求項4】
前記第２の絶縁層が、酸化シリコンであり、前記第３の絶縁層が、酸化シリコンである、請求項１に記載の半導体デバイス。
【請求項5】
前記第２の絶縁層の材料組成が、前記第３の絶縁層の材料組成とは異なっている、請求項１に記載の半導体デバイス。
【請求項6】
前記第２のサブ列内のトランジスタの個数と前記第３のサブ列内のトランジスタの個数との和に対する前記第２のサブ列内のトランジスタの個数の比が、１０％～３０％である、請求項１に記載の半導体デバイス。
【請求項7】
垂直方向に延在するチャネル構造を有する半導体デバイスの基板上に前記垂直方向に積層された、トランジスタの列を備える半導体デバイスであって、ゲート誘電体構造と、
チャネル層とを備え、
前記トランジスタの列が、前記チャネル構造の第１の部分に沿って配置されたトランジスタの第１のサブ列、前記チャネル構造の第２の部分に沿って配置されたトランジスタの第２のサブ列、および前記チャネル構造の第３の部分に沿って配置されたトランジスタの第３のサブ列を含み、前記トランジスタの第２のサブ列が、前記トランジスタの第１のサブ列と前記トランジスタの第３のサブ列との間にあり、
前記チャネル構造の前記第１の部分が先細りの円筒形状を有し、前記第１の部分における下部側の限界寸法（ＣＤ）が、前記第１の部分における上部側の限界寸法（ＣＤ２）よりも小さく、
前記チャネル構造の前記第２の部分の中央における限界寸法（ＣＤ）が、前記第１の部分における下部側の限界寸法（ＣＤ）および前記第３の部分における下部側の限界寸法（ＣＤ６）よりも大きく、
前記チャネル構造の前記第３の部分が先細りの円筒形状を有し、前記第３の部分における下部側の限界寸法（ＣＤ６）が、前記第３の部分における上部側の限界寸法（ＣＤ）よりも小さく、
前記ゲート誘電体構造が、前記チャネル層と、前記第１のサブ列内のトランジスタのゲート構造、前記第２のサブ列内のトランジスタのゲート構造及び前記第３のサブ列内のトランジスタのゲート構造との間に配置され、
前記チャネル構造の前記第２の部分における下部側の限界寸法（ＣＤ３）と前記チャネル構造の前記第１の部分における上部側の限界寸法（ＣＤ２）との間に生じる不連続性が、｜（ＣＤ３－ＣＤ２）｜／ＣＤ２で表され、０．０５～０．１５であり、
前記チャネル構造の前記第３の部分における下部側の限界寸法（ＣＤ６）と前記チャネル構造の前記第２の部分における上部側の限界寸法（ＣＤ５）との間に生じる不連続性が、｜（ＣＤ６－ＣＤ５）｜／ＣＤ５で表され、０．０５～０．１５であり、
前記第１のサブ列内のトランジスタのゲート構造が、第１の絶縁層によって分離されており、前記第２のサブ列内のトランジスタのゲート構造が、第２の絶縁層によって分離されており、かつ前記第３のサブ列内のトランジスタのゲート構造が、第３の絶縁層によって分離されており、また、
前記第２の絶縁層の体積質量密度が、前記第３の絶縁層の体積質量密度よりも低い、半導体デバイス。
【請求項8】
前記チャネル構造の前記第２の部分における上部側の限界寸法（ＣＤ５）が、前記第３の部分における下部側の限界寸法（ＣＤ６）よりも大きい、請求項７に記載の半導体デバイス。
【請求項9】
前記チャネル構造の前記第２の部分における下部側の限界寸法（ＣＤ３）が、前記第１の部分における下部側の限界寸法（ＣＤ）よりも大きい、請求項７に記載の半導体デバイス。
【請求項10】
前記第２の絶縁層の体積質量密度が、前記第１の絶縁層の体積質量密度よりも低い、請求項７に記載の半導体デバイス。
【請求項11】
前記第１の絶縁層の体積質量密度が、前記第３の絶縁層の体積質量密度と等しい、請求項１０に記載の半導体デバイス。
【請求項12】
前記第２の絶縁層が、酸化シリコンであり、前記第３の絶縁層が、酸化シリコンである、請求項７に記載の半導体デバイス。
【請求項13】
前記第２の絶縁層の材料組成が、前記第３の絶縁層の材料組成とは異なっている、請求項７に記載の半導体デバイス。
【請求項14】
前記第２のサブ列内のトランジスタの個数と前記第３のサブ列内のトランジスタの個数との和に対する前記第２のサブ列内のトランジスタの個数の比が、１０％～３０％である、請求項７に記載の半導体デバイス。
【発明の詳細な説明】
【背景技術】
【0001】
集積回路内のデバイスの限界寸法が一般的なメモリセル技術の限界まで縮小するにつれて、より大容量の記憶容量を実現するための技術が開発されている。プレーナ型トランジスタ構造と比較して、３Ｄ ＮＡＮＤメモリデバイスの垂直構造は、より複雑な製造プロセスに関与している。この３Ｄ ＮＡＮＤメモリデバイスがより多くのメモリセル層を有する構成に移行して、ビット当たりのコストを低下させながらより高密度化を実現するにつれて、その構造や製造方法を改良することがますます困難になっている。
【発明の概要】
【0002】
本開示の態様によれば、半導体デバイスは、垂直方向に延在するチャネル構造を有する半導体デバイスの基板上に垂直方向に積層された、トランジスタの列を備える。このトランジスタの列は、チャネル構造の第１の部分、第２の部分、および第３の部分にそれぞれ沿って配置されたトランジスタの第１のサブ列、第２のサブ列、および第３のサブ列を含む。第１のサブ列、第２のサブ列、および第３のサブ列内のトランジスタのゲート構造は、それぞれ第１の絶縁層、第２の絶縁層、および第３の絶縁層によって分離されており、また、第２の絶縁層のエッチング速度は、第３の絶縁層のエッチング速度よりも速い。
【0003】
一実施形態では、チャネル構造の第２の部分における下部側の限界寸法（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ：ＣＤ）とチャネル構造の第１の部分における上部側のＣＤとの間に生じる不連続性は、閾値未満である。チャネル構造の第３の部分における下部側のＣＤとチャネル構造の第２の部分における上部側のＣＤとの間に生じる不連続性は、閾値未満である。この閾値を、０．０５～０．１５とすることができる。
【0004】
一実施形態では、第２の絶縁層の体積質量密度は、第３の絶縁層の体積質量密度よりも低い。一実施例では、第２の絶縁層は、高密度プラズマ化学気相堆積法によって形成された酸化シリコンであり、第３の絶縁層は、テトラエトキシシラン（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ：ＴＥＯＳ）をベースとして形成された酸化シリコンである。
【0005】
一実施形態では、第２の絶縁層の材料組成は、第３の絶縁層の材料組成とは異なっている。
【0006】
一実施例では、第２のサブ列内のトランジスタの個数と第３のサブ列内のトランジスタの個数との和に対する第２のサブ列内のトランジスタの個数の比は、１０％～３０％である。第１の絶縁層および第３の絶縁層のエッチング速度を、実質的に同一とすることができる。
【0007】
本開示の態様によれば、半導体デバイスを製造する方法は、交互に配置された第１の絶縁層および第１のゲート層を含む第１のスタックの第１のビア内に犠牲層を充填するステップであって、第１のスタックが半導体デバイスの基板上にあり、上部側の初期ＣＤ（ＣＤ２初期）が第１のビアの下部側の初期ＣＤ（ＣＤ１初期）よりも大きい、ステップを含む。本方法は、第１のスタック上に垂直方向に沿って、交互に配置された第２の絶縁層および第２のゲート層を含む第２のスタックを形成するステップと、第２のスタック上に垂直方向に沿って、交互に配置された第３の絶縁層および第３のゲート層を含む第３のスタックを形成するステップと、を含む。第２の絶縁層は第３の絶縁層よりも速い速度でエッチングされており、第２のゲート層は第３のゲート層よりも速い速度でエッチングされている。本方法は、第１のスタック、第２のスタック、および第３のスタック内にビアを形成するステップであって、このビアが、それぞれ第１のスタック、第２のスタック、および第３のスタック内に第１のビア、第２のビア、および第３のビアを含む、ステップをさらに含む。
【0008】
一実施形態では、ビアを形成するステップは、第２のスタックおよび第３のスタックの一部を除去して、第２のビアおよび第３のビアを含む複合ビアを形成するステップであって、この複合ビアが第１のビアの上方にあり、この複合ビアの下部側の初期ＣＤ（ＣＤ３初期）がＣＤ２初期未満であり、また、初期不連続性がＣＤ２初期～ＣＤ３初期である、ステップをさらに含む。ビアを形成するステップは、第２のスタックの追加部分をエッチングして、第２のビアを拡大し、かつ複合ビアの下部側の最終ＣＤと第１のビアの上部側の最終ＣＤとの間に生じる最終不連続性まで初期不連続性を低減するステップであって、第２の絶縁層が第３の絶縁層よりも速い速度でエッチングされており、第２のゲート層が第３のゲート層よりも速い速度でエッチングされている、ステップをさらに含む。ビアを形成するステップは、第１のビアから犠牲層を除去するステップをさらに含む。
【0009】
一実施例では、ビアを形成するステップは、第２のスタックの追加部分をエッチングしながら、第３のスタックの追加部分を除去するステップであって、第３のビアの下部側のＣＤと第２のビアの上部側のＣＤとの間に生じる不連続性が、ＣＤ２初期とＣＤ３初期との間に生じる初期不連続性よりも小さい、ステップをさらに含む。
【0010】
一実施形態では、第２のゲート層の体積質量密度は、第３のゲート層の体積質量密度よりも低い。一実施例では、第２のスタックを形成するステップは、高密度プラズマ化学気相堆積法により、第２の絶縁層として酸化シリコンを堆積させ、また、第２のゲート層としてポリシリコンを堆積させるステップを含み、第３のスタックを形成するステップは、ＴＥＯＳから第３の絶縁層として酸化シリコンを形成し、また、第３のゲート層として窒化シリコンを形成するステップを含む。
【0011】
一実施形態では、第２のゲート層の材料組成は、第３のゲート層の材料組成とは異なっている。
【0012】
一実施形態では、本方法は、チャネル層およびゲート誘電体構造を含むチャネル構造をビア内に形成するステップであって、チャネル構造が、第１のビア、第２のビア、および第３のビア内に第１の部分、第２の部分、および第３の部分をそれぞれ含む、ステップをさらに含む。本方法は、第１のゲート層、第２のゲート層、および第３のゲート層をそれぞれゲートメタル材料と置き換えることにより、第１のゲート構造、第２のゲート構造、および第３のゲート構造を形成するステップであって、チャネル構造の第１の部分、第２の部分、および第３の部分、並びに対応する第１のゲート構造、第２のゲート構造、および第３のゲート構造が、トランジスタの列におけるトランジスタの第１のサブ列、第２のサブ列、および第３のサブ列をそれぞれ形成している、ステップを含む。
【0013】
一実施例では、第１のゲート層および第３のゲート層のエッチング速度は、実質的に同一である。
【0014】
本開示の態様によれば、半導体デバイスを製造する方法は、第１のスタック上に垂直方向に第２のスタックを形成するステップであって、第２のスタックが、交互に配置された第２の絶縁層および第２のゲート層を含む、ステップを含む。本方法は、第２のスタック上に垂直方向に沿って、交互に配置された第３の絶縁層および第３のゲート層を含む第３のスタックを形成するステップであって、第２の絶縁層が第３の絶縁層よりも速い速度でエッチングされており、第２のゲート層が第３のゲート層よりも速い速度でエッチングされている、ステップと、第１のスタック、第２のスタック、および第３のスタック内にビアを形成するステップと、をさらに含む。ビアは、それぞれ第１のスタック、第２のスタック、および第３のスタック内に第１のビア、第２のビア、および第３のビアを含む。一実施例では、第２のビアの下部側のＣＤと第１のビアの上部側のＣＤとの間に生じる不連続性は、閾値未満である。一実施例では、第３のビアの下部側のＣＤと第２のビアの上部側のＣＤとの間に生じる不連続性は、閾値未満である。
【図面の簡単な説明】
【0015】
本開示の態様は、添付の図面と併せて読解すると、以下の詳細な説明から最良に理解される。なお、業界の標準的な慣行に従って、様々な特徴が縮尺通りに描画されてはいない。実際には、様々な特徴の寸法は、説明を明確にするために任意に拡大または縮小されてもよい。
【図1】本開示の典型的な実施形態による、半導体デバイス１００の一部を示す断面図である。
【図2】本開示の典型的な実施形態による、あるプロセスの様々なステップにおける半導体デバイス１００の一部を示す断面図である。
【図3】本開示の典型的な実施形態による、あるプロセスの様々なステップにおける半導体デバイス１００の一部を示す断面図である。
【図4】本開示の典型的な実施形態による、あるプロセスの様々なステップにおける半導体デバイス１００の一部を示す断面図である。
【図5】本開示の典型的な実施形態による、あるプロセスの様々なステップにおける半導体デバイス１００の一部を示す断面図である。
【図6】本開示の典型的な実施形態による、あるプロセスの様々なステップにおける半導体デバイス１００の一部を示す断面図である。
【図7】本開示の典型的な実施形態による、あるプロセスの様々なステップにおける半導体デバイス１００の一部を示す断面図である。
【図8】本開示の典型的な実施形態による、あるプロセスの様々なステップにおける半導体デバイス１００の一部を示す断面図である。
【図9】本開示の一実施形態による、典型的な半導体製造のプロセスを概説しているフローチャートである。
【発明を実施するための形態】
【0016】
以下の開示は、記載している主題の様々な特徴を実装するための、多種多様な実施形態または実施例を提供するものである。本開示を簡略化するために、構成要素および配置の具体例を以下に説明する。当然ながら、これらは単なる例であり、限定することを意図するものではない。例えば、以下の説明における第２の特徴の上方、または上に第１の特徴を形成することは、第１の特徴と第２の特徴とが直接接触して形成される実施形態を含んでもよく、また、第１の特徴と第２の特徴とが直接接触しないように、これら第１の特徴と第２の特徴との間に追加の特徴が形成され得る実施形態をさらに含んでもよい。さらに、本開示では、様々な実施例において参照番号および／または参照文字を繰り返してもよい。この繰り返しは、簡略化および明確化を目的としたものであり、述べている様々な実施形態および／または構成間の関係をそれ自体が規定するものではない。
【0017】
さらに、「下（ｂｅｎｅａｔｈ）」、「下側（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上側（ａｂｏｖｅ）」、および「上部（ｕｐｐｅｒ）」などの空間的な相対語を、図面に示しているある要素または特徴と別の要素（複数可）または特徴（複数可）との関係を表す際、説明を簡単にするために本明細書で用いてもよい。これらの空間的な相対語は、図面に示している向きに加えて、使用中または動作中のデバイスの種々の向きをも包含することが意図されている。本装置を他の方向に向けてもよく（９０度または他の方位に回転させて）、また本明細書で使用している空間的な相対記述子を、それに応じて同様に解釈してもよい。
【0018】
交互に配置された絶縁層およびゲート層を含むスタックを形成し、このスタック内にビアを形成し、かつ垂直方向に沿って延在するビアの側壁に沿ってチャネル構造を形成することにより、トランジスタの列が半導体デバイス内に形成され得る。トランジスタ密度（即ち、単位面積当たりのトランジスタの個数）が高まり、かつビアの深さが増すにつれて、このビアは、例えば、ビアの下部および上部を形成するように、複数のエッチングプロセスを用いて形成され得る。しかしながら、ビアの下部と上部とを分離する境界で幅の不連続性（不連続性とも呼ばれている）が生じる可能性があり、その結果、ビアの側壁に鋭利なエッジまたは階段状プロファイルが生じ得る。したがって、その後に形成されるチャネル構造内の層の厚さが、この境界付近で不均一になる可能性があるため、当該半導体デバイスのデバイス性能に悪影響が及ぶ恐れがある。
【0019】
このデバイス性能を最適化するために、追加のエッチングプロセスを実行して、不連続性が低減され、より平滑なエッジがもたらされるようにすることができる。こうした結果を実現するために、スタック内の境界付近の部分が、このスタックの別の部分のエッチング速度とは異なるエッチング速度を有する、１つまたは複数の材料から作製され得る。
【0020】
図１は、本開示の典型的な実施形態による、半導体デバイス１００の一部を示す断面図である。半導体デバイス１００は、基板１０１上に複数のトランジスタの列１０２を備える。各列１０２は、トランジスタ密度を高めるために基板１０１の上方に垂直方向１０３に沿って積層された、トランジスタ１２１ｂ～１２１ｑなどの複数のトランジスタを含む。列１０２は、列１０２内のビア（図示せず）に沿って存在する側壁１６０に沿って形成された、チャネル構造１６５を有する。チャネル構造１６５は、垂直方向１０３に沿って延在している。図示のように、垂直方向１０３を、基板１０１の作業面または作業側に対して垂直とすることができる。
【0021】
列１０２は、チャネル構造１６５の第１の部分１６５（１）、第２の部分１６５（２）、および第３の部分１６５（３）に沿ってそれぞれ配置された、第１のサブ列１０２（１）、第２のサブ列１０２（２）、および第３のサブ列１０２（３）を含む。第１のサブ列１０２（１）、第２のサブ列１０２（２）、および第３のサブ列１０２（３）内のトランジスタ１２１ｂ～１２１ｑのゲート構造１５３ｂ～１５３ｑは、それぞれ第１の絶縁層１２４、第２の絶縁層２２４、および第３の絶縁層３２４によって分離されている。第１の絶縁層１２４、第２の絶縁層２２４、および第３の絶縁層３２４は、ゲート構造１５３ｂ～１５３ｑを互いから、かつ半導体デバイス１００内の他の構造から電気的に分離することができる。第１の絶縁層１２４、第２の絶縁層２２４、および第３の絶縁層３２４は、酸化シリコン、酸化シリコン炭素（ＳｉＣＯ）、酸化シリコンゲルマニウム（ＳｉＧｅＯ２）などの任意の適切な絶縁材料を含み得る。
【0022】
本開示の態様によれば、エッチングプロセス中の第２の絶縁層２２４のエッチング速度は、第３の絶縁層３２４のエッチング速度よりも速い。第２の絶縁層２２４の体積質量密度（密度または膜密度とも呼ばれている）は第３の絶縁層３２４の密度よりも低くなり得るため、第２の絶縁層２２４のエッチング速度は第３の絶縁層３２４のエッチング速度よりも速くなり得る。例えば、第２の絶縁層２２４は高密度プラズマ化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によって形成された酸化シリコンであるため、第３の絶縁層３２４、一例としてテトラエトキシシラン（ＴＥＯＳ）をベースとして形成された酸化シリコンよりも密度が低い。代替的にまたは付加的に、第２の絶縁層２２４の材料組成は、第３の絶縁層３２４の材料組成とは異なっており、第２の絶縁層２２４は、第３の絶縁層３２４よりも速い速度でエッチングされている。第２の絶縁層２２４は、第３の絶縁層３２４の酸化シリコンなどの材料（複数可）とは異なるＳｉＣＯ、およびＳｉＧｅＯ２などの材料（複数可）から形成され得、これらＳｉＣＯおよびＳｉＧｅＯ２のエッチング速度は、酸化シリコンのエッチング速度よりも速い。
【0023】
一実施形態では、第２の絶縁層２２４の密度もまた、第１の絶縁層１２４の密度よりも低くなり得、かつ／または第２の絶縁層２２４の材料組成もまた、第１の絶縁層１２４の材料組成とは異なり得るため、第２の絶縁層２２４のエッチング速度は、第１の絶縁層１２４のエッチング速度よりも速い。
【0024】
一実施例では、第１の絶縁層１２４および第３の絶縁層３２４の厚さと材料組成とは実質的に同一であるため、これらのエッチング速度も実質的に同一である。このため、第２の絶縁層２２４のエッチング速度は、第１の絶縁層１２４および第３の絶縁層３２４のエッチング速度よりも速い。
【0025】
第１の絶縁層１２４、第２の絶縁層２２４、および第３の絶縁層３２４の厚さを、半導体デバイス１００の所望の特性に応じて、２０ｎｍ～４０ｎｍなどの任意の適切なものとすることができる。一実施例では、第１の絶縁層１２４、第２の絶縁層２２４、および第３の絶縁層３２４の厚さを、２５ｎｍなどの実質的に同一のものとすることができる。
【0026】
本開示の態様によれば、第１のサブ列１０２（１）と第２のサブ列１０２（２）との境界１７１に生じる不連続性Δｄ１と、第２のサブ列１０２（２）と第３のサブ列１０２（３）との境界１７２に生じる不連続性Δｄ２などの列１０２に生じる不連続性は、閾値未満である。一実施例では、境界に生じる不連続性ΔｄをΔｄ＝｜（Ｗ’－Ｗ）｜／Ｗのように記述することができ、ここで、Ｗ’とＷとは、それぞれ境界の上方および下方の限界寸法（ＣＤ）を表している。一実施形態では、このＣＤは、側壁１６０の対向側面間の距離を指し得る。よって、この不連続性Δｄ１をΔｄ１＝｜（ＣＤ３－ＣＤ２）｜／ＣＤ２のように記述することができ、ここで、ＣＤ３とＣＤ２とは、それぞれ第１の境界１７１の上方および下方の限界寸法を表している。ＣＤ３は、第２の部分１６５（２）の下部側の限界寸法を表し得、ＣＤ２は、第１の部分１６５（１）の上部側の限界寸法を表し得る。同様に、不連続性Δｄ２をΔｄ２＝｜（ＣＤ６－ＣＤ５）｜／ＣＤ５のように記述することができ、ここで、ＣＤ６とＣＤ５とは、それぞれ第２の境界１７２の上方および下方の限界寸法を表している。ＣＤ６は、第３の部分１６５（３）の下部側の限界寸法を表し得、ＣＤ５は、第２の部分１６５（２）の上部側の限界寸法を表し得る。この閾値を、０．０５～０．１５とすることができる。一実施例では、この閾値は０．１である。列１０２を製造するプロセスに応じて、別の不連続性が生じる可能性がある。本開示の態様によれば、こうした別の不連続性も同様に閾値未満であるため、側壁１６０は比較的平滑であり、チャネル構造１６５における境界１７１～１７２付近の層の厚さは、比較的均一である。
【0027】
図１を参照すると、トランジスタ１２１ｂ～１２１ｉを含む第１のサブ列１０２（１）は、基板１０１上に形成されており、また、チャネル構造１６５の第１の部分１６５（１）（第１の部分１６５（１）とも呼ばれている）に沿って配置されている。これらのトランジスタ１２１ｂ～１２１ｉは、第１の部分１６５（１）に隣接しているそれぞれのゲート構造１５３ｂ～１５３ｉをさらに含む。トランジスタ１２１ｊ～１２１ｌを含む第２のサブ列１０２（２）は、第１のサブ列１０２（１）上に積層されており、また、チャネル構造１６５の第２の部分１６５（２）（第２の部分１６５（２）とも呼ばれている）に沿って配置されている。これらのトランジスタ１２１ｊ～１２１ｌは、第２の部分１６５（２）に隣接しているそれぞれのゲート構造１５３ｊ～１５３ｌをさらに含む。トランジスタ１２１ｍ～１２１ｑを含む第３のサブ列１０２（３）は、第２のサブ列１０２（２）上に積層されており、また、チャネル構造１６５の第３の部分１６５（３）（第３の部分１６５（３）とも呼ばれている）に沿って配置されている。これらのトランジスタ１２１ｍ～１２１ｑは、第３の部分１６５（３）に隣接しているそれぞれのゲート構造１５３ｍ～１５３ｑをさらに含む。
【0028】
一実施形態では、半導体デバイス１００は、記憶密度を高めるために、トランジスタ１２１ｂ～１２１ｑが垂直方向１０３に沿って積層された、三次元（３Ｄ）ＮＡＮＤフラッシュメモリデバイスなどの不揮発性メモリデバイスである。
【0029】
いくつかの実施例では、トランジスタ１２１ｂ～１２１ｑは、データを記憶するメモリセル１２１ｂ～１２１ｑとして使用されている。列１０２は、メモリセル１２１ｂ～１２１ｑと直列に結合された、第１の選択構造１２１ａおよび第２の選択トランジスタ１２１ｒをさらに含み得る。通常、メモリデバイス内のデータを記憶する個々のトランジスタにアクセスするために、以下に記載しているように追加の回路が形成され得る。例えば、第２の選択トランジスタ１２１ｒに関連付けられた第２のコンタクト１３９を介して、列１０２の一方の側にビット線（図示せず）が結合され得る。例えば、第１の選択構造１２１ａに関連付けられた第１のコンタクト１３１を介して、列１０２のもう一方の側にソース線（図示せず）が結合され得る。第２の選択トランジスタ１２１ｒは、ビット線と最上部のメモリセル１２１ｑとの間に配置され得る。第１の選択構造１２１ａは、最下部のメモリセル１２１ｂとソース線との間に配置され得る。いくつかの実施例では、同じ層内の複数のメモリセルが、それぞれのゲート構造に結合されたワード線（図示せず）によって制御され得る。例えば、メモリセル１２１ｑは、ゲート構造１５３ｑに結合されたワード線によって制御され、メモリセル１２１ｐは、別のワード線によって制御される、などとなり得る。
【0030】
いくつかの実施形態（図１には示さず）では、第１の選択構造１２１ａの構造、寸法、および材料は、メモリセル１２１ｂ～１２１ｑの構造、寸法、および材料と同様または同一であるが、この第１の選択構造１２１ａは、メモリセルの代わりに第１の選択トランジスタとして機能することができる。図１に示すようないくつかの実施形態では、第１の選択構造１２１ａの構造および材料は、メモリセル１２１ｂ～１２１ｑの構造および材料とは異なっている。第２の選択トランジスタ１２１ｒの構造、寸法、および材料は、メモリセル１２１ｂ～１２１ｑの構造、寸法、および材料と同様または同一であるが、この第２の選択トランジスタ１２１ｒは、メモリセルの代わりに第２の選択トランジスタとして機能することもできる。
【0031】
第２の選択トランジスタ１２１ｒに加えて、１つまたは複数の追加のトランジスタがトランジスタ１２１ｒの上方に配置され、これが列１０２内の第２の選択トランジスタとして使用され得る。同様に、第１の選択構造１２１ａに加えて、１つまたは複数の追加の選択構造がトランジスタ１５３ｂの下方に配置され、これが列１０２内の第１の選択構造として使用され得る。いくつかの実施形態では、第１の選択構造および第２の選択トランジスタの構造を、メモリセルの構造と同様または同一とすることができる。いくつかの実施形態では、第１の選択構造および第２の選択トランジスタの構造を、メモリセルの構造とは異なるものとすることができる。例えば、ゲート誘電体構造１３７において第２の選択トランジスタ１２１ｒに対応する部分はブロッキング絶縁層を含む一方、ゲート誘電体構造１３７においてトランジスタ１２１ｂ～１２１ｑに対応する部分は、トンネル絶縁層１３４、電荷蓄積層１３５、およびブロッキング絶縁層１３６などの複数の誘電体層を含む。
【0032】
図１に示しているようないくつかの実施形態では、ゲート構造１５３ａは下部選択ゲートである。いくつかの実施例では、第１のコンタクト１３１は、誘電体層（図１には図示せず）によってゲート構造１５３ａから分離されている。第１のコンタクト１３１は、基板１０１内にさらに延在し得る。いくつかの実施形態では、第１のコンタクト１３１の上面は、ゲート構造１５３ａの上面よりも上方にあり、かつゲート構造１５３ｂの底面よりも下方にある。例えば、第１のコンタクト１３１の上面は、ゲート構造１５３ａの上面とゲート構造１５３ｂの底面との間の中間位置に位置する。第２の選択トランジスタ１２１ｒは、ゲート構造１５３ｒを含む。その後、酸化プロセスにより、第１のコンタクト１３１上に酸化物層１３２が形成され得る。
【0033】
チャネル構造１６５の形状、寸法、および材料は、任意の適切なものとすることができる。複数のチャネル構造１６５を基板１０１上に互いから分離して配置することにより、複数の列１０２が形成され得る。一実施例では、チャネル構造１６５の形状は、柱形状、円筒形状、または先細りの円筒形状など、垂直方向１０３に延在する形状のうちの１つまたは組み合わせである。図１を参照すると、チャネル構造１６５は、第１の部分１６５（１）～第３の部分１６５（３）に対応する複数の形状を含む。第１の部分１６５（１）および第３の部分１６５（３）は先細りの円筒形状を有し、第２の部分１６５（２）は円筒形状を有する。
【0034】
チャネル構造１６５は、ビアの側壁１６０に沿って順次形成されているゲート誘電体構造１３７、チャネル層１３３、および絶縁層１３８を含み得る。ゲート誘電体構造１３７は、チャネル層１３３とゲート構造１５３ａ～１５３ｒとの間に配置されている。ゲート誘電体構造１３７は、垂直方向１０３に延在し得る。ゲート誘電体構造１３７の形状（複数可）、寸法、および材料は、任意の適切なものとすることができる。一実施例では、ゲート誘電体構造１３７の形状は、中空円筒形状、または先細りの中空円筒形状などの形状のうちの１つまたは組み合わせである。
【0035】
いくつかの実施形態では、ゲート誘電体構造１３７は、チャネル層１３３上に順次積層されているトンネル絶縁層１３４、電荷蓄積層１３５、およびブロッキング絶縁層１３６などの複数の誘電体層を含む。メモリセル１２１ｂ～１２１ｑを、チャネル層１３３からの電荷を、トンネル絶縁層１３４を介して量子トンネリングプロセスによって電荷蓄積層１３５へと転送することができる、フローティングゲートトランジスタとすることができる。電荷蓄積層１３５（フローティングゲートとも呼ばれている）は、データ、例えば電荷を記憶することができる。
【0036】
チャネル層１３３の形状（複数可）、寸法、および材料は、任意の適切なものとすることができる。一実施例では、チャネル層１３３の形状は、中空円筒形状、または先細りの中空円筒形状など、垂直方向１０３に延在する形状のうちの１つまたは組み合わせである。チャネル層１３３は、１つまたは複数の半導体材料を含み得る。これら１つまたは複数の半導体材料を、真性、ｐ型ドープ、およびｎ型ドープなどとすることができる。一実施例では、チャネル層１３３はポリシリコンを含む。図１を参照すると、絶縁層１３８は、チャネル層１３３に包囲された空間を充填している。
【0037】
ゲート構造１５３ａ～１５３ｒは、金属などの導電性材料を含み得る。いくつかの実施例では、ゲート構造１５３ａ～１５３ｒは、高誘電率（ｈｉｇｈ－Ｋ）材料を有する層（ｈｉｇｈ－Ｋ層とも呼ばれている）、およびタングステン（Ｗ）などの金属層を含む。ゲート構造１５３ａ～１５３ｒの厚さは、例えば３５ｎｍなど、２０ｎｍ～５０ｎｍの範囲とすることができる。一実施例では、ゲート構造１５３ａと基板１０１との間に下部絶縁層１１１が形成されており、ゲート構造１５３ａとゲート構造１５３ｂとの間に絶縁層１１６が形成されている。これらゲート構造１５３ａ～１５３ｒの厚さは、半導体デバイス１００の所望の特性に応じて、任意の適切なものとすることができる。例えば、ゲート構造１５３ａ～１５３ｒの厚さを互いに等しくするか、または互いに異なるようにすることができる。
【0038】
チャネル層１３３、ゲート誘電体構造１３７、およびゲート構造１５３ｂ～１５３ｑは、それぞれトランジスタ１２１ｂ～１２１ｑを形成している。通常、トランジスタ１２１ｂ～１２１ｑの動作、例えば、メモリセル１２１ｂ～１２１ｑへのデータの書込み、これらからの消去、およびこれらからの読出しは、それぞれのゲート構造１５３ｂ～１５３ｑに適切な電圧を印加することによって制御されている。
【0039】
通常、チャネル層１３３は第１のコンタクト１３１に電気的に結合され得、また、第１のコンタクト１３１は基板１０１に電気的に結合され得る。第１のコンタクト１３１は、単結晶Ｓｉなどのシリコン（Ｓｉ）を含み得る。チャネル層１３３は、例えばポリシリコンから作製された第２のコンタクト１３９を介して、ビット線に電気的に結合され得る。
【0040】
当然ながら、半導体デバイス１００の容量に応じて、列１０２および／またはサブ列１０２（１）～（３）の各々に、任意の適切な個数のメモリセルが形成され得る。一実施例では、第１のサブ列１０２（１）内のメモリセルの第１の個数は、第２のサブ列１０２（２）内のメモリセルの第２の個数と、第３のサブ列１０２（３）内のメモリセルの第３の個数との和に等しい。列１０２内のメモリセルの個数は、６４個、または１２８個などとすることができるため、第１の個数と、第２の個数と第３の個数との和は３２個、または６４個などである。この第２の個数を、第３の個数よりも少なくすることができ、これらの和に対する第２の個数の比を、１０％～３０％とすることができる。
【0041】
いくつかの実施形態では、列１０２は、第３のサブ列１０２（３）上に積層された、追加のサブ列を含み得る。例えば、この第３のサブ列１０２（３）上に、第４のサブ列と第５のサブ列とが順次積層され得る。第４のサブ列の構造、寸法、および材料は、第２のサブ列１０２（２）の構造、寸法、および材料と同様または同一とすることができ、また、第５のサブ列の構造、寸法、および材料は、第３のサブ列１０２（３）の構造、寸法、および材料と同様または同一とすることができる。
【0042】
図２～図８は、本開示の典型的な実施形態による、あるプロセスの様々なステップにおける半導体デバイス１００の一部を示す断面図である。図９は、本開示の一実施形態による、半導体製造のプロセス９００を概説しているフローチャートである。プロセス９００は、図１に示す半導体デバイス１００内に列１０２を製造するために使用され得る。本明細書で使用する場合、半導体デバイスは、トランジスタ（例えば、電界効果トランジスタおよびフローティングゲートトランジスタ）、集積回路、半導体チップ（例えば、３Ｄ ＮＡＮＤメモリデバイスを含むメモリチップ、半導体ダイ上の論理チップ）、半導体チップのスタック、半導体パッケージ、および半導体ウェハなどを含み得る。
【0043】
図２および図９を参照すると、プロセス９００はステップＳ９０１から開始され、ステップＳ９１０に進む。ステップＳ９１０で、基板上に第１のスタックが形成され得る。図２に示すように、第１のスタック１１０は、交互に配置された第１のゲート層１２２および第１の絶縁層１２４を含む。この第１のスタック１１０内に、第１のサブ列１０２（１）などのトランジスタの複数の第１のサブ列が形成され得る。基板１０１を任意の適切な基板とすることができ、この基板１０１は、種々の適切な機構を使用して加工処理され得る。この基板１０１は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＳｉＧｅ、化合物半導体、および混晶半導体などの任意の適切な半導体材料から形成され得る。さらに、基板１０１は、半導体基板上に形成された導電層または絶縁層を含む、様々な層を含み得る。基板１０１は、シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板とすることができる。さらに、基板１０１は、インシュレータ上に形成されたエピタキシャル層を含み得る。基板１０１は、設計要件に応じて様々なドーピング構成を含み得る。
【0044】
第１のスタック１１０は、フォトリソグラフィ、炉式ＣＶＤ法、および減圧ＣＶＤ法などを含むＣＶＤ法、物理気相堆積（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）法、ドライエッチング法、ウェットエッチング法、化学機械平坦化（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ：ＣＭＰ）法、およびイオン注入法などの様々な半導体処理技術を用いて製造され得る。
【0045】
第１のスタック１１０は、基板１０１と最下部のゲート層１２２（１）との間に、絶縁層１１１および１１６並びに層１２３などの１つまたは複数の追加の層をさらに含み得る。いくつかの実施例では、絶縁層１１１は、厚さが約１８ｎｍのＳｉＯ２を含み、層１２３は、厚さが１０ｎｍ～１００ｎｍの窒化シリコンを含み、絶縁層１１６は、厚さが１３０ｎｍ～１８０ｎｍのＳｉＯ２を含む。
【0046】
第１のゲート層１２２と第１の絶縁層１２４とは、絶縁層１１６上に交互に形成されており、例えば、エッチング速度が異なる任意の適切な誘電体材料を含み得る。例えば、第１のゲート層１２２は窒化シリコンで形成され得、第１の絶縁層１２４は、第１のゲート層１２２とはそのエッチング速度が異なるＳｉＯ２などの誘電体材料を使用して形成され得る。様々な実施形態では、層１２３と第１のゲート層１２２とは除去され、後続のステップでゲート構造１５３ａ～１５３ｉとそれぞれ置き換えられる。
【0047】
上述のように、いくつかの実施例では、ゲート構造１５３ｂ～１５３ｉは、メモリセル１２１ｂ～１２１ｉ内のワード線に対応している。第１のゲート層１２２の厚さを互いに異なるものとすることができ、または互いに同一のものとすることもできる。一実施例では、第１のゲート層１２２の厚さは２０ｎｍ～５０ｎｍの範囲であり、例えば、第１のゲート層１２２の厚さを約３５ｎｍとすることができる。ＣＶＤ法、ＰＶＤ法、ＡＬＤ法、またはそれらの任意の組み合わせなどの任意の適切な堆積プロセスを適用して、第１のゲート層１２２が形成され得る。
【0048】
第１の絶縁層１２４の厚さを、２０ｎｍ～４０ｎｍなどの任意の適切なものとすることができ、この第１の絶縁層１２４は、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法、またはそれらの任意の組み合わせを実行することによって形成され得る。一実施例では、第１の絶縁層１２４の厚さは２５ｎｍである。
【0049】
一実施例では、第１のスタック１１０の厚さを、約１ミクロン～１０ミクロン、より具体的には４ミクロン～６ミクロンとすることができる。１６個、３２個、６４個、および９６個など、任意の適切な個数のトランジスタまたはメモリセルが、第１のスタック１１０内に形成され得る。したがって、第１のゲート層１２２の数は、第１のスタック１１０内のメモリセル１２１ｂ～１２１ｉの個数に応じて変化してもよい。
【0050】
後続の加工処理中に半導体デバイス１００を保護するために、図２に示すように、第１のスタック１１０の最上部の第１のゲート層１２２（２）などの最上層上に、マスク層または犠牲層２５０が形成かつパターン化され得る。マスク層２５０は、窒化シリコンおよび酸化シリコンなどの１つまたは複数のハードマスクサブ層を含み得る。図２を参照すると、マスク層２５０はサブ層２５１～２５３を含み、ここで、サブ層２５１は酸化シリコンであり、サブ層２５２は窒化シリコンであり、サブ層２５３は酸化シリコンである。様々な実施形態では、このマスク層２５０はリソグラフィプロセス（例えば、フォトリソグラフィまたは電子ビームリソグラフィ）によってパターン化され得、このリソグラフィプロセスは、フォトレジストコーティング（例えば、スピンオンコーティング）、ソフトベーク、マスク位置合わせ、露光、露光後ベーク、フォトレジスト現像、リンス洗浄、および乾燥（例えば、スピン乾燥および／またはハードベーク）などをさらに含んでいてもよい。
【0051】
基板１０１内へと延在する開口部２８０は、任意の適切なプロセスを用いて、マスク層２５０に沿って形成され得る。一実施例では、基板１０１の上部、絶縁層１１１および１１６、層１２３、第１のゲート層１２２、並びに第１の絶縁層１２４においてパターン化マスク層２５０によって露出された部分が除去されて、開口部２８０が形成される。この開口部２８０は、ウェットエッチング法、プラズマ穿孔法と呼ばれるプラズマエッチングなどのドライエッチング法、またはそれらの組み合わせなどのエッチングプロセスを用いて形成されている。
【0052】
開口部２８０の形状は、円柱形状、四角柱形状、および楕円柱形状などの任意の適切なものとすることができる。開口部２８０は、図２に示すように、上部開口部が下部開口部よりも大きくなっている先細りプロファイルを有し得る。この先細りプロファイルは、パターン化マスク層２５０のマスクプロファイルを先細りにすること、および本エッチングプロセスのパラメータを調整することなどによって得ることができる。先細りプロファイルにすることにより、後続の堆積ステップが促進されて、側壁被覆率が改善され得る。いくつかの実施例では、後続のプラズマ灰化およびウェット洗浄を適用して、残りのマスク層２５０が除去され得る。図２では、マスク層２５０は第１のスタック１１０上に残存している。
【0053】
様々な実施形態では、第１のコンタクト１３１は、開口部２８０内で基板１０１から形成されている。第１のコンタクト１３１は、選択的エピタキシャル成長技術によって堆積されたシリコンを使用して形成され得る。第１のコンタクト１３１は単結晶Ｓｉを含み得る。一実施例では、第１のコンタクト１３１の厚さは１９０ｎｍである。通常、酸化物層１３２は、その後酸化プロセスによって第１のコンタクト１３１上に形成され得る。例えば、この酸化物層１３２は、厚さ２ｎｍ～５ｎｍの酸化シリコンを含む。開口部２８０内に、そして第１のコンタクト１３１および酸化物層１３２の上方に、第１のビア２３０が形成されている。一実施例では、第１のビア２３０の上部ＣＤ、ＣＤ２初期は１２０ｎｍなど、９０ｎｍ～１６０ｎｍの範囲とすることができ、下部ＣＤ、ＣＤ１初期は９５ｎｍなど、５０ｎｍ～１１０ｎｍの範囲とすることができ、また、第１のビア２３０は、ＣＤ１初期がＣＤ２初期よりも小さくなっている先細りプロファイルを有し得る。
【0054】
図３および図９を参照すると、プロセス９００のステップＳ９２０で、第１のビア２３０が犠牲層３１０で充填される。一実施例では、この犠牲層３１０は、第１のスタック１１０の上方にある第１の部分３１０ａ、および第１のビア２３０を充填する第２の部分３１０ｂを含む。いくつかの実施例では、第１のビア２３０は完全に覆われている一方で、第２の部分３１０ｂによって部分的に充填されている。図３に示す実施例では、第１のビア２３０は、第２の部分３１０ｂによって完全に充填されている。
【0055】
通常、犠牲層３１０は、酸化物層１３２の上面上に１つまたは複数の犠牲材料を堆積させることにより、整合的に形成され得る。様々な実施形態では、この犠牲層３１０はまた、マスク層２５０の上面３２０および第１のビア２３０の側壁１６０上に形成されている。犠牲層３１０は、ＡＬＤ法、ＣＶＤ法、ＰＶＤ法、またはそれらの組み合わせなどの任意の適切なプロセスを用いて形成され得る。例えば、犠牲層３１０は、ポリシリコン、およびタングステンなどから形成され得る。一実施例では、犠牲層３１０はポリシリコンから形成されている。
【0056】
図４および図９を参照すると、プロセス９００のステップＳ９３０で、ＣＭＰ法などの表面平坦化プロセスを用いて、第１のスタック１１０の上面４２０上に堆積された、余剰半導体材料が除去され得る。様々な実施例では、この表面平坦化プロセスにより、第１の部分３１０ａが除去される。その結果、第１のスタック１１０の上面４２０と第２の部分３１０ｂの上面４２１とは同一平面上に位置するようになり、第１のスタック１１０上にその後第２のスタック１２０を形成することが容易になる。
【0057】
図５および図９を参照すると、プロセス９００のステップＳ９４０で、第１のスタック１１０上に垂直方向１０３に沿って、第２のスタック１２０と第３のスタック１３０とが形成される。第２のスタック１２０は、第１のスタック１１０上に交互に形成された、第２の絶縁層２２４および第２のゲート層２２２を含む。第３のスタック１３０は、第２のスタック１２０上に交互に形成された、第３の絶縁層３２４および第３のゲート層３２２を含む。第２のサブ列１０２（２）などの複数の第２のサブ列が第２のスタック１２０内に形成され得、また、第３のサブ列１０２（３）などの複数の第３のサブ列が第３のスタック１３０内に形成され得る。一実施例では、第１のサブ列１０２（１）、第２のサブ列１０２（２）、および第３のサブ列１０２（３）はそれぞれ、垂直方向１０３に沿って配置されて、半導体デバイス１００の第１のスタック１１０、第２のスタック１２０、および第３のスタック１３０を含む複合スタック内に複数の列１０２を形成している。ＣＶＤ法、ＰＶＤ法、ＡＬＤ法、またはそれらの任意の組み合わせなどの任意の適切な堆積プロセスを適用して、第２のスタック１２０および第３のスタック１３０が形成され得る。一実施形態では、絶縁層５５１～５５３は、第３のスタック１３０の上方にマスク層、ハードマスク層、または犠牲層５５０を形成している。これらの絶縁層５５１～５５３は、酸化シリコン、および窒化シリコンなどを含み得る。
【0058】
一実施形態では、第３の絶縁層３２４の材料、厚さ、および機能は、第１の絶縁層１２４の材料、厚さ、および機能と同様または同一とすることができ、また、第３のゲート層３２２の材料、厚さ、および機能は、第１のゲート層１２２の材料、厚さ、および機能と同様または同一とすることができる。このため、簡潔さを期す目的で、第３の絶縁層３２４並びにゲート層３２２の材料、厚さ、および機能の詳細な説明を省略している。一実施例では、第３の絶縁層３２４および第３のゲート層３２２は、第１の絶縁層１２４および第１のゲート層１２２に用いられたプロセスと同一のプロセスをそれぞれ用いて形成されている。一実施例では、第２のゲート層２２２および第３のゲート層３２２を、例えば３５ｎｍなど、２０ｎｍ～５０ｎｍの範囲とすることができる。
【0059】
本開示の態様によれば、特定のエッチングプロセスでは、第２のスタック１２０のエッチング速度は第３のスタック１３０のエッチング速度よりも速く、本プロセスでは、第２の絶縁層２２４のエッチング速度は、第３の絶縁層３２４のエッチング速度よりも速い。第２のゲート層２２２のエッチング速度は、第３のゲート層３２２のエッチング速度よりも速くなり得る。一実施形態では、第２の絶縁層２２４および第２のゲート層２２２はそれぞれ、酸化シリコンおよびポリシリコンであり、第３の絶縁層３２４および第３のゲート層２２２は、酸化シリコンおよび窒化シリコンである。一実施例では、第２の絶縁層２２４の酸化シリコンは高密度プラズマＣＶＤ法によって形成されており、また、第３の絶縁層３２４の酸化シリコンはテトラエトキシシラン（ＴＥＯＳ）をベースとして形成されているため、第３の絶縁層３２４の密度は第２の絶縁層２２４の密度よりも高くなっている。第２のゲート層２２２中のポリシリコンは、シラン（ＳｉＨ４）、またはジシラン（Ｓｉ２Ｈ６）などから、減圧（ｌｏｗ ｐｒｅｓｓｕｒｅ：ＬＰ）ＣＶＤ法によって形成され得る。第３のゲート層３２２中の窒化シリコンは、シラン、またはハロシランなどから、ＬＰＣＶＤ法によって形成され得る。窒化シリコンを形成する際の成膜温度を変更することにより、第３のゲート層３２２の膜密度およびエッチング速度が調整され得る。一実施例では、窒化シリコンの成膜温度は、第３のゲート層３２２のエッチング速度が第２のゲート層２２２のエッチング速度よりも遅くなるように選択されている。その結果、第３のスタック１３０の密度は、第２のスタック１２０の密度よりも高くなる。第２のスタック１２０の材料組成は、第３のスタック１３０の材料組成とは異なり得、また、第２のスタック１２０は、第３のスタック１３０よりも速い速度でエッチングされている。第３の絶縁層３２４と第３のゲート層３２２とは、それぞれ酸化シリコンおよび窒化シリコンとすることができる。第２の絶縁層２２４と第２のゲート層２２２とは、それぞれＳｉＣＯおよびポリシリコンとすることができる。第２の絶縁層２２４と第２のゲート層２２２とを、それぞれＳｉＧｅＯ２および酸化窒化シリコンとすることもできる。
【0060】
特定のエッチングプロセスでは、第２のスタック１２０のエッチング速度は第１のスタック１３０のエッチング速度よりも速く、本プロセスでは、第２の絶縁層２２４のエッチング速度は、第１の絶縁層１２４のエッチング速度よりも速い。第２のゲート層２２２のエッチング速度もまた、第１のゲート層１２２のエッチング速度よりも速くなり得る。
【0061】
様々な実施形態では、第２のゲート層２２２および第３のゲート層３２２は除去され、後続のステップにおいて、トランジスタ１２１ｊ～１２１ｒのゲート構造１５３ｊ～１５３ｒと置き換えられる。次いで、第１のサブ列１０２（１）、第２のサブ列１０２（２）、および第３のサブ列１０２（３）が、第１のスタック１１０、第２のスタック１２０、および第３のスタック１３０をベースとして形成され得る。これら複数の列１０２は、第１のスタック１１０、第２のスタック１２０、および第３のスタック１３０を含む複合スタック内に形成され得る。
【0062】
一実施例では、第２のスタック１２０の第２の厚さと第３のスタック１３０の第３の厚さとの和は、例えば４ミクロン～６ミクロンなど、約１ミクロン～１０ミクロンである。第２のスタック１２０内に形成されるトランジスタの第２の個数と第３のスタック１３０内におけるトランジスタの第３の個数との和は、３２個、６４個、および９６個などとなり得る。この和に対する第２の個数の比は、１０％～３０％になり得る。一実施例では、第２の絶縁層２２４の数は、１０～２０の範囲とすることができる。
【0063】
図６および図９を参照すると、プロセス９００のステップＳ９５０で、第２のスタック１２０および第３のスタック１３０においてマスク層５５０のパターンによって露出される部分を除去することにより、第１のスタック１１０上に複合ビア６３０が形成される。図示のように、この複合ビア６３０は、第２のスタック１２０および第３のスタック１３０内にそれぞれ形成された、第２のビア６３１および第３のビア６３２を含む。複合ビア６３０は、エッチングプロセスを用いて形成され得る。図６に示す実施例では、複合ビア６３０はドライエッチング法を用いて形成されている。
【0064】
複合ビア６３０の形状および寸法は、例えば、第１のビア２３０のものと同様または同一の、任意の適切な形状および寸法とすることができる。図６に示す実施例では、複合ビア６３０は、複合ビア６３０の下部ＣＤ（即ち、ＣＤ３初期）が複合ビア６３０の上部ＣＤ（即ち、ＣＤ４初期）よりも小さくなっている先細りプロファイルを有し得る。例えば、ＣＤ４初期は１２０ｎｍなど、９０ｎｍ～１６０ｎｍの範囲とすることができ、また、ＣＤ３初期は９５ｎｍなど、５０ｎｍ～１１０ｎｍの範囲とすることができる。ＣＤ４初期はまた、第３のビア６３２の上部ＣＤであり（即ち、複合ビア６３０の上部）、ＣＤ３初期はまた、第２のビア６３１の下部ＣＤである（即ち、複合ビア６３０の下部）。したがって、境界１７１における初期不連続性Δｄ初期はΔｄ初期＝｜（ＣＤ３初期－ＣＤ２初期）｜／ＣＤ２初期となり、ここで、ＣＤ３初期とＣＤ２初期とは、それぞれ境界１７１の上方および下方の限界寸法である。上述したように、ステップＳ９１０およびＳ９６０で複数のエッチングプロセスを実行すると、第１のビア２３０および複合ビア６３０が先細りプロファイルになり得、これにより、第１のビア２３０と第２のビア６３１との境界１７１に、初期不連続性Δｄ初期がもたらされることになる。一実施例では、初期不連続性Δｄ初期は、０．２など、０．１５～０．３５の範囲とすることができ、鋭利なエッジをもたらすことになる。したがって、後続のプロセスで形成されるチャネル構造１６５内の層の厚さが、境界１７１付近で不均一になる可能性があるため、デバイス性能に悪影響が及ぶ恐れがある。
【0065】
境界１７１における初期不連続性Δｄ初期を低減し、デバイス性能を最適化するために、境界１７１付近にある第２のスタック１２０が、上述したように、第３のスタック１３０のエッチング速度とは異なるエッチング速度を有する、１つまたは複数の材料から作製され得る。図６を参照すると、ＣＤ３初期はＣＤ２初期よりも小さいため、ＣＤ３初期が拡大される一方で、ＣＤ２初期への影響が最小限になるように、境界１７１付近の追加のエッチングプロセスを実行して、第２のスタック１２０から追加部分が除去され得る。その結果、図７に示すように、初期不連続性Δｄ初期が低減され、より平滑なエッジとなる。
【0066】
図７および図９を参照すると、プロセス９００のステップＳ９６０で、境界１７１付近の追加のエッチングプロセスが実行されて、第２のスタック１２０から追加部分が除去される。これにより、第２のビア６３１（ＣＤ３初期を含む）が拡大され、境界１７１における初期不連続性Δｄ初期が低減されて、不連続性Δｄ１となる。ＣＤ２初期およびＣＤ３初期は、追加のエッチングプロセスの後にそれぞれＣＤ２およびＣＤ３となり、ここで、ＣＤ２とＣＤ３とは、それぞれ境界１７１の上方および下方の限界寸法を表す。ＣＤ２は、例えば１２０ｎｍなど、９０ｎｍ～１６０ｎｍの範囲とすることができる。ＣＤ３は、例えば１１０ｎｍなど、７０ｎｍ～１４０ｎｍの範囲とすることができる。ＣＤ４初期はＣＤ４となる。一実施例では、ＣＤ４はＣＤ４初期と同様または同一である。
【0067】
例えば第２のスタック１２０のエッチング速度が第３のスタック１３０のエッチング速度とは異なっているため、この追加のエッチングプロセスにより、第２のビア６３１と第３のビア６３２との境界１７２に生じるＣＤ５およびＣＤ６間の不連続性Δｄ２などの、１つまたは複数の他の不連続性がさらに形成され得る。ＣＤ５は、例えば１１５ｎｍなど、７０ｎｍ～１４０ｎｍの範囲とすることができる。ＣＤ６は、例えば１０５ｎｍなど、７０ｎｍ～１４０ｎｍの範囲とすることができる。この追加のエッチングプロセスにより、犠牲層３１０ｂの一部および／または第１のスタック１１０の一部がエッチングされ得、その結果、第１のビア２３０の個々の部分間の境界１７３に不連続性がもたらされることになる。
【0068】
一実施形態では、この追加のエッチングプロセスを、例えば、フッ化水素酸および水酸化テトラメチルアンモニウム（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ：ＴＭＡＨ）を含む溶液をベースとしたウェットエッチングプロセスとすることができる。この溶液におけるＴＭＡＨに対するフッ化水素酸の比、またはエッチング時間を調整することにより、追加のエッチングプロセスで、第３のスタック１３０、犠牲層３１０ｂ、および第１のスタック１１０などの隣接構造よりも速い速度で、第２のスタック１２０がエッチングされ得る。一実施例では、第１のスタック１１０への影響が最小限となっている。本開示の態様によれば、追加のエッチングプロセスの実行により、当該不連続性Δｄ１は初期不連続性Δｄ初期よりも小さくなっている。当該不連続性Δｄ１は閾値未満であり得る。１つまたは複数の他の不連続性が形成される場合、これらも同様に、初期不連続性Δｄ初期よりも小さくなっている。これら１つまたは複数の他の不連続性も、同様に閾値未満であり得る。したがって、複合ビア６３０のプロファイルは不連続性を有し得るが、この不連続性は比較的平滑であるため、チャネル構造１６５内に続いて形成される層の厚さは、比較的均一となり得る。
【0069】
図８および図９を参照すると、プロセス９００のステップＳ９７０で、第１のビア２３０から犠牲層３１０ｂを除去することにより、拡大ビア８３０（ビア８３０とも呼ばれている）が形成される。ビア８３０は、第１のビア２３０、第２のビア６３１、および第３のビア６３２を含む。様々な実施形態では、ウェットエッチング法、ドライエッチング法、またはそれらの組み合わせなどのエッチングプロセスを用いて、犠牲層３１０ｂが除去されている。一実施例では、本エッチングプロセスはウェットエッチング法である。本エッチングプロセスは、犠牲層３１０ｂ内の１つまたは複数の材料を除去しながら、ビア８３０を包囲している第１のスタック１１０、第２のスタック１２０、および第３のスタック１３０への影響を最小限にするように選択的とすることができる。ビア８３０のプロファイルは、不連続性Δｄ１およびΔｄ２などの比較的小さな不連続性を含み得、これらの不連続性Δｄ１およびΔｄ２は、初期不連続性Δｄ初期および／または閾値よりも小さい。
【0070】
図１および図９を参照すると、プロセス９００のステップＳ９８０で、ビア８３０内にチャネル構造１６５を形成し、第２のコンタクト１３９を形成し、例えばＣＭＰ法によって最上部の第３の絶縁層３２４上方にある追加の材料を除去することにより、列１０２が形成される。図１に示す列１０２は、フォトリソグラフィ、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法、ドライエッチング法、ウェットエッチング法、ＣＭＰ法、およびイオン注入法などの様々な半導体処理技術を用いて製造され得る。いくつかの実施形態では、第１のゲート層１２２、第２のゲート層２２２、および第３のゲート層３２２並びに層１２３は除去され、例えばｈｉｇｈ‐Ｋ層、およびＷなどの金属層を含むゲート構造１５３ａ～１５３ｒとそれぞれ置き換えられる。次いで、プロセス９００はステップＳ９９９に進み、終了する。
【0071】
当然ながら、半導体デバイス１００の容量に応じて、任意の適切な個数のトランジスタが半導体デバイス１００内に積層され得る。一実施例として、列１０２内のメモリセルの個数は６４個、および１２８個などであり、列１０２の厚さは８ミクロン～１２ミクロンの範囲である。
【0072】
また、プロセス９００の前、最中、および後に追加のステップを設けることができ、プロセス９００の追加の実施形態のために、上述のステップのうちの１つまたは複数が異なる順序で置き換えられ得、省略され得、適合され得、かつ／または実行され得る。一実施例では、図２に示すようにステップＳ９１０で形成する代わりに、犠牲層３１０ｂを除去するステップＳ９７０の後に、第１のコンタクト１３１が形成され得る。様々な追加の相互接続構造（例えば、導電線および／またはビアを有するメタライゼーション層）が、半導体デバイス１００上に形成されてもよい。そのような相互接続構造は、半導体デバイス１００を他のコンタクト構造および／またはアクティブデバイスと電気的に結合して、機能回路を形成している。パッシベーション層、および入出力構造などの追加のデバイスフィーチャも同様に形成されてもよい。
【0073】
他のタイプのトランジスタ、バイポーラ接合トランジスタ、抵抗器、コンデンサ、インダクタ、ダイオード、およびヒューズなどの他の適切な半導体部品（図示せず）を半導体デバイス１００上に製造するために、他のプロセスフローとプロセス９００とが組み合わされ得る。様々な実施形態では、他の適切な回路、例えばメモリセルを駆動するための周辺回路、メモリセルに記憶されたデータを読み出すためのセンスアンプ、および／または復号回路などを製造するために、追加のプロセスフローとプロセス９００とが同様に組み合わされ得る。図２～図９を参照して付与される任意の説明を含むプロセス９００のステップは、単なる例示であり、限定することを意図するものではない。
【0074】
上記は、当業者が本開示の態様をより良好に理解することができるように、いくつかの実施形態の特徴を概説している。当業者であれば、本明細書に導入された実施形態と同じ目的を実行し、かつ／または同じ利点を実現するための他のプロセスおよび構造を設計または修正するための基礎として、本開示を容易に用いることができることを理解しているはずである。当業者であれば、そのような同等の構造が本開示の趣旨および範囲から逸脱するものではなく、本開示のこうした趣旨および範囲から逸脱することなく、本明細書において様々な変更、置換、および改変を行うことができることも理解しているはずである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】