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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-01-23
(45)【発行日】2024-01-31
(54)【発明の名称】高周波スイッチ回路
(51)【国際特許分類】
H03K 17/687 20060101AFI20240124BHJP
H03K 17/04 20060101ALI20240124BHJP
【ＦＩ】
H03K17/687 G
H03K17/04 E
【請求項の数】
5
(21)【出願番号】P 2020025185
(22)【出願日】2020-02-18
(65)【公開番号】P2021132249
(43)【公開日】2021-09-09
【審査請求日】2023-02-10
(73)【特許権者】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100099818
【弁理士】
【氏名又は名称】安孫子 勉
(72)【発明者】
【氏名】村越 康則
【審査官】吉村 伊佐雄
(56)【参考文献】
【文献】米国特許出願公開第２０１９／０３０５７６７（ＵＳ，Ａ１）
【文献】特開平１１－１５０４６４（ＪＰ，Ａ）
【文献】特開２００２－３５３７９３（ＪＰ，Ａ）
【文献】特開２０１０－２１９９７７（ＪＰ，Ａ）
【文献】中国特許出願公開第１５７４６３１（ＣＮ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｋ１７／００－１７／７０
(57)【特許請求の範囲】
【請求項1】
第１及び第２の高周波入出力端子間に第１の電界効果トランジスタが直列接続されて設けられ、前記第１及び第２の高周波入出力端子のいずれか一方にドレインが接続された第２の電界効果トランジスタが設けられ、当該第２の電界効果トランジスタのソースがキャパシタを介してグランドに接続され、前記第１及び第２の電界効果トランジスタのいずれか一方はデプレッションモードで動作する電界効果トランジスタであって、制御信号入力からバイアス電圧を生成するバイアス回路が設けられ、前記第１及び第２の電界効果トランジスタは、同一の前記制御信号入力と前記バイアス回路出力により各々逆動作可能に構成されてなる高周波スイッチ回路において、前記キャパシタに前記第１及び第２の電界効果トランジスタと異なる極性の第３の電界効果トランジスタが並列接続されて設けられ、当該第３の電界効果トランジスタは前記制御信号入力により前記キャパシタの電荷放電時に導通状態とされるよう構成されてなることを特徴とする高周波スイッチ回路。
【請求項2】
前記第１の電界効果トランジスタのドレイン・ソース間には、第１のドレイン・ソース間抵抗器が、前記第２の電界効果トランジスタのドレイン・ソース間には、第２のドレイン・ソース間抵抗器が、それぞれ設けられ、前記第１及び第２のドレイン・ソース間抵抗器の合成抵抗値は、前記バイアス回路の合成抵抗値より小さく設定されてなることを特徴とする請求項１記載の高周波スイッチ回路。
【請求項3】
前記バイアス回路は、前記第１及び第２の高周波入出力端子のいずれかとグランドとの間に接続されたローサイド側バイアス抵抗器を用いてなることを特徴とする請求項１記載の高周波スイッチ回路。
【請求項4】
前記第１及び第２のドレイン・ソース間抵抗器の合成抵抗値は、前記ローサイド側バイアス抵抗器の抵抗値よりも小さいことを特徴とする請求項３記載の高周波スイッチ回路。
【請求項5】
前記第１及び第２の高周波入出力端子間に第１の電界効果トランジスタと同一極性の電界効果トランジスタが複数直列接続されて設けられると共に、前記第２の電界効果トランジスタのソースと前記キャパシタとの間に、前記第２の電界効果トランジスタと同一極性の電界効果トランジスタが複数直列接続されて設けられてなることを特徴とする請求項１乃至請求項４いずれか記載の高周波スイッチ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、無線通信機器に用いられる高周波スイッチ回路に係り、特に、スイッチング時間の高速化を図ったものに関する。
【背景技術】
【0002】
従来、高周波信号の切り替えを行う半導体高周波スイッチ回路は、ＧａＡｓ等化合物半導体を用いた電界効果トランジスタであるＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）、ＨＥＭＴ（High Electron Mobility Transistor）等や、ＳＯＩ（Silicon on Insulator）基板を用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）により構成されたものがよく知られている。
かかる半導体高周波スイッチ回路は、その使用条件などに応じて、挿入損失、アイソレーション、ハンドリングパワー、歪特性等の電気的特性について、好適な特性、レベルであることが所望される。
かかる半導体高周波スイッチ回路は、その使用条件などに応じて、挿入損失、アイソレーション、ハンドリングパワー、歪特性等の電気的特性について、好適な特性、レベルであることが所望される。
【0003】
図１０には、従来の高周波スイッチ回路の一例が示されており、以下、同図を参照しつつ、従来回路について説明する。
この従来回路は、１つの制御信号によってＳＰＤＴ（Single Pole Double Throw）スイッチの経路切り替えを可能に構成されたものである。すなわち、従来回路は、高周波スイッチ用の第１の電界効果トランジスタ（以下「スイッチＦＥＴ」と称すると共に、図１０においては「Ｍ１」と表記）と、短絡用の第２の電界効果トランジスタ（以下「短絡ＦＥＴ」と称すると共に、図１０においては「Ｍ２」と表記）とを主たる構成要素として構成されている。
この従来回路は、１つの制御信号によってＳＰＤＴ（Single Pole Double Throw）スイッチの経路切り替えを可能に構成されたものである。すなわち、従来回路は、高周波スイッチ用の第１の電界効果トランジスタ（以下「スイッチＦＥＴ」と称すると共に、図１０においては「Ｍ１」と表記）と、短絡用の第２の電界効果トランジスタ（以下「短絡ＦＥＴ」と称すると共に、図１０においては「Ｍ２」と表記）とを主たる構成要素として構成されている。
【0004】
この従来回路において、スイッチＦＥＴ（Ｍ１）にはデプレッションモードのＦＥＴが、短絡ＦＥＴ（Ｍ２）にはエンハンスメントモードのＦＥＴが、それぞれ用いられている。
スイッチＦＥＴ（Ｍ１）は、第１の高周波入出力端子Ｔ１と第２の高周波入出力端子Ｔ２間に直列に設けられて、第１及び第２の高周波入出力端子Ｔ１，Ｔ２間の高周波信号の通過、遮断を制御可能としている。
短絡ＦＥＴ（Ｍ２）は、スイッチＦＥＴ（Ｍ１）のソースとグランドとを短絡可能に設けられて、スイッチＦＥＴ（Ｍ１）がオフ状態の際のアイソレーション向上を可能としている。
スイッチＦＥＴ（Ｍ１）は、第１の高周波入出力端子Ｔ１と第２の高周波入出力端子Ｔ２間に直列に設けられて、第１及び第２の高周波入出力端子Ｔ１，Ｔ２間の高周波信号の通過、遮断を制御可能としている。
短絡ＦＥＴ（Ｍ２）は、スイッチＦＥＴ（Ｍ１）のソースとグランドとを短絡可能に設けられて、スイッチＦＥＴ（Ｍ１）がオフ状態の際のアイソレーション向上を可能としている。
【0005】
かかる従来回路において、制御信号入力端子Ｔｃｎｔに正の電圧ＶＤＤが印加されると、スイッチＦＥＴ（Ｍ１）及び短絡ＥＦＴ（Ｍ２）のドレイン、ソースは、バイアス抵抗器Ｒ１，Ｒ２によって分圧された電圧が印加される。
なお、図１１には、制御信号入力端子Ｔｃｎｔに正の電圧ＶＤＤが印加された状態の回路図が示されている。
この際、スイッチＦＥＴ（Ｍ１）は、ゲートがグランド電位のため、ゲート・ソース間電圧Ｖｇｓとしきい値電圧Ｖｔｈは、Ｖｇｓ＜Ｖｔｈの関係となり、スイッチＦＥＴ（Ｍ１）はオフ状態となる。
なお、図１１には、制御信号入力端子Ｔｃｎｔに正の電圧ＶＤＤが印加された状態の回路図が示されている。
この際、スイッチＦＥＴ（Ｍ１）は、ゲートがグランド電位のため、ゲート・ソース間電圧Ｖｇｓとしきい値電圧Ｖｔｈは、Ｖｇｓ＜Ｖｔｈの関係となり、スイッチＦＥＴ（Ｍ１）はオフ状態となる。
【0006】
一方、短絡ＦＥＴ（Ｍ２）は、ゲートにＶＤＤが印加されることで、Ｖｇｓ＞Ｖｔｈとなるためオン状態となる。
したがって、第１及び第２の高周波入出力端子Ｔ１，Ｔ２間は、オフ状態のスイッチＦＥＴ（Ｍ１）と、スイッチＦＥＴ（Ｍ１）とグランドとの間に設けられたオン状態の短絡ＦＥＴ（Ｍ２）とにより高周波信号が遮断される。
したがって、第１及び第２の高周波入出力端子Ｔ１，Ｔ２間は、オフ状態のスイッチＦＥＴ（Ｍ１）と、スイッチＦＥＴ（Ｍ１）とグランドとの間に設けられたオン状態の短絡ＦＥＴ（Ｍ２）とにより高周波信号が遮断される。
【0007】
次に、制御信号入力端子Ｔｃｎｔにグランド電位が印加されると、スイッチＦＥＴ（Ｍ１）及び短絡ＦＥＴ（Ｍ２）のドレイン、ソースは、バイアス抵抗器Ｒ１，Ｒ２によってグランド電位となる。なお、図１２には、制御信号入力端子Ｔｃｎｔがグランド電位とされた状態の回路図が示されている。
このとき、スイッチＦＥＴ（Ｍ１）は、ゲートがグランド電位となるため、Ｖｇｓ＝０＞Ｖｔｈとなりオン状態となる。
このとき、スイッチＦＥＴ（Ｍ１）は、ゲートがグランド電位となるため、Ｖｇｓ＝０＞Ｖｔｈとなりオン状態となる。
【0008】
一方、短絡ＦＥＴ（Ｍ２）は、ゲートにグランド電位が印加されるため、Ｖｇｓ＝０＜Ｖｔｈとなりオフ状態となる。
したがって、第１及び第２の高周波入出力端子Ｔ１，Ｔ２間は、オン状態のスイッチＦＥＴ（Ｍ１）と、このスイッチＦＥＴ（Ｍ１）とグランドとの間に接続されたオフ状態の短絡ＦＥＴ（Ｍ２）により高周波信号の通過状態となる。
したがって、第１及び第２の高周波入出力端子Ｔ１，Ｔ２間は、オン状態のスイッチＦＥＴ（Ｍ１）と、このスイッチＦＥＴ（Ｍ１）とグランドとの間に接続されたオフ状態の短絡ＦＥＴ（Ｍ２）により高周波信号の通過状態となる。
【0009】
図１３には、高周波信号の遮断状態（図１１）から通過状態（図１２）への過渡状態におけるＤＣデカップリングキャパシタＣ１～Ｃ３の充放電経路を示した回路図が示されており、以下、同図を参照しつつ、ＤＣデカップリングキャパシタＣ１～Ｃ３の充放電経路について説明する。
まず、高周波信号の遮断状態においては、先に述べたように制御信号入力端子Ｔｃｎｔに印加された電圧ＶＤＤによりバイアス抵抗器Ｒ１を介して、ＤＣデカップリングキャパシタＣ１～Ｃ３に電荷が充電される。
まず、高周波信号の遮断状態においては、先に述べたように制御信号入力端子Ｔｃｎｔに印加された電圧ＶＤＤによりバイアス抵抗器Ｒ１を介して、ＤＣデカップリングキャパシタＣ１～Ｃ３に電荷が充電される。
【0010】
次いで、高周波信号の通過状態とするために制御信号入力端子Ｔｃｎｔにグランド電位が印加されると、ＤＣデカップリングキャパシタＣ１～Ｃ３の電荷が、スイッチＦＥＴ（Ｍ１）のドレイン・ソース間抵抗器Ｒｄｓｄ及び短絡ＦＥＴ（Ｍ２）のドレイン・ソース間抵抗器Ｒｄｓｅ、並びに、バイアス抵抗器Ｒ１，Ｒ２を介して放電されることとなる（図１３の点線矢印参照）。放電が促進されてスイッチＦＥＴ（Ｍ１）のゲート・ソース間電圧Ｖｇｓがしきい値電圧Ｖｔｈに対して、Ｖｇｓ＞Ｖｔｈの関係となると、スイッチＦＥＴ（Ｍ１）がオン状態となり高周波信号の通過状態となる。
この種の従来回路としては、例えば特許文献１等に開示されたものがある。
この種の従来回路としては、例えば特許文献１等に開示されたものがある。
【0011】
なお、スイッチＦＥＴ（Ｍ１）にＪＥＦＴ（Junction Field Effect Transistor）を用いた場合、ゲートからドレイン、ソースへ電流が流れるため、バイアス抵抗器Ｒ１（図１０参照）を省略した構成を採ることが可能となり、図１４にはその回路構成例が示されている。
【先行技術文献】
【特許文献】
【0012】
【文献】特開２０１１－２５９２３６号公報
【発明の概要】
【発明が解決しようとする課題】
【0013】
しかしながら、上述の従来回路において、バイアス抵抗器Ｒ１，Ｒ２は、高周波信号の漏洩を抑圧する観点からその抵抗値を可能な範囲で大きく設定する必要がある。そのため、場合によってはキャパシタの放電時間が長くなり、経路の切り替えに時間を要するものとなってしまい、所望するスイッチング時間の確保が難しくなるという問題がある。
【0014】
本発明は、上記実状に鑑みてなされたもので、スイッチング時間の高速化を図ることのできる高周波スイッチ回路を提供するものである。
【課題を解決するための手段】
【0015】
上記本発明の目的を達成するため、本発明に係る高周波スイッチ回路は、
第１及び第２の高周波入出力端子間に第１の電界効果トランジスタが直列接続されて設けられ、前記第１及び第２の高周波入出力端子のいずれか一方にドレインが接続された第２の電界効果トランジスタが設けられ、当該第２の電界効果トランジスタのソースがキャパシタを介してグランドに接続され、前記第１及び第２の電界効果トランジスタのいずれか一方はデプレッションモードで動作する電界効果トランジスタであって、制御信号入力からバイアス電圧を生成するバイアス回路が設けられ、前記第１及び第２の電界効果トランジスタは、同一の前記制御信号入力と前記バイアス回路出力により各々逆動作可能に構成されてなる高周波スイッチ回路において、
前記キャパシタに前記第１及び第２の電界効果トランジスタと異なる極性の第３の電界効果トランジスタが並列接続されて設けられ、当該第３の電界効果トランジスタは前記制御信号入力により前記キャパシタの電荷放電時に導通状態とされるよう構成されてなるものである。
第１及び第２の高周波入出力端子間に第１の電界効果トランジスタが直列接続されて設けられ、前記第１及び第２の高周波入出力端子のいずれか一方にドレインが接続された第２の電界効果トランジスタが設けられ、当該第２の電界効果トランジスタのソースがキャパシタを介してグランドに接続され、前記第１及び第２の電界効果トランジスタのいずれか一方はデプレッションモードで動作する電界効果トランジスタであって、制御信号入力からバイアス電圧を生成するバイアス回路が設けられ、前記第１及び第２の電界効果トランジスタは、同一の前記制御信号入力と前記バイアス回路出力により各々逆動作可能に構成されてなる高周波スイッチ回路において、
前記キャパシタに前記第１及び第２の電界効果トランジスタと異なる極性の第３の電界効果トランジスタが並列接続されて設けられ、当該第３の電界効果トランジスタは前記制御信号入力により前記キャパシタの電荷放電時に導通状態とされるよう構成されてなるものである。
【発明の効果】
【0016】
本発明によれば、高周波入出力端子とグランドとの間の経路に直列に設けられたＤＣデカップリングキャパシタを、その放電時に強制的に短絡できるよう構成したので、放電時間が確実に短縮され、スイッチング時間の高速化が図られた高周波スイッチ回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【0017】
【図1】本発明の実施の形態における高周波スイッチ回路の第１の回路構成例を示す回路図である。
【図2】第１の回路構成例において高周波信号の遮断状態から通過状態へ遷移する際の電荷の流れを説明する回路図である。
【図3】本発明の実施の形態における高周波スイッチ回路の第２の回路構成例を示す回路図である。
【図4】本発明の実施の形態における高周波スイッチ回路の第３の回路構成例を示す回路図である。
【図5】本発明の実施の形態における高周波スイッチ回路の第４の回路構成例を示す回路図である。
【図6】第１の回路構成例における状態遷移時の高周波信号の通過特性例を、従来回路の通過特性例と共に示す特性線図であって、図６（ａ）は従来回路における通過特性を示す特性線図、図６（ｂ）は第１の回路構成例の通過特特性を示す特性線図である。
【図7】第１の回路構成例において制御信号の変化に対するデプレッションモードＦＥＴのドレイン電圧の変化特性を従来回路における対応するＦＥＴのドレイン電圧の変化特性と共に示す特性線図である。
【図8】第２の回路構成例における状態遷移時の高周波信号の通過特性を、従来回路の通過特性と共に示す特性線図であって、図８（ａ）は従来回路における通過特性を示す特性線図、図８（ｂ）は第２の回路構成例の通過特特性を示す特性線図である。
【図9】第２の回路構成例において制御信号の変化に対するデプレッションモードＦＥＴのドレイン電圧の変化特性を従来回路における対応するＦＥＴのドレイン電圧の変化特性と共に示す特性線図である。
【図10】従来の高周波スイッチ回路の一例を示す回路図である。
【図14】従来の高周波スイッチ回路の他の構成例を示す回路図である。
【発明を実施するための形態】
【0018】
以下、本発明の実施の形態について、図１乃至図９を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における高周波スイッチ回路の第１の回路構成例について、図１を参照しつつ説明する。
この高周波スイッチ回路は、３つの電界効果トランジスタ（以下、「ＦＥＴ」と称する）、すなわち、第１のＦＥＴ（図１においては「ＦＥＴ１」と表記）１、第２のＦＥＴ（図１においては「ＦＥＴ２」と表記）２及び第３のＦＥＴ（図１においては「ＦＥＴ３」と表記）３を主たる構成要素として、ＳＰＳＴ（単極単投）スイッチが構成されたものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における高周波スイッチ回路の第１の回路構成例について、図１を参照しつつ説明する。
この高周波スイッチ回路は、３つの電界効果トランジスタ（以下、「ＦＥＴ」と称する）、すなわち、第１のＦＥＴ（図１においては「ＦＥＴ１」と表記）１、第２のＦＥＴ（図１においては「ＦＥＴ２」と表記）２及び第３のＦＥＴ（図１においては「ＦＥＴ３」と表記）３を主たる構成要素として、ＳＰＳＴ（単極単投）スイッチが構成されたものである。
【0019】
本発明の実施の形態において、高周波スイッチとしての第１のＦＥＴ１には、デプレッションモードのＮ型のＦＥＴが、短絡スイッチとしての第２のＦＥＴ２には、エンハンスメントモードのＮ型のＦＥＴが、放電スイッチとしての第３のＦＥＴ３には、エンハンスメントモードで第１のＦＥＴ１とは極性の異なるＰ型のＦＥＴが、それぞれ用いられている。
なお、良く知られているように制御信号入力端子３３へ印加する電圧のバイアス条件を変えて、Ｎ型とＰ型の関係を反転させても本質的に同様な回路が実現できることは勿論である。
なお、良く知られているように制御信号入力端子３３へ印加する電圧のバイアス条件を変えて、Ｎ型とＰ型の関係を反転させても本質的に同様な回路が実現できることは勿論である。
【0020】
以下、具体的な回路構成について説明する。
第１のＦＥＴ１は、ドレインが第１のＤＣデカップリングキャパシタ（図１においては「Ｃ１」と表記）２１を介して第１の高周波入出力端子（図１においては「Ｔ１」と表記）３１に接続される一方、ソースが第２のＤＣデカップリングキャパシタ（図１においては「Ｃ２」と表記）２２を介して第２の高周波入出力端子（図１においては「Ｔ２」と表記）３２に接続されている。
また、第１のＦＥＴ１のゲートは、第１のゲート抵抗器（図１においては「Ｒｇ１」と表記）１２を介してグランドに接続されている。さらに、第１のＦＥＴ１のドレイン・ソース間には、第１のドレイン・ソース間抵抗器（図１においては「Ｒｄｓ１」と表記）１１が接続されている。
第１のＦＥＴ１は、ドレインが第１のＤＣデカップリングキャパシタ（図１においては「Ｃ１」と表記）２１を介して第１の高周波入出力端子（図１においては「Ｔ１」と表記）３１に接続される一方、ソースが第２のＤＣデカップリングキャパシタ（図１においては「Ｃ２」と表記）２２を介して第２の高周波入出力端子（図１においては「Ｔ２」と表記）３２に接続されている。
また、第１のＦＥＴ１のゲートは、第１のゲート抵抗器（図１においては「Ｒｇ１」と表記）１２を介してグランドに接続されている。さらに、第１のＦＥＴ１のドレイン・ソース間には、第１のドレイン・ソース間抵抗器（図１においては「Ｒｄｓ１」と表記）１１が接続されている。
【0021】
第２のＦＥＴ２のドレインは、第１のＦＥＴ１のソースに接続される一方、第２のＦＥＴ２のソースは、第３のＤＣデカップリングキャパシタ（図１においては「Ｃ３」と表記）２３を介してグランドに接続されている。
第２のＦＥＴ２のドレイン・ソース間には、第２のドレイン・ソース間抵抗器（図１においては「Ｒｄｓ２」と表記）１７が接続されている。
さらに、第２のＦＥＴ２のゲートは、第２のゲート抵抗器（図１においては「Ｒｇ２」と表記）１３を介して制御信号入力端子（図１においては「Ｔcnt」と表記）３３に接続されている。
第２のＦＥＴ２のドレイン・ソース間には、第２のドレイン・ソース間抵抗器（図１においては「Ｒｄｓ２」と表記）１７が接続されている。
さらに、第２のＦＥＴ２のゲートは、第２のゲート抵抗器（図１においては「Ｒｇ２」と表記）１３を介して制御信号入力端子（図１においては「Ｔcnt」と表記）３３に接続されている。
【0022】
第３のＦＥＴ３は、第３のＤＣデカップリングキャパシタ２３と並列接続されて設けられ、第３のＦＥＴ３のゲートは、第３のゲート抵抗器（図１においては「Ｒｇ３」と表記）１６を介して制御信号入力端子３３に接続されている。
【0023】
また、制御信号入力端子３３とグランドとの間には、制御信号入力端子３３側から第１のバイアス抵抗器（図１においては「Ｒｂ１」と表記）１４と第２のバイアス抵抗器（図１においては「Ｒｂ２」と表記）１５が直列接続されて設けられている。
【0024】
そして、第１のバイアス抵抗器１４と第２のバイアス抵抗器１５の相互の接続点は、第１のＦＥＴ１のソースと第２のＤＣデカップリングキャパシタ２２の相互の接続点に接続されている。
これら第１及び第２のバイアス抵抗器１４，１５によりバイアス回路１００が構成されている。そして、第１及び第２のバイアス抵抗器１４，１５の分圧電圧が第１及び第２のＦＥＴ１，２のバイアス電圧として供給されるようになっている。
なお、第１及び第２のドレイン・ソース間抵抗器１１，１７を直列接続とした合成抵抗値は、バイアス回路１００の抵抗値、すなわち、第１のバイアス抵抗器１４と第２のバイアス抵抗器１５を並列接続とした合成抵抗値より小さく設定するのが好適である。
これら第１及び第２のバイアス抵抗器１４，１５によりバイアス回路１００が構成されている。そして、第１及び第２のバイアス抵抗器１４，１５の分圧電圧が第１及び第２のＦＥＴ１，２のバイアス電圧として供給されるようになっている。
なお、第１及び第２のドレイン・ソース間抵抗器１１，１７を直列接続とした合成抵抗値は、バイアス回路１００の抵抗値、すなわち、第１のバイアス抵抗器１４と第２のバイアス抵抗器１５を並列接続とした合成抵抗値より小さく設定するのが好適である。
【0025】
次に、かかる構成における動作について説明する。
まず、制御信号入力端子３３に正の電圧ＶＤＤが印加されると、第１及び第２のバイアス抵抗器１４，１５を介して第１及び第２のＤＣデカップリングキャパシタ２１，２２が充電され、第１のＦＥＴ１のソース電圧ＶＳ１が上昇する。第１のＦＥＴ１のゲートは、第１のゲート抵抗器１２を介してグランドに接続されているため、第１のＦＥＴ１のゲート・ソース間電圧Ｖｇｓは－ＶＳ１となる。
まず、制御信号入力端子３３に正の電圧ＶＤＤが印加されると、第１及び第２のバイアス抵抗器１４，１５を介して第１及び第２のＤＣデカップリングキャパシタ２１，２２が充電され、第１のＦＥＴ１のソース電圧ＶＳ１が上昇する。第１のＦＥＴ１のゲートは、第１のゲート抵抗器１２を介してグランドに接続されているため、第１のＦＥＴ１のゲート・ソース間電圧Ｖｇｓは－ＶＳ１となる。
【0026】
第１のＦＥＴ１のしきい値電圧をＶｔｈｎとすると、このしきい値電圧Ｖｔｈｎと第１のＦＥＴ１のゲート・ソース間電圧－ＶＳ１が、Ｖｔｈｎ≧－ＶＳ１の関係となったときに、第１のＦＥＴ１はオフ状態となり、第１及び第２の高周波入出力端子３１，３２間は遮断されることとなる。
【0027】
一方、第２及び第３のＦＥＴ２，３のゲート電圧は共にＶＤＤとなるため、第２のＦＥＴ２は第１のＦＥＴ１と逆動作、すなわちオン状態となり、第３のＦＥＴ３はオフ状態となる。
したがって、高周波入出力端子３１，３２間は、オフ状態の第１のＦＥＴ１とオン状態の第２のＦＥＴ２により高周波信号が確実に遮断されることとなる。
したがって、高周波入出力端子３１，３２間は、オフ状態の第１のＦＥＴ１とオン状態の第２のＦＥＴ２により高周波信号が確実に遮断されることとなる。
【0028】
次に、制御信号入力端子３３にグランド電位が印加されると、第１のＦＥＴ１がオン状態となる一方、第２のＦＥＴ２はオフ状態となる。さらに、第３のＦＥＴ３がオン状態となる。
したがって、ＤＣデカップリングキャパシタ２１～２３に蓄積された電荷は、従来同様第１及び第２のバイアス抵抗器１４，１５を介して放電されると共に、さらにオン状態の第３のＦＥＴ３を介しても放電されることとなる。
したがって、ＤＣデカップリングキャパシタ２１～２３に蓄積された電荷は、従来同様第１及び第２のバイアス抵抗器１４，１５を介して放電されると共に、さらにオン状態の第３のＦＥＴ３を介しても放電されることとなる。
【0029】
図２には、ＤＣデカップリングキャパシタ２１～２３の放電時の電流の方向が示されている。
すなわち、図２において、点線の矢印線は従来同様の放電電流の流れを、二点鎖線の矢印線は本発明による放電電流の流れを、それぞれ表している。
すなわち、図２において、点線の矢印線は従来同様の放電電流の流れを、二点鎖線の矢印線は本発明による放電電流の流れを、それぞれ表している。
【0030】
本発明の実施の形態においては、第３のＦＥＴ３によって、従来回路と異なり、より低い抵抗値での放電経路が確保されるため、第１のＦＥＴ１のスイッチング時間のさらなる高速化が図られるものとなっている。
【0031】
図６には、高周波信号の状態遷移時間特性が従来回路の同特性と共に示されており、以下、同図について説明する。
図６（ａ）には従来回路（図１０参照）の特性例が、図６（ｂ）には第１の回路構成の特性例が、それぞれ示されている。いずれの特性例においても、横軸は経過時間を、紙面右側の縦軸は制御入力端子３３の印加電圧を、紙面左側の縦軸は高周波信号入出力端子３２における高周波信号の信号レベルを、それぞれ表している。
図６（ａ）には従来回路（図１０参照）の特性例が、図６（ｂ）には第１の回路構成の特性例が、それぞれ示されている。いずれの特性例においても、横軸は経過時間を、紙面右側の縦軸は制御入力端子３３の印加電圧を、紙面左側の縦軸は高周波信号入出力端子３２における高周波信号の信号レベルを、それぞれ表している。
【0032】
まず、従来回路の場合、時刻ｔ＝４１μｓｅｃにおいて制御信号がＶＤＤ（５Ｖ）からグランド電位となった後、図６（ａ）において符号ｍ６で示された時点で高周波入出力端子３２における高周波信号の信号レベルが所望のレベルを超えている。
すなわち、時刻ｔ＝４７．０１μｓｅｃにおいて、高周波信号レベルＶ_ＲＦ２は２７０ｍＶとなっている。そして、この特性例の場合、制御信号がＶＤＤからグランド電位となった時刻ｔ＝４１μｓｅｃの時点から上述の時刻ｔ＝４７．０１μｓｅｃまでの時間、すなわち、遅延時間は６．０１μｓｅｃとなっている。
すなわち、時刻ｔ＝４７．０１μｓｅｃにおいて、高周波信号レベルＶ_ＲＦ２は２７０ｍＶとなっている。そして、この特性例の場合、制御信号がＶＤＤからグランド電位となった時刻ｔ＝４１μｓｅｃの時点から上述の時刻ｔ＝４７．０１μｓｅｃまでの時間、すなわち、遅延時間は６．０１μｓｅｃとなっている。
【0033】
これに対して、第１の回路構成例の場合、図６（ｂ）に符号ｍ７で示された時刻ｔ＝４４．５６μｓｅｃの時点において高周波信号の信号レベルＶ_ｐＲＦ２は２７０ｍＶに達しており（図６（ｂ）参照）、時刻ｔ＝４１μｓｅｃの時点からの遅延時間は３．５６μｓｅｃとなっている。すなわち、第１の回路構成例は、従来回路に比して確実に遅延時間が短縮されてスイッチング時間の高速化が図られていることが確認できる。
【0034】
図７には、制御信号の変化に対するデプレッションモードの第１のＦＥＴ１のドレイン電圧の変化特性例が、従来回路の同様の特性例と共に示されており、以下、同図について説明する。
図７において、横軸は時間経過を、縦軸は電圧を、それぞれ表している。なお、電圧を表す縦軸は、制御信号の電圧ｃｎｔ１、第１のＦＥＴ１のドレイン電圧Ｖ_ｐｐａｄｐ１、及び、従来回路のスイッチＦＥＴ（Ｍ１）のドレイン電圧Ｖ_ｐａｄｐ１の各々に共通である。
また、図７において、点線の特性線は従来回路のドレイン電圧の変化（図７においては「従来例１」と表記）を、実線の特性線は第１の回路構成例のドレイン電圧の変化（図７においては「実施例１」と表記）を、それぞれ表している。
図７において、横軸は時間経過を、縦軸は電圧を、それぞれ表している。なお、電圧を表す縦軸は、制御信号の電圧ｃｎｔ１、第１のＦＥＴ１のドレイン電圧Ｖ_ｐｐａｄｐ１、及び、従来回路のスイッチＦＥＴ（Ｍ１）のドレイン電圧Ｖ_ｐａｄｐ１の各々に共通である。
また、図７において、点線の特性線は従来回路のドレイン電圧の変化（図７においては「従来例１」と表記）を、実線の特性線は第１の回路構成例のドレイン電圧の変化（図７においては「実施例１」と表記）を、それぞれ表している。
【0035】
制御信号がＶＤＤからグランド電位になった時点（時刻ｔ＝４１μｓｅｃ）からドレイン電圧は時間の経過と共に低下してゆくが、従来回路のドレイン電圧の低下速度（図７の点線の特性線参照）に比して、第１の回路構成例におけるドレイン電圧（図７の実線の特性線参照）の方がより素速く低下しており、従来回路に比して確実にスイッチング時間の高速化が図られていることが確認できる。
【0036】
次に、第２の回路構成例について、図３を参照しつつ説明する。
なお、図１に示された第１の回路構成例における構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、第１のＦＥＴ１ＡにデプレッションモードのＮチャンネル型ＪＦＥＴ（Junction Field Effect Transistor）を、第２のＦＥＴ２ＡにエンハンスメントモードのＮチャンネル型ＪＦＥＴを、第３のＦＥＴ３ＡにエンハンスメントモードのＰチャンネル型ＪＦＥＴを、それぞれ用いた点が第１の回路構成例と異なるものである。第２の回路構成例は、上述のトランジスタの種類の違いに伴う回路構成の一部が第１の回路構成例と異なるが、残余の回路構成は基本的に図１に示された第１の回路構成例と同一である。
なお、図１に示された第１の回路構成例における構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、第１のＦＥＴ１ＡにデプレッションモードのＮチャンネル型ＪＦＥＴ（Junction Field Effect Transistor）を、第２のＦＥＴ２ＡにエンハンスメントモードのＮチャンネル型ＪＦＥＴを、第３のＦＥＴ３ＡにエンハンスメントモードのＰチャンネル型ＪＦＥＴを、それぞれ用いた点が第１の回路構成例と異なるものである。第２の回路構成例は、上述のトランジスタの種類の違いに伴う回路構成の一部が第１の回路構成例と異なるが、残余の回路構成は基本的に図１に示された第１の回路構成例と同一である。
【0037】
なお、ＧａＡｓ ＨＥＭＴ（High Electron Mobility Transistor）のようなＪＦＥＴを用いた場合、ゲートからドレイン、ソースへ電流が流れるため、第１のバイアス抵抗器１４（図１参照）を省略することが可能となる。そのため、この第２の回路構成例においては、ローサイド側バイアス抵抗器として第２のバイアス抵抗器１５のみを用いた構成が採られている。
なお、第１及び第２のドレイン・ソース間抵抗器１１，１７を直列接続とした合成抵抗値は、第２のバイアス抵抗器１５の抵抗値より小さく設定するのが好適である。
なお、第１及び第２のドレイン・ソース間抵抗器１１，１７を直列接続とした合成抵抗値は、第２のバイアス抵抗器１５の抵抗値より小さく設定するのが好適である。
【0038】
例えば、図１４に示された従来回路は同様にＪＦＥＴを用いてバイアス抵抗器を１つ省略した構成であるが、図１０に示された従来回路と比較すると、バイアス抵抗器を少なくした分だけ放電経路が少なくなるために放電時間が遅延する傾向となる。
しかしながら、この第２の回路構成例にあっては、第３のＦＥＴ３Ａによって放電時間の短縮がなされるため、従来回路に比して確実にスイッチング時間の高速化が実現できるものとなっている。
しかしながら、この第２の回路構成例にあっては、第３のＦＥＴ３Ａによって放電時間の短縮がなされるため、従来回路に比して確実にスイッチング時間の高速化が実現できるものとなっている。
【0039】
図８には、高周波信号の状態遷移時間特性が従来回路の同特性と共に示されており、以下、同図について説明する。
図８（ａ）には従来回路（図１４参照）の特性例が、図８（ｂ）には第２の回路構成の特性例が、それぞれ示されている。いずれの特性例においても、横軸は経過時間を、紙面右側の縦軸は制御入力端子３３の印加電圧を、紙面左側の縦軸は高周波信号入出力端子３２における高周波信号の信号レベルを、それぞれ表している。
図８（ａ）には従来回路（図１４参照）の特性例が、図８（ｂ）には第２の回路構成の特性例が、それぞれ示されている。いずれの特性例においても、横軸は経過時間を、紙面右側の縦軸は制御入力端子３３の印加電圧を、紙面左側の縦軸は高周波信号入出力端子３２における高周波信号の信号レベルを、それぞれ表している。
【0040】
まず、従来回路の場合、時刻ｔ＝４１μｓｅｃにおいて制御信号がＶＤＤ（５Ｖ）からグランド電位となった後、図８（ａ）において、符号ｍ１５で示された時点において、高周波入出力端子３２における高周波信号の信号レベルが所望のレベルを超えている。
すなわち、時刻ｔ＝５２．４０μｓｅｃにおいて、高周波信号レベルＶ_ＲＦ２は２７０ｍＶとなっている。そして、この特性例の場合、制御信号がＶＤＤからグランド電位となった時刻ｔ＝４１μｓｅｃの時点から上述の時刻ｔ＝５２．４０μｓｅｃまでの時間、すなわち、遅延時間は１１．４μｓｅｃとなっている。
すなわち、時刻ｔ＝５２．４０μｓｅｃにおいて、高周波信号レベルＶ_ＲＦ２は２７０ｍＶとなっている。そして、この特性例の場合、制御信号がＶＤＤからグランド電位となった時刻ｔ＝４１μｓｅｃの時点から上述の時刻ｔ＝５２．４０μｓｅｃまでの時間、すなわち、遅延時間は１１．４μｓｅｃとなっている。
【0041】
これに対して、第２の回路構成例の場合、図８（ｂ）に符号ｍ１７で示された時刻ｔ＝４７．７１μｓｅｃの時点で高周波信号の信号レベルＶ_ｐＲＦ２は２７０ｍＶに達している（図８（ｂ）参照）。しかして、時刻ｔ＝４１μｓｅｃの時点からの遅延時間は６．７１μｓｅｃであり、従来回路に比して確実に遅延時間が短縮されてスイッチング時間の高速化が図られていることが確認できる。
【0042】
図９には、制御信号の変化に対するデプレッションモードの第１のＦＥＴ１Ａのドレイン電圧の変化特性例が、従来回路の同様の特性例と共に示されており、以下、同図について説明する。
図９において、横軸は時間経過を、縦軸は電圧を、それぞれ表している。なお、電圧を表す縦軸は、制御信号の電圧ｃｎｔ１、第１のＦＥＴ１Ａのドレイン電圧Ｖ_ｐｐａｄｐ１、及び、従来回路のスイッチＦＥＴ（Ｍ１）のドレイン電圧Ｖ_ｐａｄｐ１の各々に共通である。
図９において、横軸は時間経過を、縦軸は電圧を、それぞれ表している。なお、電圧を表す縦軸は、制御信号の電圧ｃｎｔ１、第１のＦＥＴ１Ａのドレイン電圧Ｖ_ｐｐａｄｐ１、及び、従来回路のスイッチＦＥＴ（Ｍ１）のドレイン電圧Ｖ_ｐａｄｐ１の各々に共通である。
【0043】
また、図９において、点線の特性線は従来回路のドレイン電圧の変化（図９においては「従来例２」と表記）を、実線の特性線は第２の回路構成例のドレイン電圧の変化（図９においては「実施例２」と表記）を、それぞれ表している。
【0044】
制御信号がＶＤＤからグランド電位になった時点（時刻ｔ＝４１μｓｅｃ）からドレイン電圧は時間の経過と共に低下してゆくが、従来回路のドレイン電圧の低下速度（図９の点線の特性線参照）に比して、第２の回路構成例におけるドレイン電圧（図９の実線の特性線参照い）はより素速く低下しており、従来回路に比して確実にスイッチング時間の高速化が図られていることが確認できる。
【0045】
次に、第３の回路構成例について、図４を参照しつつ説明する。
なお、図１に示された第１の回路構成例における構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の回路構成例は、ＦＥＴの動作モードを第１の回路構成例と逆に設定した点が異なるものである。
すなわち、第１のＦＥＴ１ＢにエンハンスメントモードのＮ型ＦＥＴが、第２のＦＥＴ２ＢにデプレッションモードのＮ型ＦＥＴが、第３のＦＥＴ３にエンハンスメントモードのＰ型ＦＥＴがそれぞれ用いられてなるものである。
なお、図１に示された第１の回路構成例における構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の回路構成例は、ＦＥＴの動作モードを第１の回路構成例と逆に設定した点が異なるものである。
すなわち、第１のＦＥＴ１ＢにエンハンスメントモードのＮ型ＦＥＴが、第２のＦＥＴ２ＢにデプレッションモードのＮ型ＦＥＴが、第３のＦＥＴ３にエンハンスメントモードのＰ型ＦＥＴがそれぞれ用いられてなるものである。
【0046】
第１のＦＥＴ１Ｂと第２のＦＥＴ２Ｂに、第１の回路構成例と逆の動作モードのＦＥＴを用いたことに対応して回路構成の一部が次述するように第１の回路構成例と異なるものとなっている。
すなわち、第１のＦＥＴ１Ｂのゲートは、第１のゲート抵抗器１２を介して制御信号入力端子３３に接続されている。
また、第２のＦＥＴ２Ｂのゲートは、第２のゲート抵抗器１３を介してグランドに接続されている。
なお、図１に示された第１のバイアス抵抗器１４は省かれており、第２のバイアス抵抗器１５のみが図１同様に設けられている。
すなわち、第１のＦＥＴ１Ｂのゲートは、第１のゲート抵抗器１２を介して制御信号入力端子３３に接続されている。
また、第２のＦＥＴ２Ｂのゲートは、第２のゲート抵抗器１３を介してグランドに接続されている。
なお、図１に示された第１のバイアス抵抗器１４は省かれており、第２のバイアス抵抗器１５のみが図１同様に設けられている。
【0047】
かかる構成において、第１のＦＥＴ１Ｂと第２のＦＥＴ２Ｂの動作モードが第１の回路構成例と逆であるので、制御信号に対する回路動作も逆となる。
すなわち、制御信号入力端子３３に電圧ＶＤＤが印加されると、第１及び第２の高周波入出力端子３１，３２間は導通状態となり高周波信号の通過状態となる。
一方、制御信号入力端子３３にグランド電位が印加されると、第１及び第２の高周波入出力端子３１，３２間は遮断され高周波信号の遮断状態となる。
すなわち、制御信号入力端子３３に電圧ＶＤＤが印加されると、第１及び第２の高周波入出力端子３１，３２間は導通状態となり高周波信号の通過状態となる。
一方、制御信号入力端子３３にグランド電位が印加されると、第１及び第２の高周波入出力端子３１，３２間は遮断され高周波信号の遮断状態となる。
【0048】
次に、第４の回路構成例について、図５を参照しつつ説明する。
なお、図１に示された第１の回路構成例における構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の回路構成例は、第１の回路構成例を基本として、高周波スイッチとしてのＦＥＴ（図１の第１のＦＥＴ１）と短絡スイッチとしてのＦＥＴ（図１の第２のＦＥＴ２）を、それぞれ複数直列接続した構成を有するものである。
なお、図１に示された第１の回路構成例における構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の回路構成例は、第１の回路構成例を基本として、高周波スイッチとしてのＦＥＴ（図１の第１のＦＥＴ１）と短絡スイッチとしてのＦＥＴ（図１の第２のＦＥＴ２）を、それぞれ複数直列接続した構成を有するものである。
【0049】
以下、具体的に説明すれば、高周波スイッチとして第１のＦＥＴ１と第４のＦＥＴ（図５においては「ＦＥＴ４」と表記）４が直列接続されて設けられ、また、短絡スイッチとして第２のＦＥＴ２と第５のＦＥＴ（図５においては「ＦＥＴ５」と表記）５が直列接続されて設けられている。
第１及び第４のＦＥＴ１，４は、デプレッションモードのＮ型のＦＥＴであり、第２及び第５のＦＥＴ２，５は、エンハンスメントモードのＮ型のＦＥＴである。
第１及び第４のＦＥＴ１，４は、デプレッションモードのＮ型のＦＥＴであり、第２及び第５のＦＥＴ２，５は、エンハンスメントモードのＮ型のＦＥＴである。
【0050】
すなわち、第１のＦＥＴ１のソースには、第４のＦＥＴ４のドレインが接続され、第４のＦＥＴ４のソースは第２のＤＣデカップリングキャパシタ２２を介して第２の高周波入出力端子３２に接続されている。
第４のＦＥＴ４のドレイン・ソース間には、第３のドレイン・ソース間抵抗器（図５においては「Ｒｄｓ３」と表記）１８が接続される一方、ゲートは第４のゲート抵抗器（図５においては「Ｒｇ４」と表記）２０を介してグランドに接続されている。
第４のＦＥＴ４のドレイン・ソース間には、第３のドレイン・ソース間抵抗器（図５においては「Ｒｄｓ３」と表記）１８が接続される一方、ゲートは第４のゲート抵抗器（図５においては「Ｒｇ４」と表記）２０を介してグランドに接続されている。
【0051】
第２のＦＥＴ２のソースには、第５のＦＥＴ５のドレインが接続され、第５のＦＥＴ５のソースは、第３のＤＣデカップリングキャパシタ２３を介してグランドに接続されている。
また、第５のＦＥＴ５のドレイン・ソース間には、第４のドレイン・ソース間抵抗器（図５においては「Ｒｄｓ４」と表記）１９が接続される一方、ゲートは第５のゲート抵抗器（図５においては「Ｒｇ５」と表記）２４を介して制御信号入力端子３３に接続されている。
また、第５のＦＥＴ５のドレイン・ソース間には、第４のドレイン・ソース間抵抗器（図５においては「Ｒｄｓ４」と表記）１９が接続される一方、ゲートは第５のゲート抵抗器（図５においては「Ｒｇ５」と表記）２４を介して制御信号入力端子３３に接続されている。
【0052】
この第４の回路構成例においては、高周波スイッチとしてのＦＥＴを２つ、短絡スイッチとしてのＦＥＴを２つ、それぞれ直列接続した構成としたが、直列接続するＦＥＴの数は２つに限定される必要がないことは勿論であり、より多数直列接続した構成としても良い。
このように、ＦＥＴを複数直列接続することで高周波信号に対する耐電力の向上が図られる。
このように、ＦＥＴを複数直列接続することで高周波信号に対する耐電力の向上が図られる。
【産業上の利用可能性】
【0053】
スイッチング時間の高速化が所望される高周波スイッチ回路に適用できる。
【符号の説明】
【0054】
１…第１のＦＥＴ
２…第２のＦＥＴ
３…第３のＦＥＴ
４…第４のＦＥＴ
５…第５のＦＥＴ
３１…第１の高周波入出力端子
３２…第２の高周波入出力端子
３３…制御信号入力端子
２…第２のＦＥＴ
３…第３のＦＥＴ
４…第４のＦＥＴ
５…第５のＦＥＴ
３１…第１の高周波入出力端子
３２…第２の高周波入出力端子
３３…制御信号入力端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】