特許 7426394 磁気メモリデバイス及び形成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-24

(45)【発行日】2024-02-01

(54)【発明の名称】磁気メモリデバイス及び形成方法

(51)【国際特許分類】

   H10B 61/00 20230101AFI20240125BHJP

   H01L 29/82 20060101ALI20240125BHJP

   H10N 50/10 20230101ALI20240125BHJP

【ＦＩ】

H10B61/00

H01L29/82 Z

H10N50/10 Z

【請求項の数】 19

(21)【出願番号】P 2021546689

(86)(22)【出願日】2020-01-16

(65)【公表番号】

(43)【公表日】2022-03-29

(86)【国際出願番号】 US2020013791

(87)【国際公開番号】W WO2020167405

(87)【国際公開日】2020-08-20

【審査請求日】2021-10-13

(31)【優先権主張番号】62/806,435

(32)【優先日】2019-02-15

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】シュエ， リン

(72)【発明者】

【氏名】パク， チャンド

(72)【発明者】

【氏名】アン， ジェス

(72)【発明者】

【氏名】ツェン， シンウェイ

(72)【発明者】

【氏名】パカラ， マヘンドラ

【審査官】宮本 博司

(56)【参考文献】

【文献】国際公開第２０１７／０１８３９１（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１４／０２５４２５２（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１４／０２１００２５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１４／０１９８５６４（ＵＳ，Ａ１）

【文献】中国特許出願公開第１０７６５８３８２（ＣＮ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ６１／００

Ｈ０１Ｌ ２９／８２

Ｈ１０Ｎ ５０／１０

(57)【特許請求の範囲】

【請求項1】

スピン軌道トルク磁気抵抗ランダムアクセスメモリセルを備えるメモリデバイスであって、前記スピン軌道トルク磁気抵抗ランダムアクセスメモリセルは、
磁気記憶層、
前記磁気記憶層の磁気モーメントを切り替えるための電流を流すための第１のリードであって、前記磁気記憶層と並んで且つ前記磁気記憶層と接触するように配置された第１のリード、及び
前記磁気記憶層と前記第１のリードとのそれぞれの下方に且つ前記それぞれと接触するように配置された基板を備える、メモリデバイス。

【請求項2】

前記磁気記憶層は、Co、Fe、Ni、又はそれらの組み合わせを含む、請求項１に記載のメモリデバイス。

【請求項3】

前記第１のリードは、白金、タンタル、タングステン、パラジウム、イリジウム、又は、白金、タンタル、タングステン、パラジウム、モリブデン、銅、金、銀、ルテニウム、イリジウム、マンガン、ビスマス、アンチモン、テルル、ハフニウム、マグネシウム、若しくはセレンを含む金属合金を含む、請求項１に記載のメモリデバイス。

【請求項4】

前記第１のリードは、第１の表面と、前記第１の表面に実質的に垂直な第２の表面とを含み、前記第１の表面は、第２のリードと対向するように構成される、請求項１に記載のメモリデバイス。

【請求項5】

前記磁気記憶層は、第１の表面と、前記第１の表面に実質的に垂直な第２の表面とを含む、請求項４に記載のメモリデバイス。

【請求項6】

前記磁気記憶層の前記第１の表面は、前記第２のリードと対向するように構成され、前記磁気記憶層の前記第２の表面は、前記第１のリードの前記第２の表面と接触している、請求項５に記載のメモリデバイス。

【請求項7】

スピン軌道トルク磁気抵抗ランダムアクセスメモリセルを備えるメモリデバイスであって、前記スピン軌道トルク磁気抵抗ランダムアクセスメモリセルは、
コンタクト、
前記コンタクト上に配置された磁気基準層、
前記磁気基準層上に配置されたバリア層、
前記バリア層上に配置された磁気記憶層、
前記磁気記憶層の磁気モーメントを切り替えるための電流を流すためのリードであって、前記磁気記憶層と並んで且つ前記磁気記憶層と接触するように配置されたリード、及び
前記磁気記憶層と前記リードとのそれぞれの上に且つ前記それぞれと接触するように配置された基板を備える、メモリデバイス。

【請求項8】

前記磁気記憶層と前記磁気基準層とは、それぞれ、Co、Fe、Ni、又はそれらの組み合わせを含む、請求項７に記載のメモリデバイス。

【請求項9】

前記リードは、白金、タンタル、タングステン、パラジウム、イリジウム、又は、白金、タンタル、タングステン、パラジウム、モリブデン、銅、金、銀、ルテニウム、イリジウム、マンガン、ビスマス、アンチモン、テルル、ハフニウム、マグネシウム、若しくはセレンを含む金属合金を含む、請求項７に記載のメモリデバイス。

【請求項10】

前記バリア層は、MgO、HfO₂、TiO₂、Ta₂O₅、又はAl₂O₃を含む、請求項７に記載のメモリデバイス。

【請求項11】

前記バリア層は、銅又は銀を含む、請求項７に記載のメモリデバイス。

【請求項12】

前記リードは、前記コンタクトに対向する第１の表面と、前記第１の表面に接続された第２の表面とを含む、請求項７に記載のメモリデバイス。

【請求項13】

前記磁気記憶層は、前記コンタクトに対向する第１の表面と、該磁気記憶層の前記第１の表面に接続された第２の表面とを含む、請求項１２に記載のメモリデバイス。

【請求項14】

前記磁気記憶層の前記第２の表面は、前記リードの前記第２の表面と接触している、請求項１３に記載のメモリデバイス。

【請求項15】

スピン軌道トルク磁気抵抗ランダムアクセスメモリセルを備えるメモリデバイスであって、前記スピン軌道トルク磁気抵抗ランダムアクセスメモリセルは、
磁気記憶層、
前記磁気記憶層の磁気モーメントを切り替えるための電流を流すための第１のリードであって、前記磁気記憶層と並んで且つ前記磁気記憶層と接触するように配置された第１のリード、
前記第１のリード及び前記磁気記憶層上に配置されたバリア層、
前記バリア層上に配置された磁気基準層、
前記磁気基準層上に配置された第２のリード、及び
前記磁気記憶層と前記第１のリードとのそれぞれの下方に且つ前記それぞれと接触するように配置された基板を備える、メモリデバイス。

【請求項16】

前記磁気記憶層と前記磁気基準層とは、それぞれ、Co、Fe、Ni、又はそれらの組み合わせを含む、請求項１５に記載のメモリデバイス。

【請求項17】

前記第１のリードは、白金、タンタル、タングステン、パラジウム、イリジウム、又は、白金、タンタル、タングステン、パラジウム、モリブデン、銅、金、銀、ルテニウム、イリジウム、マンガン、ビスマス、アンチモン、テルル、ハフニウム、マグネシウム、若しくはセレンを含む金属合金を含む、請求項１５に記載のメモリデバイス。

【請求項18】

前記バリア層は、MgO、HfO₂、TiO₂、Ta₂O₅、又はAl₂O₃を含む、請求項１５に記載のメモリデバイス。

【請求項19】

前記バリア層は、銅又は銀を含む、請求項１５に記載のメモリデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

[0001] 本開示の実施態様は、広くは、メモリデバイスに関する。特に、本明細書で説明される実施態様は、概して、スピン軌道トルク磁気抵抗ランダムアクセスメモリ（SOT‐MRAM）に関する。

【背景技術】

【0002】

[0002] 磁気抵抗ランダムアクセスメモリ（MRAM）は、電子電荷の代わりに抵抗値を用いてデータを記憶するMRAMセルのアレイを内蔵する種類のメモリデバイスである。一般に、各MRAMセルは、少なくとも1つの磁気記憶層（フリー層）及び１つの磁気基準層（ピン止め層）を有する磁気トンネル接合（MTJ）構造を含む。MTJ構造は、論理状態「０」又は「１」を表すように調整可能な抵抗を有することができ、これは、磁気記憶層の磁気モーメントを、磁気基準層の磁気モーメントに対して平行な方向から、磁気基準層の磁気モーメントに対して非平行な方向に切り替えることによって実現される。MRAMは、スピントランスファトルクMRAM（STT‐MRAM）又はSOT‐MRAMなどの様々な形態を採ることができる。

【0003】

[0003] 従来、SOT‐MRAMでは、磁気記憶層はスピン軌道トルク（SOT）層上に配置される。SOT層の強いスピン軌道結合のため、SOT層に沿って流れる電流によってSOTが生成される。MRAMセルの磁気ストレージは、基板面に垂直な磁気モーメントを持つ垂直磁気異方性（PMA）材料で作製されることが多い。スピン軌道結合によって磁気記憶層内に生成されるスピン分極は、PMA磁気記憶層の磁気モーメントと直交する。したがって、SOT層によって生成されるSOTは、対称的なスイッチング（磁気記憶層の磁気モーメントを平行状態から非平行状態に切り替えるためのスピン電流の量が、非平行状態から平行状態に切り替えるためのスピン電流の量と同じ)のため、PMA磁気記憶層の磁気モーメントを切り替えることができない。対称性を破り、磁気記憶層の磁気モーメントを切り替えるために、外部磁界又は追加的な構造からのスピントランスファトルクなどの１以上の更なる条件が必要である。

【0004】

[0004] したがって、改善されたSOT‐MRAMが必要とされている。

【発明の概要】

【0005】

[0005] 本開示の実施態様は、広くは、メモリデバイスに関する。特に、本明細書で説明される実施態様は、概して、SOT‐MRAMに関する。一実施態様では、メモリデバイスがSOT‐MRAMセルアレイを含み、該SOT‐MRAMセルアレイが、磁気記憶層、及び磁気記憶層と並んで且つ磁気記憶層と接触するように配置された第１のリードを有する。

【0006】

[0006] 別の一実施態様では、メモリデバイスがSOT‐MRAMセルアレイを含み、該SOT‐MRAMセルアレイが、コンタクトを有するSOT‐MRAMセルアレイ、コンタクト上に配置された磁気基準層、磁気基準層上に配置されたバリア層、バリア層上に配置された磁気記憶層、及び磁気記憶層と並んで且つ磁気記憶層と接触するように配置されたリードを有する。

【0007】

[0007] 別の一実施態様では、メモリデバイスがSOT‐MRAMセルアレイを含み、該SOT‐MRAMセルアレイが、第１のリード、第１のリードと並んで且つ第１のリードと接触するように配置された磁気記憶層、第１のリード及び磁気記憶層上に配置されたバリア層、バリア層上に配置された磁気基準層、並びに磁気基準層上に配置された第２のリードを有する。

【0008】

[0008] 上述の本開示の特徴を詳細に理解し得るように、上記で簡単に要約された本開示のより具体的な説明が、実施態様を参照することによって得られ、一部の実施態様は、付随する図面に例示される。しかし、添付の図面は、例示的な実施態様のみを示しており、したがって、その範囲を限定するものと見なされるべきではなく、他の等しく効果的な実施態様を認めることができることに留意されたい。

【図面の簡単な説明】

【0009】

【図1】[0009] メモリセルアレイの概略図である。

【図2】[0010] 従来のメモリセルの概略斜視図である。

【図3】[0011] メモリセルの概略斜視図である。

【図4A】[0012] 図３で示されているメモリセルの一部分の概略上面図である。

【図4B】[0013] 図４Ａで示されているメモリセルの一部分の概略断面側面図である。

【図5A】[0014] メモリセルの概略上面図である。

【図5B】[0015] 図５Ａで示されているメモリセルの概略断面側面図である。

【発明を実施するための形態】

【0010】

[0016]理解を容易にするために、図に共通する同一の要素を指し示すために、可能な場合には、同一の参照番号を使用した。ある実施態様の要素及び特徴は、特に記載がなくとも、他の実施態様に有利に組み込み可能なことが意図されている。

【0011】

[0017] 本開示の実施態様は、広くは、記憶デバイスに関する。特に、本明細書で説明される実施態様は、概して、SOT‐MRAMに関する。SOT‐MRAMはメモリセルを含み、該メモリセルは、SOT層と並んで且つSOT層と接触するように配置された磁気記憶層を有する。並んでいる磁気記憶層とSOT層とは、任意の更なる条件なしに、SOT層を通って流れる電流の方向を反転させることによって、磁気記憶層の切り替えを実現することができる。

【0012】

[0018] 図１は、メモリセルアレイ１００の概略図である。メモリセルアレイ１００は、SOT‐MRAMセル及びチップアーキテクチャの一部分であってよい。メモリセルアレイ１００は、複数の第１のリード１０４、複数の第２のリード１０６、及び複数のメモリセル１０２を含む。複数の第１のリード１０４は、互いに実質的に平行であってよく、複数の第２リード１０６は、互いに実質的に平行であってよく、各第１のリード１０４は、各第２リード１０６に対して実質的に垂直であってよい。複数の第１のリード１０４は、複数の第２リード１０６の上に配置されてよい。複数の第１のリード１０４は、ビット線であってよく、複数の第２のリード１０６は、ワード線であってよい。４つの第１のリード１０４及び４つの第２のリード１０６が図１で示されているが、メモリセルアレイ１００は、4つより多い第１のリード１０４及び第２のリード１０６を含んでもよい。

【0013】

[0019] 図２は、従来のメモリセル２０２の概略斜視図である。図２で示されているように、従来のメモリセル２０２は、第１のリード２０４と第２のリード２０６との間に配置される。従来のメモリセル２０２は、第２のリード２０６上に配置された磁気記憶層２０８を含む。

【0014】

[0020] 図３は、メモリセル１０２の概略斜視図である。図３で示されているように、メモリセル１０２は、第1のリード３０１及び第２のリード３０３と接触している。第２のリード３０３は、金属又は金属合金などの強いスピン軌道結合を有する材料から製造される。一実施例では、第２のリード３０３が、白金、タンタル、タングステン、パラジウム、又はイリジウムから製造される。別の一実施例では、第２のリード３０３が、白金、タンタル、タングステン、パラジウム、モリブデン、銅、金、銀、ルテニウム、イリジウム、マンガン、ビスマス、アンチモン、テルル、ハフニウム、マグネシウム、又はセレンなどの１以上の金属を含有する金属合金から製造される。一実施例では、第２のリード３０３がSOT層であり、メモリセル１０２はSOT‐MRAMセルである。第1のリード３０１は、窒化タンタル、窒化チタン、窒化タングステン、又は他の適切な材料などの導電性材料から製造される。一実施例では、第１のリード３０１が、金属から製造される。第１のリード３０１は、第２のリード３０３の材料とは異なる材料から製造される。一実施例では、第１のリード３０１が、図１で示されている第１のリード１０４であり、第２のリード３０３が、図１で示されている第２のリード１０６である。

【0015】

[0021] メモリセル１０２は、磁気記憶層３０２、バリア層３０４、及び磁気基準層３０６を含み得る。磁気記憶層３０２、バリア層３０４、及び磁気基準層３０６は、MTJを形成する。磁気記憶層３０２及び磁気基準層３０６は、ホウ素ドーパント、酸素ドーパント、又は他の適切な材料などのドーパントを有する金属合金などの強磁性材料から製造される。金属合金は、ニッケル（Ni）、白金（Pt）、ルテニウム（Ru）、コバルト（Co）、鉄（Fe）、タンタル（Ta）、又はパラジウム（Pd）を含み得る。強磁性材料の適切な例としては、Ru、Ta、Co、Pt、TaN、NiFeOx、NiFeB、CoFeOxB、CoFeB、CoFe、NiOxB、CoBOx、FeBOx、CoFeNiB、CoPt、CoPd、TaOxなどが挙げられる。一実施例では、磁気記憶層３０２及び磁気基準層３０６は、Co、Fe、Ni、又はそれらの合金から製造される。バリア層３０４は、トンネル接合磁気抵抗（TMR）センサ用の誘電材料から、又は巨大磁気抵抗（GMR）センサ用の導電性材料から製造することができる。メモリセル１０２がTMRセンサである場合、バリア層３０４は、MgO、HfO₂、TiO₂、Ta₂O₅、Al₂O₃、又は他の適切な材料から製造される。メモリセル１０２がGMRセンサである場合、バリア層３０４は、銅、銀、又は他の適切な材料から製造される。

【0016】

[0022] 図３で示されているように、磁気記憶層３０２は、第２のリード３０３と並んで且つ第２のリード３０３と接触するように配置される。第２のリード３０３は、第1のリード３０１に対向する第１の表面３０８、及び第１の表面３０８に接続された第２の表面３１０を有する。一実施例では、第２の表面３１０が、第１の表面３０８に対して実質的に垂直である。磁気記憶層３０２は、第２のリード３０３の第２の表面３１０に接触する第１の表面３１２を有する。一実施例では、第２の表面３１０が、第２のリード３０３の厚さ次元に相当し、第２のリード３０３は、厚さ次元において堆積され又は成長する。図３で示されているように、第２のリード３０３の少なくとも２つの表面３０８、３１０は、メモリセル１０２と接触している。一実施例では、メモリセル１０２が、３端子SOT‐MRAMメモリセルであり、リード３０１、３０３は、アクセストランジスタ又はアクセストランジスタ及びダイオードに接続される。

【0017】

[0023] 図４Ａは、図３で示されているメモリセル１０２の一部分の概略上面図であり、図４Ｂは、図４Ａで示されている線Ａ‐Ａに沿ったメモリセル１０２の一部分の概略断面側面図である。図４Ａ及び図４Ｂで示されているように、第２のリード３０３と磁気記憶層３０２とは、基板４０２上に並んで且つ互いに接触するように配置される。基板４０２は、その上に形成された１以上のトランジスタを含むことができ、第２のリード３０３及び磁気記憶層３０２は、酸化物、例えば酸化ケイ素などの誘電材料上に配置されてよい。第２のリード３０３及び磁気記憶層３０２は、任意の適切な方法によって製造されてよい。一実施例では、ブランケット層が基板４０２上に形成される。ブランケット層は、磁気記憶層３０２と同じ材料から製造される。次いで、ブランケット層をパターニングして、磁気記憶層３０２を形成する。次いで、第２のリード３０３が、基板４０２上に堆積される。別の一実施例では、ブランケット層が基板４０２上に形成される。ブランケット層は、第２のリード３０３と同じ材料から製造される。次いで、ブランケット層をパターニングして、第２のリード３０３を形成する。次いで、磁気記憶層３０２が、基板４０２上に堆積される。

【0018】

[0024] 第２のリード３０３は、第１の表面３０８、及び第１の表面３０８に実質的に垂直な第２の表面３１０を含む。磁気記憶層３０２は、第２のリード３０３の第２の表面３１０に接触する第１の表面３１２を含む。磁気記憶層３０２はまた、図４Ｂで示されているように、第１の表面３１２に接続された第２の表面４０４も含む。一実施例では、第２の表面４０４が、第１の表面３１２に対して実質的に垂直である。第２の表面４０４は、第１のリード３０１に対向し得る。一実施例では、第２の表面４０４が、第２のリード３０３の第１の表面３０８と実質的に同一平面上にあり、バリア層３０４（図３で示されている）などの層を、両方の表面３０８、４０４上に配置することができる。磁気記憶層３０２と第２のリード３０３(SOT層)とが並んだ状態で、第２のリード３０３によって生成されるSOTと磁気記憶層３０２の磁気モーメントとは、両方とも基板４０２に対して垂直であり、それらは、更なる条件なしに第２のリード３０３を通って流れる電流の方向を反転させることによって、磁気記憶層３０２の切り替えを実現することができる。

【0019】

[0025] 図５Ａは、別の一実施態様によるメモリセル１０２の一部分の概略上面図であり、図５Ｂは、図５Ａで示されている線Ｂ‐Ｂに沿ったメモリセル１０２の一部分の概略断面側面図である。図５Ａ及び図５Ｂで示されているように、第２のリード３０３と磁気記憶層３０２とは、並んで且つ互いと接触するように配置される。磁気記憶層３０２は、第２のリード３０３の下方に延在する一部分５０４を含む。第２のリード３０３の第１の表面３０８は、磁気記憶層３０２の一部分５０４上に配置され、これと接触している。第２のリード３０３の第２の表面３１０は、磁気記憶層３０２の第１の表面３１２と接触している。第２のリード３０３の第２の表面３１０は、第２のリード３０３の第１の表面３０８に対して角度Ａを形成する。一実施例では、角度Ａは約９０度である。別の一実施例では、角度Ａは鋭角である。更に別の一実施例では、角度Ａは鈍角である。

【0020】

[0026] 磁気記憶層３０２及び第２のリード３０３は、図５Ｂで示されているように、バリア層３０４の上に配置される。磁気記憶層３０２の第２の表面４０４は、バリア層３０４と接触していてよい。バリア層３０４は、磁気基準層３０６上に配置され、磁気基準層３０６は、コンタクト５０２上に配置される。一実施例では、コンタクト５０２が、第１のリード３０１である。

【0021】

[0027] 磁気記憶層とSOT層とが並んだ状態で、SOT層によって生成されるSOTと磁気記憶層の磁気モーメントとは、互いに平行であり、それらは、更なる条件なしにSOT層を通って流れる電流の方向を反転させることによって、磁気記憶層の切り替えを実現することができる。

【0022】

[0028] 以上の記述は本開示の実施態様を対象としているが、本開示の基本的な範囲から逸脱することなく本開示の他の実施態様及び更なる実施態様が考案されてよく、本開示の範囲は、下記の特許請求の範囲によって決定される。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5A】

【図5B】