特許 7427685 スリット構造に支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-26

(45)【発行日】2024-02-05

(54)【発明の名称】スリット構造に支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240129BHJP

   H01L 21/336 20060101ALI20240129BHJP

   H01L 29/788 20060101ALI20240129BHJP

   H01L 29/792 20060101ALI20240129BHJP

   H10B 41/27 20230101ALI20240129BHJP

   H10B 43/50 20230101ALI20240129BHJP

   H10B 41/50 20230101ALI20240129BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

H10B41/27

H10B43/50

H10B41/50

【請求項の数】 20

(21)【出願番号】P 2021551558

(86)(22)【出願日】2019-08-23

(65)【公表番号】

(43)【公表日】2022-08-25

(86)【国際出願番号】 CN2019102114

(87)【国際公開番号】W WO2020252892

(87)【国際公開日】2020-12-24

【審査請求日】2021-09-10

(31)【優先権主張番号】201910522875.0

(32)【優先日】2019-06-17

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】ゾンリャン・フオ

(72)【発明者】

【氏名】ハオハオ・ヤン

(72)【発明者】

【氏名】ウェイ・シュ

(72)【発明者】

【氏名】ピン・ヤン

(72)【発明者】

【氏名】パン・フアン

(72)【発明者】

【氏名】ウェンビン・ジョウ

【審査官】加藤 俊哉

(56)【参考文献】

【文献】中国特許出願公開第１０８５３８８４１（ＣＮ，Ａ）

【文献】米国特許出願公開第２０１３／０１６８８００（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／００９７００９（ＵＳ，Ａ１）

【文献】米国特許第０９７５４９６３（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／２７

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

Ｈ１０Ｂ ４１／２７

Ｈ１０Ｂ ４３／５０

Ｈ１０Ｂ ４１／５０

(57)【特許請求の範囲】

【請求項1】

基板にわたって交互にされる複数の導体層および複数の絶縁層を備えるスタック構造と、
鉛直および横に延び、前記スタック構造を複数のブロック領域へと分割する少なくとも１つのソース構造と、
前記複数のブロック領域のうちの少なくとも１つにおける前記スタック構造において鉛直に延びる少なくとも１つの支持ピラーと
を備え、
前記少なくとも１つのソース構造は、鉛直方向に沿って前記基板へと延びる少なくとも１つの支持構造を備え、前記少なくとも１つの支持構造は、少なくとも１つの隣接するブロック領域と接触しており、前記少なくとも１つの支持構造が多層構造を有する、三次元（３Ｄ）メモリデバイス。

【請求項2】

前記少なくとも１つの支持構造は両方の隣接するブロック領域と各々が接触している、請求項１に記載の３Ｄメモリデバイス。

【請求項3】

前記少なくとも１つのソース構造の各々は、前記鉛直方向に沿って前記基板へと延びる少なくとも１つの支持構造を備える、請求項２に記載の３Ｄメモリデバイス。

【請求項4】

前記少なくとも１つの支持構造の側壁がそれぞれの前記ソース構造と各々が接触している、請求項３に記載の３Ｄメモリデバイス。

【請求項5】

前記少なくとも１つの支持構造が沿って延びる別の横方向に対して垂直な横方向に沿って、前記少なくとも１つの支持構造の各々の幅が前記ソース構造の幅以上である、請求項４に記載の３Ｄメモリデバイス。

【請求項6】

前記少なくとも１つの支持構造は酸化ケイ素またはポリシリコンのうちの少なくとも１つを備える、請求項１に記載の３Ｄメモリデバイス。

【請求項7】

前記複数のブロック領域のうちの少なくとも１つにおける前記スタック構造において鉛直に延びる少なくとも１つのチャネル構造をさらに備え、前記少なくとも１つのチャネル構造は、
前記基板と接触して導電的に接続されるエピタキシャル部分であって、前記エピタキシャル部分の上面は最下位の絶縁層の上面と底面との間にある、エピタキシャル部分と、
前記エピタキシャル部分と接触して導電的に接続される半導体チャネルであって、前記半導体チャネルは、前記半導体チャネルの側壁から前記半導体チャネルの中心に向けて径方向に配置されるブロック層、メモリ層、トンネル層、半導体層、および誘電コアを備える、半導体チャネルと、
前記半導体チャネルと接触して導電的に接続されるドレイン構造と
を備える、請求項６に記載の３Ｄメモリデバイス。

【請求項8】

前記少なくとも１つの支持ピラーは前記少なくとも１つの支持構造と同じ材料を含む、請求項７に記載の３Ｄメモリデバイス。

【請求項9】

三次元（３Ｄ）メモリデバイスを形成するための方法であって、
交互の複数の初期絶縁層および複数の初期犠牲層を備える誘電スタックを基板にわたって形成するステップと、
前記誘電スタックにおいて鉛直および横に延びる少なくとも１つのスリット構造および少なくとも１つの支持ピラーを形成するステップであって、前記少なくとも１つのスリット構造は前記誘電スタックを複数のブロック領域へと分割し、前記少なくとも１つのスリット構造は、鉛直方向に沿って前記基板へと延び、少なくとも１つの隣接するブロック領域と接触している少なくとも１つの支持構造を備え、前記少なくとも１つの支持ピラーが前記複数のブロック領域のうちの少なくとも１つにおける前記誘電スタックにおいて鉛直に延びる、ステップと、
前記少なくとも１つのスリット構造の各々においてソース構造を形成するステップと
を含む方法。

【請求項10】

前記少なくとも１つのスリット構造を形成するステップは、
前記誘電スタックにおいて鉛直に前記基板へと延びる少なくとも１つの支持ホールを形成するステップと、
前記少なくとも１つの支持構造を形成するために前記少なくとも１つの支持ホールを支持材料で満たすステップと、
横に延びる前記少なくとも１つのスリット構造を形成するために前記誘電スタックの一部分を除去するステップであって、前記スリット構造が沿って延びる別の横方向に対して垂直な横方向に沿って、前記少なくとも１つの支持構造の各々の幅がそれぞれの前記スリット構造の幅以上であり、前記少なくとも１つのスリット構造の側壁は前記少なくとも１つのスリット構造と接触している、ステップと
を含む、請求項９に記載の方法。

【請求項11】

前記ソース構造を形成するステップは、
前記少なくとも１つのスリット構造の各々に絶縁構造を形成するステップであって、前記絶縁構造は前記基板を露出させる、ステップと、
前記絶縁構造にソース接点を形成するステップであって、前記ソース接点は前記基板と接触して導電的に接続される、ステップと
を含む、請求項１０に記載の方法。

【請求項12】

前記少なくとも１つの支持ホールを形成するのと同じ工程によって、前記複数のブロック領域に少なくとも１つのチャネルホールを形成するステップと、
前記少なくとも１つのチャネルホールを犠牲材料で満たすステップと
をさらに含む、請求項１０に記載の方法。

【請求項13】

前記誘電スタックを形成するステップは、第１の誘電スタックと第２の誘電スタックとを形成するステップを含み、
前記少なくとも１つの支持構造を形成するステップは、
前記第２の誘電スタックの形成の前に、前記第１の誘電スタックにおいて鉛直に前記基板へと延びる少なくとも１つの第１の支持ホールを形成するステップと、
前記少なくとも１つの第１の支持ホールを犠牲材料で満たすステップと、
前記第２の誘電スタックを前記第１の誘電スタックにわたって形成するステップと、
前記第２の誘電スタックにおいて鉛直に延び、それぞれの前記第１の支持ホールにおける前記犠牲材料を露出させる少なくとも１つの第２の支持ホールを形成するステップと、
前記基板を露出させ、少なくとも１つの支持ホールを形成するために、前記犠牲材料を除去するステップと、
前記少なくとも１つの支持ホールを支持材料で満たすステップと
を含む、請求項９に記載の方法。

【請求項14】

前記少なくとも１つの第１の支持ホールを形成するのと同じ工程によって、前記複数のブロック領域に少なくとも１つの第１のチャネルホールを形成するステップと、
前記少なくとも１つの第１の支持ホールを満たすのと同じ工程によって、前記少なくとも１つの第１のチャネルホールを前記犠牲材料で満たすステップと、
前記第２の誘電スタックにおいて鉛直に延び、それぞれの前記第１のチャネルホールにおける前記犠牲材料を露出させる少なくとも１つの第２のチャネルホールを形成するステップと、
前記少なくとも１つの第２のチャネルホールを別の犠牲材料で満たすステップと
をさらに含む、請求項１３に記載の方法。

【請求項15】

前記少なくとも１つの第１の支持ホールを形成するのと同じ工程によって少なくとも１つの第１のピラーホールを形成するステップと、
前記少なくとも１つの第１の支持ホールを満たすのと同じ工程によって、前記少なくとも１つの第１のピラーホールを前記犠牲材料で満たすステップと、
前記第２の誘電スタックにおいて鉛直に延び、それぞれの前記第１のピラーホールにおける前記犠牲材料を露出させる少なくとも１つの第２のピラーホールを形成するステップと、
前記基板を露出させ、少なくとも１つのピラーホールを形成するために、前記犠牲材料を除去するステップと、
前記少なくとも１つの支持ホールを満たすのと同じ工程によって、前記少なくとも１つのピラーホールを前記支持材料で満たすステップと
をさらに含む、請求項１３に記載の方法。

【請求項16】

前記基板を露出させ、少なくとも１つのチャネルホールを形成するために、前記少なくとも１つの第２のチャネルホールにおける前記別の犠牲材料、および、前記少なくとも１つの第１のチャネルホールにおける前記犠牲材料を除去するステップと、
前記少なくとも１つのチャネルホールの各々においてチャネル構造を形成するステップと
をさらに含む、請求項１４に記載の方法。

【請求項17】

複数の横リセスを形成するために、前記複数のブロック領域の各々において複数の犠牲層を除去するステップと、
前記複数の横リセスにおいて複数の導体層を形成するステップと
をさらに含む、請求項１６に記載の方法。

【請求項18】

前記ソース構造を形成するステップは、
前記少なくとも１つのスリット構造の各々において絶縁構造を形成するステップと、
前記絶縁構造において、前記基板と接触してソース接点を形成するステップと
を含む、請求項１７に記載の方法。

【請求項19】

交互の複数の初期絶縁層および複数の初期犠牲層を備える誘電スタックを基板にわたって形成するステップと、
複数のソース領域の各々において、鉛直方向に沿って前記基板へと延びる少なくとも１つの支持構造を形成するステップと、
前記誘電スタックにおいて鉛直および横に延びる複数のスリット構造および少なくとも１つの支持ピラーを形成するステップであって、前記複数のスリット構造は前記誘電スタックを複数のブロック領域へと分割し、前記複数のスリット構造は前記少なくとも１つの支持構造を備え、前記少なくとも１つの支持構造は少なくとも１つの隣接するブロック領域と接触し、前記少なくとも１つの支持ピラーが前記複数のブロック領域のうちの少なくとも１つにおける前記誘電スタックにおいて鉛直に延びる、ステップと、
前記少なくとも１つのスリット構造の各々においてソース構造を形成するステップと
を含む、三次元（３Ｄ）メモリデバイスを形成するための方法。

【請求項20】

前記少なくとも１つの支持構造を形成するステップと、前記複数のスリット構造を形成するステップとは、
前記誘電スタックにおいて鉛直に前記基板へと延びる少なくとも１つの支持ホールを形成するステップと、
前記少なくとも１つの支持構造を形成するために前記少なくとも１つの支持ホールを支持材料で満たすステップと、
横に延びる前記少なくとも１つのスリット構造を形成するために前記誘電スタックの一部分を除去するステップであって、前記スリット構造が沿って延びる別の横方向に対して垂直な横方向に沿って、前記少なくとも１つの支持構造の各々の幅がそれぞれの前記スリット構造の幅以上であり、前記少なくとも１つの支持構造は前記少なくとも１つの隣接するブロック領域と接触している、ステップと
を含む、請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、２０１９年６月１７日に出願された中国特許出願第２０１９１０５２２８７５．０号への優先権の便益を主張し、その内容は参照によりその全体において本明細書に組み込まれている。

【0002】

本開示の実施形態は、ゲート線スリット（ＧＬＳ： Ｇａｔｅ Ｌｉｎｅ Ｓｌｉｔ）に支持構造を伴う三次元（３Ｄ）メモリデバイスと、３Ｄメモリデバイスを形成するための方法とに関する。

【背景技術】

【0003】

平面型メモリセルが、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを向上させることで、より小さい大きさへと縮小されている。しかしながら、メモリセルの形体寸法が下限に近付くにつれて、平面のプロセスおよび製作技術は困難になり、コストが掛かるようになる。結果として、平面型メモリセルについての記憶密度が上限に近付いている。

【0004】

３Ｄメモリアーキテクチャは、平面型メモリセルにおける密度の限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイと行き来する信号を制御するための周辺装置とを備える。

【発明の概要】

【課題を解決するための手段】

【0005】

３Ｄメモリデバイスの実施形態と、３Ｄメモリデバイスを形成するための方法の実施形態とが提供されている。

【0006】

一例では、３Ｄメモリデバイスが、スタック構造と、鉛直および横に延び、スタック構造を複数のブロック領域へと分割する少なくとも１つのソース構造とを備える。スタック構造は、基板にわたって交互にされる複数の導体層および複数の絶縁層を備え得る。少なくとも１つのソース構造は、鉛直方向に沿って基板へと延びる少なくとも１つの支持構造を備え、少なくとも１つの支持構造は、それぞれのソース構造の少なくとも側壁と接触している。

【0007】

別の例では、３Ｄメモリデバイスを形成するための方法が、交互の複数の初期絶縁層および複数の初期犠牲層を含む誘電スタックを基板にわたって形成するステップと、誘電スタックにおいて鉛直および横に延びる少なくとも１つのスリット構造を形成するステップであって、少なくとも１つのスリット構造は誘電スタックを複数のブロック領域へと分割し、少なくとも１つのスリット構造は、鉛直方向に沿って基板へと延び、少なくとも１つの隣接するブロック領域と接触している少なくとも１つの支持構造を備える、ステップと、少なくとも１つのスリット構造の各々においてソース構造を形成するステップとを含む。

【0008】

なおも別の例では、３Ｄメモリデバイスを形成するための方法が、交互の複数の初期絶縁層および複数の初期犠牲層を含む誘電スタックを基板にわたって形成するステップと、複数のソース領域の各々において、鉛直方向に沿って基板へと延びる少なくとも１つの支持構造を形成するステップと、誘電スタックにおいて鉛直および横に延びる複数のスリット構造を形成するステップであって、複数のスリット構造は誘電スタックを複数のブロック領域へと分割し、複数のスリット構造は少なくとも１つの支持構造を備え、少なくとも１つの支持構造は、少なくとも１つの隣接するブロック領域と接触している、ステップと、少なくとも１つのスリット構造の各々においてソース構造を形成する。

【0009】

本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を製作および使用させることができるように、さらに供する。

【図面の簡単な説明】

【0010】

【図1A】本開示の一部の実施形態による、スリット構造における支持構造を伴う例示の３Ｄメモリデバイスの平面図である。

【図1B】本開示の一部の実施形態による、図１Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。

【図1C】本開示の一部の実施形態による、図１Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。

【図2A】本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの平面図である。

【図2B】本開示の一部の実施形態による、図２Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。

【図2C】本開示の一部の実施形態による、図２Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。

【図3A】本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。

【図3B】本開示の一部の実施形態による、図３Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。

【図3C】本開示の一部の実施形態による、図３Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。

【図4A】本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。

【図4B】本開示の一部の実施形態による、図４Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。

【図4C】本開示の一部の実施形態による、図４Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。

【図5A】本開示の一部の実施形態による、図４Ｂに示されている３Ｄメモリデバイスの断面図での製作プロセスの別の段階の図である。

【図5B】本開示の一部の実施形態による、図５Ａに示されている３Ｄメモリデバイスの断面図での製作プロセスの別の段階の図である。

【図5C】本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。

【図5D】本開示の一部の実施形態による、図５Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。

【図6】本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。

【図7A】本開示の一部の実施形態による、製作プロセスの別の段階における、図６に示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。

【図7B】本開示の一部の実施形態による、製作プロセスの別の段階における、図６に示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。

【図7C】本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。

【図7D】本開示の一部の実施形態による、図７Ｃに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。

【図7E】本開示の一部の実施形態による、図７Ｃに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。

【図8A】本開示の一部の実施形態による、ＧＬＳにおける支持構造で例示の別の３Ｄメモリデバイスの平面図である。

【図8B】本開示の一部の実施形態による、図８Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。

【図8C】本開示の一部の実施形態による、図８Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図での製作プロセスの別の段階の図である。

【図8D】本開示の一部の実施形態による、図８Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図での製作プロセスの別の段階の図である。

【図8E】本開示の一部の実施形態による、図８Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図での製作プロセスの別の段階の図である。

【図8F】本開示の一部の実施形態による、図８Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図での製作プロセスの別の段階の図である。

【図9】本開示の一部の実施形態による、例示の支持構造の拡大図である。

【図10A】本開示の一部の実施形態による、スリット構造に支持構造を伴う３Ｄメモリデバイスを形成するための例示の製作プロセスの流れ図である。

【図10B】本開示の一部の実施形態による、スリット構造に支持構造を伴う３Ｄメモリデバイスを形成するための別の例示の製作プロセスの流れ図である。

【発明を実施するための形態】

【0011】

本開示の実施形態が添付の図面を参照して説明される。

【0012】

特定の構成および配置が検討されているが、これが例示の目的のためだけに行われていることは理解されるべきである。当業者は、他の構成および配置が本開示の精神および範囲から逸脱することなく使用することができることを認識するものである。本開示が様々な他の用途においても採用することができることは、当業者には明らかとなる。

【0013】

本明細書において、「一実施形態」、「実施形態」、「例の実施形態」、「一部の実施形態」などへの言及は、記載されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを示していることは、留意されるものである。さらに、このような文言は、必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されているかどうかに拘わらず、他の実施形態との関連でこのような特徴、構造、または特性に影響することは、当業者の知識の範囲内である。

【0014】

概して、専門用語は、文脈における使用から少なくとも一部で理解され得る。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用され得る、または、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語は、ここでも少なくとも一部で文脈に依存して、単数での使用を伝えるため、または、複数での使用を伝えるためと理解され得る。また、「～に基づいて」という用語は、因子の排他的な集まりを伝えるように必ずしも意図されていないとして理解することができ、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容し得る。

【0015】

本明細書で使用されているように、「定格の／定格的に」という用語は、所望のもしくは目的の値を上回る値および／または下回る値の範囲と共に、製品またはプロセスの設計の局面の間に設定される構成要素またはプロセス工程についての特徴またはパラメータの値を言っている。値の範囲は、製造プロセスにおける若干の変化、または公差によるものであり得る。本明細書で使用されているように、「約」という用語は、主題の半導体装置と関連付けられる具体的な技術ノードに基づいて変化する可能性がある所与の量の値を指示する。具体的な技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％内（例えば、値の±１０％、±２０％、または±３０％）で変化する所与の量の値を指示することができる。

【0016】

本明細書で使用されているように、階段構造は、各々の水平面が水平面の第１の縁から上向きに延びる第１の鉛直面に隣接され、水平面の第２の縁から下向きに延びる第２の鉛直面に隣接されるように、少なくとも２つの水平面（例えば、ｘ－ｙ平面に沿って）と、少なくとも２つの（例えば、第１および第２の）鉛直面（例えば、ｚ軸に沿って）とを含む表面の集まりを言っている。「段差」または「階段」は、隣接する表面同士の集まりの高さにおける鉛直のずれを言っている。本開示では、「階段」という用語と、「段差」という用語とは、階段構造のある高度を言っており、置き換え可能に使用されている。本開示では、水平方向は、基板（例えば、それ自体にわたる構造の形成のための製作プラットフォームを提供する基板）の上面と平行な方向（例えば、ｘ軸またはｙ軸）と言うことができ、鉛直方向は、構造の上面に対して垂直な方向（例えば、ｚ軸）と言うことができる。

【0017】

様々な電子製品で広く使用されているＮＡＮＤフラッシュメモリデバイスは、不揮発性で軽量であり、低消費電力および良好な性能のものである。現在の平面型ＮＡＮＤフラッシュメモリデバイスはその記憶限界に到達している。記憶容量をさらに増加させ、１ビット当たりの記憶コストを低下させるために、３Ｄ型ＮＡＮＤメモリデバイスが提案されている。既存の３Ｄ型ＮＡＮＤメモリデバイスを形成するためのプロセスは、以下の工程をしばしば含む。初めに、複数の交互の犠牲層および絶縁層のスタック構造が基板にわたって形成される。スタック構造において延びるチャネルホールが形成される。チャネルホールの底が、基板にリセスを形成するためにエッチングされる。エピタキシャル部分が、選択的エピタキシャル成長によってチャネルホールの底に形成される。エピタキシャル部分に導電的に接続される半導体チャネルがチャネルホールに形成される。犠牲層が除去され、導体層で置き換えられ得る。導体層は、３Ｄ型ＮＡＮＤメモリデバイスにおいてワード線として機能する。

【0018】

既存の３Ｄ型ＮＡＮＤメモリデバイスは複数のメモリブロックをしばしば備える。隣接するメモリブロックはゲート線スリット（ＧＬＳ）によってしばしば分離され、アレイ共通ソース（ＡＣＳ： Ａｒｒａｙ Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ）が形成される。既存の３Ｄ型ＮＡＮＤメモリデバイスを形成するための製作方法において、ＧＬＳの形体寸法は振動を受けやすく、潜在的に３Ｄ型ＮＡＮＤメモリデバイスの性能に影響を与える。

【0019】

本開示は、スリット構造（例えば、ＧＬＳ）に支持構造を伴う３Ｄメモリデバイス（例えば、３Ｄ型ＮＡＮＤメモリデバイス）と、３Ｄメモリデバイスを形成するための方法とを提供する。３Ｄメモリデバイスは、スリット構造の少なくとも側壁と接触している１つまたは複数の支持構造を用いる。例えば、支持構造の幅はスリット構造の幅以上である。したがって、支持構造は、導体層／導体部分およびソース接点の形成の間、３Ｄメモリデバイスの構造全体に支持を提供する。そのため、３Ｄメモリデバイスは、製作プロセスの間、変形または損傷をより受けにくくなる。一部の実施形態では、絶縁材料で満たされた支持構造は、犠牲層が取り除かれるようにエッチングされるゲート交換プロセスの間に支持構造にほとんどまたはまったく損傷がないように、二酸化ケイ素またはポリシリコンなど、犠牲層と異なる材料を含む。本開示の構造および方法を適用することで、隣接するメモリブロック同士は、スリット構造およびソース接点の形成の間に支持構造を通じて互いと接触しており、したがって、３Ｄメモリデバイスは製作プロセスの間により変形しにくい。スリット構造の形体寸法は振動をより受けにくい。

【0020】

図１Ａは、一部の実施形態による例示の３Ｄメモリデバイス１５０の平面図を示している。図１Ｂは、図１Ａに示された３Ｄメモリデバイス１５０のＣ－Ｄ方向に沿っての断面図を示している。図１Ｃは、図１Ａに示された３Ｄメモリデバイス１５０のＡ－Ｂ方向に沿っての断面図を示している。図１Ａに示されているように、３Ｄメモリデバイス１５０は、例えばｙ方向に沿って、コア領域と階段領域（図示されていない）とに分割され得る。チャネル構造および支持ピラーがコア領域に形成され得る。導体層と外側回路（例えば、接点プラグ）との間の階段および電気接続が、階段領域に形成され得る。コア領域は、ｘ方向に沿って延びる１つまたは複数のソース領域２２およびブロック領域２１を備え得る。ソース構造が各々のソース領域２２に形成され得る。チャネル構造が各々のブロック領域２１に形成され得る。

【0021】

図１Ａ～図１Ｃに示されているように、３Ｄメモリデバイス１５０は、基板１００と、緩衝酸化層１０１と、緩衝酸化層１０１にわたるスタック構造１１１とを備え得る。ブロック領域２１では、スタック構造１１１は、緩衝酸化層１０１にわたって交互にされた複数の導体層および複数の絶縁層１０４を備え得る。一部の実施形態では、複数の導体層は、複数の最上位選択導体層を有する最上位導体層１３１と、複数の最下位選択導体層を有する最下位導体層１３２と、最上位導体層１３１と最下位導体層１３２との間の制御導体層１３３とを備え得る。スタック構造１１１は、複数の導体層（つまり、符号１３１～１３３）と絶縁層１０４とを覆う誘電キャップ層１５５も備え得る。ブロック領域２１において、３Ｄメモリデバイス１５０は、誘電キャップ層１５５の上面から鉛直方向（例えば、ｚ方向）に沿って基板１００へと延びる複数のチャネル構造１４０と、誘電キャップ層１５５の上面から鉛直方向（例えば、ｚ方向）に沿って基板１００へと延びる支持ピラー１１３も備え得る。各々のチャネル構造１４０は、最下位部分におけるエピタキシャル部分１１５と、最上位部分におけるドレイン構造１２０と、エピタキシャル部分１１５とドレイン構造１２０との間の半導体チャネル１１９とを備え得る。半導体チャネル１１９は、メモリ膜１１６と、半導体層１１７と、誘電コア１１８とを備え得る。エピタキシャル部分１１５は基板１００に接触して導電的に接続することができ、半導体チャネル１１９はドレイン構造１２０およびエピタキシャル部分１１５に接触して導電的に接続することができる。複数のメモリセルが半導体チャネル１１９および制御導体層１３３によって形成され得る。

【0022】

ソース構造が、コア領域および階段領域（図示されていない）においてｘ方向に沿って延びるようにソース領域２２に形成され得る。ソース構造は絶縁構造１３７にソース接点１２３を備え得る。ソース構造は、スタック構造１１１を通じて鉛直に延びて基板１００に接触することができ、ソース電圧を、基板１００を通じてメモリセルに適用することができる。３Ｄメモリデバイス１５０は、ｘ方向に沿って並べられ、それぞれのソース構造の少なくとも側壁と接触している１つまたは複数の支持構造１１２を備え得る。一部の実施形態では、支持構造１１２は、ソース構造の側壁との接触／接続を通じて、少なくとも１つの隣接するブロック領域２１と接触している。例えば、支持構造１１２の各々１つはそれぞれのソース領域２２の両方の側壁と接触している。一部の実施形態では、支持構造１１２は、ソース構造との接触／接続を通じて、隣接するブロック領域２１と接触している。支持構造１１２は、ソース構造および導体層（例えば、符号１３１～１３３）の形成の間、３Ｄメモリデバイス１５０に支持を提供することができる。したがって、３Ｄメモリデバイスは製作プロセスの間により変形しにくい。スリット構造の形体寸法は振動をより受けにくい。

【0023】

基板１００は、シリコン（例：単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、または任意の他の適切な材料を含み得る。一部の実施形態では、基板１００は、研削、エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせによって薄くされた薄型基板（例えば、半導体層）である。一部の実施形態では、基板１００はシリコンを含む。

【0024】

チャネル構造１４０は、アレイを形成することができ、基板１００の上方で鉛直に各々延び得る。チャネル構造１４０は、導体層（例えば、符号１３１、１３２、または１３３）と絶縁層１０４とを各々含む複数の対（本明細書では「導体／絶縁層の対」と称される）を通じて延びることができる。一部の実施形態では、緩衝酸化層１０１が基板１００とスタック構造１１１との間に形成される。少なくとも水平方向（例えば、ｘ方向および／またはｙ方向）に沿う一方の側において、スタック構造１１１は、例えば階段領域（図示されていない）において、階段構造を備え得る。スタック構造１１１における導体／絶縁層の対の数（例えば、３２個、６４個、９６個、または１２８個）は３Ｄメモリデバイス１５０におけるメモリセルの数を決定する。一部の実施形態では、スタック構造１１１における導体層（例えば、符号１３１～１３３）および絶縁層１０４は、ブロック領域２１において鉛直方向に沿って交互に配置される。導体層（例えば、符号１３１～１３３）は、限定されることはないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含み得る。絶縁層１０４は、限定されることはないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含む誘電材料を含み得る。一部の実施形態では、緩衝酸化層１０１および誘電キャップ層１５５は、酸化ケイ素などの誘電材料を各々含む。一部の実施形態では、最上位導体層１３１は、最上位選択ゲート電極として機能する複数の最上位選択導体層を備える。制御導体層１３３が、選択ゲート電極として機能することができ、交差するチャネル構造１４０を伴うメモリセルを形成することができる。一部の実施形態では、最下位導体層１３２は、最下位選択ゲート電極として機能する複数の最下位選択導体層を備える。最上位選択ゲート電極および最下位選択ゲート電極は、所望のメモリブロック／指部／ページを選択するために所望の電圧がそれぞれ適用され得る。

【0025】

図１Ｂに示されているように、チャネル構造１４０が、スタック構造１１１を通じて鉛直に延びる半導体チャネル１１９を備え得る。半導体チャネル１１９は、例えば半導体材料（例えば、半導体層１１７として）および誘電材料（例えば、メモリ膜１１６として）といった、チャネル形成構造で満たされるチャネルホールを備え得る。一部の実施形態では、半導体層１１７は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。一部の実施形態では、メモリ膜１１６は、トンネル層、メモリ層（「電荷トラップ層」としても知られている）、およびブロック層を含む複合層である。半導体チャネル１１９のチャネルホールの残りの空間は、酸化ケイ素などの誘電材料を含む誘電コア１１８で一部または全部満たされ得る。半導体チャネル１１９は円筒形（例えば、柱の形）を有し得る。誘電コア１１８、半導体層１１７、トンネル層、メモリ層、およびブロック層は、一部の実施形態によれば、柱の中心から外面に向けて径方向にこの順番で配置される。トンネル層は、酸化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含み得る。メモリ層は、窒化ケイ素、酸窒化ケイ素、シリコン、またはそれらの任意の組み合わせを含み得る。ブロック層は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを備え得る。一例では、メモリ層は、酸化ケイ素／酸窒化ケイ素（または窒化ケイ素）／酸化ケイ素（ＯＮＯ）の複合層を含み得る。

【0026】

一部の実施形態では、チャネル構造１４０は、チャネル構造１４０の下方部分（例えば、底の下端）にエピタキシャル部分１１５（例えば、半導体プラグ）をさらに備える。本明細書で使用されているように、構成要素（例えば、チャネル構造１４０）の「上端」は、鉛直方向において基板１００からより遠くに離れた端であり、構成要素（例えば、チャネル構造１４０）の「下端」は、基板１００が３Ｄメモリデバイス１５０の最も低い平面に位置付けられるとき、鉛直方向において基板１００により近い端である。エピタキシャル部分１１５は、任意の適切な方向において基板１００からエピタキシャル成長させられるシリコンなどの半導体材料を含み得る。一部の実施形態では、エピタキシャル部分１１５が基板１００と同じ材料の単結晶シリコンを含むことは理解される。別の言い方をすれば、エピタキシャル部分１１５は、基板１００から成長させられるエピタキシャル成長半導体層を含み得る。エピタキシャル部分１１５は基板１００と異なる材料を含んでもよい。一部の実施形態では、エピタキシャル部分１１５は、シリコン、ゲルマニウム、およびシリコンゲルマニウムのうちの少なくとも１つを含む。一部の実施形態では、エピタキシャル部分１１５の一部は、基板１００の上面の上方にあり、半導体チャネル１１９と接触している。エピタキシャル部分１１５は半導体チャネル１１９に導電的に接続され得る。一部の実施形態では、エピタキシャル部分１１５の上面が、最下位の絶縁層１０４（例えば、スタック構造１１の底における絶縁層）の上面と底面との間に位置させられる。

【0027】

一部の実施形態では、チャネル構造１４０は、チャネル構造１４０の上方部分（例えば、上端）にドレイン構造１２０（例えば、チャネルプラグ）をさらに備える。ドレイン構造１２０は、半導体チャネル１１９の上端と接触することができ、半導体チャネル１１９に導電的に接続され得る。ドレイン構造１２０は、半導体材料（例えば、ポリシリコン）または導電性材料（例えば、金属）を含み得る。一部の実施形態では、ドレイン構造は、接着層としてのＴｉ／ＴｉＮまたはＴａ／ＴａＮと、導体材料としてのタングステンとで満たされる開口を備える。３Ｄメモリデバイス１５０の製作の間に半導体チャネル１１９の上端を覆うことで、ドレイン構造１２０は、酸化ケイ素および窒化ケイ素など、半導体チャネル１１９に満たされる誘電体のエッチングを防止するために、エッチング阻止層として機能することができる。

【0028】

図１Ａに示されているように、ソース領域２２は異なるブロック領域２１を分離することができる。複数のチャネル構造１４０（例えば、メモリセル）が、各々のブロック領域２１に形成され得る。一部の実施形態では、ソース領域２２がｘ方向に沿って延び得る。ソース領域２２およびブロック領域２１（つまり、メモリブロック）の数は０からｎの範囲とすることができ、ｎは正の整数である。ｎの数は、３Ｄメモリデバイス１５０の設計および／または製作に基づかれて決定されるべきであり、本開示の実施形態によって限定されるべきではない。例示の目的について、本開示ではｎは２に等しい。

【0029】

一部の実施形態では、ソース構造が、絶縁構造１３７において、それぞれのソース領域２２においてｘ方向に沿って延びるソース接点１２３を備える。ソース接点１２３は、ソース電圧をメモリセルに加えるために、基板１００と接触して導電性の接続を形成することができる。一部の実施形態では、ソース接点１２３は、ポリシリコン、ケイ化物、ゲルマニウム、シリコンゲルマニウム、銅、アルミニウム、コバルト、およびタングステンのうちの１つまたは複数を含む。一部の実施形態では、絶縁構造１３７は、酸化ケイ素、窒化ケイ素、および酸窒化ケイ素のうちの１つまたは複数を含む。

【0030】

少なくとも１つの支持構造１１２が、ｙ方向に沿ってソース構造の一方または両方の側壁と接触して形成され得る。図１Ａに示されているように、支持構造１１２は、ソース構造との接触／接続を通じて、一方または両方のブロック領域２１と接触していてもよい。一部の実施形態では、支持構造１１２は、それぞれのソース構造の両方の側壁と接触していてもよく、したがって両方の隣接するブロック領域２１と接触していてもよい。図１Ｂおよび図１Ｃに示されているように、支持構造１１２はｚ方向に沿って基板１００へと延び得る。支持構造１１２は単層構造または多層構造を備え得る。例えば、支持構造１１２は、単一の材料または２つ以上の材料を含んでもよい。一部の実施形態では、支持構造１１２が２つ以上の材料を含む場合、異なる材料が支持ホール１０７においてスタックとして堆積させられ、スタック構造を形成してもよい。支持構造１１２の材料の特定の数、および支持構造１１２の層の数は、３Ｄメモリデバイス１５０の設計および／または製作に基づかれて決定されるべきであり、本開示の実施形態によって限定されるべきではない。

【0031】

図１Ａ～図１Ｃに示されているように、複数の支持構造１１２は、ソース構造を、ｘ方向に沿って、複数のソース接点１２３および絶縁構造１３７へと分割することができる。ソース接点１２３（例えば、およびそれぞれの絶縁構造１３７）と、隣接するソース接点１２３（例えば、およびそれぞれの隣接する絶縁構造１３７）とは、間にある支持構造１１２が、ソース構造に隣接する１つだけのブロック領域と接触している場合、互いと接触していてもよく、間にある支持構造１１２が、ソース構造に隣接する両方のブロック領域と接触している場合、互いから接続されなくてもよい。一部の実施形態では、支持構造１１２の側壁は、例えばｘ方向に沿って、それぞれのソース構造と各々接触している。

【0032】

一部の実施形態では、支持構造１１２は、十分な剛性および強度を有する適切な支持材料を備え、導体層（例えば、符号１３１～１３３）および導体部分（例えば、符号１３１および１３２）の形成のためのゲート交換プロセスに耐えることができる。支持材料は、犠牲層が取り除かれるようにエッチングされるゲート交換プロセスの間に支持構造１１２および支持ピラー１１３がほとんどまたはまったく損傷しないように、犠牲材料（例えば、ポリシリコンまたはケイ化物）と異なる材料を含み得る。一部の実施形態では、支持構造１１２および支持ピラー１１３は、例えば酸化ケイ素といった同じ材料を含み得る。一部の実施形態では、支持構造１１２および支持ピラー１１３の深さは、例えば基板１００の上面から誘電キャップ層１５５の上面まで、ｚ軸に沿って同じであり得る。

【0033】

ｙ方向に沿っての支持構造１１２の幅は、ｙ方向に沿ってのソース構造の幅より小さいか、その幅と等しいか、またはその幅より大きくできる。一部の実施形態では、支持構造１１２の幅は、ｙ方向に沿ってソース構造の幅以上である。図９は、支持構造１１２、隣接するソース接点１２３、および隣接する絶縁構造１３７の拡大した平面図９００を示している。図９に示されているように、ｙ方向に沿っての支持構造１１２の幅ｄ２は、ｙ方向に沿ってのそれぞれのソース構造の幅ｄ１より小さいか、幅ｄ１と等しいか、または幅ｄ１より大きい。支持構造１１２は、スリット構造およびソース構造の製作プロセスの間、少なくとも１つの隣接するブロック領域２１と接触しており、３Ｄメモリデバイス１５０全体を支持し、スタック構造１１１が潰れるのを防止することができる。一部の実施形態では、ｄ２はｄ１以上であり、支持構造１１２は両方のブロック領域２１と接触している。ｘ－ｙ平面に沿っての支持ピラーの断面の形は、製作プロセスにおいて形成され得る任意の適切な形を含むことができる。例えば、断面の形は、円形、三角形、矩形、五角形、六角形、任意の形、またはそれらの組み合わせがあり得る。図示の容易性のために、支持構造１１２は、ｘ－ｙ平面に沿って円形の断面を有する。支持構造１１２の寸法（例えば、直径）は、３Ｄメモリデバイス１５０の構造および製作プロセスに依存して、ｚ方向に沿って変化してもしなくてもよい。

【0034】

３Ｄメモリデバイス１５０は、モノリシックな３Ｄメモリデバイスの一部であり得る。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（例えば、周辺装置およびメモリアレイ装置）が単一の基板に形成されることを意味する。モノリシックな３Ｄメモリデバイスについて、製作は、周辺装置の加工およびメモリアレイ装置の加工の重畳のため、追加的な制約に直面する。例えば、メモリアレイ装置（例えば、ＮＡＮＤチャネル構造）の製作は、同じ基板に形成されたか形成される周辺装置に関連するサーマルバジェットによって制約される。

【0035】

代替で、３Ｄメモリデバイス１５０は、構成要素（例えば、周辺装置およびメモリアレイ装置）が異なる基板において別に形成されてから、例えば面同士の様態で接合され得る非モノリシックの３Ｄメモリデバイスの一部であり得る。一部の実施形態では、メモリアレイ装置基板（例えば、基板１００）は、接合された非モノリシックの３Ｄメモリデバイスの基板として残り、周辺装置（例えば、図示されていない、ページバッファ、デコーダ、およびラッチなど、３Ｄメモリデバイス１５０の工程を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号の周辺回路を含む）がひっくり返され、ハイブリッドボンディングのためにメモリアレイ装置（例えば、ＮＡＮＤメモリストリング）に向けて下に向けられる。一部の実施形態では、メモリアレイ装置基板（例えば、基板１００）は、接合された非モノリシックの３Ｄメモリデバイスにおいてメモリアレイ装置が周辺装置の上方になるように、ひっくり返され、ハイブリッドボンディングのために周辺装置（図示されていない）に向けて下に向けられることが理解される。メモリアレイ装置基板（例えば、基板１００）は、薄くされた基板（接合された非モノリシックの３Ｄメモリデバイスの基板ではない）とすることができ、非モノリシックの３Ｄメモリデバイスのバックエンドライン（ＢＥＯＬ）の相互接続は、薄くされたメモリアレイ装置基板の後側に形成することができる。

【0036】

図２～図７は、図１Ａ～図１Ｃに示された３Ｄメモリデバイス１５０を形成するための製作プロセスを示している。図１０Ａは、図２～図７に示されている方法１０００の流れ図である。図示の容易性のために、同じまたは同様の部品には、本開示の図１～図７での同じ符号が付けられている。

【0037】

プロセスの開始において、交互の複数の初期絶縁層および複数の初期犠牲層のスタック構造が形成される（工程１００２）。図２Ａ～図２Ｃは、対応する構造２００を示している。

【0038】

図２Ａ～図２Ｃに示されているように、交互の初期絶縁層１０４ｉおよび初期犠牲層１０３ｉの誘電スタックを有するスタック構造１１１が、基板１００にわたって形成される。初期犠牲層１０３ｉは、制御導体層１３３の続いての形成のために使用され得る。スタック構造１１１は、最上位導体層１３１および最下位導体層１３２の続いてのそれぞれの形成のための最上位初期犠牲層１０６ｉおよび最下位初期犠牲層１４５ｉも備え得る。一部の実施形態では、スタック構造１１１は、初期犠牲層（例えば、符号１０３ｉ、１４５ｉ、および１０６ｉ）および初期絶縁層１０４ｉにわたって誘電キャップ層１５５を備える。３Ｄメモリデバイス１５０は、チャネル構造１４０および支持ピラー１１３を形成するためのコア領域と、階段、および階段における接点プラグを形成するための階段領域（図示されていない）とを備え得る。コア領域は、チャネル構造１４０を形成するためのブロック領域２１を備え得る。一部の実施形態では、ブロック領域２１はソース領域２２の対の間にあり得る。

【0039】

スタック構造１１１は、階段構造を有し得る。階段構造は、例えば、材料スタックにわたるパターン形成されたＰＲ層といったエッチングマスクを使用して、複数の交互の犠牲材料層および絶縁材料層を備える材料スタックを繰り返しエッチングすることで形成され得る。交互の犠牲材料層および絶縁材料層は、所望の数の層に到達されるまで、緩衝酸化層１０１にわたって犠牲材料の層と絶縁材料の層とを交互に堆積させることで形成することができる。一部の実施形態では、犠牲材料層が緩衝酸化層１０１にわたって堆積させられ、絶縁材料層が犠牲材料層にわたって堆積させられ、以下同じように続く。犠牲材料層および絶縁材料層は同じ厚さまたは異なる厚さを有し得る。一部の実施形態では、犠牲材料層と、下にある絶縁材料層とは、誘電体の対と称される。一部の実施形態では、１つまたは複数の誘電体の対が１つの高度／階段を形成することができる。階段構造の形成の間、ＰＲ層は切り取られ（例えば、しばしばすべての方向から、材料スタックの境界から段階的に内側へエッチングされる）、材料スタックの露出された一部分をエッチングするためのエッチングマスクとして使用される。切り取られたＰＲの量は、階段の寸法に直接的に関連され得る（例えば、決定要因であり得る）。ＰＲ層の切り取りは、例えばウェットエッチングなどの等方性ドライエッチングといった、適切なエッチングを用いて得られ得る。１つまたは複数のＰＲ層が、階段構造の形成のために連続的に形成および切り取りされ得る。各々の誘電体の対が、犠牲材料層と、下にある絶縁材料層との両方の一部分を除去するために、適切なエッチング液を用いて、ＰＲ層の切り取りの後にエッチングされ得る。エッチングされた犠牲材料層および絶縁材料層は、初期犠牲層（例えば、符号１０３ｉ、１０６ｉ、および１４５ｉ）および初期絶縁層１０４ｉを形成し得る。次に、ＰＲ層は除去され得る。

【0040】

絶縁材料層および犠牲材料層は、続いてのゲート交換プロセスの間、異なるエッチング選択性を有し得る。一部の実施形態では、絶縁材料層および犠牲材料層は異なる材料を含む。一部の実施形態では、絶縁材料層は酸化ケイ素を含み、絶縁材料層の堆積は、化学気相成長法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、物理的気相成長法（ＰＶＤ）、およびスパッタリングのうちの１つまたは複数を含む。一部の実施形態では、犠牲材料層は窒化ケイ素を含み、絶縁材料層の堆積は、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数を含む。一部の実施形態では、犠牲材料層および絶縁材料層のエッチングは、例えばドライエッチングといった、１つまたは複数の適切な異方性エッチングプロセスを含む。

【0041】

図１０Ａに戻って参照すると、少なくとも１つの支持ホール、少なくとも１つのチャネルホール、および少なくとも１つのピラーホールが形成される。一部の実施形態では、少なくとも１つのチャネルホールおよび少なくとも１つのピラーホールは、少なくとも１つの支持ホールを形成するのと同じ工程によって形成される（工程１００４）。図３Ａ～図３Ｃは、対応する構造３００を示している。図３Ａ～図３Ｃに示されているように、支持ホール１０７のうちの少なくとも１つがソース領域２２に形成されている。一部の実施形態では、支持ホール１０７のうちの少なくとも１つは、ｘ方向に沿って各々のソース領域２２に形成され、互いから離間される。ｘ方向に沿って、支持ホール１０７の長さは、形成されるソース構造の長さＬ（図６において）（または、ソース領域２２の長さ、もしくは、ソース構造が形成されるスリット構造の長さ）より小さくなり得る。支持ホール１０７のうちの少なくとも１つは同じまたは異なる寸法を有し得る。一部の実施形態では、支持ホール１０７のうちの少なくとも１つは、ｘ－ｙ平面に沿っての同じ形（例えば、柱形または直方体の形などの筒状の形）および寸法と、ｚ方向に沿っての同じ深さとを有してもよい。ｙ方向に沿って、支持ホール１０７の幅は形成されるソース構造の幅より小さいか、その幅より大きいか、またはその幅と等しくできる。一部の実施形態では、ｙ方向に沿って、支持ホール１０７の幅はソース領域２２の幅以上である。一部の実施形態では、支持ホール１０７は基板１００を露出させる。

【0042】

一部の実施形態では、少なくとも１つのチャネルホール１０５が複数のブロック領域２１に形成され、少なくとも１つのピラーホール１０６が階段領域および／または複数のブロック領域２１に形成される。一部の実施形態では、少なくとも１つのチャネルホール１０５と少なくとも１つのピラーホール１０６とは、ｘ方向に沿って各々のブロック領域２１に形成され、互いから離間される。一部の実施形態では、チャネルホール１０５の底面とピラーホール１０６の底面とは基板１００を各々露出させる。本開示の図に示されている配置は、例示の目的だけのためであり、一定の縮尺ではない。

【0043】

支持ホール１０７のうちの少なくとも１つ、少なくとも１つのチャネルホール１０５、および少なくとも１つのピラーホール１０６は、適切なパターン形成プロセスによって形成され得る。例えば、例えばパターン形成されたＰＲ層といったエッチングマスクが、支持ホール１０７、チャネルホール１０５、およびピラーホール１０６に対応する領域を露出させるために、スタック構造１１１にわたって使用することができ、ドライエッチングおよび／またはウェットエッチングなどのエッチングプロセスが、スタック構造１１１の一部分を除去し、支持ホール１０７のうちの少なくとも１つ、少なくとも１つのチャネルホール１０５、および少なくとも１つのピラーホール１０６を形成するために、実施され得る。次に、ＰＲ層は除去され得る。

【0044】

図１０Ａに戻って参照すると、犠牲構造１１０が少なくとも１つのチャネルホール１０５において満たすように形成され得る（工程１００６）。図４Ａ～図４Ｃは、対応する構造４００を示している。図４Ａ～図４Ｃに示されているように、チャネルホール１０５は、例えば、支持ホール１０７およびピラーホール１０６を支持材料で満たすとき、支持材料の堆積によって引き起こされる汚染を防止するために、犠牲構造１１０で満たされ得る。犠牲構造１１０は、酸化ケイ素、窒化ケイ素、およびポリシリコンのうちの１つまたは複数を有する犠牲材料を含み、堆積プロセスは、ＣＶＤ、ＰＶＤ、スパッタリング、およびＡＬＤのうちの１つまたは複数を含む。任意選択で、平坦化プロセス（例えば、ＣＭＰおよび／またはリセスエッチング）が、スタック構造１１１においてあらゆる過剰な材料（例えば、犠牲材料）を除去するために実施される。

【0045】

図１０Ａに戻って参照すると、支持構造および支持ピラーが支持ホールおよびピラーホールにそれぞれ形成される（工程１００８）。支持構造および支持ピラーは、支持材料を支持ホールおよびピラーホールにそれぞれ堆積させることで形成され得る。図４Ａ～図４Ｃは、対応する構造４００を示している。図４Ａ～図４Ｃに示されているように、支持ホール１０７およびピラーホール１０６は、支持構造１１２および支持ピラー１１３を形成するために支持材料で各々満たされる。支持材料は、犠牲層が取り除かれるようにエッチングされるゲート交換プロセスの間、および、犠牲構造１１０が取り除かれるようにエッチングされるプロセスの間に支持構造１１２および支持ピラー１１３がほとんどまたはまったく損傷しないように、初期犠牲層（例えば、符号１０３ｉ、１０６ｉ、および１４５ｉ）および犠牲構造１１０の材料と異なる材料を含み得る。一部の実施形態では、支持ホール１０７およびピラーホール１０６は支持材料の単一の層で満たされ得る。例えば、支持材料は、支持材料を支持ホール１０７およびピラーホール１０６へと堆積させることで形成され得る。任意選択で、例えばドライ／ウェットエッチングおよび／またはＣＭＰといった平坦化プロセスが、スタック構造１１１の上面におけるあらゆる過剰な材料を除去するために実施される。一部の他の実施形態では、支持材料の複数の層が支持ホール１０７およびピラーホール１０６に形成されてもよい。続いて、例えば、異なる材料の層が支持ホール１０７およびピラーホール１０６を満たすために堆積させられ得る。

【0046】

図１０Ａに戻って参照すると、チャネルホールにおける犠牲材料が除去され、チャネル構造が少なくとも１つのチャネルホールに形成される（工程１０１０）。図５Ａ～図５Ｄは、対応する構造５００を示している。図５Ａ～図５Ｄに示されているように、複数のチャネル構造１４０がチャネルホール１０５の各々に形成することができる。一部の実施形態では、チャネルホール１０５における犠牲構造１１０が除去され、複数のチャネルホール１０５が再形成される。犠牲構造１１０を除去した後、基板１００がチャネルホール１０５において露出される。リセス領域が、基板１００の上方にチャネルホール１０５をはじめに形成する同じエッチングプロセスによって、および／または、別のリセスエッチングプロセスによって、基板１００の最上位部分を露出させるために各々のチャネルホール１０５の底に形成され得る。一部の実施形態では、半導体プラグが、例えばリセス領域にわたって、各々のチャネルホールの底に形成される。半導体プラグは、エピタキシャル成長プロセスおよび／または堆積プロセスによって形成され得る。一部の実施形態では、半導体プラグがエピタキシャル成長によって形成され、エピタキシャル部分１１５と称される。任意選択で、リセスエッチング（例えば、ドライエッチングおよび／またはウェットエッチング）が、チャネルホール１０５の側壁における過剰な半導体材料を除去するために、および／または、所望の位置におけるエピタキシャル部分１１５の上面を制御するために、実施され得る。一部の実施形態では、エピタキシャル部分１１５の上面は、最下位の初期絶縁層１０４ｉの上面と底面との間に位置させられる。

【0047】

一部の実施形態では、エピタキシャル部分１１５は、基板１００からエピタキシャル成長させられることで形成される単結晶シリコンを含む。一部の実施形態では、エピタキシャル部分１１５は、堆積プロセスによって形成されるポリシリコンを含む。エピタキシャル成長させられたエピタキシャル部分１１５の形成は、限定されることはないが、気相エピタキシ（ＶＰＥ）、液相エピタキシ（ＬＰＥ）、分子ビームエピタキシ（ＭＰＥ）、またはそれらの任意の組み合わせを含み得る。堆積させられたエピタキシャル部分１１５の形成は、限定されることはないが、ＣＶＤ、ＰＶＤ、および／またはＡＬＤを含み得る。

【0048】

一部の実施形態では、半導体チャネル１１９は、チャネルホール１０５におけるエピタキシャル部分１１５にわたって形成され、エピタキシャル部分１１５と接触している。半導体チャネルは、メモリ膜１１６（例えば、ブロック層、メモリ層、およびトンネル層を含む）と、エピタキシャル部分１１５の上方に形成されてエピタキシャル部分１１５と接続する半導体層１１７と、チャネルホールの残りを満たす誘電コア１１８と有するチャネル形成構造を備え得る。一部の実施形態では、メモリ膜１１６は、最初に、チャネルホールの側壁およびエピタキシャル部分１１５の上面を覆うように堆積させられ、次に、半導体層１１７がメモリ膜１１６にわたってエピタキシャル部分１１５の上方で堆積させられる。続いて、ブロック層、メモリ層、およびトンネル層は、メモリ膜１１６を形成するために、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積プロセスを用いてこの順番で堆積させられ得る。次に、半導体層１１７が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積プロセスを用いてトンネル層に堆積させられ得る。一部の実施形態では、誘電コア１１８が、酸化ケイ素など、半導体層１１７の堆積の後に誘電材料を堆積させることで、チャネルホールの残りの空間において満たされる。

【0049】

一部の実施形態では、ドレイン構造１２０が各々のチャネルホールの上方部分に形成される。一部の実施形態では、スタック構造１１の上面、および各々のチャネルホールの上方部分におけるメモリ膜１１６、半導体層１１７、および誘電コア１１８の一部は、半導体チャネルの上面が誘電キャップ層１５５の上面と底面との間になり得るようにチャネルホールの上方部分にリセスを形成するために、ＣＭＰ、研削、ウェットエッチング、および／またはドライエッチングによって除去され得る。次に、ドレイン構造１２０が、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、化学メッキ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって、金属などの導電性材料をリセスへと堆積させることで形成され得る。それによってチャネル構造１４０が形成される。続いて、複数のメモリセルが、半導体チャネル１１９および制御導体層１３３の交差によって形成され得る。任意選択で、例えばドライ／ウェットエッチングおよび／またはＣＭＰといった平坦化プロセスが、スタック構造１１１の上面における過剰な材料を除去するために実施される。

【0050】

一部の実施形態では、工程１００８と工程１０１０とは異なる順番で実施されてもよい。例えば、工程１０１０は工程１００８の前に実施されてもよい。例えば、少なくとも１つのチャネルホールの各々におけるチャネル構造は、支持構造および支持ピラーを形成する前に形成されてもよい。例えば、符号１００６では、犠牲構造が少なくとも１つの支持ホール１０７および少なくとも１つのピラーホール１０６の各々に形成されてもよい。少なくとも１つのチャネルホール１０５の各々においてチャネル構造１４０を形成した後、支持構造１１２および支持ピラー１１３は、少なくとも１つの支持ホール１０７および少なくとも１つのピラーホール１０６の各々において犠牲構造を除去することで、少なくとも１つの支持ホール１０７および少なくとも１つのピラーホール１０６の各々にそれぞれ形成することができる。

【0051】

図１０Ａに戻って参照すると、ソース領域におけるスタック構造の一部分が、横および鉛直に延びる少なくとも１つのスリット構造を形成するために除去され得る（工程１０１２）。図６Ａは、対応する構造６００を示している。図６に示されているように、スリット構造１２２が、ｘ方向に沿って横に延びるソース領域２２に形成され得る。複数の交互の犠牲層および絶縁層１０４が各々のブロック領域２１に形成され得る。スリット構造１２２はｚ方向に沿って鉛直に延び、基板１００を露出させることができる。１つまたは複数の支持構造１１２がソース領域２２においてｘ方向に沿って分配され、それぞれのスリット構造１２２を複数のスリット開口へと分割することができる。支持構造１１２の側壁は、例えばｘ方向に沿って、スリット構造１２２と接触していることができる。支持構造１１２はスリット構造１２２の少なくとも１つの側壁（つまり、スタック構造１１１の少なくとも１つの隣接するブロック領域２１）と接触していることができる。一部の実施形態では、支持構造１１２はスリット構造１２２の両方の側壁と接触している。つまり、支持構造１１２は、ｙ方向に沿って、両方の隣接するブロック領域２１と接触していることができる。ｙ方向に沿っての支持構造１１２の幅は、ｙ方向に沿ってのそれぞれのスリット構造１２２の幅より小さいか、その幅と等しいか、またはその幅より大きくできる。図９は、支持構造１１２およびスリット構造１２２の拡大した平面図９００を示している。図９に示されているように、ｙ方向に沿っての支持構造１１２の幅ｄ２は、ｙ方向に沿ってのスリット構造１２２の幅ｄ１以上である。一部の実施形態では、ｄ２はｄ１より大きい。一部の実施形態では、支持構造１１２は、スリット構造１２２の形成の間、少なくとも１つの隣接するブロック領域２１と接触している。つまり、支持構造１１２は、スリット構造１２２（例えば、ブロック領域２１）を変形から防ぐために、スリット構造１２２の形成と、続くソース構造の形成との間、隣接するブロック領域２１に支持を提供することができる。一部の実施形態では、ｄ２はｄ１以上であり、支持構造１１２は、スリット構造１２２およびソース構造の形成の間、両方の隣接するブロック領域２１と接触しており、支持をスタック構造１１１に提供する。一部の実施形態では、支持構造１１２はエッチングマスクとして使用され、例えばドライエッチングといった異方性エッチングプロセスが、スリット構造１２２を形成するために、ソース領域２２におけるスタック構造１１１の一部分を除去するために実施される。各々の支持構造１１２の周りの（例えば、各々の支持構造１１２に隣接する）スタック構造１１１の一部分が、基板１００を露出させ、スリット構造１２２を形成するために、除去され得る。例えばドライエッチングといった異方性エッチングプロセスがスリット構造１２２を形成するために実施され得る。

【0052】

図１０Ａに戻って参照すると、ソース構造が各々のスリット構造に形成され、複数の導体層および複数のメモリブロックが形成される（工程１０１４）。図７Ａ～図７Ｅは、対応する構造７００を示している。図７Ａおよび図７Ｂに示されているように、スリット構造１２２の形成からブロック領域２１に保持された犠牲層が、複数の横リセスを形成するために除去され得る。図７Ｃ～図７Ｅに示されているように、適切な導体材料が、複数の導体層（例えば、符号１３１～１３３）を形成するために、ブロック領域２１において横リセスを満たすために堆積させることができ、別の適切な導体材料が、複数のソース構造を形成するために、ソース領域２２において横リセスを満たすために堆積させられ得る。

【0053】

一部の実施形態では、ブロック領域２１における初期犠牲層（例えば、符号１０３ｉ、１０６ｉ、および１４５ｉ）が複数の横リセスを形成するために除去され、適切な導体材料が横リセスを満たし、ブロック領域２１に複数の導体層（例えば、符号１３１～１３３）を形成するために堆積させられる。制御導体層１３３は、半導体チャネル１１９と交差することができ、メモリブロックを形成するブロック領域２１において複数のメモリセルを形成することができる。一部の実施形態では、ブロック領域における最上位の犠牲層が最上位導体層１３１を形成し、ブロック領域における最下位の犠牲層が最下位導体層１３２を形成してもよい。

【0054】

導体材料は、タングステン、アルミニウム、銅、コバルト、ケイ化物、およびポリシリコンのうちの１つまたは複数を含み得る。例えばウェットエッチングといった適切な等方性エッチングプロセスが、犠牲層および犠牲部分を除去するために、ならびに、複数の横リセスを形成するために、実施することができる。ＣＶＤ、ＰＶＤ、ＡＬＤ、および／またはスパッタリングなどの適切な堆積プロセスが、導体層（例えば、符号１３１～１３３）を形成するために、導体材料を横リセスへと堆積させるために実施され得る。

【0055】

図７Ｃ～図７Ｅに示されているように、絶縁構造１３７が各々のスリット構造１２２に形成することができ、ソース接点１２３がそれぞれの絶縁構造に形成することができる。各々のソース領域２２における絶縁構造１３７およびソース接点１２３はソース構造を形成することができる。絶縁構造１３７およびソース接点１２３は、ｘ方向に沿って支持構造１１２の各々の側に形成され得る。支持構造１１２は、隣接するソース接点１２３と絶縁構造１３７とをｘ方向に沿って分離することができ、ｙ方向に沿って少なくとも１つの隣接するメモリブロックと接触していることができる。一部の実施形態では、絶縁構造１３７は、酸化ケイ素を含み、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数によって堆積させられる。リセスエッチングが、基板１００を露出させるために、それぞれのスリット構造１２２の底において絶縁構造１３７の一部分を除去するために実施され得る。一部の実施形態では、ソース接点１２３は、タングステン、アルミニウム、銅、コバルト、ケイ化物、およびポリシリコンのうちの１つまたは複数を含み、例えばＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数といった適切な堆積プロセスが、ソース接点１２３をそれぞれのスリット構造１２２へと堆積させるために実施される。

【0056】

図８Ａ～図８Ｆは、３Ｄメモリデバイス８００を形成するための別の製作プロセスを示しており、図１０Ｂは、一部の実施形態による製作プロセスの流れ図１０５０を示している。図１～図７に示されている製作プロセスと異なり、交互の複数の初期絶縁層および複数の初期犠牲層の２つのスタック構造が形成される。図示の容易性のために、図１～図７に示された同じまたは同様の工程は、説明が繰り返されない。

【0057】

プロセスの開始において、交互の複数の初期絶縁層および複数の初期犠牲層の第１のスタック構造２１１が形成される（工程１０５２）。この工程は、方法１０００における工程１００２と同様であり得る。

【0058】

工程１０５４において、第１のスタック構造２１１において鉛直に基板１００へと延びる少なくとも１つの第１の支持ホール２０７が形成され、少なくとも１つの第１のチャネルホール２０５と少なくとも１つの第１のピラーホール２０６とが、少なくとも１つの第１の支持ホール２０７を第１の誘電スタックに形成するのと同じ工程によって、複数のブロック領域に形成される。この工程は、方法１０００における工程１００４と同様であり得る。

【0059】

工程１０５６において、犠牲構造２２０が、少なくとも１つの第１の支持ホール２０７、少なくとも１つの第１のチャネルホール２０５、および少なくとも１つの第１のピラーホール２０６の各々にそれぞれ形成される。犠牲構造２２０が、少なくとも１つの第１の支持ホール２０７、少なくとも１つの第１のチャネルホール２０５、および少なくとも１つの第１のピラーホール２０６の各々を犠牲材料で満たすことで形成され得る。犠牲構造２２０の形成は、方法１０００における工程１００６を参照することができる。任意選択で、平坦化プロセス（例えば、ＣＭＰおよび／またはリセスエッチング）が、第１のスタック構造２１１に形成される第２のスタック構造２１２のための堆積プロセスからあらゆる過剰な誘電材料を除去するために実施される。

【0060】

工程１０５８において、交互の複数の初期絶縁層および複数の初期犠牲層の第２のスタック構造２１２が第１のスタック構造２１１に形成される。この工程は、方法１０００における工程１００２と同様であり得る。

【0061】

工程１０６０において、スタック構造２１２において鉛直に延びる少なくとも１つの第２の支持ホール３０７が形成される。少なくとも１つの第２のチャネルホール３０５と少なくとも１つの第２のピラーホール３０６とが、少なくとも１つの第２の支持ホール３０７を形成するのと同じ工程によって第２のスタック構造２１２に形成されてもよい。一部の実施形態では、各々の第２の支持ホール３０７が、ｚ方向に沿って第１のスタック構造２１１において対応する第１の支持ホール２０７と鉛直に並べられる。第２の支持ホール３０７の底は、対応する第１の支持ホール２０７に形成された犠牲構造２２０を露出させることができる。また、各々の第２のチャネルホール３０５は、対応する第１のチャネルホール２０５と鉛直に並べられ、対応する第１のチャネルホールに形成された対応する犠牲構造２２０を露出させる。各々の第２のピラーホール３０６は、対応する第１のピラーホール２０６と鉛直に並べられ、対応する第１のピラーホール２０６に形成された対応する犠牲構造を露出させる。

【0062】

工程１０６２において、犠牲構造２２１が少なくとも１つの第２のチャネルホール３０５の各々に形成される。工程は工程１００６と同様であり得る。したがって、同じ犠牲構造が第２のチャネルホール３０５および第１のチャネルホール２０５に形成される。第２のチャネルホール３０５および第１のチャネルホール２０５はチャネルホール２０５－１を形成することができる。

【0063】

少なくとも１つの第１の支持ホール２０７および少なくとも１つの第１のピラーホール２０６における犠牲材料が除去される。したがって、第２の支持ホール３０７は第１の支持ホール２０７と接続され、接続された第２の支持ホール３０７と第１の支持ホール２０７とが支持ホール２０７－１を形成することができる。第２のピラーホール３０６は第１のピラーホール２０６と接続され、接続された第２のピラーホール３０６と第１のピラーホール２０６とは、方法１０００におけるピラーホール１０６と同様のピラーホール２０６－１を形成することができる。

【0064】

工程１０６４において、チャネル構造１４０、少なくとも１つの支持構造１１２、および少なくとも１つの支持ピラー１１３は、工程１００８および工程１０１０と同様の工程において、チャネルホール２０５－１、支持ホール２０７－１、およびピラーホール２０６－１にそれぞれ形成され得る。

【0065】

工程１０６６において、少なくとも１つのスリット構造、少なくとも１つのスリット構造の各々におけるソース構造、複数の導体層、および複数のメモリブロックが、工程１０１２および工程１０１４と同様の工程で形成される。

【0066】

一部の実施形態では、３Ｄメモリデバイスが、スタック構造と、鉛直および横に延び、スタック構造を複数のブロック領域へと分割する少なくとも１つのソース構造とを備える。スタック構造は、基板にわたって交互にされる複数の導体層および複数の絶縁層を備え得る。少なくとも１つのソース構造は、鉛直方向に沿って基板へと延びる少なくとも１つの支持構造を備え、少なくとも１つの支持構造は、それぞれのソース構造の側壁と接触している。

【0067】

一部の実施形態では、少なくとも１つの支持構造は両方の隣接するブロック領域と各々が接触している。

【0068】

一部の実施形態では、少なくとも１つのソース構造の各々は、鉛直方向に沿って基板へと延びる少なくとも１つの支持構造を備える。

【0069】

一部の実施形態では、少なくとも１つの支持構造の側壁がそれぞれのソース構造と各々が接触している。

【0070】

一部の実施形態では、少なくとも１つの支持構造が沿って延びる別の横方向に対して垂直な横方向に沿って、少なくとも１つの支持構造の各々の幅がソース構造の幅以上である。

【0071】

一部の実施形態では、少なくとも１つの支持構造は酸化ケイ素またはポリシリコンのうちの少なくとも１つを備える。

【0072】

一部の実施形態では、３Ｄメモリデバイスが、複数のブロック領域のうちの少なくとも１つにおけるスタック構造において鉛直に延びる少なくとも１つのチャネル構造をさらに備え、少なくとも１つのチャネル構造は、エピタキシャル部分と、半導体チャネルと、ドレイン構造とを備える。エピタキシャル部分は、基板と接触して導電的に接続され、エピタキシャル部分の上面は最下位の絶縁層の上面と底面との間にある。半導体チャネルは、エピタキシャル部分と接触して導電的に接続され、前記半導体チャネルは、半導体チャネルの側壁から半導体チャネルの中心に向けて径方向に配置されるブロック層、メモリ層、トンネル層、半導体層、および誘電コアを備える。ドレイン構造は、半導体チャネルと接触して導電的に接続される。

【0073】

一部の実施形態では、３Ｄメモリデバイスは、複数のブロック領域のうちの少なくとも１つにおけるスタック構造において鉛直に延びる少なくとも１つの支持ピラーをさらに備え、少なくとも１つの支持ピラーは少なくとも１つの支持構造と同じ材料を含む。

【0074】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法が、交互の複数の初期絶縁層および複数の初期犠牲層を含む誘電スタックを基板にわたって形成するステップと、誘電スタックにおいて鉛直および横に延びる少なくとも１つのスリット構造を形成するステップであって、少なくとも１つのスリット構造は誘電スタックを複数のブロック領域へと分割し、少なくとも１つのスリット構造は、鉛直方向に沿って基板へと延び、少なくとも１つの隣接するブロック領域と接触している少なくとも１つの支持構造を備える、ステップと、少なくとも１つのスリット構造の各々においてソース構造を形成するステップとを含む。

【0075】

一部の実施形態では、少なくとも１つのスリット構造を形成するステップは、誘電スタックにおいて鉛直に基板へと延びる少なくとも１つの支持ホールを形成するステップと、少なくとも１つの支持構造を形成するために少なくとも１つの支持ホールを支持材料で満たすステップと、横に延びる少なくとも１つのスリット構造を形成するためにスタック構造の一部分を除去するステップであって、スリット構造が沿って延びる別の横方向に対して垂直な横方向に沿って、少なくとも１つの支持構造の各々の幅がそれぞれのスリット構造の幅以上であり、少なくとも１つのスリット構造の側壁は少なくとも１つのスリット構造と接触している、ステップとを含む。

【0076】

一部の実施形態では、ソース構造を形成するステップは、少なくとも１つのスリット構造の各々に絶縁構造を形成するステップであって、絶縁構造は基板を露出させる、ステップと、絶縁構造にソース接点を形成するステップであって、ソース接点は基板と接触して導電的に接続される、ステップとを含む。

【0077】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、少なくとも１つの支持ホールを形成するのと同じ工程によって、複数のブロック領域に少なくとも１つのチャネルホールを形成するステップと、少なくとも１つのチャネルホールを犠牲材料で満たすステップとをさらに含む。

【0078】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、少なくとも１つの支持ホールを形成するのと同じ工程によって少なくとも１つのピラーホールを形成するステップと、少なくとも１つの支持ホールを満たすのと同じ工程によって、少なくとも１つのピラーホールを支持材料で満たすステップとをさらに含む。

【0079】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、第１の誘電スタックと第２の誘電スタックとを形成するステップを含む誘電スタックを形成するステップと、少なくとも１つの支持構造を形成するステップとをさらに含む。少なくとも１つの支持構造を形成するステップは、第２の誘電スタックの形成の前に、第１の誘電スタックにおいて鉛直に基板へと延びる少なくとも１つの第１の支持ホールを形成するステップと、少なくとも１つの第１の支持ホールを犠牲材料で満たすステップと、第２の誘電スタックを第１の誘電スタックにわたって形成するステップと、第２の誘電スタックにおいて鉛直に延び、それぞれの第１の支持ホールにおける犠牲材料を露出させる少なくとも１つの第２の支持ホールを形成するステップと、基板を露出させ、少なくとも１つの支持ホールを形成するために、犠牲材料を除去するステップと、少なくとも１つの支持ホールを支持材料で満たすステップとをさらに含む。

【0080】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、少なくとも１つの第１の支持ホールを形成するのと同じ工程によって、複数のブロック領域に少なくとも１つの第１のチャネルホールを形成するステップと、少なくとも１つの第１の支持ホールを満たすのと同じ工程によって、少なくとも１つの第１のチャネルホールを犠牲材料で満たすステップと、第２の誘電スタックにおいて鉛直に延び、それぞれの第１のチャネルホールにおける犠牲材料を露出させる少なくとも１つの第２のチャネルホールを形成するステップと、少なくとも１つの第２のチャネルホールを別の犠牲材料で満たすステップとをさらに含む。

【0081】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、少なくとも１つの第１の支持ホールを形成するのと同じ工程によって少なくとも１つの第１のピラーホールを形成するステップと、少なくとも１つの第１の支持ホールを満たすのと同じ工程によって、少なくとも１つの第１のピラーホールを犠牲材料で満たすステップと、第２の誘電スタックにおいて鉛直に延び、それぞれの第１のピラーホールにおける犠牲材料を露出させる少なくとも１つの第２のピラーホールを形成するステップと、基板を露出させ、少なくとも１つのピラーホールを形成するために、犠牲材料を除去するステップと、少なくとも１つの支持ホールを満たすのと同じ工程によって、少なくとも１つのピラーホールを支持材料で満たすステップとをさらに含む。

【0082】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、基板を露出させ、少なくとも１つのチャネルホールを形成するために、少なくとも１つの第２のチャネルホールにおける別の犠牲材料、および、少なくとも１つの第１のチャネルホールにおける犠牲材料を除去するステップと、少なくとも１つのチャネルホールの各々においてチャネル構造を形成するステップとをさらに含む。

【0083】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、複数の横リセスを形成するために、複数のブロック領域の各々において複数の犠牲層を除去するステップと、複数の横リセスにおいて複数の導体層を形成するステップとをさらに含む。

【0084】

一部の実施形態では、ソース構造を形成するステップは、少なくとも１つのスリット構造の各々において絶縁構造を形成するステップと、絶縁構造において、基板と接触してソース接点を形成するステップとをさらに含む。

【0085】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法が、交互の複数の初期絶縁層および複数の初期犠牲層を含む誘電スタックを基板にわたって形成するステップと、複数のソース領域の各々において、鉛直方向に沿って基板へと延びる少なくとも１つの支持構造を形成するステップと、誘電スタックにおいて鉛直および横に延びる複数のスリット構造を形成するステップであって、複数のスリット構造は誘電スタックを複数のブロック領域へと分割する、ステップとを含み、複数のスリット構造は少なくとも１つの支持構造を備え、少なくとも１つの支持構造は、少なくとも１つの隣接するブロック領域と接触している、ステップと、少なくとも１つのスリット構造の各々においてソース構造を形成する。

【0086】

一部の実施形態では、少なくとも１つの支持構造を形成するステップと、複数のスリット構造を形成するステップとは、誘電スタックにおいて鉛直に基板へと延びる少なくとも１つの支持ホールを形成するステップと、少なくとも１つの支持構造を形成するために少なくとも１つの支持ホールを支持材料で満たすステップと、横に延びる少なくとも１つのスリット構造を形成するためにスタック構造の一部分を除去するステップであって、スリット構造が沿って延びる別の横方向に対して垂直な横方向に沿って、少なくとも１つの支持構造の各々の幅がそれぞれのスリット構造の幅以上であり、少なくとも１つの支持構造は、少なくとも１つの隣接するブロック領域と接触している、ステップとをさらに含む。

【0087】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、少なくとも１つのスリット構造の各々に絶縁構造を形成するステップであって、絶縁構造は基板を露出させる、ステップと、絶縁構造にソース接点を形成するステップであって、ソース接点は基板と接触して導電的に接続される、ステップとをさらに含む。

【0088】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、少なくとも１つの支持ホールを形成するのと同じ工程によって、複数のブロック領域に少なくとも１つのチャネルホールを形成するステップと、少なくとも１つのチャネルホールを犠牲材料で満たすステップとをさらに含む。

【0089】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、少なくとも１つの支持ホールを形成するのと同じ工程によって少なくとも１つのピラーホールを形成するステップと、少なくとも１つの支持ホールを満たすのと同じ工程によって、少なくとも１つのピラーホールを支持材料で満たすステップとをさらに含む。

【0090】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、基板を露出させるために、少なくとも１つのチャネルホールにおける犠牲材料を除去するステップと、少なくとも１つのチャネルホールの各々においてチャネル構造を形成するステップとをさらに含む。

【0091】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、第１の誘電スタックと第２の誘電スタックとを形成するステップを含む誘電スタックを形成するステップと、少なくとも１つの支持構造を形成するステップとをさらに含む。少なくとも１つの支持構造を形成するステップは、第２の誘電スタックの形成の前に、第１の誘電スタックにおいて鉛直に基板へと延びる少なくとも１つの第１の支持ホールを形成するステップと、少なくとも１つの第１の支持ホールを犠牲材料で満たすステップと、第２の誘電スタックを第１の誘電スタックにわたって形成するステップと、第２の誘電スタックにおいて鉛直に延び、それぞれの第１の支持ホールにおける犠牲材料を露出させる少なくとも１つの第２の支持ホールを形成するステップと、基板を露出させ、少なくとも１つの支持ホールを形成するために、犠牲材料を除去するステップと、少なくとも１つの支持ホールを支持材料で満たすステップとをさらに含む。

【0092】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、少なくとも１つの第１の支持ホールを形成するのと同じ工程によって、複数のブロック領域に少なくとも１つの第１のチャネルホールを形成するステップと、少なくとも１つの第１の支持ホールを満たすのと同じ工程によって、少なくとも１つの第１のチャネルホールを犠牲材料で満たすステップと、第２の誘電スタックにおいて鉛直に延び、それぞれの第１のチャネルホールにおける犠牲材料を露出させる少なくとも１つの第２のチャネルホールを形成するステップと、少なくとも１つの第２のチャネルホールを別の犠牲材料で満たすステップとをさらに含む。

【0093】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、少なくとも１つの第１の支持ホールを形成するのと同じ工程によって少なくとも１つの第１のピラーホールを形成するステップと、少なくとも１つの第１の支持ホールを満たすのと同じ工程によって、少なくとも１つの第１のピラーホールを犠牲材料で満たすステップと、第２の誘電スタックにおいて鉛直に延び、それぞれの第１のピラーホールにおける犠牲材料を露出させる少なくとも１つの第２のピラーホールを形成するステップと、基板を露出させ、少なくとも１つのピラーホールを形成するために、犠牲材料を除去するステップと、少なくとも１つの支持ホールを満たすのと同じ工程によって、少なくとも１つのピラーホールを支持材料で満たすステップとをさらに含む。

【0094】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、基板を露出させ、少なくとも１つのチャネルホールを形成するために、少なくとも１つの第２のチャネルホールにおける別の犠牲材料、および、少なくとも１つの第１のチャネルホールにおける犠牲材料を除去するステップと、少なくとも１つのチャネルホールの各々においてチャネル構造を形成するステップとをさらに含む。

【0095】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、複数の横リセスを形成するために、複数のブロック領域の各々において複数の犠牲層を除去するステップと、複数の横リセスにおいて複数の導体層を形成するステップとをさらに含む。

【0096】

一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、少なくとも１つのスリット構造の各々において絶縁構造を形成するステップと、絶縁構造において、基板と接触してソース接点を形成するステップとをさらに含む。

【0097】

特定の実施形態の先の記載は、他の者が、当業者の知識を適用することで、過度の実験なしで、本開示の大まかな概念から逸脱することなく、このような特定の実施形態を様々な用途に向けて容易に変更および／または適合することができるように本開示の概略的な性質を明らかにしている。そのため、このような適合および変更は、本明細書で提起されている教示および案内に基づいて、開示されている実施形態の均等の意味および範囲の中にあると意図されている。本明細書における表現または用語は、本明細書における用語または表現がそれらの教示および案内を考慮して当業者によって理解されるように、説明の目的のためであって、限定の目的のためではないことは、理解されるものである。

【0098】

本開示の実施形態は、その特定の機能および関係の実施を示す機能的なビルディングブロックの助けで、先に記載されている。これらの機能的なビルディングブロックの境界は、説明の利便性のために、本明細書において任意に定められている。入れ替わりの境界が、特定された機能および関係が適切に実施される限り、定められてもよい。

【0099】

概要および要約の部分は、本発明者によって検討されるすべてではない本開示の１つまたは複数の例示の実施形態を明記することができ、したがって、本開示、および添付の請求項をいかなる形でも限定するようには意図されていない。

【0100】

本開示の広がりおよび範囲は、上記の例示の実施形態のいずれによっても限定されるべきではなく、以下の請求項およびそれらの等価に従ってのみ定められるべきである。

【符号の説明】

【0101】

２１ ブロック領域
２２ ソース領域
１００ 基板
１０１ 緩衝酸化層
１０３ｉ 初期犠牲層
１０４ 絶縁層
１０４ｉ 初期絶縁層
１０５ チャネルホール
１０６ ピラーホール
１０６ｉ 最上位初期犠牲層
１０７ 支持ホール
１１０ 犠牲構造
１１１ スタック構造
１１２ 支持構造
１１３ 支持ピラー
１１５ エピタキシャル部分
１１６ メモリ膜
１１７ 半導体層
１１８ 誘電コア
１１９ 半導体チャネル
１２０ ドレイン構造
１２２ スリット構造
１２３ ソース接点
１３１ 最上位導体層
１３２ 最下位導体層
１３３ 制御導体層
１３７ 絶縁構造
１４０ チャネル構造
１４５ｉ 最下位初期犠牲層
１５０ ３Ｄメモリデバイス
１５５ 誘電キャップ層
２００、３００、４００、５００、６００、７００ 構造
２０５ 第１のチャネルホール
２０５－１ チャネルホール
２０６ 第１のピラーホール
２０６－１ ピラーホール
２０７ 第１の支持ホール
２０７－１ 支持ホール
２１１ 第１のスタック構造
２１２ 第２のスタック構造
２２０ 犠牲構造
２２１ 犠牲構造
３０５ 第２のチャネルホール
３０６ 第２のピラーホール
３０７ 第２の支持ホール
８００ ３Ｄメモリデバイス
９００ 拡大した平面図
１０５０ 流れ図
ｄ１ ソース構造の幅、スリット構造の幅
ｄ２ 支持構造の幅

【図1A】

【図1B】

【図1C】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図5C】

【図5D】

【図6】

【図7A】

【図7B】

【図7C】

【図7D】

【図7E】

【図8A】

【図8B】

【図8C】

【図8D】

【図8E】

【図8F】

【図9】

【図10A】

【図10B】