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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-01-29
(45)【発行日】2024-02-06
(54)【発明の名称】電源制御装置、及び電源制御方法
(51)【国際特許分類】
H02J 1/00 20060101AFI20240130BHJP
H02J 9/06 20060101ALI20240130BHJP
H02J 7/34 20060101ALI20240130BHJP
G06F 1/30 20060101ALI20240130BHJP
G06F 1/3206 20190101ALI20240130BHJP
G06F 1/3287 20190101ALI20240130BHJP
H04N 1/00 20060101ALI20240130BHJP
B41J 29/38 20060101ALI20240130BHJP
【ＦＩ】
H02J1/00 308P
H02J1/00 307D
H02J9/06 110
H02J7/34 G
G06F1/30
G06F1/3206
G06F1/3287
H04N1/00 885
B41J29/38 104
【請求項の数】
7
(21)【出願番号】P 2020050777
(22)【出願日】2020-03-23
(65)【公開番号】P2021151146
(43)【公開日】2021-09-27
【審査請求日】2023-01-16
(73)【特許権者】
【識別番号】000006747
【氏名又は名称】株式会社リコー
(74)【代理人】
【識別番号】100085660
【弁理士】
【氏名又は名称】鈴木 均
(72)【発明者】
【氏名】習田 知宏
【審査官】川口 貴裕
(56)【参考文献】
【文献】特開２０１１－０７６３６７（ＪＰ，Ａ）
【文献】実開昭５８－０５１３３４（ＪＰ，Ｕ）
【文献】特開平１０－２０１１１５（ＪＰ，Ａ）
【文献】特開平１１－２３７９３４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｊ １／００ － １／１６
Ｈ０２Ｊ ７／００ － ７／１２
Ｈ０２Ｊ ７／３４ － ７／３６
Ｈ０２Ｊ ９／００ － １１／００
Ｇ０６Ｆ １／３０
Ｇ０６Ｆ １／３２０６
Ｇ０６Ｆ １／３２８７
Ｈ０４Ｎ １／００
Ｂ４１Ｊ ２９／３８
(57)【特許請求の範囲】
【請求項1】
制御部を有する電子機器の電力供給の開始処理及びシャットダウン処理を行う電源制御装置であって、
バッテリと、
フラグを記憶するとともに、前記フラグに応じて出力信号を出力する記憶部と、
前記出力信号に基づいて生成された制御信号に応じてオン状態になり前記バッテリからの電力を前記記憶部に供給する一方、前記制御信号が無効になっている場合にオフ状態になり前記記憶部に供給していた電力を遮断する第１スイッチ素子と、
前記制御信号に応じてオン状態になり電源部からの電力を前記電子機器に供給する一方、前記制御信号が無効になっている場合にオフ状態になり前記電子機器に供給していた電力を遮断する第２スイッチ素子と、を備え、
前記制御部は、前記第２スイッチ素子がオン状態になることで前記電源部から電力の供給が開始されて前記記憶部にフラグを書き込むように制御し、前記電子機器のシャットダウン処理を行う場合に前記記憶部に記憶されたフラグを削除するように制御することを特徴とする電源制御装置。
【請求項2】
操作に応じて閉結状態にされた接点を介して電源部から供給された電圧レベルを前記制御部に供給するスイッチを備え、前記スイッチから前記電圧レベルが供給された場合に、前記出力信号と前記電圧レベルとに基づいて前記制御信号が生成され、前記制御信号に応じてオン状態になった前記第２スイッチ素子を介して前記制御部に電力が供給された結果として前記制御部は、前記記憶部にフラグを書き込むように制御することを特徴とする請求項１記載の電源制御装置。
【請求項3】
操作に応じて前記スイッチの接点が閉結状態にされると、前記閉結状態にされた前記スイッチの接点を介して前記電源部から供給された電圧レベルと、前記出力信号とに基づいて生成された前記制御信号を前記第１スイッチ素子に与えて、前記第１スイッチ素子をオン状態に切り替え、前記バッテリから前記記憶部へ電力を供給させることを特徴とする請求項２記載の電源制御装置。
【請求項4】
前記接点を介して前記電源部から供給された前記電圧レベル、及び、前記記憶部に記憶されたフラグのレベル状態を入力して論理和を取ることにより得られた前記制御信号を、前記第１スイッチ素子のゲート端子及び前記第２スイッチ素子のゲート端子に出力するＯＲ回路を備えることを特徴とする請求項３記載の電源制御装置。
【請求項5】
前記記憶部に記憶されたフラグのレベル状態を一端に入力し、他端において前記第１スイッチ素子のゲート端子、及び前記第２スイッチ素子のゲート端子に出力する抵抗を備えることを特徴とする請求項１又は３記載の電源制御装置。
【請求項6】
前記第１スイッチ素子のドレイン端子には、前記バッテリからの電力が供給される第１ダイオードと、前記電源部からの電力が供給される第２ダイオードと、が接続されることを特徴とする請求項１記載の電源制御装置。
【請求項7】
制御部を有する電子機器の電力供給の開始処理及びシャットダウン処理を行う電源制御方法であって、
バッテリと、
フラグを記憶するとともに、前記フラグに応じて出力信号を出力する記憶部と、
前記出力信号に基づいて生成された制御信号に応じてオン状態になり前記バッテリからの電力を前記記憶部に供給する一方、前記制御信号が無効になっている場合にオフ状態になり前記記憶部に供給していた電力を遮断する第１スイッチ素子と、
前記制御信号に応じてオン状態になり電源部からの電力を前記電子機器に供給する一方、前記制御信号が無効になっている場合にオフ状態になり前記電子機器に供給していた電力を遮断する第２スイッチ素子と、を備える電源制御装置による電源制御方法であって、
前記制御部は、
前記第２スイッチ素子がオン状態になることで前記電源部から電力の供給が開始されて前記記憶部にフラグを書き込むように制御し、前記電子機器のシャットダウン処理を行う場合に前記記憶部に記憶されたフラグを削除するように制御するステップと、を実行することを特徴とする電源制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源制御装置、及び電源制御方法に関する。
【0002】
従来、外部電源が例えば停電により遮断されたときの電子機器の電源状態（ＯＦＦ ｏｒ ＯＮ）を保持するという目的で、記憶機能を有するフリップフロップを用い、外部電源の供給が再開された際に電子機器へ電源を供給するか否かを判断する技術が知られている。
特許文献１には、停電後に外部電源の供給が再開された際に、自動的に装置へ電源を供給するという構成が開示されている。
詳しくは、特許文献１には、フリップフロップの状態を記憶手段へ格納し、外部電源が再開されたときに制御部が記憶部を確認して装置への電源供給を継続するかを判断することが開示されている。
特許文献１には、停電後に外部電源の供給が再開された際に、自動的に装置へ電源を供給するという構成が開示されている。
詳しくは、特許文献１には、フリップフロップの状態を記憶手段へ格納し、外部電源が再開されたときに制御部が記憶部を確認して装置への電源供給を継続するかを判断することが開示されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
しかし、特許文献１にあっては、フリップフロップの状態を記憶手段へ格納し、外部電源の供給が再開された場合に、制御部が記憶部に記憶されている状態を確認して、装置への電源供給を継続するか否かを判断していた。
このため、外部電源が再開されたときの電力増と、停電復帰か通常復帰かを判断し、起動方法を変更するという制御を制御部が受け持っていた。この結果、制御部の処理時間の増加に起因して起動時間が増えるという問題があった。
また、特許文献１にあっては、電池から供給されている電源を用いてフリップフロップを動作させ、当該フリップフロップに停電状態か、そうで無いかの違いを示すフラグを記憶させ、停電から復帰した際には自動的に装置の電源を起動させていた。
このように、回路構成上、フリップフロップには電池から電源が常時供給されているため、例えば基板を組み立ててから製品を出荷するまでの間（倉庫に保管時）も絶えず電池を消費してしまうという問題があった。
本発明の一実施形態は、上記に鑑みてなされたもので、その目的は、電子機器への電力の供給を速やかに開始するとともに、電池からの電力の消費を抑制することにある。
このため、外部電源が再開されたときの電力増と、停電復帰か通常復帰かを判断し、起動方法を変更するという制御を制御部が受け持っていた。この結果、制御部の処理時間の増加に起因して起動時間が増えるという問題があった。
また、特許文献１にあっては、電池から供給されている電源を用いてフリップフロップを動作させ、当該フリップフロップに停電状態か、そうで無いかの違いを示すフラグを記憶させ、停電から復帰した際には自動的に装置の電源を起動させていた。
このように、回路構成上、フリップフロップには電池から電源が常時供給されているため、例えば基板を組み立ててから製品を出荷するまでの間（倉庫に保管時）も絶えず電池を消費してしまうという問題があった。
本発明の一実施形態は、上記に鑑みてなされたもので、その目的は、電子機器への電力の供給を速やかに開始するとともに、電池からの電力の消費を抑制することにある。
【課題を解決するための手段】
【0004】
上記課題を解決するために、請求項１記載の発明は、制御部を有する電子機器の電力供給の開始処理及びシャットダウン処理を行う電源制御装置であって、バッテリと、フラグを記憶するとともに、前記フラグに応じて出力信号を出力する記憶部と、前記出力信号に基づいて生成された制御信号に応じてオン状態になり前記バッテリからの電力を前記記憶部に供給する一方、前記制御信号が無効になっている場合にオフ状態になり前記記憶部に供給していた電力を遮断する第１スイッチ素子と、前記制御信号に応じてオン状態になり電源部からの電力を前記電子機器に供給する一方、前記制御信号が無効になっている場合にオフ状態になり前記電子機器に供給していた電力を遮断する第２スイッチ素子と、を備え、前記制御部は、前記第２スイッチ素子がオン状態になることで前記電源部から電力の供給が開始されて前記記憶部にフラグを書き込むように制御し、前記電子機器のシャットダウン処理を行う場合に前記記憶部に記憶されたフラグを削除するように制御することを特徴とする。
【発明の効果】
【0005】
本発明によれば、電子機器への電力の供給を速やかに開始するとともに、電池からの電力の消費を抑制できる。
【図面の簡単な説明】
【0006】
【図1】本発明の実施形態に係わる電子機器の構成を示すブロック図である。
【図2】本発明の実施形態に係わる電源制御装置が搭載された画像形成装置のハードウェア構成を示すブロック図である。
【図3】本発明の第１実施形態に係わる電源部のブロック図である。
【図4】本発明の第１実施形態に係わる電源制御装置の回路図である。
【図5】本発明の第１実施形態に係わる電源制御装置の機能ブロック図である。
【図6】（ａ）は、本発明の第１実施形態に係わる電源制御装置の制御部が実行する起動処理のフローチャートであり、（ｂ）は、本発明の第１実施形態に係わる電源制御装置の制御部が実行するシャットダウン処理のフローチャートである。
【図7】本発明の第１実施形態に係わる電源制御装置の動作を示すタイミングチャートである。
【図8】本発明の第２実施形態に係わる電源制御装置の回路図である。
【発明を実施するための形態】
【0007】
以下、本発明を図面に示した実施の形態により詳細に説明する。
本発明は、電子機器への電力の供給が速やかに開始するとともに、電池からの電力の消費を抑制するために、以下の構成を有する。
すなわち、本発明の電源制御装置は、バッテリと、フラグを保持するとともに、フラグに応じて制御信号を出力する記憶部と、制御信号に応じてオン状態になり前記バッテリからの電力を前記記憶部に供給する一方、前記制御信号が無効になっている場合にオフ状態になり前記記憶部に供給していた電力を遮断する第１スイッチ素子と、前記制御信号に応じてオン状態になり電源部からの電力を電子機器に供給する一方、前記制御信号が無効になっている場合にオフ状態になり前記電子機器に供給していた電力を遮断する第２スイッチ素子と、前記電源部から電力の供給が開始された場合に前記記憶部にフラグを書き込むように制御する制御部を備え、前記制御部は、シャットダウンする場合に前記記憶部に記憶されたフラグを削除するように制御することを特徴とする。
以上の構成を備えることにより、電子機器への電力の供給を速やかに開始するとともに、電池からの電力の消費を抑制することができる。
上記記載の本発明の特徴について、以下の図面を用いて詳細に解説する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
上記の本発明の特徴に関して、以下、図面を用いて詳細に説明する。
本発明は、電子機器への電力の供給が速やかに開始するとともに、電池からの電力の消費を抑制するために、以下の構成を有する。
すなわち、本発明の電源制御装置は、バッテリと、フラグを保持するとともに、フラグに応じて制御信号を出力する記憶部と、制御信号に応じてオン状態になり前記バッテリからの電力を前記記憶部に供給する一方、前記制御信号が無効になっている場合にオフ状態になり前記記憶部に供給していた電力を遮断する第１スイッチ素子と、前記制御信号に応じてオン状態になり電源部からの電力を電子機器に供給する一方、前記制御信号が無効になっている場合にオフ状態になり前記電子機器に供給していた電力を遮断する第２スイッチ素子と、前記電源部から電力の供給が開始された場合に前記記憶部にフラグを書き込むように制御する制御部を備え、前記制御部は、シャットダウンする場合に前記記憶部に記憶されたフラグを削除するように制御することを特徴とする。
以上の構成を備えることにより、電子機器への電力の供給を速やかに開始するとともに、電池からの電力の消費を抑制することができる。
上記記載の本発明の特徴について、以下の図面を用いて詳細に解説する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
上記の本発明の特徴に関して、以下、図面を用いて詳細に説明する。
【0008】
＜電子機器＞
図１は、本発明の実施形態に係わる電子機器の構成を示すブロック図である。
電子機器１は、電源部３と、電源制御装置７とを備えている。
電源部３は、例えば１００ｖや２００Ｖの交流電源５に接続されており、交流電力を直流電力に変換して電源制御装置７に出力する。
電源制御装置７は、電源部３から供給されている直流電力を電子機器１に供給する際に、電力供給の開始処理、及びシャットダウン処理を行う。
図１は、本発明の実施形態に係わる電子機器の構成を示すブロック図である。
電子機器１は、電源部３と、電源制御装置７とを備えている。
電源部３は、例えば１００ｖや２００Ｖの交流電源５に接続されており、交流電力を直流電力に変換して電源制御装置７に出力する。
電源制御装置７は、電源部３から供給されている直流電力を電子機器１に供給する際に、電力供給の開始処理、及びシャットダウン処理を行う。
【0009】
＜画像形成装置＞
図２は、本発明の実施形態に係わる電源制御装置が搭載された画像形成装置のハードウェア構成を示すブロック図である。
ＭＦＰ（Multifunction Peripheral/Product/Printer）９は、コントローラ９００、ネットワークＩ／Ｆ９５０、近距離通信回路９２０、操作パネル９４０、エンジン制御部９３０を備えている。
これらのハードウェアには、電力を消費する複数の電子部品が搭載されており、電源部３から電源制御装置７を介して供給される電力が複数の電子部品において消費される。
電源部３にはプラグ１０ｂが接続されており、プラグ１０ｂがコンセント１０ａに挿入され、交流電源５を電源部３に供給する。なお、操作パネル９４０には、主電源ボタン（図４のＰＳＷ）が設けられている。
図２は、本発明の実施形態に係わる電源制御装置が搭載された画像形成装置のハードウェア構成を示すブロック図である。
ＭＦＰ（Multifunction Peripheral/Product/Printer）９は、コントローラ９００、ネットワークＩ／Ｆ９５０、近距離通信回路９２０、操作パネル９４０、エンジン制御部９３０を備えている。
これらのハードウェアには、電力を消費する複数の電子部品が搭載されており、電源部３から電源制御装置７を介して供給される電力が複数の電子部品において消費される。
電源部３にはプラグ１０ｂが接続されており、プラグ１０ｂがコンセント１０ａに挿入され、交流電源５を電源部３に供給する。なお、操作パネル９４０には、主電源ボタン（図４のＰＳＷ）が設けられている。
【0010】
なお、ＭＦＰ９のハードウェア構成は、図２に示す構成に限定されない。例えば、操作パネル９４０はＡＳＩＣ９０６ではなく、サウスブリッジＳＢ９０４に接続される構成であってもよい。
【0011】
コントローラ９００は、コンピュータの主要部であるＣＰＵ９０１、システムメモリ（ＭＥＭ－Ｐ）９０２、ノースブリッジ（ＮＢ）９０３、サウスブリッジ（ＳＢ）９０４、ＡＳＩＣ（Application Specific Integrated Circuit）９０６、記憶部であるローカルメモリ（ＭＥＭ－Ｃ）９０７、ＨＤＤコントローラ９０８、及び、記憶部であるＨＤ９０９を有し、ノースブリッジＮＢ９０３とＡＳＩＣ９０６との間をＡＧＰ（Accelerated Graphics Port）バス９２１で接続した構成となっている。
【0012】
ただし、コントローラ９００の構成はこれに限定されない。例えば、ＣＰＵ９０１、ＮＢ９０３、ＳＢ９０４などの２以上の構成要素をＳｏＣ（System on Chip）によって実現してもよい。この場合、ＳｏＣとＡＳＩＣ９０６との間をＰＣＩ－ｅｘｐｒｅｓｓ（登録商標）バスで接続してもよい。
【0013】
これらのうち、ＣＰＵ９０１は、ＭＦＰ９全体の制御を行い、例えば、描画、通信、操作パネル９４０からの入力等を制御する。
【0014】
ＮＢ９０３は、ＣＰＵ９０１と、ＭＥＭ－Ｐ９０２、ＳＢ９０４、及びＡＧＰバス９２１とを接続するためのブリッジであり、ＭＥＭ－Ｐ９０２に対する読み書きなどを制御するメモリコントローラと、ＰＣＩ（Peripheral Component Interconnect）マスタ及びＡＧＰターゲットとを有する。
【0015】
ＭＥＭ－Ｐ９０２は、コントローラ９００の各機能を実現させるプログラムやデータの格納用メモリであるＲＯＭ９０２ａ、プログラムやデータの展開、及びメモリ印刷時の描画用メモリなどとして用いるＲＡＭ９０２ｂから成る。
なお、ＲＡＭ９０２ｂに記憶されているプログラムは、インストール可能な形式又は実行可能な形式のファイルでＣＤ－ＲＯＭ、ＣＤ－Ｒ、ＤＶＤ等のコンピュータで読み取り可能な記録媒体に記録して提供するように構成してもよい。
なお、ＲＡＭ９０２ｂに記憶されているプログラムは、インストール可能な形式又は実行可能な形式のファイルでＣＤ－ＲＯＭ、ＣＤ－Ｒ、ＤＶＤ等のコンピュータで読み取り可能な記録媒体に記録して提供するように構成してもよい。
【0016】
ＳＢ９０４は、ＮＢ９０３とＰＣＩデバイス、周辺デバイスとを接続するためのブリッジである。
ＡＳＩＣ９０６は、画像処理用のハードウェア要素を有する画像処理用途向けのＩＣ（Integrated Circuit）であり、ＡＧＰバス９２１、ＰＣＩバス９２２、ＨＤＤコントローラ９０８およびＭＥＭ－Ｃ９０７をそれぞれ接続するブリッジの役割を有する。
ＡＳＩＣ９０６は、画像処理用のハードウェア要素を有する画像処理用途向けのＩＣ（Integrated Circuit）であり、ＡＧＰバス９２１、ＰＣＩバス９２２、ＨＤＤコントローラ９０８およびＭＥＭ－Ｃ９０７をそれぞれ接続するブリッジの役割を有する。
【0017】
このＡＳＩＣ９０６は、ＰＣＩターゲットおよびＡＧＰマスタ、ＡＳＩＣ９０６の中核をなすアービタ（ＡＲＢ）、ＭＥＭ－Ｃ９０７を制御するメモリコントローラ、ハードウェアロジックなどにより画像データの回転などを行う複数のＤＭＡＣ（Direct Memory Access Controller）、並びに、スキャナ部９３１及びプリンタ部９３２との間でＰＣＩバス９２２を介したデータ転送を行うＰＣＩユニットとからなる。
【0018】
なお、ＡＳＩＣ９０６には、ＵＳＢ（Universal Serial Buｓ）のインターフェースや、ＩＥＥＥ１３９４（Institute of Electrical and Electronics Engineers 1394）のインターフェースを接続するようにしてもよい。
ＭＥＭ－Ｃ９０７は、コピー用画像バッファ及び符号バッファとして用いるローカルメモリである。
ＭＥＭ－Ｃ９０７は、コピー用画像バッファ及び符号バッファとして用いるローカルメモリである。
【0019】
ＨＤ９０９は、画像データの蓄積、印刷時に用いるフォントデータの蓄積、フォームの蓄積を行うためのストレージであり、ＣＰＵ９０１の制御にしたがってＨＤ９０９に対するデータの読出又は書込を制御する。
【0020】
ＡＧＰバス９２１は、グラフィック処理を高速化するために提案されたグラフィックスアクセラレータカード用のバスインタフェースであり、ＭＥＭ－Ｐ９０２に高スループットで直接アクセスすることにより、グラフィックスアクセラレータカードを高速にすることができる。ただし、ＭＥＭ－Ｃ９０７は搭載されていなくても良い。
【0021】
また、近距離通信回路９２０には、近距離通信回路網９２０ａが備わっている。近距離通信回路９２０は、ＮＦＣ、Ｂｌｕｅｔｏｏｔｈ等の通信回路である。
エンジン制御部９３０は、プリンタ部９３２及びスキャナ部９３１によって構成されている。
エンジン制御部９３０は、プリンタ部９３２及びスキャナ部９３１によって構成されている。
【0022】
操作パネル９４０は、現在の設定値、選択画面、及び交換手順等を表示させ、操作者からの入力を受け付けるタッチパネル、交換手順の動画等を表示するパネル表示部９４０ａ、並びに、濃度の設定条件などの画像形成に関する条件の設定値を受け付けるテンキー及びコピー開始指示を受け付けるスタートキー等からなる操作部９４０ｂを備えている。
【0023】
プリンタ部９３２又はスキャナ部９３１には、誤差拡散やガンマ変換などの画像処理部分が含まれている。
なお、ＭＦＰ９は、操作パネル９４０のアプリケーション切り替えキーにより、ドキュメントボックス機能、コピー機能、プリンタ機能、およびファクシミリ機能を順次に切り替えて選択することが可能となる。
なお、ＭＦＰ９は、操作パネル９４０のアプリケーション切り替えキーにより、ドキュメントボックス機能、コピー機能、プリンタ機能、およびファクシミリ機能を順次に切り替えて選択することが可能となる。
【0024】
ドキュメントボックス機能の選択時にはドキュメントボックスモードとなり、コピー機能の選択時にはコピーモードとなり、プリンタ機能の選択時にはプリンタモードとなり、ファクシミリモードの選択時にはファクシミリモードとなる。
【0025】
操作パネル９４０は、各種情報を表示するＬＣＤや動作状態を点灯／消灯により表示するＬＥＤといった表示部及びタッチパネルやハードキースイッチを有する入力部等を備えている。なお、操作パネル９４０はタッチパネルを備える場合にはハードキースイッチはなくてもよい。
【0026】
ネットワークＩ／Ｆ９５０は、通信ネットワークを利用してデータ通信をするためのインターフェースである。近距離通信回路９２０及びネットワークＩ／Ｆ９５０は、ＰＣＩバス９２２を介して、ＡＳＩＣ９０６に電気的に接続されている。
【0027】
＜第１実施形態＞
本発明の第１実施形態に係わる電源制御装置について説明する。
＜電源制御装置＞
図３は、本発明の第１実施形態に係わる電源部のブロック図である。
電源部３は、内部にパワースイッチ３ａ、ＡＣ／ＤＣコンバータ３ｂ、バッテリ３ｃを備えている。
パワースイッチ３ａの一端には、ケーブルを介してプラグ１０ｂが接続されており、パワースイッチ３ａの他端には、ケーブルを介してＡＣ／ＤＣコンバータ３ｂが接続されている。
正常時に、操作に応じてパワースイッチ３ａの接点が閉結された場合に、交流電力がプラグ１０ｂ、パワースイッチ３ａを介してＡＣ／ＤＣコンバータ３ｂに供給される。
ＡＣ／ＤＣコンバータ３ｂは、交流電力が入力された場合に、交流電力を直流電力に変換して、直流電力をＶＸ電源として電源制御装置７に供給する。
バッテリ３ｃは、電池や、二次電池であればよく、バッテリ３ｃの直流電力をＶＢＡＴ電源として電源制御装置７に供給する。
本発明の第１実施形態に係わる電源制御装置について説明する。
＜電源制御装置＞
図３は、本発明の第１実施形態に係わる電源部のブロック図である。
電源部３は、内部にパワースイッチ３ａ、ＡＣ／ＤＣコンバータ３ｂ、バッテリ３ｃを備えている。
パワースイッチ３ａの一端には、ケーブルを介してプラグ１０ｂが接続されており、パワースイッチ３ａの他端には、ケーブルを介してＡＣ／ＤＣコンバータ３ｂが接続されている。
正常時に、操作に応じてパワースイッチ３ａの接点が閉結された場合に、交流電力がプラグ１０ｂ、パワースイッチ３ａを介してＡＣ／ＤＣコンバータ３ｂに供給される。
ＡＣ／ＤＣコンバータ３ｂは、交流電力が入力された場合に、交流電力を直流電力に変換して、直流電力をＶＸ電源として電源制御装置７に供給する。
バッテリ３ｃは、電池や、二次電池であればよく、バッテリ３ｃの直流電力をＶＢＡＴ電源として電源制御装置７に供給する。
【0028】
＜電源制御装置の回路図＞
図４は、本発明の第１実施形態に係わる電源制御装置の回路図である。
電源制御装置７は、ＣＰＵ１１と、Ｆ／Ｆ１２と、ＦＥＴ１３と、ＦＥＴ１４と、プッシュスイッチＰＳＷ１７と、ＯＲ回路１９と、抵抗Ｒ１，Ｒ２とを備えている。
＜ＣＰＵ＞
ＣＰＵ（central processing unit）１１は、内部にＲＯＭ（read only memory）、ＲＡＭ（random access memory）を有し、ＶＥ電源１６から電力が供給されると、ＲＯＭから読み出したファームウェアに従って動作する。
ＣＰＵ１１は、ＮＭＩ（Non-Maskable Interrupt）端子、ＩＯ１端子、ＩＯ２端子、Ｖｃｃ端子、Ｇ端子を有する。
ＣＰＵ１１は、起動時に、ＮＭＩ端子にハイレベルが入力された場合にＩＯ１端子からハイレベルのＦ／Ｆ制御信号をＦ／Ｆ１２に出力し、Ｆ／Ｆ制御信号の出力に例えば数クロック分遅れてＩＯ２端子からハイレベルのエッジとしてＦ／Ｆゲート信号をＦ／Ｆ１２に出力する。
ＣＰＵ１１は、シャットダウン時に、ＮＭＩ端子にローレベルが入力された場合に、ＩＯ１端子からローレベルのＦ／Ｆ制御信号をＦ／Ｆ１２に出力し、Ｆ／Ｆ制御信号の出力に例えば数クロック分遅れてＩＯ２端子からハイレベルのエッジとしてＦ／Ｆゲート信号をＦ／Ｆ１２に出力する。
図４は、本発明の第１実施形態に係わる電源制御装置の回路図である。
電源制御装置７は、ＣＰＵ１１と、Ｆ／Ｆ１２と、ＦＥＴ１３と、ＦＥＴ１４と、プッシュスイッチＰＳＷ１７と、ＯＲ回路１９と、抵抗Ｒ１，Ｒ２とを備えている。
＜ＣＰＵ＞
ＣＰＵ（central processing unit）１１は、内部にＲＯＭ（read only memory）、ＲＡＭ（random access memory）を有し、ＶＥ電源１６から電力が供給されると、ＲＯＭから読み出したファームウェアに従って動作する。
ＣＰＵ１１は、ＮＭＩ（Non-Maskable Interrupt）端子、ＩＯ１端子、ＩＯ２端子、Ｖｃｃ端子、Ｇ端子を有する。
ＣＰＵ１１は、起動時に、ＮＭＩ端子にハイレベルが入力された場合にＩＯ１端子からハイレベルのＦ／Ｆ制御信号をＦ／Ｆ１２に出力し、Ｆ／Ｆ制御信号の出力に例えば数クロック分遅れてＩＯ２端子からハイレベルのエッジとしてＦ／Ｆゲート信号をＦ／Ｆ１２に出力する。
ＣＰＵ１１は、シャットダウン時に、ＮＭＩ端子にローレベルが入力された場合に、ＩＯ１端子からローレベルのＦ／Ｆ制御信号をＦ／Ｆ１２に出力し、Ｆ／Ｆ制御信号の出力に例えば数クロック分遅れてＩＯ２端子からハイレベルのエッジとしてＦ／Ｆゲート信号をＦ／Ｆ１２に出力する。
【0029】
＜Ｆ／Ｆ＞
Ｆ／Ｆ１２は、ＣＰＵ１１からハイレベルのＦ／Ｆ制御信号がＤ端子に入力され、さらにハイレベルのエッジとしてＦ／Ｆゲート信号がクロック端子に入力された場合に、Ｑ端子からハイレベルのＦ／Ｆ出力信号を抵抗Ｒ１の一端、及びＯＲ回路１９ａの一端に出力する。
また、Ｆ／Ｆ１２は、ＣＰＵ１１からローレベルのＦ／Ｆ制御信号がＤ端子に入力され、さらにハイレベルのエッジとしてＦ／Ｆゲート信号がクロック端子に入力された場合に、Ｑ端子からローレベルのＦ／Ｆ出力信号を抵抗Ｒ１の一端、及びＯＲ回路１９ａの一端に出力する。
Ｆ／Ｆ１２は、Ｆ／Ｆ出力信号をＦ／Ｆ出力信号端子に出力する。Ｆ／Ｆ１２から出力されたＦ／Ｆ出力信号は、例えばＡＳＩＣ９０６において、外部電源５の供給が再開された際にＭＦＰ９の各部へ電源を供給するか否かを判断することに利用してもよい。
Ｆ／Ｆ１２は、ＣＰＵ１１からハイレベルのＦ／Ｆ制御信号がＤ端子に入力され、さらにハイレベルのエッジとしてＦ／Ｆゲート信号がクロック端子に入力された場合に、Ｑ端子からハイレベルのＦ／Ｆ出力信号を抵抗Ｒ１の一端、及びＯＲ回路１９ａの一端に出力する。
また、Ｆ／Ｆ１２は、ＣＰＵ１１からローレベルのＦ／Ｆ制御信号がＤ端子に入力され、さらにハイレベルのエッジとしてＦ／Ｆゲート信号がクロック端子に入力された場合に、Ｑ端子からローレベルのＦ／Ｆ出力信号を抵抗Ｒ１の一端、及びＯＲ回路１９ａの一端に出力する。
Ｆ／Ｆ１２は、Ｆ／Ｆ出力信号をＦ／Ｆ出力信号端子に出力する。Ｆ／Ｆ１２から出力されたＦ／Ｆ出力信号は、例えばＡＳＩＣ９０６において、外部電源５の供給が再開された際にＭＦＰ９の各部へ電源を供給するか否かを判断することに利用してもよい。
【0030】
＜ＦＥＴ＞
ＦＥＴ１３は、ゲートＧ端子に入力されるＦＥＴ制御信号（ハイレベル）に応じてオン状態になり、電源部３からドレインＤ端子に入力されるＶＸ電源１５をソースＳ端子から電子機器１にＶＥ電源として供給する。
一方、ＦＥＴ１３は、ゲートＧ端子に入力されるＦＥＴ制御信号が無効（ローレベル）に応じてオフ状態になり、ソースＳ端子から電子機器１に供給していたＶＥ電源を遮断する。
ＦＥＴ１４は、ゲートＧ端子に入力されるＦＥＴ制御信号（ハイレベル）に応じてオン状態になり、バッテリ３ｃからドレインＤ端子に入力されるバッテリ電源をソースＳ端子からＦ／Ｆ１２のＶｃｃ端子にバッテリ電源を供給する。
一方、ＦＥＴ１４は、ゲートＧ端子に入力されるＦＥＴ制御信号が無効（ローレベル）に応じてオフ状態になり、ソースＳ端子からＦ／Ｆ１２のＶｃｃ端子に供給していたバッテリ電源を遮断する。
ＦＥＴ１３は、ゲートＧ端子に入力されるＦＥＴ制御信号（ハイレベル）に応じてオン状態になり、電源部３からドレインＤ端子に入力されるＶＸ電源１５をソースＳ端子から電子機器１にＶＥ電源として供給する。
一方、ＦＥＴ１３は、ゲートＧ端子に入力されるＦＥＴ制御信号が無効（ローレベル）に応じてオフ状態になり、ソースＳ端子から電子機器１に供給していたＶＥ電源を遮断する。
ＦＥＴ１４は、ゲートＧ端子に入力されるＦＥＴ制御信号（ハイレベル）に応じてオン状態になり、バッテリ３ｃからドレインＤ端子に入力されるバッテリ電源をソースＳ端子からＦ／Ｆ１２のＶｃｃ端子にバッテリ電源を供給する。
一方、ＦＥＴ１４は、ゲートＧ端子に入力されるＦＥＴ制御信号が無効（ローレベル）に応じてオフ状態になり、ソースＳ端子からＦ／Ｆ１２のＶｃｃ端子に供給していたバッテリ電源を遮断する。
【0031】
＜プッシュスイッチＰＳＷ＞
プッシュスイッチＰＳＷ１７は、操作に応じて閉結状態にされた接点を介してＶＸ電源１５から供給された電圧レベルを、ハイレベルのＦＥＴ制御信号としてＣＰＵ１１のＮＭＩ端子に与える。
また、プッシュスイッチＰＳＷ１７は、操作に応じて閉結状態にされた接点を介してＶＸ電源１５から供給された電圧レベルを、ＯＲ回路１９の入力端子に与える。
プッシュスイッチＰＳＷ１７は、操作に応じて閉結状態にされた接点を介してＶＸ電源１５から供給された電圧レベルを、ハイレベルのＦＥＴ制御信号としてＣＰＵ１１のＮＭＩ端子に与える。
また、プッシュスイッチＰＳＷ１７は、操作に応じて閉結状態にされた接点を介してＶＸ電源１５から供給された電圧レベルを、ＯＲ回路１９の入力端子に与える。
【0032】
＜ＯＲ回路＞
ＯＲ回路１９は、操作に応じて閉結状態にされたプッシュスイッチＰＳＷ１７から供給された電圧レベルを入力端子に入力し、又はＦ／Ｆ１２に記憶されたフラグのレベル状態を他方の入力端子に入力する。
ＯＲ回路１９は、少なくとも１つの入力端子にハイレベルが入力された場合に、ハイレベルのＦＥＴ制御信号をＦＥＴ１４のゲート端子、及びＦＥＴ１３のゲート端子に出力する。
抵抗Ｒ１は、一端においてＦ／Ｆ１２に記憶されたフラグのレベル状態を入力し、他端においてＦＥＴ１４のゲート端子、及びＦＥＴ１３のゲート端子に出力する。
ＯＲ回路１９は、操作に応じて閉結状態にされたプッシュスイッチＰＳＷ１７から供給された電圧レベルを入力端子に入力し、又はＦ／Ｆ１２に記憶されたフラグのレベル状態を他方の入力端子に入力する。
ＯＲ回路１９は、少なくとも１つの入力端子にハイレベルが入力された場合に、ハイレベルのＦＥＴ制御信号をＦＥＴ１４のゲート端子、及びＦＥＴ１３のゲート端子に出力する。
抵抗Ｒ１は、一端においてＦ／Ｆ１２に記憶されたフラグのレベル状態を入力し、他端においてＦＥＴ１４のゲート端子、及びＦＥＴ１３のゲート端子に出力する。
【0033】
＜電源制御装置の機能ブロック図＞
図５は、本発明の第１実施形態に係わる電源制御装置の機能ブロック図である。
電源制御装置７は、バッテリ３ｃと、記憶部１２ａと、第１スイッチ素子１４ａと、第２スイッチ素子１３ａと、制御部１１ａと、スイッチ１７ａと、ＯＲ回路１９ａと、抵抗Ｒ１とを備えている。
バッテリ３ｃは、電池や、二次電池であればよく、バッテリ３ｃから第１スイッチ素子１４ａのドレイン端子Ｄに電力を供給する。
記憶部１２ａは、フラグを保持するとともに、フラグに応じてＦＥＴ制御信号を抵抗Ｒ１の一端、及びＯＲ回路１９ａの一端に出力する。
図５は、本発明の第１実施形態に係わる電源制御装置の機能ブロック図である。
電源制御装置７は、バッテリ３ｃと、記憶部１２ａと、第１スイッチ素子１４ａと、第２スイッチ素子１３ａと、制御部１１ａと、スイッチ１７ａと、ＯＲ回路１９ａと、抵抗Ｒ１とを備えている。
バッテリ３ｃは、電池や、二次電池であればよく、バッテリ３ｃから第１スイッチ素子１４ａのドレイン端子Ｄに電力を供給する。
記憶部１２ａは、フラグを保持するとともに、フラグに応じてＦＥＴ制御信号を抵抗Ｒ１の一端、及びＯＲ回路１９ａの一端に出力する。
【0034】
第１スイッチ素子１４ａは、ＦＥＴ制御信号に応じてオン状態になりバッテリ３ｃからの電力を記憶部１２ａに供給する一方、ＦＥＴ制御信号が無効になっている場合にオフ状態になり記憶部１２ａに供給していた電力を遮断する。
第２スイッチ素子１３ａは、ＦＥＴ制御信号に応じてオン状態になり電源部３からの電力を電子機器１に供給する一方、ＦＥＴ制御信号が無効になっている場合にオフ状態になり電子機器１に供給していた電力を遮断する。
制御部１１ａは、電源部３から電力の供給が開始された場合に記憶部１２ａにフラグを書き込むように制御する。
制御部１１ａは、シャットダウンする場合に記憶部１２ａに記憶されたフラグを削除するように制御する。
第２スイッチ素子１３ａは、ＦＥＴ制御信号に応じてオン状態になり電源部３からの電力を電子機器１に供給する一方、ＦＥＴ制御信号が無効になっている場合にオフ状態になり電子機器１に供給していた電力を遮断する。
制御部１１ａは、電源部３から電力の供給が開始された場合に記憶部１２ａにフラグを書き込むように制御する。
制御部１１ａは、シャットダウンする場合に記憶部１２ａに記憶されたフラグを削除するように制御する。
【0035】
スイッチ１７ａは、操作に応じて閉結状態にされた接点を介して電源部３から供給された電圧レベルを制御部１１ａに供給する。
制御部１１ａは、スイッチ１７ａから電圧レベルが与えられた場合に、記憶部１２ａにフラグ（１）を書き込むように制御する。
制御部１１ａは、スイッチ１７ａから電圧レベルが与えられた場合に、記憶部１２ａにフラグ（１）を書き込むように制御する。
【0036】
スイッチ１７ａは、操作に応じて閉結状態にされた接点を介して電源部３から供給された電圧レベルを、ＦＥＴ制御信号として第１スイッチ素子１４ａに与えて、第１スイッチ素子１４ａをオン状態に切り替え、バッテリ３ｃから記憶部１２ａへ電力を供給させる。
【0037】
ＯＲ回路１９ａは、操作に応じて閉結状態にされた他方の接点を介して電源部３から供給された電圧レベルを入力し、又は記憶部１２ａに記憶されたフラグのレベル状態を入力し、ＦＥＴ制御信号を第１スイッチ素子１４ａのゲート端子、及び第２スイッチ素子１３ａのゲート端子に出力する。
【0038】
抵抗Ｒ１は、一端において記憶部１２ａに記憶されたフラグのレベル状態を入力し、他端において第１スイッチ素子１４ａのゲート端子、及び第２スイッチ素子１３ａのゲート端子に出力する。
【0039】
上記で説明した実施形態の各機能は、一又は複数の処理回路によって実現することが可能である。ここで、本明細書における「処理回路」とは、電子回路により実装されるプロセッサのようにソフトウエアによって各機能を実行するようプログラミングされたプロセッサや、上記で説明した各機能を実行するよう設計されたＡＳＩＣ（Application Specific Integrated Circuit）、ＤＳＰ（digital signal processor）、ＦＰＧＡ（field programmable gate array）や従来の回路モジュール等のデバイスを含むものとする。
【0040】
＜制御部のフローチャート＞
図６（ａ）は、本発明の第１実施形態に係わる電源制御装置の制御部が実行する起動処理のフローチャートであり、図６（ｂ）は、本発明の第１実施形態に係わる電源制御装置の制御部が実行するシャットダウン処理のフローチャートである。
図６（ａ）は、本発明の第１実施形態に係わる電源制御装置の制御部が実行する起動処理のフローチャートであり、図６（ｂ）は、本発明の第１実施形態に係わる電源制御装置の制御部が実行するシャットダウン処理のフローチャートである。
【0041】
＜起動処理＞
図６（ａ）に示すフローチャートを参照して、制御部が実行する起動処理について説明する。
ユーザがプッシュスイッチＰＳＷ１７を押し操作すると、この操作に応じて閉結状態にされた接点を介してＶＸ電源１５から供給された電圧レベルを、ハイレベルのＦＥＴ制御信号としてＣＰＵ１１のＮＭＩ端子に与える。
また、プッシュスイッチＰＳＷ１７は、操作に応じて閉結状態にされた接点を介してＶＸ電源１５から供給された電圧レベルを、ＯＲ回路１９の入力端子に与える。
ＯＲ回路１９は、少なくとも１つの入力端子にハイレベルが入力された場合に、ハイレベルのＦＥＴ制御信号をＦＥＴ１４のゲート端子、及びＦＥＴ１３のゲート端子に出力する。
この結果、ＦＥＴ１３は、ゲートＧ端子に入力されるＦＥＴ制御信号（ハイレベル）に応じてオン状態になり、電源部３からドレインＤ端子に入力されるＶＸ電源１５をソースＳ端子から電子機器１にＶＥ電源として供給する。次いで、ＶＥ電源１６がＣＰＵ１１に供給される。
図６（ａ）に示すフローチャートを参照して、制御部が実行する起動処理について説明する。
ユーザがプッシュスイッチＰＳＷ１７を押し操作すると、この操作に応じて閉結状態にされた接点を介してＶＸ電源１５から供給された電圧レベルを、ハイレベルのＦＥＴ制御信号としてＣＰＵ１１のＮＭＩ端子に与える。
また、プッシュスイッチＰＳＷ１７は、操作に応じて閉結状態にされた接点を介してＶＸ電源１５から供給された電圧レベルを、ＯＲ回路１９の入力端子に与える。
ＯＲ回路１９は、少なくとも１つの入力端子にハイレベルが入力された場合に、ハイレベルのＦＥＴ制御信号をＦＥＴ１４のゲート端子、及びＦＥＴ１３のゲート端子に出力する。
この結果、ＦＥＴ１３は、ゲートＧ端子に入力されるＦＥＴ制御信号（ハイレベル）に応じてオン状態になり、電源部３からドレインＤ端子に入力されるＶＸ電源１５をソースＳ端子から電子機器１にＶＥ電源として供給する。次いで、ＶＥ電源１６がＣＰＵ１１に供給される。
【0042】
ステップＳ５では、制御部１１ａは、電源起動か否かを判断する。すなわち、ＣＰＵ１１のＮＭＩ（ノンマスカブル割り込み）端子にハイレベルが入力された場合に、電源が起動されたと判断し、ステップＳ１０に進む。
ステップＳ１０では、制御部１１ａは、ＣＰＵ１１のＩＯ１端子からハイレベルのＦ／Ｆ制御信号をＦ／Ｆ１２に出力し、Ｆ／Ｆ制御信号の出力に例えば数クロック分遅れてＩＯ２端子からハイレベルのエッジとしてＦ／Ｆゲート信号をＦ／Ｆ１２に出力する。
この結果、Ｆ／Ｆ１２に１が記憶され、ハイレベルのＦ／Ｆ出力信号をＯＲ回路１９の入力端子に出力する。
さらに、Ｆ／Ｆ１２から出力されたＦ／Ｆ出力信号は、例えばＡＳＩＣ９０６において、外部電源５の供給が開始された際にＭＦＰ９の各部へ電源を供給するか否かを判断することに利用してもよい。
ステップＳ１０では、制御部１１ａは、ＣＰＵ１１のＩＯ１端子からハイレベルのＦ／Ｆ制御信号をＦ／Ｆ１２に出力し、Ｆ／Ｆ制御信号の出力に例えば数クロック分遅れてＩＯ２端子からハイレベルのエッジとしてＦ／Ｆゲート信号をＦ／Ｆ１２に出力する。
この結果、Ｆ／Ｆ１２に１が記憶され、ハイレベルのＦ／Ｆ出力信号をＯＲ回路１９の入力端子に出力する。
さらに、Ｆ／Ｆ１２から出力されたＦ／Ｆ出力信号は、例えばＡＳＩＣ９０６において、外部電源５の供給が開始された際にＭＦＰ９の各部へ電源を供給するか否かを判断することに利用してもよい。
【0043】
＜シャットダウン処理＞
図６（ｂ）に示すフローチャートを参照して、制御部が実行するシャットダウン処理について説明する。
ユーザが例えばＭＦＰ９の操作パネル９４０に設けられた主電源ボタン（図４のＰＳＷ）をオフ操作すると、操作パネル９４０はこの操作に応じてローレベルの割り込み信号ＮＭＩを生成し、割り込み信号ＮＭＩがＣＰＵ１１のＮＭＩ端子に入力される。
ステップＳ１５では、制御部１１ａは、シャットダウンか否かを判断する。すなわち、ＣＰＵ１１は、ＮＭＩ端子にローレベルが入力された場合に、電源のシャットダウン指示があったと判断し、ステップＳ２０に進む。
図６（ｂ）に示すフローチャートを参照して、制御部が実行するシャットダウン処理について説明する。
ユーザが例えばＭＦＰ９の操作パネル９４０に設けられた主電源ボタン（図４のＰＳＷ）をオフ操作すると、操作パネル９４０はこの操作に応じてローレベルの割り込み信号ＮＭＩを生成し、割り込み信号ＮＭＩがＣＰＵ１１のＮＭＩ端子に入力される。
ステップＳ１５では、制御部１１ａは、シャットダウンか否かを判断する。すなわち、ＣＰＵ１１は、ＮＭＩ端子にローレベルが入力された場合に、電源のシャットダウン指示があったと判断し、ステップＳ２０に進む。
【0044】
ステップＳ２０では、制御部１１ａは、ＮＭＩ端子にローレベルが入力された場合に、ＩＯ１端子からローレベルのＦ／Ｆ制御信号をＦ／Ｆ１２に出力し、Ｆ／Ｆ制御信号の出力に例えば数クロック分遅れてＩＯ２端子からハイレベルのエッジとしてＦ／Ｆゲート信号をＦ／Ｆ１２に出力する。
この結果、Ｆ／Ｆ１２に０が記憶され、ローレベルのＦ／Ｆ出力信号をＯＲ回路１９の入力端子に出力する。
さらに、Ｆ／Ｆ１２から出力されたＦ／Ｆ出力信号は、例えばＡＳＩＣ９０６において、ＭＦＰ９の各部へ電源の供給を停止するか否かを判断することに利用してもよい。
この結果、Ｆ／Ｆ１２に０が記憶され、ローレベルのＦ／Ｆ出力信号をＯＲ回路１９の入力端子に出力する。
さらに、Ｆ／Ｆ１２から出力されたＦ／Ｆ出力信号は、例えばＡＳＩＣ９０６において、ＭＦＰ９の各部へ電源の供給を停止するか否かを判断することに利用してもよい。
【0045】
＜電源制御装置のタイミングチャート＞
図７は、本発明の第１実施形態に係わる電源制御装置の動作を示すタイミングチャートである。
時刻ｔ１において、フリップフロップ（Ｆ／Ｆ）１２を搭載し、Ｆ／Ｆ１２への電源供給はＶＢＡＴ電源１８からＦＥＴ１４を介して行われる。すなわち、Ｆ／Ｆ１２への電源供給はＦＥＴ１４をオン／オフ制御することにより供給／遮断することができる。
なお、電子機器１には、時計情報を記憶し、かつ時刻を刻む必要があることから、一般的にバッテリが搭載されている。
図７は、本発明の第１実施形態に係わる電源制御装置の動作を示すタイミングチャートである。
時刻ｔ１において、フリップフロップ（Ｆ／Ｆ）１２を搭載し、Ｆ／Ｆ１２への電源供給はＶＢＡＴ電源１８からＦＥＴ１４を介して行われる。すなわち、Ｆ／Ｆ１２への電源供給はＦＥＴ１４をオン／オフ制御することにより供給／遮断することができる。
なお、電子機器１には、時計情報を記憶し、かつ時刻を刻む必要があることから、一般的にバッテリが搭載されている。
【0046】
時刻ｔ３において、ユーザは、コンセント１０ａにプラグ１０ｂがコンセント１０ｂに挿入され状態で、パワースイッチ３ａがオンされるとＡＣ／ＤＣコンバータ３ｂによりＶＸ電源１５が投入される。
時刻ｔ５において、電子機器１の電源投入時においては、ユーザによりプッシュスイッチＰＳＷ１７が押下られることで、ＶＸ電源１５からプッシュスイッチＰＳＷ１７の閉結された接点を介してＣＰＵ１１のＮＭＩ端子にＶＸ電源１５のハイレベルが供給される。
さらに、ＯＲ回路１９を介してハイレベルのＦＥＴ制御信号がＦＥＴ１３のゲートＧへ出力される。ＦＥＴ１３のゲートＧがハイレベルになると、ＦＥＴ１３はオン状態になり、ＶＸ電源１５からＦＥＴ１３を介してＶＥ電源１６が生成される。ＶＥ電源１６が生成されるとＣＰＵ１１に電力が供給され、ＣＰＵ１１が起動する。
時刻ｔ５において、電子機器１の電源投入時においては、ユーザによりプッシュスイッチＰＳＷ１７が押下られることで、ＶＸ電源１５からプッシュスイッチＰＳＷ１７の閉結された接点を介してＣＰＵ１１のＮＭＩ端子にＶＸ電源１５のハイレベルが供給される。
さらに、ＯＲ回路１９を介してハイレベルのＦＥＴ制御信号がＦＥＴ１３のゲートＧへ出力される。ＦＥＴ１３のゲートＧがハイレベルになると、ＦＥＴ１３はオン状態になり、ＶＸ電源１５からＦＥＴ１３を介してＶＥ電源１６が生成される。ＶＥ電源１６が生成されるとＣＰＵ１１に電力が供給され、ＣＰＵ１１が起動する。
【0047】
同時に、ＯＲ回路１９からハイレベルのＦＥＴ制御信号がＦＥＴ１４のゲートＧ端子に入力され、ＦＥＴ１４のゲートＧがハイレベルになると、ＦＥＴ１４はオン状態になり、ＶＢＡＴ電源１８からＦＥＴ１４を介してＦ／Ｆ１２に電力が供給される。
電子機器１が通電すると同時に、ＯＲ回路１９からハイレベルのＦＥＴ制御信号がＦＥＴ１４のゲートＧ端子に入力すると、ＦＥＴ１４もＯＮすることで、ＦＥＴ１４のドレインＤ端子からソースＳ端子を介してＦ／Ｆ１２に電源が供給される。
電子機器１が通電すると同時に、ＯＲ回路１９からハイレベルのＦＥＴ制御信号がＦＥＴ１４のゲートＧ端子に入力すると、ＦＥＴ１４もＯＮすることで、ＦＥＴ１４のドレインＤ端子からソースＳ端子を介してＦ／Ｆ１２に電源が供給される。
【0048】
＜正常時、電子機器への電源供給＞
その後、時刻ｔ７において、ＣＰＵ１１は、ハイレベルのＦ／Ｆ制御信号をＦ／Ｆ１２のデータＤ入力端子に出力する。
さらに、時刻ｔ８において、ＣＰＵ１１は、１つのクロック信号（立ち上がりエッジ）であるＦ／Ｆゲート信号をＦ／Ｆ１２のクロックＣＬＫ端子に出力する。
時刻ｔ８において、Ｆ／Ｆ１２は、ハイレベルのＦ／Ｆ制御信号と、立ち上がりエッジであるＦ／Ｆゲート信号を受け付けると、Ｆ／Ｆ１２に１を記憶させ、Ｆ／Ｆ１２のＱ出力端子からハイレベルのＦ／Ｆ出力信号を出力する。
この際、Ｆ／Ｆ１２は、ハイレベルのＦ／Ｆ出力信号をＯＲ回路１９の入力端子に出力する。同時に、Ｆ／Ｆ１２は、ハイレベルのＦ／Ｆ出力信号を抵抗Ｒ１を介してＦＥＴ１３のゲートＧ端子に入力され、ＦＥＴ１４のゲートＧ端子に入力される。
その後、時刻ｔ７において、ＣＰＵ１１は、ハイレベルのＦ／Ｆ制御信号をＦ／Ｆ１２のデータＤ入力端子に出力する。
さらに、時刻ｔ８において、ＣＰＵ１１は、１つのクロック信号（立ち上がりエッジ）であるＦ／Ｆゲート信号をＦ／Ｆ１２のクロックＣＬＫ端子に出力する。
時刻ｔ８において、Ｆ／Ｆ１２は、ハイレベルのＦ／Ｆ制御信号と、立ち上がりエッジであるＦ／Ｆゲート信号を受け付けると、Ｆ／Ｆ１２に１を記憶させ、Ｆ／Ｆ１２のＱ出力端子からハイレベルのＦ／Ｆ出力信号を出力する。
この際、Ｆ／Ｆ１２は、ハイレベルのＦ／Ｆ出力信号をＯＲ回路１９の入力端子に出力する。同時に、Ｆ／Ｆ１２は、ハイレベルのＦ／Ｆ出力信号を抵抗Ｒ１を介してＦＥＴ１３のゲートＧ端子に入力され、ＦＥＴ１４のゲートＧ端子に入力される。
【0049】
＜電源供給の維持状態＞
ここで、Ｆ／Ｆ１２のＱ出力端子と、ＦＥＴ１４のゲートＧ端子との間を抵抗Ｒ１を介して接続されている。
時刻ｔ８～ｔ２１において、Ｆ／Ｆ１２のＱ出力端子からハイレベルのＦ／Ｆ出力信号を抵抗Ｒ１を介してＦＥＴ１４のゲートＧ端子に出力しておく。これにより、ＦＥＴ１４はオン状態を維持するので、ＶＢＡＴ電源１８からＦＥＴ１４を介してＦ／Ｆ１２に電力が供給されており、Ｆ／Ｆ１２のＱ出力端子はハイレベル状態を維持する。
ここで、Ｆ／Ｆ１２のＱ出力端子と、ＦＥＴ１４のゲートＧ端子との間を抵抗Ｒ１を介して接続されている。
時刻ｔ８～ｔ２１において、Ｆ／Ｆ１２のＱ出力端子からハイレベルのＦ／Ｆ出力信号を抵抗Ｒ１を介してＦＥＴ１４のゲートＧ端子に出力しておく。これにより、ＦＥＴ１４はオン状態を維持するので、ＶＢＡＴ電源１８からＦＥＴ１４を介してＦ／Ｆ１２に電力が供給されており、Ｆ／Ｆ１２のＱ出力端子はハイレベル状態を維持する。
【0050】
＜停電発生時＞
例えば時刻ｔ９～ｔ１１において、停電が発生した場合、外部電源５から電源部３に供給されていた交流電力が消失されるため、電源部３から出力されていたＶＸ電源１５が消失される。
ＶＸ電源１５が消失された場合、ＯＲ回路１９、ＦＥＴ１３、ＣＰＵ１１のそれぞれの電源が消失される。
これに対して、例えば時刻ｔ９において、停電が発生した場合でも、ＦＥＴ１４のゲートＧ端子がハイレベル状態を維持しているため、ＶＢＡＴ電源１８からＦＥＴ１４を介してＦ／Ｆ１２に電力が供給されており、Ｆ／Ｆ１２のＱ出力端子はハイレベル状態が維持される。
例えば時刻ｔ９～ｔ１１において、停電が発生した場合、外部電源５から電源部３に供給されていた交流電力が消失されるため、電源部３から出力されていたＶＸ電源１５が消失される。
ＶＸ電源１５が消失された場合、ＯＲ回路１９、ＦＥＴ１３、ＣＰＵ１１のそれぞれの電源が消失される。
これに対して、例えば時刻ｔ９において、停電が発生した場合でも、ＦＥＴ１４のゲートＧ端子がハイレベル状態を維持しているため、ＶＢＡＴ電源１８からＦＥＴ１４を介してＦ／Ｆ１２に電力が供給されており、Ｆ／Ｆ１２のＱ出力端子はハイレベル状態が維持される。
【0051】
＜電源復帰＞
例えば時刻ｔ１１において、停電が解消して外部電源５が復帰した場合、外部電源５から電源部３に交流電力が供給されるため、電源部３からＶＸ電源１５が出力される。
ＶＸ電源１５の供給が復帰した場合、ＯＲ回路１９、ＦＥＴ１３、ＣＰＵ１１のそれぞれに電源が供給される。
この際、時刻ｔ１１において、ＦＥＴ１４のゲートＧ端子がハイレベル状態を維持しているため、ＶＢＡＴ電源１８からＦＥＴ１４を介してＦ／Ｆ１２に電力が供給されており、Ｆ／Ｆ１２のＱ出力端子はハイレベル状態が維持される。
このように、停電により外部電源３が遮断された場合でも、フラグ（１）をＦ／Ｆ１２に記憶して保持する。そして、電子機器１が停電から復帰する際には、フラグが１である場合には停電から復帰したことを示すので、速やかに電子機器１の各部へ電源を供給して起動することができる。
例えば時刻ｔ１１において、停電が解消して外部電源５が復帰した場合、外部電源５から電源部３に交流電力が供給されるため、電源部３からＶＸ電源１５が出力される。
ＶＸ電源１５の供給が復帰した場合、ＯＲ回路１９、ＦＥＴ１３、ＣＰＵ１１のそれぞれに電源が供給される。
この際、時刻ｔ１１において、ＦＥＴ１４のゲートＧ端子がハイレベル状態を維持しているため、ＶＢＡＴ電源１８からＦＥＴ１４を介してＦ／Ｆ１２に電力が供給されており、Ｆ／Ｆ１２のＱ出力端子はハイレベル状態が維持される。
このように、停電により外部電源３が遮断された場合でも、フラグ（１）をＦ／Ｆ１２に記憶して保持する。そして、電子機器１が停電から復帰する際には、フラグが１である場合には停電から復帰したことを示すので、速やかに電子機器１の各部へ電源を供給して起動することができる。
【0052】
＜通常の電源ＯＦＦ処理、Ｆ／Ｆのフラグ＝０＞
また、時刻ｔ２１において、通常の電源ＯＦＦ処理において、ＣＰＵ１１は、ローレベルのＦ／Ｆ制御信号をＦ／Ｆ１２のデータＤ入力端子に出力する。
また、時刻ｔ２１において、通常の電源ＯＦＦ処理において、ＣＰＵ１１は、ローレベルのＦ／Ｆ制御信号をＦ／Ｆ１２のデータＤ入力端子に出力する。
【0053】
さらに、時刻ｔ２２において、ＣＰＵ１１は、１つのクロック信号（立ち上がりエッジ）であるＦ／Ｆゲート信号をＦ／Ｆ１２のクロックＣＬＫ端子に出力する。
時刻ｔ２２～において、Ｆ／Ｆ１２は、ローレベルのＦ／Ｆ制御信号と、立ち上がりエッジであるＦ／Ｆゲート信号を受け付けると、Ｆ／Ｆ１２に０を記憶させ、Ｆ／Ｆ１２のＱ出力端子からローレベルのＦ／Ｆ出力信号を出力する。
例えば、電子機器１のシャットダウン時において、ＣＰＵ１１がＦ／Ｆ１２に０を記憶させ、ＦＥＴ１４をオフ動作させることで、ＶＢＡＴ電源１８からＦ／Ｆ１２への電源供給を停止することで、電池の消耗を抑制することができる。
このように、適切な手順により装置の電源が遮断された際には、ＶＢＡＴ電源１８から余計な電力を消費しない。
時刻ｔ２２～において、Ｆ／Ｆ１２は、ローレベルのＦ／Ｆ制御信号と、立ち上がりエッジであるＦ／Ｆゲート信号を受け付けると、Ｆ／Ｆ１２に０を記憶させ、Ｆ／Ｆ１２のＱ出力端子からローレベルのＦ／Ｆ出力信号を出力する。
例えば、電子機器１のシャットダウン時において、ＣＰＵ１１がＦ／Ｆ１２に０を記憶させ、ＦＥＴ１４をオフ動作させることで、ＶＢＡＴ電源１８からＦ／Ｆ１２への電源供給を停止することで、電池の消耗を抑制することができる。
このように、適切な手順により装置の電源が遮断された際には、ＶＢＡＴ電源１８から余計な電力を消費しない。
【0054】
＜第２実施形態＞
＜電源制御装置の回路図＞
図８は、本発明の第２実施形態に係わる電源制御装置の回路図である。
第２実施形態に係わる電源制御装置７０は、第１ダイオードＤ１、第２ダイオードＤ２を第１スイッチ素子１４ａのドレイン端子に接続することにある。
すなわち、第１スイッチ素子１４ａのドレイン端子には、バッテリ３ｃからのＶＢＡＴ電源１８を供給する第１ダイオードＤ１と、電源部３からのＶＸ電源を供給する第２ダイオードＤ２とが接続される。
フリップフロップＦ／Ｆ１２を動作させるために供給する電源は、ＶＢＡＴ電源１８とＶＸ電源２０の２つの電源から供給が可能な回路構成とする。これにより、ＶＸ電源２０から電力が供給可能な状態の場合は、ＶＢＡＴ電源１８の電力を消費しないため、ＶＢＡＴ電源１８の消費を抑えることができる。
なお、この場合、ＶＸ電源２０の方がＶＢＡＴ電源１８よりも電圧が高くなるように構成することで、自動的にＶＸ電源２０からの電力がフリップフロップＦ／Ｆ１２に供給される。
＜電源制御装置の回路図＞
図８は、本発明の第２実施形態に係わる電源制御装置の回路図である。
第２実施形態に係わる電源制御装置７０は、第１ダイオードＤ１、第２ダイオードＤ２を第１スイッチ素子１４ａのドレイン端子に接続することにある。
すなわち、第１スイッチ素子１４ａのドレイン端子には、バッテリ３ｃからのＶＢＡＴ電源１８を供給する第１ダイオードＤ１と、電源部３からのＶＸ電源を供給する第２ダイオードＤ２とが接続される。
フリップフロップＦ／Ｆ１２を動作させるために供給する電源は、ＶＢＡＴ電源１８とＶＸ電源２０の２つの電源から供給が可能な回路構成とする。これにより、ＶＸ電源２０から電力が供給可能な状態の場合は、ＶＢＡＴ電源１８の電力を消費しないため、ＶＢＡＴ電源１８の消費を抑えることができる。
なお、この場合、ＶＸ電源２０の方がＶＢＡＴ電源１８よりも電圧が高くなるように構成することで、自動的にＶＸ電源２０からの電力がフリップフロップＦ／Ｆ１２に供給される。
【0055】
＜第１実施形態との対比＞
第１実施形態に係わる電源制御装置７の回路（図４）構成にあっては、正常な電源オフ時以外は、フリップフロップＦ／Ｆ１２を動作させるための電源はＶＢＡＴ電源１８から供給される。
そのため装置の電源がＯＮしているときもＶＢＡＴ電源１８の電力が消費されてしまう。
これに対して、第２実施形態に係わる電源制御装置７０では、交流電源がコンセント１０ａからプラグ１０ｂに供給され、電源制御装置７０が動作している場合は、ＶＸ電源２０からの電力をフリップフロップＦ／Ｆ１２に供給することで、ＶＢＡＴ電源１８の電力は停電による遮断時のみ消費されることになり、ＶＢＡＴ電源１８の電力がさらに節約される。
第１実施形態に係わる電源制御装置７の回路（図４）構成にあっては、正常な電源オフ時以外は、フリップフロップＦ／Ｆ１２を動作させるための電源はＶＢＡＴ電源１８から供給される。
そのため装置の電源がＯＮしているときもＶＢＡＴ電源１８の電力が消費されてしまう。
これに対して、第２実施形態に係わる電源制御装置７０では、交流電源がコンセント１０ａからプラグ１０ｂに供給され、電源制御装置７０が動作している場合は、ＶＸ電源２０からの電力をフリップフロップＦ／Ｆ１２に供給することで、ＶＢＡＴ電源１８の電力は停電による遮断時のみ消費されることになり、ＶＢＡＴ電源１８の電力がさらに節約される。
【0056】
＜本実施形態の態様例の作用、効果のまとめ＞
＜第１態様＞
本態様の電源制御装置７は、バッテリ３ｃと、フラグを保持するとともに、フラグに応じてＦＥＴ制御信号を出力する記憶部１２ａと、ＦＥＴ制御信号に応じてオン状態になりバッテリ３ｃからの電力を記憶部１２ａに供給する一方、ＦＥＴ制御信号が無効になっている場合にオフ状態になり記憶部１２ａに供給していた電力を遮断する第１スイッチ素子１４ａと、ＦＥＴ制御信号に応じてオン状態になり電源部３からの電力を電子機器１に供給する一方、ＦＥＴ制御信号が無効になっている場合にオフ状態になり電子機器１に供給していた電力を遮断する第２スイッチ素子１３ａと、電源部３から電力の供給が開始された場合に記憶部１２ａにフラグを書き込むように制御する制御部１１ａを備え、制御部１１ａは、シャットダウンする場合に記憶部１２ａに記憶されたフラグを削除するように制御することを特徴とする。
本態様によれば、電子機器への電力の供給を速やかに開始するとともに、電池からの電力の消費を抑制できることができる。
＜第１態様＞
本態様の電源制御装置７は、バッテリ３ｃと、フラグを保持するとともに、フラグに応じてＦＥＴ制御信号を出力する記憶部１２ａと、ＦＥＴ制御信号に応じてオン状態になりバッテリ３ｃからの電力を記憶部１２ａに供給する一方、ＦＥＴ制御信号が無効になっている場合にオフ状態になり記憶部１２ａに供給していた電力を遮断する第１スイッチ素子１４ａと、ＦＥＴ制御信号に応じてオン状態になり電源部３からの電力を電子機器１に供給する一方、ＦＥＴ制御信号が無効になっている場合にオフ状態になり電子機器１に供給していた電力を遮断する第２スイッチ素子１３ａと、電源部３から電力の供給が開始された場合に記憶部１２ａにフラグを書き込むように制御する制御部１１ａを備え、制御部１１ａは、シャットダウンする場合に記憶部１２ａに記憶されたフラグを削除するように制御することを特徴とする。
本態様によれば、電子機器への電力の供給を速やかに開始するとともに、電池からの電力の消費を抑制できることができる。
【0057】
＜第２態様＞
本態様の電源制御装置７は、操作に応じて閉結状態にされた接点を介して電源部３から供給された電圧レベルを制御部１１ａに供給するスイッチ１７ａを備え、制御部１１ａは、スイッチ１７ａから電圧レベルが与えられた場合に、記憶部１２ａにフラグ（１）を書き込むように制御することを特徴とする。
本態様によれば、記憶部１２ａにフラグ（１）が書き込まれることで、フラグ（１）に応じて制御信号が第２スイッチ素子に供給され、第２スイッチ素子がオン状態になるので、ＶＸ電源１５からの電力を第２スイッチ素子を介して電子機器に供給することができ、電子機器への電力の供給を速やかに開始することができる。
本態様の電源制御装置７は、操作に応じて閉結状態にされた接点を介して電源部３から供給された電圧レベルを制御部１１ａに供給するスイッチ１７ａを備え、制御部１１ａは、スイッチ１７ａから電圧レベルが与えられた場合に、記憶部１２ａにフラグ（１）を書き込むように制御することを特徴とする。
本態様によれば、記憶部１２ａにフラグ（１）が書き込まれることで、フラグ（１）に応じて制御信号が第２スイッチ素子に供給され、第２スイッチ素子がオン状態になるので、ＶＸ電源１５からの電力を第２スイッチ素子を介して電子機器に供給することができ、電子機器への電力の供給を速やかに開始することができる。
【0058】
＜第３態様＞
本態様のスイッチ１７ａは、操作に応じて閉結状態にされたスイッチの接点を介してＶＸ電源１５から供給された電圧レベルを、ＯＲ回路１９ａを介してＦＥＴ制御信号として第１スイッチ素子１４ａに与えて、第１スイッチ素子１４ａをオン状態に切り替え、バッテリ３ｃから記憶部１２ａへ電力を供給させることを特徴とする。
本態様によれば、記憶部１２ａへの電源の供給を速やかに開始することができる。
本態様のスイッチ１７ａは、操作に応じて閉結状態にされたスイッチの接点を介してＶＸ電源１５から供給された電圧レベルを、ＯＲ回路１９ａを介してＦＥＴ制御信号として第１スイッチ素子１４ａに与えて、第１スイッチ素子１４ａをオン状態に切り替え、バッテリ３ｃから記憶部１２ａへ電力を供給させることを特徴とする。
本態様によれば、記憶部１２ａへの電源の供給を速やかに開始することができる。
【0059】
＜第４態様＞
本態様の電源制御装置７は、操作に応じて閉結状態にされた前記スイッチの他方の接点を介して電源部３から供給された電圧レベルを入力し、又は記憶部１２ａに記憶されたフラグのレベル状態を入力し、ＦＥＴ制御信号を第１スイッチ素子１４ａのゲート端子、及び第２スイッチ素子１３ａのゲート端子に出力するＯＲ回路１９ａを備えることを特徴とする。
本態様によれば、操作に応じて閉結状態にされたスイッチ１７ａの他方の接点を介してＶＸ電源１５から供給された電圧レベルが、ＯＲ回路１９ａを介して第１スイッチ素子１４ａのゲート端子に入力されるので、記憶部１２ａへの電源の供給を速やかに開始することができる。
本態様の電源制御装置７は、操作に応じて閉結状態にされた前記スイッチの他方の接点を介して電源部３から供給された電圧レベルを入力し、又は記憶部１２ａに記憶されたフラグのレベル状態を入力し、ＦＥＴ制御信号を第１スイッチ素子１４ａのゲート端子、及び第２スイッチ素子１３ａのゲート端子に出力するＯＲ回路１９ａを備えることを特徴とする。
本態様によれば、操作に応じて閉結状態にされたスイッチ１７ａの他方の接点を介してＶＸ電源１５から供給された電圧レベルが、ＯＲ回路１９ａを介して第１スイッチ素子１４ａのゲート端子に入力されるので、記憶部１２ａへの電源の供給を速やかに開始することができる。
【0060】
＜第５態様＞
本態様の電源制御装置７は、記憶部１２ａに記憶されたフラグのレベル状態を入力し、第１スイッチ素子１４ａのゲート端子、及び第２スイッチ素子１３ａのゲート端子に出力する抵抗Ｒ１を備えることを特徴とする。
本態様によれば、記憶部１２ａに記憶されたフラグのレベル状態を抵抗Ｒ１を介して、第１スイッチ素子１４ａのゲート端子に出力することができるので、停電により外部電源５が消失した場合でも、記憶部１２ａに記憶されたフラグ（１）を維持することができる。
本態様の電源制御装置７は、記憶部１２ａに記憶されたフラグのレベル状態を入力し、第１スイッチ素子１４ａのゲート端子、及び第２スイッチ素子１３ａのゲート端子に出力する抵抗Ｒ１を備えることを特徴とする。
本態様によれば、記憶部１２ａに記憶されたフラグのレベル状態を抵抗Ｒ１を介して、第１スイッチ素子１４ａのゲート端子に出力することができるので、停電により外部電源５が消失した場合でも、記憶部１２ａに記憶されたフラグ（１）を維持することができる。
【0061】
＜第６態様＞
本態様の電源制御装置７は、第１スイッチ素子１４ａのドレイン端子には、
バッテリ３ｃからの電力が供給される第１ダイオードＤ１と、電源部３からの電力が供給される第２ダイオードＤ２と、が接続されることを特徴とする。
本態様によれば、ＶＢＡＴ電源１８の電力は停電による遮断時のみ消費されることになり、ＶＢＡＴ電源１８の電力がさらに節約される。
本態様の電源制御装置７は、第１スイッチ素子１４ａのドレイン端子には、
バッテリ３ｃからの電力が供給される第１ダイオードＤ１と、電源部３からの電力が供給される第２ダイオードＤ２と、が接続されることを特徴とする。
本態様によれば、ＶＢＡＴ電源１８の電力は停電による遮断時のみ消費されることになり、ＶＢＡＴ電源１８の電力がさらに節約される。
【0062】
＜第７態様＞
本態様の電源制御方法は、バッテリ３ｃと、フラグを保持するとともに、フラグに応じてＦＥＴ制御信号を出力する記憶部と、ＦＥＴ制御信号に応じてオン状態になりバッテリ３ｃからの電力を記憶部１２ａに供給する一方、ＦＥＴ制御信号が無効になっている場合にオフ状態になり記憶部１２ａに供給していた電力を遮断する第１スイッチ素子と、ＦＥＴ制御信号に応じてオン状態になり電源部１２ａからの電力を電子機器に供給する一方、ＦＥＴ制御信号が無効になっている場合にオフ状態になり電子機器１に供給していた電力を遮断する第２スイッチ素子と、制御部１１ａと、を備える電源制御装置７による電源制御方法であって、制御部１１ａは、電源部３から電力の供給が開始された場合に記憶部１２ａにフラグを書き込むように制御するステップと、シャットダウンする場合に記憶部１２ａに記憶されたフラグを削除するように制御するステップと、を実行することを特徴とする。
本態様によれば、電子機器への電力の供給を速やかに開始するとともに、電池からの電力の消費を抑制できることができる。
本態様の電源制御方法は、バッテリ３ｃと、フラグを保持するとともに、フラグに応じてＦＥＴ制御信号を出力する記憶部と、ＦＥＴ制御信号に応じてオン状態になりバッテリ３ｃからの電力を記憶部１２ａに供給する一方、ＦＥＴ制御信号が無効になっている場合にオフ状態になり記憶部１２ａに供給していた電力を遮断する第１スイッチ素子と、ＦＥＴ制御信号に応じてオン状態になり電源部１２ａからの電力を電子機器に供給する一方、ＦＥＴ制御信号が無効になっている場合にオフ状態になり電子機器１に供給していた電力を遮断する第２スイッチ素子と、制御部１１ａと、を備える電源制御装置７による電源制御方法であって、制御部１１ａは、電源部３から電力の供給が開始された場合に記憶部１２ａにフラグを書き込むように制御するステップと、シャットダウンする場合に記憶部１２ａに記憶されたフラグを削除するように制御するステップと、を実行することを特徴とする。
本態様によれば、電子機器への電力の供給を速やかに開始するとともに、電池からの電力の消費を抑制できることができる。
【符号の説明】
【0063】
Ｄ１…ダイオード、Ｄ２…ダイオード、Ｒ１…抵抗、Ｒ２…抵抗、１…電子機器、３…電源部、３ａ…パワースイッチ、３ｂ…ＤＣコンバータ、３ｃ…バッテリ、５…交流電源、７…電源制御装置、１０ａ…コンセント、１０ｂ…プラグ、１１…ＣＰＵ、１１ａ…制御部、１２ａ…記憶部、１３…ＦＥＴ、１３ａ…スイッチ素子、１４…ＦＥＴ、１４ａ…スイッチ素子、１５…ＶＸ電源、１６…ＶＥ電源、１７…プッシュスイッチＰＳＷ、１７ａ…スイッチ、１８…ＶＢＡＴ電源、１９…ＯＲ回路、１９ａ…ＯＲ回路、２０…ＶＸ電源、７０…電源制御装置
【先行技術文献】
【特許文献】
【0064】
【文献】特開２０１３－１９６２３９公報
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】